KR19990059101A - Metal wiring formation method of semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 소자의 다중 금속 배선 형성 방법에 관한 것으로, 특히 비아 홀 측벽의 산화막에는 영향을 주지 않으면서 하부 금속층의 표면에 생성된 자연산화막을 제거하여 안정된 다중 금속 배선을 형성하는 방법에 관한 것임.The present invention relates to a method for forming a multi-metal wiring of a semiconductor device, and more particularly, to a method of forming a stable multi-metal wiring by removing a natural oxide film formed on a surface of a lower metal layer without affecting an oxide film on a sidewall of a via hole. .
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
반도체 소자의 다중 금속 배선 형성시 고주파 플라즈마를 이용한 식각 방법으로 하부 금속층의 표면에 존재하는 자연 산화막을 제거하나, 이 때 층간 절연막으로 사용된 산화막이 같이 식각되어 하부 금속 표면에 재증착되는 문제점이 발생함.When forming a multi-metal interconnection of the semiconductor device by using a high-frequency plasma etching method to remove the natural oxide film present on the surface of the lower metal layer, but the problem that the oxide film used as an interlayer insulating film is etched together and redeposited on the lower metal surface box.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
하부 금속층의 표면에 존재하는 자연 산화막의 제거를 위해 고주파 플라즈마를 이용한 식각 방법을 사용하는 대신 염화수소 가스 및 순수 가스를 이용한 방법을 사용하여 산화막이 하부 금속 표면에 재증착되는 것을 방지함.Instead of using a high frequency plasma etching method to remove the native oxide film on the surface of the lower metal layer, a method using hydrogen chloride gas and pure gas is used to prevent the oxide film from redepositing on the lower metal surface.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 소자의 금속 배선 형성 공정.Metal wiring formation process of a semiconductor element.
Description
본 발명은 반도체 소자의 다중 금속 배선 형성 방법에 관한 것으로, 특히 비아 홀(via hole) 측벽의 산화막에는 영향을 주지 않으면서 하부 금속층의 표면에 생성된 자연산화막을 제거하여 안정된 다중 금속 배선을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multi-metal interconnection of a semiconductor device, and in particular, to form a stable multi-metal interconnection by removing a natural oxide film formed on a surface of a lower metal layer without affecting an oxide film on a sidewall of a via hole. It is about a method.
도면을 참조하여 종래의 기술에 의한 반도체 소자의 다중 금속층 형성 방법 및 그 문제점을 상세히 설명하고자 한다.With reference to the drawings will be described in detail a method of forming a multi-metal layer of the semiconductor device according to the prior art and its problems.
도 1(a) 및 도 1(b)는 종래의 기술에 의한 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도이다.1 (a) and 1 (b) are cross-sectional views for explaining a metal wiring formation method of a semiconductor device according to the prior art.
도 1(a)는 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상부에 하부 금속층(12) 및 층간 절연막(13)을 순차로 형성하고, 선택된 영역에 비아 홀을 형성한 단면도이다. 그런데 비아 홀 형성 과정에서 비아 홀 저면에 노출되는 하부 금속층(12) 표면에 자연 산화막(native oxide ; 14A)이 생성된다. 이러한 자연 산화막(14A)이 하부 금속층(12) 표면에 그대로 존재하는 경우 상부 금속층(도시 안됨)과 안정되게 연결되지 않는 문제점이 발생한다. 또한 이러한 자연 산화막(14A)으로 인해 높은 비아 저항을 초래하여 반도체 소자의 신뢰도를 저하시킨다. 따라서 일반적으로 상부 금속 배선 형성시 하부 금속층(12) 표면에 존재하는 자연 산화막(14A)을 제거하기 위해, 고주파 플라즈마(RF plasma)를 이용한 식각을 실시한다. 그러나 이러한 고주파 플라즈마를 이용한 식각시 하부 금속층(12) 표면의 자연 산화막(14A)만이 제거되는 것이 아니라, 층간 절연막(13)의 상부 면 및 비아 홀 내부의 층간 절연막(13) 측벽도 같이 식각된다. 최근에는 반도체 소자가 고집적화 됨에 따라 비아 홀 크기가 작아지고, 높이 대 폭의 비율(aspect ratio)이 증가하여 고주파 플라즈마를 이용한 식각 방법으로는 자연 산화막(14A) 제거가 더욱 어려워 지고 있다. 더욱이 이러한 방법을 이용한 하부 금속층(12) 표면의 자연 산화막(14A) 제거시, 층간 절연막(13)의 상부 면 및 비아 홀 내부의 층간 절연막(13) 측벽에서 식각된 입자들이 하부 금속층(12) 표면에 재 증착되는 현상이 발생하여, 오히려 비아 저항을 증가시키는 문제점이 있다.FIG. 1A is a cross-sectional view of sequentially forming a lower metal layer 12 and an interlayer insulating layer 13 on a substrate 11 on which various elements for forming a semiconductor device are formed, and forming a via hole in a selected region. However, during the via hole formation process, a native oxide (14A) is formed on the surface of the lower metal layer 12 exposed to the bottom of the via hole. If the natural oxide film 14A is present on the lower metal layer 12 as it is, the problem is that the natural oxide film 14A is not stably connected to the upper metal layer (not shown). In addition, the natural oxide film 14A causes high via resistance, thereby lowering the reliability of the semiconductor device. Therefore, in order to remove the natural oxide film 14A existing on the surface of the lower metal layer 12 when forming the upper metal wiring, etching is performed using RF plasma. However, not only the natural oxide layer 14A on the surface of the lower metal layer 12 is removed when etching using the high frequency plasma, but the upper surface of the interlayer insulating layer 13 and the sidewalls of the interlayer insulating layer 13 inside the via hole are also etched. In recent years, as semiconductor devices have been highly integrated, via hole sizes have decreased, and a ratio of height to width has increased, making it more difficult to remove the native oxide film 14A by etching using high frequency plasma. In addition, when the native oxide layer 14A is removed from the lower metal layer 12 surface using the above method, particles etched from the upper surface of the interlayer insulating layer 13 and the sidewall of the interlayer insulating layer 13 inside the via hole are formed on the lower metal layer 12 surface. There is a problem in that the phenomenon of redeposition occurs, thereby increasing the via resistance.
본 발명은 위와 같은 문제점을 해결하여 비아 저항을 감소시킨 안정된 다중 금속 배선을 형성하는데 그 목적이 있다.An object of the present invention is to solve the above problems to form a stable multi-metal wiring with reduced via resistance.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 하부 금속층 및 층간 절연막을 순차로 형성하고, 선택된 영역에 비아 홀을 형성하는 단계와, 상기 비아 홀 저면에 노출되는, 하부 금속층 표면에 생성된 자연 산화막을 제거하기 위하여, 염화수소 가스 및 순수 가스를 반응 가스로 하여 자연 산화막과 반응시키는 단계와, 상기 반응으로 자연 산화막이 제거된 후, 반응 잔류물을 제거하고, 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to the present invention, a method of forming a metal wiring of a semiconductor device according to the present invention includes sequentially forming a lower metal layer and an interlayer insulating film on a substrate on which various elements for forming a semiconductor device are formed, and forming a via hole in a selected region. Forming and reacting with the natural oxide film using hydrogen chloride gas and pure gas as a reaction gas in order to remove the natural oxide film formed on the lower metal layer surface exposed to the bottom of the via hole. After the removal, the reaction residues are removed and the upper metal wirings are formed.
도 1(a) 및 도 1(b)는 종래의 기술에 의한 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도.1 (a) and 1 (b) are cross-sectional views for explaining a metal wiring formation method of a semiconductor device according to the prior art.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도.2 (a) and 2 (b) are cross-sectional views for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>
11 및 21 : 반도체 기판 12 및 22 : 하부 금속층11 and 21: semiconductor substrate 12 and 22: lower metal layer
13 및 23 : 층간 절연막 14A, 14B 및 24 : 산화막13 and 23: interlayer insulating film 14A, 14B and 24: oxide film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 단면도이다.2 (a) and 2 (b) are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.
도2(a)는 종래의 기술과 같이 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21) 상부에 하부 금속층(22) 및 층간 절연막(23)을 순차로 형성하고, 선택된 영역에 비아 홀을 형성한 단면도이다.2 (a) sequentially forms a lower metal layer 22 and an interlayer insulating film 23 on the substrate 21 on which various elements for forming a semiconductor device are formed, as in the conventional art, and forms a via hole in a selected region. It is formed section.
이후 공정으로 비아 홀 내부에 노출된, 하부 금속층(22) 표면에 생성된 자연 산화막(24)을 제거하는 공정을 실시한다. 이 공정은 염화 수소(HCl) 가스 및 순수(H2O) 가스를 사용하는데, 순수 가스는 염화 수소 가스의 분해를 위한 촉매로 사용된다. 따라서 염화수소 가스는 HCl + H2O = H3O++ Cl-과 같이 반응하여 Cl-이온을 생성시킨다. 위와 같은 이온으로 분해된 염화수소 가스는 다시 자연 산화막(24)과 반응하는데, 그 반응식은 Al2O3(자연 산화막) + 6H3O++ 6Cl-= 2AlCl3+ 9H2O 이다. 이 때 염화수소의 양이 적을 경우에는 Cl-이온이 충분히 생성되지 않으므로 자연 산화막(24)의 제거가 잘 일어나지 않게 된다. 반대로 염화수소의 양이 너무 많을 경우에는 H2O의 부족으로 염화수소의 분해가 잘 일어나지 않기 때문에 위와 같은 반응이 일어날 수 없어 자연 산화막(24)의 제거가 잘 일어나지 않게 된다.Thereafter, a process of removing the native oxide film 24 formed on the surface of the lower metal layer 22 exposed inside the via hole is performed. This process uses hydrogen chloride (HCl) gas and pure water (H 2 O) gas, which is used as a catalyst for the decomposition of hydrogen chloride gas. Therefore, the hydrogen chloride gas reacts with HCl + H 2 O = H 3 O + + Cl - to generate Cl - ions. For the hydrogen chloride gas is again the native oxide film 24 and the decomposition reaction by the above ions such, the scheme is Al 2 O 3 (natural oxide film) 3 O + 6H + + 6Cl - a = 2AlCl 3 + 9H 2 O. At this time, when the amount of hydrogen chloride is small, since Cl − ions are not sufficiently generated, the removal of the natural oxide film 24 does not occur well. On the contrary, when the amount of hydrogen chloride is too large, the decomposition of hydrogen chloride does not occur easily due to the lack of H 2 O, so that the above reaction cannot occur and the removal of the natural oxide film 24 does not occur well.
그러므로, 실온에서 400 ℃ 온도 영역의 반응 챔버 내에 염화수소 가스 및 순수 가스의 부피의 비를 1 : 9 ∼ 9 : 1 정도로 혼합하여 1 Torr ∼ 100 Torr의 압력으로 주입한다. 이러한 반응으로 제거되는 자연 산화막(24)이 제거될 수 있는 두께는 10 Å ∼ 200 Å 정도이다.Therefore, the ratio of the volume of the hydrogen chloride gas and the pure gas in the reaction chamber in the temperature range of 400 ° C. at room temperature is mixed at about 1: 9 to 9: 1 and injected at a pressure of 1 Torr to 100 Torr. The thickness in which the natural oxide film 24 removed by this reaction can be removed is about 10 kPa to 200 kPa.
위와 같은 방법으로 하부 금속층(22) 표면에 형성된 자연 산화막(24)을 도 2(b)에 도시된 것과 같이 제거한 후, 기판에 존재하는 순수, Cl-이온 및 기타 반응 잔류물의 완전한 제거를 위하여 300 ℃ ∼ 500 ℃ 온도 범위의 반응 챔버에서 30초 내지 2분 동안 가열한다. 이 후 공정으로 상부 금속 배선 형성 과정을 진행하는데, 상부 금속 배선으로 알루미늄(Al)을 사용하는 경우, 위와 같은 기판의 온도를 100 ℃ 이하로 냉각 시킨다. 냉각에는 아르곤(Ar) 가스 또는 질소(N2) 가스를 이용한다. 냉각된 번체 구조 상부에 젖음층 및 전도성 물질 즉, 알루미늄이나 텅스텐(W) 등으로 상부 금속 배선을 형성한다.After removing the natural oxide film 24 formed on the surface of the lower metal layer 22 in the same manner as shown in FIG. 2 (b), 300 is removed for complete removal of pure water, Cl − ions, and other reaction residues present in the substrate. Heat for 30 seconds to 2 minutes in the reaction chamber in the temperature range of ℃ to 500 ℃. Afterwards, the upper metal wiring formation process is performed. When aluminum (Al) is used as the upper metal wiring, the temperature of the substrate is cooled to 100 ° C. or lower. Argon (Ar) gas or nitrogen (N 2 ) gas is used for cooling. An upper metal wiring is formed on the cooled traditional structure with a wet layer and a conductive material, that is, aluminum or tungsten (W).
상술한 바와 같이 본 발명에 의하면, 하부 금속층 상부에 발생하는 자연 산화막 제거 공정에 고주파 플라즈마를 이용한 식각을 대신하여 반응 가스의 이온과 자연 산화막이 반응하여 자연 산화막이 제거되도록 한다. 따라서 고단차 비아 홀에서 안정된 비아 저항을 얻을 수 있어 소자의 신뢰성을 높일 수 있다.As described above, according to the present invention, the natural oxide film is removed by reacting the ions of the reaction gas with the natural oxide film in place of the etching using the high frequency plasma in the natural oxide film removing process occurring on the lower metal layer. Therefore, stable via resistance can be obtained in the high stepped via hole, thereby increasing the reliability of the device.
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|---|---|---|---|---|
| KR20030078548A (en) * | 2002-03-30 | 2003-10-08 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
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1997
- 1997-12-30 KR KR1019970079298A patent/KR19990059101A/en not_active Application Discontinuation
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| KR20030078548A (en) * | 2002-03-30 | 2003-10-08 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
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