KR19990057932A - Semiconductor Device Manufacturing Method for Improving Contact Hole Profile - Google Patents
Semiconductor Device Manufacturing Method for Improving Contact Hole Profile Download PDFInfo
- Publication number
- KR19990057932A KR19990057932A KR1019970078011A KR19970078011A KR19990057932A KR 19990057932 A KR19990057932 A KR 19990057932A KR 1019970078011 A KR1019970078011 A KR 1019970078011A KR 19970078011 A KR19970078011 A KR 19970078011A KR 19990057932 A KR19990057932 A KR 19990057932A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor device
- interlayer insulating
- contact hole
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000010410 layer Substances 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000004140 cleaning Methods 0.000 claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 8
- 238000009832 plasma treatment Methods 0.000 claims abstract description 6
- 150000004767 nitrides Chemical group 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 제조 공정시, 세정 공정후의 콘택홀 프로파일을 개선할 수 있는 반도체 소자 제조 방법에 관한 것으로써, 도전층 상부에 다층의 절연막으로 이루어진 층간절연막을 형성하는 단계; 상기 층간절연막 상부에 상기 층간절연막과 다른 식각비를 갖는 식각방지막을 형성하는 단계; 상기 식각방지막 및 상기 층간절연막의 일부를 선택적으로 건식식각 하여 상기 도전층의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 및 이후의 습식세정으로부터 상기 층간절연막이 요철 지는 것을 방지하기 위하여, 상기 콘택홀 측벽에 보호막 형성을 위한 플라즈마 처리를 하는 단계를 포함하여 이루어진다.The present invention relates to a method of manufacturing a semiconductor device capable of improving a contact hole profile after a cleaning process during a semiconductor device manufacturing process, the method comprising: forming an interlayer insulating film formed of a multilayer insulating film on an upper portion of a conductive layer; Forming an etch stop layer on the interlayer insulating layer, the etch stop layer having an etching ratio different from that of the interlayer insulating layer; Selectively dry-etching a portion of the etch stop layer and the interlayer insulating layer to form a contact hole exposing a predetermined region of the conductive layer; And plasma treatment for forming a protective film on the sidewall of the contact hole in order to prevent the interlayer insulating film from being uneven from wet cleaning thereafter.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택홀 형성후에 진행되는 세정 후의 콘택홀 프로파일 개선을 위한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving a contact hole profile after cleaning that proceeds after the formation of a contact hole in the semiconductor device.
잘 알려진 바와 같이, 소자가 고집적화됨에 따라 제한된 면적 내에 적층형 소자의 형성 방법이 성행하고 있으며, 이에 따라 적층된 각각의 소자들을 절연시키기 위해 층간절연막이 사용된다. 경우에 따라서, 이러한 층간절연막들은 식각비가 다른 여러층의 절연막으로 구성되며, 이러한 층간절연막을 식각하여 형성되는 콘택홀은 식각 및 세정 공정후에 양호한 특성의 콘택홀 프로파일을 얻기가 어려운 실정이다.As is well known, as the devices are highly integrated, a method of forming a stacked device within a limited area is prevalent, and an interlayer insulating film is used to insulate each of the stacked devices. In some cases, these interlayer insulating films are composed of multiple layers of insulating films having different etching ratios, and contact holes formed by etching the interlayer insulating films are difficult to obtain good contact hole profiles after etching and cleaning processes.
도1a 및 도1b는 종래기술에 따른 콘택홀 형성 방법을 나타내는 공정 단면도이다.1A and 1B are cross-sectional views illustrating a method of forming a contact hole according to the related art.
먼저, 도1a에 도시된 바와 같이, 소정 공정이 완료된 실리콘 기판(11) 상부에 TEOS(tetra ethyl orthosilicate)산화막(12)을 형성하고, 그 상부에 BPSG(Borophsophor silicate glass)막(13), SiO2(14), PSG(phsophor silicate glass)막(15), SiO2(16)를 차례로 적층한 후, 콘택홀 형성을 위한 포토레지스트 패턴(도시되지 않음)을 사용하여 상기 적층된 층들을 식각제에 노출되는 순서대로 차례로 식각하여 실리콘 기판(11)을 노출시킨다. 그리고, 콘택홀 형성후에 식각제에 의한 찌꺼기, 포토레지스트 패턴의 찌꺼기 및 자연산화막 등을 제거하기 위하여 습식 식각 용액에서의 세정 공정을 진행한다. 그러나, BPSG막(13), PSG막(15), SiO2막(14, 16) 등은 같은 식각제에서 다른 식각비를 나타내므로 식각제를 사용한 습식 세정 공정을 진행하면, 도1a에 도시된 바와 같이 요철 형상의 측벽을 갖는 콘택홀이 형성된다.First, as shown in FIG. 1A, a tetraethyl orthosilicate (TEOS) oxide film 12 is formed on a silicon substrate 11 on which a predetermined process is completed, and a BPSG (Borophsophor silicate glass) film 13 and SiO is formed thereon. 2 (14), a PSG (phsophor silicate glass) film 15, and SiO 2 (16) were sequentially stacked, and then the laminated layers were etched using a photoresist pattern (not shown) for forming contact holes. The silicon substrate 11 is exposed by etching in order of exposure to the substrate. After the contact hole is formed, a cleaning process is performed in the wet etching solution to remove the residues of the etchant, the residues of the photoresist pattern, the natural oxide layer, and the like. However, since the BPSG film 13, the PSG film 15, and the SiO 2 films 14 and 16 show different etching ratios in the same etchant, the wet cleaning process using the etchant is performed. As described above, a contact hole having an uneven sidewall is formed.
다음으로, 도1b에 도시된 바와 같이, 콘택홀의 프로파일을 따라 장벽금속막(17)을 형성한 후, 콘택홀에 금속막(18)을 매립하여 금속 콘택을 이룬다. 여기서 콘택홀 측벽이 요철 형상의 프로파일을 갖기 때문에 이러한 콘택홀에 증착되는 장벽금속막(17)은 증착 특성이 우수하지 못하며, 그 상부에 형성되는 금속막(18)은 보이드를 형성하여 콘택 저항을 증가시킨다.Next, as shown in FIG. 1B, after the barrier metal film 17 is formed along the profile of the contact hole, the metal film 18 is buried in the contact hole to form a metal contact. Here, since the contact hole sidewall has an uneven profile, the barrier metal film 17 deposited in the contact hole does not have excellent deposition characteristics, and the metal film 18 formed thereon forms voids to improve contact resistance. Increase.
이를 해결하기 위하여 각각의 층간절연막의 불순물 농도 및 증착온도 조절 등의 방법이 사용되거나, 저농도 습식 식각 세정 용액을 사용하고 있으나, 각각 절연막의 기본 물성이 크게 다르거나 각 절연막이 물성이 크게 변화하지 않아 그 효과는 크지 않다. 또한 건식 세정(dry cleaning) 방법도 검토되고 있으나, 실제적으로 기판 및 접합 손상이나, 폴리머 및 찌꺼기 등의 완벽한 제거가 잘 이루어지지 않아 실용화하지 못하고 있는 실정이다.In order to solve this problem, a method such as controlling impurity concentration and deposition temperature of each interlayer insulating film is used, or a low concentration wet etching cleaning solution is used. However, the basic physical properties of the insulating film are very different or the insulating films do not change significantly. The effect is not great. In addition, a dry cleaning method has been examined, but practically, the substrate and the bonding damage, the removal of the polymer and debris, etc. are not completely removed, which is not practical.
따라서 이러한 문제점을 극복할 수 있는 프로파일이 개선된 콘택홀을 갖는 반도체 소자 제조 방법의 개발이 필요하게 되었다.Therefore, it is necessary to develop a semiconductor device manufacturing method having a contact hole with an improved profile that can overcome this problem.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은, 반도체 소자의 콘택홀 형성시, 다층으로 구성되는 층간절연막을 식각한후 진행되는 세정 공정 진행시, 다층의 층간절연막이 다른 식각비를 가지므로 콘택홀의 측면 프로파일이 요철 모양으로 형성되어 콘택 저항을 증가시키는 문제점을 극복할 수 있는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.According to the present invention devised by the above-mentioned requirements, the multilayer interlayer insulating film has different etching ratios during the cleaning process which proceeds after etching the interlayer insulating film composed of the multilayer when forming the contact hole of the semiconductor device. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of overcoming the problem of increasing the contact resistance by forming a side profile of a contact hole in an uneven shape.
도1a 및 도1b는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 나타내는 공정 단면도.1A and 1B are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art;
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 나타내는 공정 단면도.2A and 2B are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 실리콘 기판 22 : TEOS산화막21 silicon substrate 22 TEOS oxide film
23 : BPSG막 24 : SiO2막23: BPSG film 24: SiO 2 film
25 : PSG막 26 : SiO2막25 PSG film 26 SiO 2 film
27 : 질화막27: nitride film
28 : 콘택홀 측벽의 보호막28: protective film on the sidewall of the contact hole
상기 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 도전층 상부에 다층의 절연막으로 이루어진 층간절연막을 형성하는 단계; 상기 층간절연막 상부에 상기 층간절연막과 다른 식각비를 갖는 식각방지막을 형성하는 단계; 상기 식각방지막 및 상기 층간절연막의 일부를 선택적으로 건식식각 하여 상기 도전층의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 및 이후의 습식세정으로부터 상기 층간절연막이 요철지는 것을 방지하기 위하여, 상기 콘택홀 측벽에 보호막 형성을 위한 플라즈마 처리를 하는 단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention comprises the steps of: forming an interlayer insulating film made of a multilayer insulating film on the conductive layer; Forming an etch stop layer on the interlayer insulating layer, the etch stop layer having an etching ratio different from that of the interlayer insulating layer; Selectively dry-etching a portion of the etch stop layer and the interlayer insulating layer to form a contact hole exposing a predetermined region of the conductive layer; And plasma treatment for forming a protective film on the sidewall of the contact hole in order to prevent the interlayer insulating film from being uneven from wet cleaning thereafter.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 나타내는 공정 단면도이다.2A and 2B are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.
먼저, 도2a에 도시된 바와 같이, 소정 공정이 완료된 실리콘 기판(21) 상부에 TEOS산화막(22)을 형성하고, 그 상부에 BPSG막(23), SiO2(24), PSG막(25), SiO2(26)를 차례로 적층한다. 다음으로 종래와 같이 포토레지스트의 식각마스크 패턴을 형성하는 것이 아니라, SiO2(26) 상부에 식각방지막으로 질화막(27)을 형성한다. 그리고, 질화막(27) 상부에 콘택홀 형성을 위한 포토레지스트 패턴(201)을 형성한다. 여기서 질화막(27)은 추후에 진행되는 플라즈마 처리가 산소분위기의 플라즈마로 진행되기 때문에, 식각마스크의 포토레지스트 패턴(201)이 완전히 제거되는 경우에, 노출되는 SiO2(26)막 및 다른 절연막이 식각되는 것을 방지하기 위하여 형성한 것이며, 이러한 플라즈마 처리 공정에 대하여는 다음 공정에서 상세히 설명한다.First, as shown in FIG. 2A, the TEOS oxide film 22 is formed on the silicon substrate 21 on which the predetermined process is completed, and the BPSG film 23, the SiO 2 24, and the PSG film 25 are formed thereon. , SiO 2 (26) are laminated in this order. Next, instead of forming an etching mask pattern of the photoresist as in the related art, the nitride layer 27 is formed as an anti-etching layer on the SiO 2 26. A photoresist pattern 201 is formed on the nitride layer 27 to form contact holes. In this case, since the nitride film 27 is subsequently subjected to the plasma of the oxygen atmosphere, when the photoresist pattern 201 of the etching mask is completely removed, the SiO 2 26 film and the other insulating film exposed are It is formed to prevent etching, and this plasma treatment process will be described in detail in the following process.
바람직하게, 질화막(27)은 50Å 내지 5000Å의 두께로 형성되도록 하고, 이러한 식각방지막으로는 질화산화막이 사용될 수도 있다.Preferably, the nitride film 27 is formed to have a thickness of 50 kPa to 5000 kPa, and a nitride oxide film may be used as the etching prevention film.
다음으로, 도2b에 도시된 바와 같이, 기형성된 포토레지스트 패턴(201)을 사용하여 질화막(27)을 패터닝하고, 적층된 층들을 식각제에 노출되는 순서대로 차례로 건식 식각하여 실리콘 기판(21)을 노출시킨다. 본 발명에서는 이러한 적층된 층들을 식각 하기 위한 식각제로 CHF3, CH4, NF3, SF4, C2F6등의 플로린계의 가스를 사용하는 것을 특징으로 한다. 이어서, 종래와 같이, 실리콘 기판을 노출시킨 후에 식각제에 의한 찌꺼기, 예를 들면, 포토레지스트 패턴의 찌꺼기 및 자연산화막 등을 제거하기 위하여 습식 식각 용액에서의 세정 공정을 진행하는 것이 아니라, 이러한 세정 공정시 세정액에 노출되는 TEOS산화막(22), BPSG막(23), SiO2(24), PSG막(25), SiO2(26)의 과식각을 방지하기 위하여 콘택홀 측면에 보호막(28)을 형성한다.Next, as shown in FIG. 2B, the nitride film 27 is patterned using the pre-formed photoresist pattern 201, and the stacked layers are sequentially dry-etched in the order of being exposed to the etchant to form the silicon substrate 21. Expose In the present invention, as a etchant for etching such stacked layers, it is characterized by using a gas of florin, such as CHF 3 , CH 4 , NF 3 , SF 4 , C 2 F 6 . Subsequently, after the silicon substrate is exposed, the cleaning process is not performed in the wet etching solution in order to remove the residue by the etchant, for example, the residue of the photoresist pattern, the natural oxide film, and the like. In order to prevent overetching of the TEOS oxide film 22, the BPSG film 23, the SiO 2 24, the PSG film 25, and the SiO 2 26 exposed to the cleaning liquid during the process, a protective film 28 is formed on the side of the contact hole. To form.
여기서 본 발명에서 제시하는 보호막(28) 형성 방법을 상세히 설명한다. 우선 보호막(28)은 O2, N2O, NH3,비활성 기체인 아르곤 또는 헬륨중 어느 하나 또는 이들이 조합된 플라즈마를 사용하여 공정이 진행된 웨이퍼를 플라즈마 처리함으로써 10Å 이상의 두께로 형성된다. 그리고, 이러한 플라즈마는 1torr 내지 50torr의 공정압력, 플라즈마 파워가 100W 이상으로 조절된 챔버 내로 500sccm이상의 유량으로 조절되어 주입된다. 바람직하게 본 발명에서 제시하는 보호막(28)은 다층의 층간절연막인 BPSG막, PSG막, SiO2막을 추후 진행되는 습식 세정 공정시, BOE(Buffered Oxide Etchant) 또는 HF 등의 세정액에 의한 과식각으로 부터 충분히 보호할 수 있는 산화막, 질화막, 질화산화막으로 한다.Here, the method for forming the protective film 28 proposed in the present invention will be described in detail. First, the protective film 28 is formed to a thickness of 10 kPa or more by plasma treating a wafer in which the process is performed using any one of O 2 , N 2 O, NH 3, inert gas, argon or helium, or a combination thereof. In addition, the plasma is injected at a flow rate of 500 sccm or more into a chamber in which a process pressure of 1 tor to 50 torr and plasma power are adjusted to 100 W or more. Preferably, the protective film 28 according to the present invention may be subjected to over-etching with a cleaning solution such as BOE (Buffered Oxide Etchant) or HF during a subsequent wet cleaning process of the BPSG film, the PSG film, and the SiO 2 film. The oxide film, the nitride film, and the nitride oxide film can be sufficiently protected.
전술한 바와 같이 콘택홀 측면의 보호막(28) 형성후에, 플라즈마 처리시에 콘택홀의 바닥인 실리콘 기판(21)에 형성되는 보호막을 완전히 제거하기 위한 최종 건식식각 공정을 진행하여, 프로파일이 개선된 콘택홀을 형성한다. 이러한 최종 건식식각 공정 진행시 콘택홀 측면의 보호막(28)은 제거되지 않는데, 이는 최종 건식식각공정은 일방향 특성을 나타내기 때문이다.As described above, after the formation of the protective film 28 on the side of the contact hole, a final dry etching process is performed to completely remove the protective film formed on the silicon substrate 21 which is the bottom of the contact hole during plasma processing, thereby improving the profile of the contact. Form a hole. During the final dry etching process, the protective layer 28 on the side of the contact hole is not removed because the final dry etching process exhibits one-way characteristics.
전술한 바와 같은 본 발명은, 층간절연막 상부에 하드 마스크로서 질화막 또는 질화산화막을 형성하고 콘택홀 형성을 위한 건식식각, 보호막 형성을 위한 플라즈마 처리, 최종 건식식각을 한 장비에서 인시츄로 실시하여, 콘택홀의 측면에 얇은 산화막 또는 질화막 등의 습식세정시 과식각으로 부터의 보호막을 형성함으로써, 후속 습식 세정 공정시 측벽을 보호하여 안정한 금속 배선의 콘택을 형성할 수 있다.According to the present invention, a nitride film or a nitride oxide film is formed as a hard mask on the interlayer insulating film, and dry etching for forming contact holes, plasma processing for forming a protective film, and final dry etching are performed in situ in one equipment. By forming a protective film from over-etching during wet cleaning such as a thin oxide film or a nitride film on the side of the contact hole, the sidewalls may be protected during the subsequent wet cleaning process to form stable metal wiring contacts.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
상기와 같이 이루어지는 본 발명은, 반도체 소자에서 콘택홀의 형성을 위한 다층의 절연막으로 구성되는 층간절연막을 식각한 후 세정 공정을 진행하기 전에 콘택홀의 측면에 보호막을 형성함으로써, 콘택홀의 측면 프로파일이 요철 모양으로 형성되는 문제점을 극복하여 반도체 소자의 특성이 우수한 콘택을 이룰 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.According to the present invention as described above, by forming a protective film on the side of the contact hole before the cleaning process after etching the interlayer insulating film consisting of a multi-layer insulating film for forming the contact hole in the semiconductor device, the side profile of the contact hole is uneven By overcoming the problems formed by the semiconductor device can achieve excellent contact characteristics, as a result improve the yield and reliability of the device.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078011A KR19990057932A (en) | 1997-12-30 | 1997-12-30 | Semiconductor Device Manufacturing Method for Improving Contact Hole Profile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078011A KR19990057932A (en) | 1997-12-30 | 1997-12-30 | Semiconductor Device Manufacturing Method for Improving Contact Hole Profile |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990057932A true KR19990057932A (en) | 1999-07-15 |
Family
ID=66179978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970078011A KR19990057932A (en) | 1997-12-30 | 1997-12-30 | Semiconductor Device Manufacturing Method for Improving Contact Hole Profile |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990057932A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328829B1 (en) * | 1999-07-28 | 2002-03-14 | 박종섭 | Manufacturing method for contact in semiconductor device |
| KR100428685B1 (en) * | 2001-12-17 | 2004-04-28 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
| KR100648634B1 (en) * | 2005-01-21 | 2006-11-23 | 삼성전자주식회사 | Manufacturing Method of Semiconductor Device |
| KR100745057B1 (en) * | 2001-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | Method for fabricating of semiconductor device |
-
1997
- 1997-12-30 KR KR1019970078011A patent/KR19990057932A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328829B1 (en) * | 1999-07-28 | 2002-03-14 | 박종섭 | Manufacturing method for contact in semiconductor device |
| KR100745057B1 (en) * | 2001-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | Method for fabricating of semiconductor device |
| KR100428685B1 (en) * | 2001-12-17 | 2004-04-28 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
| KR100648634B1 (en) * | 2005-01-21 | 2006-11-23 | 삼성전자주식회사 | Manufacturing Method of Semiconductor Device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100350811B1 (en) | Metal Via Contact of Semiconductor Devices and Method of Forming it | |
| KR100768363B1 (en) | Manufacturing method of semiconductor integrated circuit device and semiconductor integrated circuit device | |
| US20050079706A1 (en) | Dual damascene structure and method | |
| US9607883B2 (en) | Trench formation using rounded hard mask | |
| JP4057972B2 (en) | Manufacturing method of semiconductor device | |
| US7365021B2 (en) | Methods of fabricating a semiconductor device using an organic compound and fluoride-based buffered solution | |
| JP3250518B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4108228B2 (en) | Manufacturing method of semiconductor device | |
| KR100404479B1 (en) | Method for forming the dual damascene line | |
| US7253094B1 (en) | Methods for cleaning contact openings to reduce contact resistance | |
| JP4108310B2 (en) | Method for manufacturing semiconductor device having silicon-containing insulating film | |
| KR100780680B1 (en) | Metal wiring formation method of semiconductor device | |
| KR19990057932A (en) | Semiconductor Device Manufacturing Method for Improving Contact Hole Profile | |
| US20020072217A1 (en) | Method for improving contact reliability in semiconductor devices | |
| JP3722610B2 (en) | Manufacturing method of semiconductor device | |
| US20040048203A1 (en) | Method of manufacturing a semiconductor device for high speed operation and low power consumption | |
| KR100440080B1 (en) | Method for forming metal line of semiconductor device | |
| KR100876532B1 (en) | Manufacturing Method of Semiconductor Device | |
| US7326645B2 (en) | Methods for forming copper interconnect of semiconductor devices | |
| US20060019489A1 (en) | Method for forming storage node contact of semiconductor device | |
| KR20010059540A (en) | Method for forming metal line of semiconductor device | |
| KR100290587B1 (en) | Semiconductor device manufacturing method | |
| KR100597090B1 (en) | Gate electrode formation method of semiconductor device | |
| KR100744801B1 (en) | Metal wiring formation method of semiconductor device | |
| KR100507869B1 (en) | Contact hole formation method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971230 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |