KR19990048786A - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리절연막 형성방법에 있어서, 상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하는 공정과, 상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치를 포함한 전체표면에 제3절연막을 일정두께 형성하는 공정과, 상기 제3절연막을 열처리하는 공정과, 상기 트렌치를 완전히 매립할 수 있는 제4절연막을 형성하는 공정과, 상기 제4절연막을 열처리하는 공정과, 상기 제4절연막을 CMP 하는 공정으로 보이드가 억제되고 평탄화된 소자분리막을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리영역의 반도체기판을 식각하고 이를 절연물질로 매립하여 소자분리막을 형성하는 방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.

소자분리막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffered LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.

그러나, 상기 LOCOS 방법은 소자의 고집적화에따라, 소자분리막 산화공정시 산소의 측면확산에 의한 버즈빅 ( bird's beak ) 현상에 의해 활성영역이 작아지는 문제점을 가지고 있으며, 또한 좁은 영역에서 산화막 성장이 잘되지 않는 현상 ( field oxide ungrown ) 또는 소자분리산화막의 씨닝 ( thining ) 현상 등과 같은 문제로 원하는 두께의 산화막을 형성시키는데 근본적인 문제점을 가지고 있다.

또한, LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.

이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고, 이러한 평탄화 특성으로 후속공정을 용이하게 실시할 수 있도록 하였다.

도 1a 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도로서, 트렌치를 매립하는 절연물질로 저압화학기상증착 ( Low Pressure Chemical Vapor Deposition, 이하에서 LPCVD 이라 함 ) 산화막이나 오존-테오스 대기압화학기상증착 ( O₃-TetraEthylOrthoSilicate Atmospheric-Pressure Chemical Vapor Deposition, 이하에서 O₃-TEOS APCVD 라 함 ) 을 사용한 것이다.

먼저, 반도체기판(51) 상부에 산화막(53)을 형성하고, 상기 산화막(53) 상부에 질화막(55)을 형성한다.

그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(55)과 산화막(53) 및 일정두께의 반도체기판(51)을 식각하여 상기 반도체기판(51)에 트렌치를 형성한다. 이때, 패턴이 밀집되는 영역에 형성되는 좁은 영역의 소자분리영역은 소폭의 트렌치(57)가 형성되고, 패턴이 형성되지않은 넓은 영역의 소자분리영역은 광폭의 트렌치(59)가 형성된다.

그 다음에, 상기 트렌치(57,59)를 매립하는 O₃-TEOS 산화막(61)을 APCVD 방법으로 형성하고, 상기 O₃-TEOS 산화막(61)을 CMP 하여 상부면을 평탄하게 형성한다.

이때, 상기 O₃-TEOS 산화막(61)은 LPCVD 산화막으로 형성할 수도 있다.

그러나, 상기 O₃-TEOS 산화막(61)를 이용한 트렌치(57,59) 매립공정시 보이드 "ⓐ" 가 유발될 수 있으며, 상기 CMP 공정시 상기 폭이 넓은 소자분리영역은 디싱 ( dishing ) 현상을 발생한다.

도 1b 및 도 1c 는 상기 도 1a 의 O₃-TEOS 산화막(61) 대신에 고밀도 플라즈마 화학기상증착 ( High Density Plasma Chemical Vapor Deposition, 이하에서 HDP CVD 라 함 ) 를 사용한 소자분리막 형성방법을 도시한 단면도이다.

먼저, 반도체기판(71) 상부에 산화막(73)을 형성하고, 상기 산화막(73) 상부에 질화막(75)을 형성한다.

그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(75)과 산화막(73) 및 일정두께의 반도체기판(71)을 식각하여 상기 반도체기판(71)에 트렌치를 형성한다. 이때, 패턴이 밀집되는 영역에 형성되는 좁은 영역의 소자분리영역은 소폭의 트렌치(77)가 형성되고, 패턴이 형성되지않은 넓은 영역의 소자분리영역은 광폭의 트렌치(79)가 형성된다.

그 다음에, 상기 트렌치(77,79)를 매립하는 HDP CVD 산화막(81)을 형성한다.

이때, 상기 HDP CVD 산화막(81)은, 아르곤 이온에 의한 이방성식각공정과 증착공정이 동시에 실시되며 그 비율은 1 : 3 정도가 된다. 여기서, 상기 HDP CVD 산화막(81)은 소폭의 활성영역에는 적게 형성되고, 광폭의 활성영역에는 많이 형성된다. (도 1b)

그리고, 상기 HDP CVD 산화막(81)을 CMP 하여 상부면을 평탄하게 형성한다. 그러나, 상기 CMP 공정시 상기 광폭의 트렌치(79)가 형성된 부분은 디싱 ( dishing ) 현상을 발생된다. (도 1c)

상기한 바와같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 트렌치를 매립하는 절연막 증착공정시 상기 트렌치를 완전히 매립하지 못하여 보이드가 유발되는 경우가 있으며, 트렌치를 매립하는 절연막의 상부면을 평탄하게 형성할 수 없어 후속공정을 어렵게 하여 소자분리의 특성을 저하시킴으로써 반도체소자의 수율을 저하시키고 반도체소자의 특성 및 신뢰성을 어렵게 하며 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, O₃TEOS 산화막을 일정두께 증착하고 HDP CVD 산화막을 증착하여 보이드 및 디싱현상의 유발을 방지할 수 있도록 함으로써 반도체소자의 소자분리 특성을 향상시킬 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

21,51,71 : 반도체기판 23,53,73 : 산화막

25,55,75 : 질화막 27,57,59,77,79 : 트렌치

29,61 : O₃-TEOS 산화막 31,81 : HDP CVD 산화막

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,

반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리절연막 형성방법에 있어서,

상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하는 공정과,

상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,

상기 트렌치를 포함한 전체표면에 제3절연막을 일정두께 형성하는 공정과,

상기 제3절연막을 열처리하는 공정과,

상기 트렌치를 완전히 매립할 수 있는 제4절연막을 형성하는 공정과,

상기 제4절연막을 열처리하는 공정과,

상기 제4절연막을 CMP 공정을 포함하는 것을 특징으로한다.

본 발명의 원리는, 반도체 기판 내의 소자분리막 제조를 위한 트렌치 형성후 HDP CVD 산화막을 소자 분리막으로 증착시 발생하는 트렌치 측벽의 보이드를 제거하기 위해, 트렌치 형성후 먼저 O₃TEOS 산화막을 50 - 2000Å 정도 증착한 후, HDP CVD 산화막을 액티브와 필드간 단차보다 2500 Å 이상 높게 증착하므로서 보이드 발생원인을 제거한 다음, 화학적 기계적 평탄화 공정을 이용하여 소자분리막을 제조하므로서 트랜지스터 형성을 원활하게 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다. 여기서, 상기 도 2a 및 도 2b 는 트렌치가 형성되는 일부만을 도시한 단면도이고, 상기 도 2c 는 전체적인 평탄화정도를 도시한 단면도이다.

먼저, 반도체기판(21) 상부에 산화막(23)과 질화막(25)을 각각 소정두께 증착하고 소자분리마스크를 이용한 식각공정으로 상기 질화막(25), 산화막(23) 및 일정두께의 반도체기판(21)을 식각하여 트렌치(27)를 형성한다.

그리고, 상기 트렌치(27)를 포함한 반도체기판(21)의 표면에 O₃TEOS, PE-TEOS, MTO, HTO 또는 BPSG 산화막을 50 - 2000 Å 정도의 두께로 증착하고 300 - 1200 ℃ 정도의 온도에서 5 - 30 분 정도의 시간동안 열처리한다. (도 2a)

그 다음에, 상기 트렌치(27)를 완전히 매립할 수 있도록 HDP CVD 산화막(31)을 증착하되, 활성영역과 비활성영역 간의 단차보다 2500 ∼ 5000 Å 정도로 두껍게 증착하고 300 - 1200 ℃ 정도의 온도에서 10 - 30 분 동안 열처리한다.

여기서, 상기 HDP CVD 산화막(31)은 후속공정인 CMP 공정시 단차가 높은 부분의 과도식각을 방지하기 위하여 두껍게 형성한 것이다. (도 2b)

상기 도 2b 공정후 상기 HDP CVD 산화막(31)을 CMP 하여 평탄화된 HDP CVD 산화막(31)을 형성한다.

후속공정으로, 보이드없이 평탄화되어 상기 트렌치(27)를 매립하는 소자분리막을 형성한다. (도 2c)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 반도체소자의 트렌치 형성후, 트렌치 측벽용 산화막으로 O₃TEOS 산화막을 형성하고, 트렌치 매립용 HDP CVD 산화막을 증착한 다음, 화학적 기계적 방법으로 평탄화하면, O₃TEOS 산화막의 소자 분리막 적용시 발생하는 높은 아스펙트 비에 따른 트렌치 매립의 특성 악화 원인을 제거할 수 있고, 평탄화 공정후 발생하는 테스트 패턴 지역의 디싱 현상을 억제할 수 있으며, HDP CVD 산화막을 소자 분리막으로 적용하므로서 발생하는 보이드로 인한 누설 전류를 감소시켜 전기적 특성을 향상시키는 동시에 단차가 높은 부분의 과도 연마를 억제할 수 있어 소자의 특성열화 및 손상을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (8)

1. 반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리절연막 형성방법에 있어서,

   상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하는 공정과,

   상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치를 포함한 전체표면에 제3절연막을 일정두께 형성하는 공정과,

   상기 제3절연막을 열처리하는 공정과,

   상기 트렌치를 완전히 매립할 수 있는 제4절연막을 형성하는 공정과,

   상기 제4절연막을 열처리하는 공정과,

   상기 제4절연막을 CMP 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
2. 청구항 1 에 있어서,

   상기 제1절연막과 제2절연막은 각각 산화막과 질화막으로 형성되는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
3. 청구항 1 에 있어서,

   상기 제3절연막은 O₃TEOS 산화막이 50 - 2000Å 정도의 두께로 형성되는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
4. 청구항 1 또는 청구항 3 에 있어서,

   상기 제3절연막은 50 ∼ 200 Å 정도의 두께로 PE-TEOS, MTO, HTO 또는 BPSG 산화막을 형성하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
5. 청구항 1 또는 청구항 3 에 있어서,

   상기 제3절연막의 열처리공정은 300 - 1200 ℃ 정도의 온도에서 5 - 30 분 정도의 시간동안 실시하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
6. 청구항 1 에 있어서,

   상기 제4절연막은 활성영역과 비활성영역 간의 단차보다 2500 ∼ 5000 Å 정도로 두껍게 증착되는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
7. 청구항 1 에 있어서,

   상기 제4절연막의 열처리공정은 300 - 1200 ℃ 정도의 온도에서 10 - 30 분 동안 실시하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
8. 청구항 1 에 있어서,

   상기 CMP 공정은 슬러리의 ph 가 9 ∼ 12 이고, 슬러리에 포함된 실리카가 50 ∼ 500 Å 정도의 크기인 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.