KR19990030780A - Method for manufacturing a power integrated circuit device having a reverse well structure - Google Patents
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Abstract
본 발명은 고전압 소자의 항복 전압 및 온(On) 저항을 개선하고 제조 공정을 단순화하기 위한 역 방향 웰 구조를 갖는 전력 집적회로 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a power integrated circuit device having a reverse well structure for improving the breakdown voltage and on resistance of a high voltage device and simplifying the manufacturing process.
일반적으로 고전압 소자에 있어서, 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경 전압에 대하여 전압 항복없이 지탱시키는 것으로 p형 기판 상에 비저항이 높은 에피층을 두껍게 성장시킨 후, 이 에피층에 농도가 낮고 접합 깊이가 깊은 웰과 농도가 낮은 드리프트 영역의 접합을 형성하는 방법이 이용되었다. 그러나, 종래의 방법은 깊은 웰의 표면 농도가 불필요하게 높아 고전압 소자의 표면 농도가 낮은 드리프트 영역을 만들기가 어렵고, 또한 깊은 웰은 p형 기판으로 갈수록 농도가 낮아져 소자 동작시 펀치쓰루우가 쉽게 일어나는 문제점이 발생하였다. 따라서 본 발명은 p형 기판에 매몰층을 형성한 후 에피층을 형성시키고, 매몰층으로부터 상,하로 불순물을 확산하는 방법을 사용함으로서, 깊은 웰의 표면 농도가 불필요하게 높아지는 것을 방지할 수 있어 농도가 낮은 드리프트 영역의 n형 또는 p형 깊은 접합을 만들기가 용이하며, 드리프트 하부 영역의 웰 농도가 고농도의 구조로 이루어지므로 소자 동작시 드리프트 영역의 RESURF 효과를 극대화할 수 있고, 고전압 소자의 드리프트 영역과 p형 기판과의 펀치쓰루우를 방지할 수 있다.In general, in a high voltage device, a high resistivity epitaxial layer is grown thickly on a p-type substrate by sustaining a high voltage applied to a drain against low background voltages inside and outside the device. A method of forming a junction between a low well and a deep junction depth and a low concentration drift region was used. However, in the conventional method, it is difficult to make a drift region having a low surface concentration of a high voltage device because the surface concentration of a deep well is unnecessarily high, and a deep well has a low concentration toward a p-type substrate, so that punch-through occurs easily during device operation. This occurred. Therefore, the present invention forms an epitaxial layer after forming a buried layer on a p-type substrate, and uses a method of diffusing impurities up and down from the buried layer, thereby preventing the surface concentration of the deep well from being unnecessarily increased. It is easy to make n-type or p-type deep junction of low drift region, and because the well concentration of lower drift region is made of high concentration structure, it can maximize RESURF effect of drift region during device operation, and drift region of high voltage device Punch-through with the p-type substrate can be prevented.
Description
본 발명은 금속 산화막 반도체(Metal Oxide Semiconductor : 이하 MOS라 함) 계열의 전력 집적회로 소자의 제조 방법에 관한 것으로서, 특히 100V 이상의 높은 항복 전압과 낮은 온-저항을 얻기위한 전력 집적회로 소자의 구조에서 문제점으로 지적된 고전압 소자의 깊은 접합 형성을 용이하게 하고, 드리프트 하부 영역의 농도를 높일수 있는 역 방향의 웰 구조를 갖는 전력 집적회로 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for fabricating a metal oxide semiconductor (MOS) series power integrated circuit device, and more particularly, in the structure of a power integrated circuit device for obtaining a high breakdown voltage and a low on-resistance of 100V or more. The present invention relates to a method for fabricating a power integrated circuit device having a reverse well structure that facilitates the formation of a deep junction of a high voltage device pointed out as a problem and can increase the concentration of the lower drift region.
일반적으로 전력 집적회로 소자에서 고전압 소자는 드레인에 인가되는 높은 동작 전압을 견디게 하기 위하여 100V 급 이상의 인가 전압에서 공통적으로 드레인의 표류 영역이 수×1015/㎤ 정도의 낮은 도핑 농도와 pn 접합 역바이스의 내압만으로 드레인의 고전압을 견디게 하기 위해서 4㎛이상의 접합 깊이를 필요로 한다. 그리고 고전압 PMOS 소자의 경우는 드리프트 형성 전에 농도가 2×1015/㎤ 정도로 낮고, 12㎛ 이상의 깊은 n웰을 만들어야 한다. 이러한 깊고 농도가 낮은 pn 접합을 고온 열처리로 얻는다는 것은 매우 어려운 실정이다.In general, in a power integrated circuit device, a high voltage device has a low doping concentration of several x 10 15 / cm 3 and a pn junction reverse vice in common at a voltage of 100 V or higher to withstand the high operating voltage applied to the drain. In order to withstand the high voltage of the drain with only the breakdown voltage of, a junction depth of 4 μm or more is required. In the case of high voltage PMOS devices, the concentration is low, such as 2 × 10 15 / cm 3, and a deep n well of 12 μm or more is required before drift formation. It is very difficult to obtain such a deep and low concentration pn junction by high temperature heat treatment.
도 1은 종래 MOS 계열의 전력 집적회로 소자의 단면도를 나타낸 것이다.1 illustrates a cross-sectional view of a conventional MOS series power integrated circuit device.
p형 기판(1)상에 비저항이 높은 p형 에피층(2)을 성장시키고, 상기 p형 에피층(2)에 농도가 낮고 깊이가 깊은 n-웰(3) 및 p-웰(19)이 형성된다. 이 때 고전압 PMOS(A) 소자 및 고전압 NMOS(B) 소자를 제작하기 위해서는 상기 n-웰(3) 및 p-웰(19)의 깊이가 12㎛ 이상이 되어야하며, 1200℃ 이상의 고온에서 50 시간 이상의 열처리 공정이 실시되어야 한다. 이 후 고전압 PMOS 소자(A) 형성 영역 및 고전압 NMOS 소자(B) 형성 영역의 깊은 n-웰(3) 및 p-웰(19)에 농도가 낮은 드리프트 영역(4)(5)이 형성되며, n-웰(6)(8) 및 p-웰(7)(9)이 형성된다. 상기 n-웰(6)(8) 및 p-웰(7)(9)이 형성된 후, 필드 산화막(10)이 각각 형성되며, 각각 게이트들이 형성된다. 상기 전체 구조 상에 고농도 n-이온(15) 및 p-이온(16)의 이온 주입을 통한 소오스(S) 및 드레인(D) 형성 공정, TEOS 및 BPSG를 이용한 보호 산화막(18) 형성 과정 및 금속 전극 공정 작업을 통해 전력 집적회로 소자가 형성된다.An n-well 3 and a p-well 19 having low density and deep depth are grown on the p-type epitaxial layer 2 by growing a p-type epitaxial layer 2 having a high resistivity on the p-type substrate 1. Is formed. In this case, in order to fabricate a high voltage PMOS (A) device and a high voltage NMOS (B) device, the depths of the n-well 3 and p-well 19 should be 12 µm or more, and 50 hours at a high temperature of 1200 ° C. or more. The above heat treatment process should be carried out. Thereafter, low concentration drift regions 4 and 5 are formed in the deep n-wells 3 and p-wells 19 of the high voltage PMOS device A formation region and the high voltage NMOS device B formation region. n-wells 6 and 8 and p-wells 7 and 9 are formed. After the n-wells 6, 8, and p-wells 7, 9 are formed, field oxide films 10 are formed, respectively, and gates are formed, respectively. A process of forming a source (S) and a drain (D) through ion implantation of high concentration n-ions 15 and p-ions 16 on the entire structure, forming a protective oxide film 18 using TEOS and BPSG, and a metal Electrode processing operations form power integrated circuit devices.
상기 p형 기판에 형성된 종래 웰 구조는 다음과 같은 문제점이 발생된다.The conventional well structure formed on the p-type substrate has the following problems.
첫째, p형 기판의 표면 농도가 낮고 깊은 p-웰을 만들기 어렵다.First, the surface concentration of the p-type substrate is low and it is difficult to make a deep p-well.
둘째, 고전압 인가시, 깊은 웰 지역의 저농도 드리프트 영역에서는 수직 방향으로 공핍 현상이 잘 발생되지 않아서 드리프트 영역의 표면까지 공핍층의 확장이 어려우므로, 수평 방향의 항복 전압을 높이는 RESURF(Reduced SURface Field) 효과를 극대화 하는데는 불리하다.Second, in the low concentration drift region in the deep well region, when the high voltage is applied, the depletion phenomenon does not occur in the vertical direction so that it is difficult to extend the depletion layer to the surface of the drift region, thereby increasing the breakdown voltage in the horizontal direction. It is disadvantageous to maximize the effect.
셋째, 고내압 PMOS 소자의 드리프트 영역과 p형 기판과의 고전압에 의한 펀치쓰루우(punch-through)를 막기 위해서는 큰 간격을 확보하여야 하고, 이의 실현을 위해서는 고온에서 장시간의 열처리가 요구된다.Third, in order to prevent punch-through caused by the high voltage between the drift region and the p-type substrate of the high breakdown voltage PMOS device, a large gap must be secured, and a long time heat treatment is required at a high temperature to achieve this.
따라서, 본 발명은 100V 이상의 전력 집적 회로의 제조 기술에서 고전압 소자의 항복 전압 및 온(On) 저항을 개선시키고 제조 공정을 단순화하기 위한 것이다. 그러하기 위해 p형 기판 상에 깊은 웰을 형성할 시, 불순물이 매몰층의 상부로 바깥 확산(out-diffusion) 하는 것을 이용함으로서 깊은 웰의 표면 농도가 불필요하게 높아지는 것을 방지하여 농도가 낮은 드리프트 영역의 n형 또는 p형의 깊은 접합을 용이하게 생성할 수 있다. 또한 드리프트 하부 영역의 p형 또는 n형 웰의 농도가 종래의 구조에 비해 높은편이므로, 동작 전압 인가시 드리프트 영역의 RESURF(Reduced SURface Field) 효과를 극대화 시킬수 있으며, 고전압 PMOS 소자 및 고전압 NMOS 소자의 드리프트 영역과 p형 기판과의 펀치쓰루우(punch-through)를 방지하는데에 유리하다.Accordingly, the present invention is to improve the breakdown voltage and on resistance of high voltage devices in the manufacturing technology of power integrated circuits of 100V or more and to simplify the manufacturing process. In order to do this, when forming a deep well on a p-type substrate, by using the out-diffusion of impurities to the top of the buried layer to prevent the surface concentration of the deep well unnecessarily increased, Deep junctions of n-type or p-type can be easily produced. In addition, since the concentration of the p-type or n-type well in the lower drift region is higher than that of the conventional structure, it is possible to maximize the RESURF (Reduced Surface Field) effect of the drift region when the operating voltage is applied. It is advantageous to prevent punch-through between the drift region and the p-type substrate.
상술한 목적을 달성하기 위한 본 발명은 고전압 PMOS 소자가 형성될 부분의 p형 기판에 n-매몰층을 형성하고, 고전압 NMOS 소자 및 CMOS 소자가 형성될 부분의 P형 기판에 p-매몰층을 형성한 후 n-에피층을 성장시키는 단계와, 상기 p-매몰층상에 성장된 상기 n-에피층 부분에 p형 불순물 이온을 주입한 후 열처리하여 깊은 p-웰을 형성하는 단계와, 상기 n-매몰층상에 성장된 상기 n-에피층 부분에 고전압 PMOS 소자를 형성하고, 상기 깊은 p-웰 부분에 고전압 NMOS 소자 및 CMOS 소자를 형성하는 것을 특징으로 한다.The present invention for achieving the above object is to form an n- buried layer on the p-type substrate of the portion where the high voltage PMOS device is to be formed, and to form a p- buried layer on the P-type substrate of the portion where the high voltage NMOS device and the CMOS device will be formed Forming an n- epi layer after formation, implanting p-type impurity ions into the n- epi layer portion grown on the p-buried layer, and then heat-treating to form a deep p-well; A high voltage PMOS device is formed in the n-epitaxial layer grown on the buried layer, and a high voltage NMOS device and a CMOS device are formed in the deep p-well.
도 1은 종래 MOS 계열의 전력 집적회로 소자의 단면도.1 is a cross-sectional view of a conventional MOS series power integrated circuit device.
도 2(a) 내지 2(e)는 본 발명에 따른 전력 집적회로 소자의 제조 방법을 순서적으로 나타낸 단면도.2 (a) to 2 (e) are cross-sectional views sequentially illustrating a method of manufacturing a power integrated circuit device according to the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
1 및 21 : p형 기판 2 및 22 : 에피층1 and 21: p-type substrate 2 and 22: epi layer
3 : 고전압 PMOS 소자의 깊은 n-웰3: deep n-well of high voltage PMOS device
4 및 24 : 고전압 PMOS 소자의 드리프트 접합 영역4 and 24: drift junction area of high voltage PMOS device
5 및 25 : 고전압 NMOS 소자의 드리프트 접합 영역5 and 25: Drift Junction Region of High Voltage NMOS Devices
6 및 26 : 고전압 PMOS 소자의 n-웰 접합 영역6 and 26: n-well junction area of high voltage PMOS device
7 및 27 : 고전압 NMOS 소자의 p-웰 접합 영역7 and 27: p-well junction area of high voltage NMOS device
8 및 28 : PMOS 소자의 n-웰 접합 영역8 and 28: n-well junction area of PMOS device
9 및 29 : NMOS 소자의 p-웰 접합 영역9 and 29: p-well junction regions of NMOS devices
10 및 30 : 필드 산화막10 and 30: field oxide film
11 및 31 : 고전압 PMOS 소자 또는 고전압 NMOS 소자의 게이트 산화막11 and 31: Gate oxide film of high voltage PMOS device or high voltage NMOS device
12 및 32 : PMOS 소자 또는 NMOS 소자의 게이트 산화막12 and 32: gate oxide film of PMOS device or NMOS device
13 및 33 : 고전압 PMOS 또는 NMOS 소자의 다결정 실리콘 게이트13 and 33: polycrystalline silicon gate of high voltage PMOS or NMOS devices
14 및 34 : PMOS 소자 또는 NMOS 소자의 다결정 실리콘 게이트14 and 34: polycrystalline silicon gate of PMOS device or NMOS device
15 및 35 : n+ 소오스 및 드레인15 and 35: n + source and drain
16 및 36 : p+ 소오스 및 드레인 17 및 37 : 금속 전극16 and 36: p + source and drain 17 and 37: metal electrode
18 및 38 : 보호 산화막 19 및 41 : 깊은 p-웰18 and 38: protective oxide films 19 and 41: deep p-well
39 : n-매립층 40 : p-매립층39: n- buried layer 40: p- buried layer
51 : 패드 산화막 52 : 질화막51: pad oxide film 52: nitride film
53 : 산화막53: oxide film
A : 고전압 PMOS 소자(고전압 PMOS 소자 형성 영역)A: high voltage PMOS device (high voltage PMOS device formation region)
B : 고전압 NMOS 소자(고전압 NMOS 소자 형성 영역)B: high voltage NMOS device (high voltage NMOS device forming region)
E : PMOS 소자(PMOS 소자 형성 영역)E: PMOS element (PMOS element formation region)
F : NMOS 소자(NMOS 소자 형성 영역)F: NMOS element (NMOS element formation region)
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명인 역 방향의 웰 구조를 갖는 전력 집적회로 소자의 제조 방법을 순차적으로 도시한 단면도이다.2 is a cross-sectional view sequentially illustrating a method of manufacturing a power integrated circuit device having a reverse well structure according to the present invention.
도 2(a)는 고전압 PMOS 소자 형성 영역(A), 고전압 NMOS 소자 형성 영역(B) 및 CMOS 소자 형성 영역(C 및 D)으로 구분되는 p형 기판(21)상에 패드 산화막(51) 및 질화막(52)을 순차적으로 형성한 후, n-매몰층이 형성될 부분(39)의 상기 패드 산화막(51)이 노출되도록 상기 질화막(52)을 사진 및 건식 식각 공정에 의한 패터닝을 실시한 다음에 이온 주입 공정을 통하여 상기 p형 기판(21)에 n-매몰층(39)을 형성하여 산화막(53)을 성장시키고, p-매몰층이 형성될 부분(40)의 상기 패드 산화막(51)이 노출되도록 상기 질화막(52)을 인산을 이용하여 제거한 다음에 이온 주입 공정을 통하여 상기 p형 기판(21)에 p-매몰층(40)을 형성한 상태의 단면도이다. 이때 상기 n-매몰층(39)을 형성하기 위한 공정은 인(Phosphorus) 이온을 주입하는 제 1 이온 주입 공정과, 1150℃의 온도에서 열처리하는 제 1 열처리 공정으로 이루어지는데, 상기 제 1 열처리 공정은 장시간의 열확산을 지배하며, 열처리 중에 산화막(53)이 성장된다. 또한 상기 p-매몰층(40)을 형성하기 위한 공정은 붕소 이온을 사용한 제 2 이온 주입 공정과, 제 2 열처리 공정을 통하여 이루어진다. 여기서, 상기 n-매몰층(39)의 두께는 4um 이상 깊게 확산하여 고전압 PMOS 소자의 드리프트 접합과 p형 기판과의 펀치쓰루우(punchthrough)를 방지하고, 상기 p-매몰층(40)의 두께는 2um 정도로 얇게 확산하여 후속 공정인 에피층 성장 및 열처리에서 매몰층의 바깥 확산을 용이하게 한다.2A shows a pad oxide film 51 on a p-type substrate 21 divided into a high voltage PMOS element formation region A, a high voltage NMOS element formation region B, and a CMOS element formation region C and D; After the nitride film 52 is sequentially formed, the nitride film 52 is patterned by a photolithography and a dry etching process so that the pad oxide film 51 of the portion 39 where the n-buried layer is to be formed is exposed. An n- buried layer 39 is formed on the p-type substrate 21 through an ion implantation process to grow the oxide film 53, and the pad oxide film 51 of the portion 40 on which the p-buried layer is to be formed is formed. The nitride film 52 is removed using phosphoric acid so as to be exposed, and a p- buried layer 40 is formed on the p-type substrate 21 through an ion implantation process. In this case, the process for forming the n-buried layer 39 includes a first ion implantation process for implanting phosphorous ions and a first heat treatment process for heat treatment at a temperature of 1150 ° C., the first heat treatment process Dominates thermal diffusion for a long time, and the oxide film 53 is grown during the heat treatment. In addition, the process for forming the p-buried layer 40 is performed through a second ion implantation process using boron ions and a second heat treatment process. Here, the thickness of the n- buried layer 39 diffuses deeper than 4um to prevent drift junction of the high voltage PMOS device and punchthrough between the p-type substrate and the thickness of the p-buried layer 40. Diffuse as thin as 2um to facilitate the external diffusion of the buried layer in the subsequent epi layer growth and heat treatment.
도 3(b)는 n-매몰층(39) 및 p-매몰층(40)을 형성한 후, n-에피층(22)을 성장시키고, 열처리에 의해 깊은 p-웰층(41)을 형성한 상태의 단면도로서, 상기 깊은 p-웰(41) 형성 공정은 p-매몰층(40)의 바깥 확산 공정과, 추가 p-웰 형성을 위해 붕소(boron) 이온을 사용한 제 3 이온 주입 공정 및 제 3 열처리 공정을 실시하여 형성한다. 이때 추가 p-웰(well)을 형성하기 위해, p-매몰층(40) 상부의 산화막(54)을 성장시키고, 사진 및 식각 공정에 의한 패터닝이 필요하다. 이렇게 만들어진 농도가 낮은 깊은 p-웰(41)과 n-웰에 해당하는 n-매몰층(39)과 n-에피층(22)은 농도 구배가 표면으로 갈수록 낮고, 에피층(22)과 p형 기판(21)의 경계에서 높은 구조가 된다.3 (b) shows that the n-epitaxial layer 22 and the p-buried layer 40 are formed, the n-epitaxial layer 22 is grown, and the deep p-well layer 41 is formed by heat treatment. As a cross-sectional view of the state, the deep p-well 41 forming process includes an outer diffusion process of the p-buried layer 40, a third ion implantation process using boron ions for forming additional p-wells, and a third ion implantation process. It is formed by performing a heat treatment process. In this case, in order to form an additional p-well, the oxide layer 54 on the p-buried layer 40 is grown, and patterning by photolithography and etching processes is required. The deep p-well 41 and the n-buried layer 39 and the n-epitaxial layer 22 corresponding to the n-well having low concentrations have lower concentration gradients toward the surface, and the epi layer 22 and p are lower. The structure becomes high at the boundary of the mold substrate 21.
도 3(c)는 n-에피층 및 깊은 p-웰을 형성한 후, 고전압 소자(A 및 B)의 드리프트 영역(24)(25)을 형성하기 위하여 마스킹 산화막을 성장시키고 상기 마스킹 산화막의 패터닝 공정을 실시하여 상기 드리프트 영역(24)(25)을 정의하며, 고전압 소자(A 및 B) 및 CMOS 소자(E 및 F)의 n-웰(26)(28) 및 p-웰(27)(29)을 형성하기 위하여 상기 n-웰(26)(28) 및 p-웰(27)(29)을 정의하기 위한 마스킹 산화막의 패터닝 공정을 실시한 상태의 단면도이다. 이 때 드리프트 영역(24)(25)을 형성하기 위한 공정은 수×1015/㎤ 이상의 농도를 확보하기 위한 인(phosphorus) 및 붕소(boron)의 이온을 사용한 제 4 이온 주입 공정과, 제 4 열처리 공정을 통하여 이루어진다. 또한 n-웰(26)(28) 및 p-웰(27)(29)을 형성하기 위한 공정은 수×1017/㎤ 이상의 인(phosphorus) 및 붕소(boron)의 이온을 사용한 제 5 이온 주입 공정과, 제 5 열처리 공정을 통해 이루어진다.FIG. 3C shows that after forming the n- epi layer and the deep p-well, a masking oxide film is grown to form drift regions 24 and 25 of the high voltage devices A and B, and the patterning of the masking oxide film is performed. Process to define the drift regions 24, 25, and n-wells 26, 28 and p-wells 27 of the high voltage devices A and B and the CMOS devices E and F. 29 is a cross-sectional view showing a patterning process of a masking oxide film for defining the n-wells 26, 28 and p-wells 27, 29 to form 29). In this case, the process for forming the drift regions 24 and 25 includes a fourth ion implantation process using ions of phosphorus and boron to secure a concentration of at least 10 × 15 15 / cm 3 and a fourth ion implantation process. It is made through a heat treatment process. In addition, the process for forming the n-wells 26, 28 and p-wells 27, 29 is carried out using a fifth ion implantation using ions of phosphorus and boron of several times 10 < 17 > And a fifth heat treatment step.
도 3(d)는 상기 전체 구조 상의 소자 분리 영역에 산화막과 질화막에 의해 정의된 활성 영역과 필드 영역을 형성하고 필드 산화막(30)을 각각 형성한 후, 게이트 산화막(31)(32)을 성장시키고 다결정 실리콘막(33)(34)을 도포한 다음에 사진 및 건식 식각 공정에 의한 패터닝 공정을 실시하여 각각 게이트를 형성한 상태의 단면도로서, 이때 필드 산화막(30) 하부의 공핍층 생성을 막기 위하여 제 6 이온 주입 공정이 필요한데, 상기 제 6 이온 주입 공정은 필드 문턱 전압을 조정하기 위한 것이다. 여기서 고전압 소자의 형성 영역(A 및 B)에 형성된 게이트는 n-웰(26) 및 p-웰(27)과 p-드리프트 영역(24) 및 n-드리프트 영역(25)의 경계면에서 필드 산화막(30)을 일부 중첩하여 각각 형성되며, CMOS 소자의 형성 영역(E 및 F)에 형성된 게이트는 n-웰(28) 및 p-웰(29)의 중심부에 각각 형성된다.FIG. 3 (d) shows active regions and field regions defined by oxide and nitride films in the device isolation region of the entire structure, and field oxide films 30 are formed, respectively, and then gate oxide films 31 and 32 are grown. After the polycrystalline silicon films 33 and 34 are coated and patterned by a photolithography and a dry etching process, the gates are formed, respectively, in which the depletion layer under the field oxide film 30 is prevented. In order to achieve the sixth ion implantation process, the sixth ion implantation process is to adjust the field threshold voltage. Here, the gates formed in the formation regions A and B of the high voltage device are formed on the interface between the n-well 26 and the p-well 27 and the p-drift region 24 and the n-drift region 25. 30 are partially overlapped, and gates formed in the formation regions E and F of the CMOS element are formed in the centers of the n-well 28 and the p-well 29, respectively.
도 3(e)는 사진 및 식각 공정을 통해 정의된 영역에 이온 주입을 실시하여 소오스(S) 및 드레인(D)을 형성하고, 소자를 보호하고 금속 배선을 격리시키기 위하여 TEOS 및 BPSG를 이용한 보호 산화막(38)을 형성한 다음 열처리를 실시하여 표면을 평탄화시키고, 소자간의 전기적 상호 연결을 위해 알루미늄 합금의 증착 및 정의에 의한 금속 전극(37)을 배선한 상태의 단면도로서, 상기 소오스(S) 및 드레인(D) 형성 공정은 비소(arsenic) 및 붕소(boron)의 이온을 사용한 제 7 이온 주입 공정과, 900℃에서의 열처리하는 제 6 열처리 공정으로 이루어진다. 이 때 고전압 PMOS 소자(A) 및 PMOS 소자(E)의 소오스(S) 및 드레인(D) 형성 공정에 있어서, 상기 소오스(S) 및 드레인(D)은 상기 전체 구조 상의 n-웰 영역(26)(28) 및 p-드리프트 영역(24)에 p-이온(36)을 주입하여 형성하며, 이 공정은 고전압 NMOS 소자의(B)의 소오스(S) 영역에도 동시에 진행되어 접지를 만든다. 또한 고전압 NMOS 소자(B) 및 NMOS 소자(F)의 소오스(S) 및 드레인(D) 형성 공정에 있어서, 상기 소오스(S) 및 드레인(D)은 상기 전체 구조 상의 p-웰 영역(27)(29) 및 n-드리프트 영역(25)에 n-이온(35)을 주입하여 형성하며, 이 공정도 고전압 PMOS 소자(A)의 소오스(S) 영역에도 동시에 진행되어 접지를 만든다.FIG. 3 (e) shows the protection using TEOS and BPSG to form a source (S) and a drain (D) by implanting ions into a defined region through a photo and etching process, to protect a device, and to isolate a metal wiring. A cross-sectional view of a state in which the oxide film 38 is formed and then heat treated to planarize the surface, and the metal electrode 37 is wired by deposition and definition of an aluminum alloy for electrical interconnection between the devices. And the drain (D) forming step includes a seventh ion implantation step using arsenic and boron ions, and a sixth heat treatment step of heat treatment at 900 ° C. At this time, in the process of forming the source (S) and the drain (D) of the high voltage PMOS device (A) and the PMOS device (E), the source (S) and the drain (D) is an n-well region 26 on the whole structure. P-ion 36 is implanted into p-drift region 24 and p-drift region 24, and the process proceeds simultaneously to the source (S) region of the high-voltage NMOS device (B) to form ground. In the process of forming the source S and the drain D of the high voltage NMOS device B and the NMOS device F, the source S and the drain D may be formed on the p-well region 27 of the entire structure. Formed by implanting n-ions 35 into the 29 and n-drift regions 25, this process also proceeds simultaneously to the source S region of the high-voltage PMOS device A to make ground.
상술한 바와같이 본 발명에 의하면 고전압 소자의 항복 전압을 높이고, 온 저항을 낯추며 펀치쓰루우를 방지하는 이상적인 고전압 소자를 형성할 수 있다. 따라서 고가의 SOI 기술을 사용하지 않고도 성능이 우수한 수백V의 고전압소자를 제작할 수 있고, 공정상의 편이성이 확보되어 드리프트 접합, n-웰 및 p-웰 제작 공정에 있어서의 시간 단축 및 표면 농도 조절에 탁월한 효과를 발휘한다.As described above, according to the present invention, it is possible to form an ideal high voltage device for increasing the breakdown voltage of the high voltage device, reducing the on resistance, and preventing punchthrough. As a result, it is possible to fabricate hundreds of high-voltage devices with excellent performance without using expensive SOI technology and to secure process convenience to shorten time and control surface concentration in drift junction, n-well and p-well fabrication processes. Excellent effect
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| KR20100120408A (en) * | 2009-05-06 | 2010-11-16 | 주식회사 동부하이텍 | Method of manufacturing a high voltage transistor |
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1997
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