KR19990024777A - Manufacturing method of nonvolatile memory device - Google Patents
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Abstract
플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이와, 단일 게이트 전극으로 구성된 모스 트랜지스터 및 저항 패턴이 형성되는 주변 회로부를 구비하는 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 메모리 셀 어레이에 셀 트랜지스터의 터널 산화막을 형성한다. 상기 결과물의 전면에 플로팅 게이트용 제1 도전층을 형성한 후, 그 상부에 제1 산화막 및 질화막을 연속적으로 형성한다. 상기 주변 회로부의 모스 트랜지스터가 적어도 두가지 이상의 서로 다른 문턱 전압을 갖도록 상기 주변 회로부의 소정 부위에 서로 다른 도전형의 불순물을 이온주입한다. 상기 질화막의 상부에 제2 산화막을 형성함으로써 상기 제1 산화막, 질화막 및 제2 산화막으로 구성된 층간 유전막을 형성한다. 상기 주변 회로부의 층간 유전막 및 제1 도전층을 식각하여 상기 제1 도전층으로 이루어진 저항 패턴을 형성한다. 주변 회로부의 게이트 산화막의 질을 향상시키고 저항 패턴의 저항 값의 변화를 줄일 수 있다.A method of manufacturing a nonvolatile memory device having a memory cell array having a cell transistor composed of a floating gate and a control gate, and a peripheral circuit portion in which a MOS transistor composed of a single gate electrode and a resistance pattern are formed is disclosed. A tunnel oxide film of a cell transistor is formed in a memory cell array of a semiconductor substrate in which an active region and a field region are divided. After the first conductive layer for floating gate is formed on the entire surface of the resultant product, a first oxide film and a nitride film are continuously formed thereon. Impurities of different conductivity types are implanted into a predetermined portion of the peripheral circuit part such that the MOS transistor of the peripheral circuit part has at least two different threshold voltages. By forming a second oxide film on the nitride film, an interlayer dielectric film composed of the first oxide film, the nitride film, and the second oxide film is formed. The interlayer dielectric layer and the first conductive layer of the peripheral circuit part are etched to form a resistance pattern formed of the first conductive layer. The quality of the gate oxide film of the peripheral circuit portion can be improved and the change in the resistance value of the resistance pattern can be reduced.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 두 개의 게이트 전극층을 갖는 메모리 셀 트랜지스터와 한 개의 게이트 전극층을 갖는 주변 회로부의 모스(metal oxide semiconductor; MOS) 트랜지스터 및 저항 패턴을 동일한 반도체 기판의 상부에 형성하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a memory cell transistor having two gate electrode layers and a metal oxide semiconductor (MOS) transistor and a resistance pattern of a peripheral circuit portion having one gate electrode layer. The present invention relates to a method of manufacturing a nonvolatile memory device formed on the same semiconductor substrate.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash EEPROM capable of electrically inputting and outputting data. Flash EEPROM devices are an advanced form of EEPROM that can be electrically erased at high speed without removing them from the circuit board. The flash EEPROM device uses Fowler-Nordheim tunneling or hot electrons to electrically input and output data. To control the structure.
플래쉬 EEPROM 장치에서 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 F-N 터널링을 위한 터널 산화막을 개재하여 형성된 플로팅 게이트(floating gate)와, 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트(control gate)의 스택형 게이트 구조로 형성된다. 상기 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.In the flash EEPROM device, a memory cell storing data includes a floating gate formed on the semiconductor substrate through a tunnel oxide film for FN tunneling and a control gate formed on the floating gate through an interlayer insulating film. gate) is formed as a stacked gate structure. Data storage in the flash memory cell is accomplished by applying an appropriate voltage to the control gate and the substrate to insert or withdraw electrons into the floating gate.
상기한 구조의 메모리 셀에서는 가능한 한 컨트롤 게이트에 인가한 전압을 플로팅 게이트에 많이 유도하기 위하여 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수(coupling ratio)를 구비하도록 하고 있다. 커플링 계수를 높이기 위해서는 플로팅 게이트와 컨트롤 게이트 사이를 절연시키고 있는 층간 유전막의 정전용량(capacity)을 증가시켜야 하므로, 상기 층간 유전막의 두께를 보다 얇게 형성하여야 한다. 그러나, 폴리실리콘막으로 이루어진 플로팅 게이트의 상부에 얇은 산화막을 형성하는 것은 현실적으로 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있다.In the memory cell having the above-described structure, a high coupling ratio is provided between the floating gate and the control gate in order to induce as much of the voltage applied to the control gate to the floating gate as possible. In order to increase the coupling coefficient, the capacitance of the interlayer dielectric layer insulating between the floating gate and the control gate must be increased, so that the thickness of the interlayer dielectric layer must be made thinner. However, forming a thin oxide film on top of the floating gate made of a polysilicon film is not only very difficult in practice, but also has a problem in that leakage current increases.
따라서, 일반적인 플래쉬 메모리 셀 트랜지스터에서는 산화막보다 유전 상수가 큰 산화막과 질화막의 복합막인 ONO (oxide-nitride-oxide)막을 채용하고 있다. 그러나, 게이트 절연막으로 열 산화막을 사용하면서 단층 게이트 전극 구조를 채용하고 있는 주변 회로부의 모스 트랜지스터에서는 메모리 셀 트랜지스터의 플로팅 게이트나 컨트롤 게이트 중의 어느 한 전극을 이용하여 게이트 전극을 형성하기 때문에, 제조 공정 중에서 주변 회로부 영역의 ONO막을 반드시 제거하여야 한다.Therefore, in general flash memory cell transistors, an ONO (oxide-nitride-oxide) film, which is a composite film of an oxide film and a nitride film having a larger dielectric constant than the oxide film, is adopted. However, in the MOS transistor of the peripheral circuit portion employing the single layer gate electrode structure while using the thermal oxide film as the gate insulating film, the gate electrode is formed using either the floating gate or the control gate of the memory cell transistor. The ONO film in the peripheral circuit area must be removed.
한편, 워드라인(word line)으로 사용하고 있는 메모리 셀 트랜지스터의 컨트롤 게이트는 낮은 비저항 값을 갖기 위하여 폴리실리콘막의 상부에 금속 화합물막, 예컨대 텅스텐 실리사이드(WSix)막을 적층하는 폴리사이드(polycide) 구조를 채용하고 있기 때문에, 프로그램 및 소거 동작시 초기 스타팅 전압을 결정하는 주변 회로부의 저항 패턴은 메모리 셀 트랜지스터의 플로팅 게이트와 동일한 도전막으로 구성하여야 한다.On the other hand, the control gate of the memory cell transistor used as a word line has a polycide structure in which a metal compound film, for example, a tungsten silicide (WSix) film, is stacked on top of the polysilicon film in order to have a low specific resistance. Since it is adopted, the resistance pattern of the peripheral circuit portion that determines the initial starting voltage during program and erase operations should be made of the same conductive film as the floating gate of the memory cell transistor.
도 1a 내지 도 3c는 종래 방법에 의한 NAND형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, a도 및 b도는 각각, 메모리 셀의 Y축 및 X축을 따른 단면도이고, c도는 주변 회로부의 단면도이다.1A to 3C are cross-sectional views illustrating a method of manufacturing a NAND flash EEPROM device according to a conventional method. Here, a and b are sectional views along the Y and X axes of the memory cell, respectively, and c is a sectional view of the peripheral circuit portion.
도 1a 내지 도 1c를 참조하면, p형 반도체 기판(1)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n웰을 제외한 기판 표면 및 상기 n웰 내의 메모리 셀이 형성되어질 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p웰(2)을 형성한다. 통상적으로, 주변 회로부의 NMOS 트랜지스터가 형성되어질 웰을 p웰이라 칭하고, 상기 n웰 내의 메모리 셀이 형성되어질 웰을 포켓 p웰(pocket p-well)(2)이라 칭한다.1A to 1C, n-type impurities are implanted into a surface of a p-type semiconductor substrate 1 using photolithography and ion implantation processes, and then n-type impurities are diffused to a desired depth through high temperature heat treatment. (Not shown). Subsequently, p-type impurities are formed by implanting p-type impurities into the substrate surface except for the n well and the region where the memory cells in the n well are to be formed by using a photo and ion implantation process, and then diffusing them by high temperature heat treatment. do. Typically, a well in which an NMOS transistor of a peripheral circuit portion is to be formed is called a p well, and a well in which a memory cell in the n well is to be formed is called a pocket p-well 2.
이어서, 통상의 소자분리 공정을 통해 상기 기판(1)의 상부에 필드 산화막(4)을 형성함으로써 상기 기판(1)을 활성 영역과 소자분리 영역으로 구분한 후, 결과물의 상부에 메모리 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(2)을 90∼100Å 정도의 두께로 성장시키고, 주변 회로부에는 두꺼운 산화막(12)을 형성한다. 이어서, 상기 결과물의 상부에 메모리 셀 트랜지스터의 플로팅 게이트(5)로서, 예컨대 제1 폴리실리콘막을 증착하고 이를 고농도의 n형 불순물로 도핑시킨다. 다음에, 상기 플로팅 게이트(5)를 인접한 셀과 분리하기 위하여 사진 식각 공정을 통해 메모리 셀 영역의 필드 산화막(4)의 상부에 있는 플로팅 게이트(5)를 식각해 낸다.Subsequently, by forming a field oxide film 4 on the substrate 1 through a conventional device isolation process, the substrate 1 is divided into an active region and a device isolation region, and then a memory cell transistor is formed on the resultant. The tunnel oxide film 2 used as the gate insulating film is grown to a thickness of about 90 to 100 GPa, and a thick oxide film 12 is formed in the peripheral circuit portion. Subsequently, as a floating gate 5 of the memory cell transistor, for example, a first polysilicon film is deposited on top of the resultant, and then doped with a high concentration of n-type impurities. Next, in order to separate the floating gate 5 from the adjacent cells, the floating gate 5 on the field oxide layer 4 of the memory cell region is etched through a photolithography process.
다음에, 메모리 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막으로서 ONO막(6,7,8)을 결과물의 전면에 형성한다. 즉, 커플링 계수를 높이기 위하여 산화 공정을 통해 상기 제1 폴리실리콘막(5)을 산화시켜 제1 산화막(6)을 형성한 후, 그 상부에 유전율이 높은 질화막(7)을 증착하고, 상기 질화막(7)과 컨트롤 게이트용 폴리실리콘막과의 접착력을 향상시키고 유전막의 특성을 개선하기 위하여 고온 산화 공정으로 상기 질화막(7)을 산화시켜 제2 산화막(8)을 형성한다.Next, ONO films 6, 7, and 8 are formed on the entire surface of the resultant as an interlayer dielectric film for increasing capacitance while insulating the floating gate and the control gate of the memory cell transistor. That is, in order to increase the coupling coefficient, the first polysilicon film 5 is oxidized through an oxidation process to form the first oxide film 6, and then a nitride film 7 having a high dielectric constant is deposited thereon. In order to improve the adhesion between the nitride film 7 and the polysilicon film for the control gate and to improve the characteristics of the dielectric film, the nitride film 7 is oxidized by a high temperature oxidation process to form a second oxide film 8.
도 2a 내지 도 2c를 참조하면, 사진 공정을 통해 메모리 셀 영역을 감광막 패턴(13)으로 피복한 후, 오픈된 주변 회로부의 ONO막(6,7,8) 및 플로팅 게이트(5)를 순차적으로 건식 식각한다. 그 결과, 상기 플로팅 게이트를 구성하는 제1 폴리실리콘막으로 이루어진 저항 패턴(5A)이 형성된다.2A to 2C, after covering the memory cell region with the photoresist pattern 13 through a photolithography process, the ONO films 6, 7, 8 and the floating gate 5 of the open peripheral circuit part are sequentially formed. Dry etch. As a result, a resistance pattern 5A made of the first polysilicon film constituting the floating gate is formed.
계속해서, 상기 감광막 패턴(13)을 제거한 후, 상기 주변 회로부에 문턱 전압이 (+)인 증대형(enhancement type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역을 사진 공정을 통해 감광막 패턴(도시하지 않음)으로 노출시킨다. 이어서, 상기 노출된 채널 영역에 p형 불순물(17)을 이온주입한 후, 상기 감광막 패턴을 제거한다. 계속해서, 상기 주변 회로부에 문턱 전압이 (-)인 공핍형(depletion type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역을 사진 공정을 통해 감광막 패턴(도시하지 않음)으로 노출시킨다. 이어서, 상기 노출된 채널 영역에 n형 불순물(16)을 이온주입한 후, 상기 감광막 패턴을 제거한다.Subsequently, after the photoresist pattern 13 is removed, the channel region of the transistor is subjected to a photoresist pattern (not shown) to form an enhancement type transistor having a threshold voltage (+) in the peripheral circuit portion. Exposure). Subsequently, after ion implantation of the p-type impurity 17 into the exposed channel region, the photoresist pattern is removed. Subsequently, in order to form a depletion type transistor having a threshold voltage (−) in the peripheral circuit portion, the channel region of the transistor is exposed to a photoresist pattern (not shown) through a photolithography process. Subsequently, after ion implantation of the n-type impurity 16 in the exposed channel region, the photoresist pattern is removed.
다음에, 남아있는 산화막을 습식 식각 방법으로 제거한 후, 결과물의 상부에 주변 회로부의 모스 트랜지스터의 게이트 산화막(20)을 형성한다. 여기서, 상기 산화막을 습식 식각 방법으로 제거할 때 노출되는 기판(1)의 표면에 이물질이나 입자 등이 남아있을 수 있는데, 셀 영역의 ONO막을 구성하는 제2 산화막(8)이 습식 식각되는 것을 방지하기 위하여 상기 게이트 산화막(20)을 형성하기 전에 HF 용액에 침전(dip)시키거나 NH4OH : H2O2: H2O가 1 : 1 : 5의 비율로 혼합되어 있는 표준 세정액(SC-1)을 이용한 세정 공정을 실시할 수 없게 된다.Next, after the remaining oxide film is removed by a wet etching method, the gate oxide film 20 of the MOS transistor of the peripheral circuit portion is formed on the resultant. Here, foreign matter or particles may remain on the surface of the substrate 1 exposed when the oxide film is removed by a wet etching method, and the second oxide film 8 constituting the ONO film of the cell region is prevented from being wet etched. In order to form the gate oxide film 20, a standard cleaning solution (SC-) is precipitated in HF solution or NH 4 OH: H 2 O 2 : H 2 O is mixed in a ratio of 1: 1: 1. It becomes impossible to perform the washing | cleaning process using 1).
도 3a 내지 도 3c를 참조하면, 상기 결과물의 상부에 제2 폴리실리콘막(9)과 금속 실리사이드(10)로 구성된 컨트롤 게이트를 형성한다.3A to 3C, a control gate including a second polysilicon layer 9 and a metal silicide 10 is formed on the resultant.
상술한 종래 방법에 의하면, 주변 회로부의 게이트 산화막을 형성하기 전에 실시되는 산화막의 습식 식각 공정에 의해 저항 패턴이 언더컷(undercut)되어 저항 값의 변화가 심하게 나타나 프로그램 특성에 나쁜 영향을 주게 된다. 또한, 주변 회로부의 기판이 노출된 상태에서 감광막 패턴을 플라즈마 에싱 방법으로 제거하므로, 상기 기판이 플라즈마에 노출되어 손상을 받게 된다.According to the conventional method described above, the resistance pattern is undercut by the wet etching process of the oxide film, which is performed before the gate oxide film of the peripheral circuit portion is formed, and the resistance value is severely changed, which adversely affects the program characteristics. In addition, since the photosensitive film pattern is removed by a plasma ashing method in a state where the substrate of the peripheral circuit portion is exposed, the substrate is exposed to the plasma and is damaged.
또한, 셀 영역의 ONO막이 노출된 상태에서 주변 회로부의 게이트 산화막을 형성하므로, 상기 게이트 산화막을 형성하기 전에 세정 공정을 실시할 수 없게 되어 게이트 산화막의 질적 열화가 초래된다.In addition, since the gate oxide film of the peripheral circuit portion is formed in the state where the ONO film of the cell region is exposed, the cleaning process cannot be performed before the gate oxide film is formed, resulting in qualitative deterioration of the gate oxide film.
따라서, 본 발명의 목적은 주변 회로부의 기판 노출에 의한 입자 및 오염 물질의 발생을 기본적으로 차단하여 게이트 산화막의 질을 향상시키고, 저항 패턴의 저항 값의 변화를 줄일 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to fabricate a nonvolatile memory device capable of basically blocking the generation of particles and contaminants due to exposure of a substrate to a peripheral circuit portion, thereby improving the quality of the gate oxide film and reducing the change in resistance value of the resistance pattern. To provide a method.
도 1a 내지 도 3c는 종래 방법에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 3C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device by a conventional method.
도 4a 내지 도 6c는 본 발명에 의한 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.4A to 6C are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 반도체 기판 2 : P웰1 semiconductor substrate 2 P well
3 : 터널 산화막 4 : 필드 산화막3: tunnel oxide film 4: field oxide film
5 : 플로팅 게이트 6,7,8 : ONO막5: floating gate 6,7,8: ONO film
9,10 : 컨트롤 게이트 20 : 게이트 산화막9,10: control gate 20: gate oxide film
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이와, 단일 게이트 전극으로 구성된 모스 트랜지스터 및 저항 패턴이 형성되는 주변 회로부를 구비하는 비휘발성 메모리 장치의 제조 방법에 있어서, 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 메모리 셀 어레이에 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 결과물의 전면에 플로팅 게이트용 제1 도전층을 형성하는 단계; 상기 결과물의 상부에 제1 산화막 및 질화막을 연속적으로 형성하는 단계; 상기 주변 회로부의 모스 트랜지스터가 적어도 두가지 이상의 서로 다른 문턱 전압을 갖도록 상기 주변 회로부의 소정 부위에 서로 다른 도전형의 불순물을 이온주입하는 단계; 상기 질화막의 상부에 제2 산화막을 형성함으로써 상기 제1 산화막, 질화막 및 제2 산화막으로 구성된 층간 유전막을 형성하는 단계; 및 상기 주변 회로부의 층간 유전막 및 제1 도전층을 식각하여 상기 제1 도전층으로 이루어진 저항 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a non-volatile memory device including a memory cell array having a cell transistor composed of a floating gate and a control gate, and a peripheral circuit portion on which a MOS transistor composed of a single gate electrode and a resistance pattern are formed. A method, comprising: forming a tunnel oxide film of a cell transistor in a memory cell array of a semiconductor substrate, the active region and the field region being separated; Forming a first conductive layer for floating gate on the entire surface of the resultant product; Continuously forming a first oxide film and a nitride film on the resultant product; Implanting impurities of different conductivity types into predetermined portions of the peripheral circuit portion such that the MOS transistors of the peripheral circuit portion have at least two different threshold voltages; Forming an interlayer dielectric film composed of the first oxide film, the nitride film, and the second oxide film by forming a second oxide film on the nitride film; And etching the interlayer dielectric layer and the first conductive layer of the peripheral circuit unit to form a resistance pattern formed of the first conductive layer.
상기 저항 패턴을 형성하는 단계 후, 상기 결과물의 상부에 상기 주변 회로부의 모스 트랜지스터의 게이트 절연막 및 컨트롤 게이트용 제2 도전층을 차례로 형성하는 단계를 더 구비한다.After forming the resistive pattern, the method further includes sequentially forming a gate insulating layer of the MOS transistor of the peripheral circuit portion and a second conductive layer for the control gate on the resultant.
바람직하게는, 상기 주변 회로부의 소정 부위에 서로 다른 도전형의 불순물을 이온주입하는 단계에서, 세정 공정을 실시한다.Preferably, in the step of ion implanting impurities of different conductivity types into predetermined portions of the peripheral circuit portion, a cleaning process is performed.
상술한 바와 같이 본 발명에 의하면, ONO막으로 구성된 층간 유전막 중에서 ON막을 먼저 형성한 후 주변 회로부의 트랜지스터 형성을 위한 이온주입을 실시한 후 저항 패턴을 형성한다. 따라서, 이온주입 공정이나 감광막 패턴의 플라즈마 에싱 공정시 주변 회로부의 기판이 노출되지 않으므로, 상기 기판이 손상되지 않는다. 또한, 주변 회로부의 게이트 산화막을 형성하기 전까지 셀 영역의 ONO막이 노출되지 않으므로, 주변 회로부에 이온주입을 실시하는 공정 단계에서 세정 공정을 실시할 수 있어 상기 게이트 산화막의 질을 향상시킬 수 있다. 또한, 제1 도전층으로 이루어진 저항 패턴이 언더컷되지 않으므로 저항 값의 변화를 줄일 수 있다.As described above, according to the present invention, the ON film is first formed in the interlayer dielectric film composed of the ONO film, followed by ion implantation for forming transistors in the peripheral circuit portion, and then the resistance pattern is formed. Therefore, since the substrate of the peripheral circuit portion is not exposed in the ion implantation process or the plasma ashing process of the photosensitive film pattern, the substrate is not damaged. In addition, since the ONO film of the cell region is not exposed until the gate oxide film of the peripheral circuit portion is formed, the cleaning process may be performed in the process step of implanting ions into the peripheral circuit portion, thereby improving the quality of the gate oxide film. In addition, since the resistance pattern made of the first conductive layer is not undercut, a change in the resistance value can be reduced.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 6c는 본 발명에 의한 NAND형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, a도 및 b도는 각각, 메모리 셀의 Y축 및 X축을 따른 단면도이고, c도는 주변 회로부의 단면도이다.4A to 6C are cross-sectional views illustrating a method of manufacturing a NAND flash EEPROM device according to the present invention. Here, a and b are sectional views along the Y and X axes of the memory cell, respectively, and c is a sectional view of the peripheral circuit portion.
도 4a 내지 도 4c를 참조하면, p형 반도체 기판(1)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n웰을 제외한 기판 표면 및 상기 n웰 내의 메모리 셀이 형성되어질 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p웰(2)을 형성한다. 통상적으로, 주변 회로부의 NMOS 트랜지스터가 형성되어질 웰을 p웰이라 칭하고, 상기 n웰 내의 메모리 셀이 형성되어질 웰을 포켓 p웰(pocket p-well)(2)이라 칭한다.4A to 4C, n-type impurities are implanted into the surface of the p-type semiconductor substrate 1 using photolithography and ion implantation processes, and then n-well impurities are diffused to a desired depth through high temperature heat treatment. (Not shown). Subsequently, p-type impurities are formed by implanting p-type impurities into the substrate surface except for the n well and the region where the memory cells in the n well are to be formed by using a photo and ion implantation process, and then diffusing them by high temperature heat treatment. do. Typically, a well in which an NMOS transistor of a peripheral circuit portion is to be formed is called a p well, and a well in which a memory cell in the n well is to be formed is called a pocket p-well 2.
이어서, 통상의 소자분리 공정을 통해 상기 기판(1)의 상부에 필드 산화막(4)을 형성함으로써 상기 기판(1)을 활성 영역과 소자분리 영역으로 구분한 후, 결과물의 상부에 메모리 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(2)을 90∼100Å 정도의 두께로 성장시키고, 주변 회로부에는 두꺼운 산화막(12)을 형성한다. 이어서, 상기 결과물의 상부에 메모리 셀 트랜지스터의 플로팅 게이트(5)로서, 예컨대 제1 폴리실리콘막을 증착하고 이를 고농도의 n형 불순물로 도핑시킨다. 다음에, 상기 플로팅 게이트(5)를 인접한 셀과 분리하기 위하여 사진 식각 공정을 통해 메모리 셀 영역의 필드 산화막(4)의 상부에 있는 플로팅 게이트(5)를 식각해 낸다.Subsequently, by forming a field oxide film 4 on the substrate 1 through a conventional device isolation process, the substrate 1 is divided into an active region and a device isolation region, and then a memory cell transistor is formed on the resultant. The tunnel oxide film 2 used as the gate insulating film is grown to a thickness of about 90 to 100 GPa, and a thick oxide film 12 is formed in the peripheral circuit portion. Subsequently, as a floating gate 5 of the memory cell transistor, for example, a first polysilicon film is deposited on top of the resultant, and then doped with a high concentration of n-type impurities. Next, in order to separate the floating gate 5 from the adjacent cells, the floating gate 5 on the field oxide layer 4 of the memory cell region is etched through a photolithography process.
다음에, 메모리 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간 유전막을 형성한다. 즉, 산화 공정을 통해 상기 제1 폴리실리콘막(5)을 산화시켜 커플링 계수를 높이는 제1 산화막(6)을 형성한 후, 그 상부에 유전율이 높은 질화막(7)을 증착한다.Next, an interlayer dielectric film for increasing capacitance is formed while insulating the floating gate and the control gate of the memory cell transistor. That is, the first polysilicon film 5 is oxidized through an oxidation process to form a first oxide film 6 having a high coupling coefficient, and then a nitride film 7 having a high dielectric constant is deposited thereon.
이어서, 상기 주변 회로부에 문턱 전압이 (-)인 공핍형(depletion type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역을 사진 공정을 통해 감광막 패턴(15)으로 노출시킨 후, 상기 노출된 채널 영역에 n형 불순물(16)을 이온주입한다.Subsequently, in order to form a depletion type transistor having a threshold voltage of (−) in the peripheral circuit portion, the channel region of the transistor is exposed to the photoresist pattern 15 through a photo process, and then exposed to the exposed channel region. The n-type impurity 16 is ion implanted.
도 5a 내지 도 5c를 참조하면, 상기 감광막 패턴(15)을 제거한 후, 문턱 전압이 (+)인 증대형(enhancement type) 트랜지스터를 형성하기 위하여 상기 트랜지스터의 채널 영역을 사진 공정을 통해 감광막 패턴(18)으로 노출시킨다. 이어서, 상기 노출된 채널 영역에 p형 불순물(17)을 이온주입한다.5A to 5C, after removing the photoresist pattern 15, the channel region of the transistor is photographed to form an enhancement type transistor having a threshold voltage of (+). 18). Subsequently, the p-type impurity 17 is ion implanted into the exposed channel region.
도 6a 내지 도 6c를 참조하면, 상기 감광막 패턴(18)을 제거한 후, 상기 질화막(7)과 후속 공정에서 형성될 컨트롤 게이트용 폴리실리콘막과의 접착력을 향상시키고 유전막의 특성을 개선하기 위하여 고온 산화 공정으로 상기 질화막(7)을 산화시켜 제2 산화막(8)을 형성한다. 그 결과, 상기 제1 산화막(6), 질화막(7) 및 제2 산화막(8)으로 구성된 층간 유전막이 완성된다.6A to 6C, after the photoresist layer pattern 18 is removed, a high temperature is improved to improve adhesion between the nitride layer 7 and the polysilicon layer for the control gate to be formed in a subsequent process and to improve the characteristics of the dielectric layer. The nitride film 7 is oxidized by an oxidation process to form a second oxide film 8. As a result, an interlayer dielectric film composed of the first oxide film 6, the nitride film 7, and the second oxide film 8 is completed.
이어서, 사진 공정을 통해 메모리 셀 영역을 감광막 패턴(19)으로 피복한 후, 오픈된 주변 회로부의 ONO막(6,7,8) 및 플로팅 게이트(5)를 순차적으로 건식 식각한다. 그 결과, 상기 플로팅 게이트를 구성하는 제1 폴리실리콘막으로 이루어진 저항 패턴(5A)이 형성된다.Subsequently, the memory cell region is covered with the photoresist pattern 19 through a photolithography process, and then the ONO films 6, 7, and 8 and the floating gate 5 of the open peripheral circuit portion are sequentially dry-etched. As a result, a resistance pattern 5A made of the first polysilicon film constituting the floating gate is formed.
다음에, 도시하지는 않았으나, 상기 감광막 패턴(19)을 제거한 후, 결과물의 상부에 주변 회로부 모스 트랜지스터의 게이트 산화막을 형성한 후, 그 상부에 제2 폴리실리콘막과 금속 실리사이드로 구성된 컨트롤 게이트를 형성한다.Next, although not shown, after removing the photoresist pattern 19, a gate oxide film of a MOS transistor of a peripheral circuit part is formed on the top of the resultant, and then a control gate composed of a second polysilicon film and a metal silicide is formed thereon. do.
여기서, 상기 게이트 산화막을 형성하는 단계 전까지 셀 영역의 ONO막(6,7,8)이 노출되지 않으므로, 상기 주변 회로부에 이온주입을 실시하는 공정 단계에서 HF 용액에 침전(dip)시키거나 NH4OH : H2O2: H2O가 1 : 1 : 5의 비율로 혼합되어 있는 표준 세정액(SC-1)을 이용한 세정 공정을 실시하여 주변 회로부에 생기는 오염 물질이나 입자 등을 제거할 수 있다.Here, since the ONO films 6, 7, and 8 of the cell region are not exposed until the gate oxide film is formed, the ion oxide is implanted into the peripheral circuit portion to be precipitated in the HF solution or NH 4. Cleaning process using standard cleaning solution (SC-1) in which OH: H 2 O 2 : H 2 O is mixed at a ratio of 1: 1: 5 can remove contaminants and particles generated in the peripheral circuit part. .
상술한 바와 같이 본 발명에 의하면, ONO막으로 구성된 층간 유전막 중에서 ON막을 먼저 형성한 후 주변 회로부의 트랜지스터 형성을 위한 이온주입을 실시한 후 저항 패턴을 형성한다. 따라서, 이온주입 공정이나 감광막 패턴의 플라즈마 에싱 공정시 주변 회로부의 기판이 노출되지 않으므로, 상기 기판이 손상되지 않는다. 또한, 주변 회로부의 게이트 산화막을 형성하기 전까지 셀 영역의 ONO막이 노출되지 않으므로, 주변 회로부에 이온주입을 실시하는 공정 단계에서 세정 공정을 실시할 수 있어 상기 게이트 산화막의 질을 향상시킬 수 있다. 또한, 제1 도전층으로 이루어진 저항 패턴이 언더컷되지 않으므로 저항 값의 변화를 줄일 수 있다.As described above, according to the present invention, the ON film is first formed in the interlayer dielectric film composed of the ONO film, followed by ion implantation for forming transistors in the peripheral circuit portion, and then the resistance pattern is formed. Therefore, since the substrate of the peripheral circuit portion is not exposed in the ion implantation process or the plasma ashing process of the photosensitive film pattern, the substrate is not damaged. In addition, since the ONO film of the cell region is not exposed until the gate oxide film of the peripheral circuit portion is formed, the cleaning process may be performed in the process step of implanting ions into the peripheral circuit portion, thereby improving the quality of the gate oxide film. In addition, since the resistance pattern made of the first conductive layer is not undercut, a change in the resistance value can be reduced.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046119A KR19990024777A (en) | 1997-09-08 | 1997-09-08 | Manufacturing method of nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046119A KR19990024777A (en) | 1997-09-08 | 1997-09-08 | Manufacturing method of nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990024777A true KR19990024777A (en) | 1999-04-06 |
Family
ID=66043855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970046119A KR19990024777A (en) | 1997-09-08 | 1997-09-08 | Manufacturing method of nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990024777A (en) |
-
1997
- 1997-09-08 KR KR1019970046119A patent/KR19990024777A/en not_active Application Discontinuation
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