KR19990024686A - A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof - Google Patents
A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof Download PDFInfo
- Publication number
- KR19990024686A KR19990024686A KR1019970045969A KR19970045969A KR19990024686A KR 19990024686 A KR19990024686 A KR 19990024686A KR 1019970045969 A KR1019970045969 A KR 1019970045969A KR 19970045969 A KR19970045969 A KR 19970045969A KR 19990024686 A KR19990024686 A KR 19990024686A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- contact hole
- forming
- interlayer insulating
- pad electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000002184 metal Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 36
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H01L21/823475—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 반도체 장치는 활성영역과 비활성영역을 갖고 셀부와 셀 인접부로 구성된 반도체 기판과, 상기 셀부에 형성된 제1 게이트 전극과 상기 셀 인접부에 형성된 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극 및 제2 게이트 전극이 형성된 결과물 전면에 형성되어 상기 셀부의 활성영역을 노출하는 제1 콘택홀과 상기 셀 인접부의 활성영역을 노출하는 제2 콘택홀을 갖는 층간절연막과, 상기 셀부의 반도체 기판과 접속된 제1 패드 전극과 상기 셀 인접부의 반도체 기판과 접속된 제2 패드 전극을 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다. 본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 제2 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시킬수 있다.The semiconductor device of the present invention includes a semiconductor substrate having an active region and an inactive region, and includes a cell portion and a cell adjacent portion, a first gate electrode formed on the cell portion, and a second gate electrode formed on the cell adjacent portion. An interlayer insulating layer formed on an entire surface of the product on which the first gate electrode and the second gate electrode are formed and having a first contact hole exposing an active region of the cell portion and a second contact hole exposing an active region of the cell adjacent portion; A first pad electrode connected to the semiconductor substrate of the cell part and a second pad electrode connected to the semiconductor substrate of the cell adjoining part may reduce the etching depth when the second pad electrode forms a metal contact hole. The semiconductor device of the present invention can reduce the etch depth when forming the metal contact hole for the metal contact by providing the second pad electrode in the active region of the cell adjacent to the cell portion.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device having a pad electrode adjacent to a cell and a method of manufacturing the same.
일반적으로, 적층형 DRAM 반도체 장치의 경우 셀 커패시턴스를 확보하기 위하여 스토리지 노드의 높이를 증가시키는 것이 필연적이다. 상기 스토리지 노드의 높이를 증가시키게 되면 후속의 금속 공정에 부담을 준다. 그 예로, 사진공정시의 초점 심도 마진의 확보, 금속 콘택 형성 공정의 안정성 확보에 어려움이 있다.In general, in the case of a stacked DRAM semiconductor device, it is inevitable to increase the height of the storage node in order to secure cell capacitance. Increasing the height of the storage node burdens subsequent metal processing. For example, it is difficult to secure the depth of focus margin in the photolithography process and to secure the stability of the metal contact formation process.
특히, 금속 콘택을 위한 금속 콘택홀 형성 공정은 셀 블록(block)의 단차 부위에 근접한 콘택 부위가 주변의 다른 부위에 비하여 식각 깊이가 깊어 식각하는 데 어려움이 많고, 또 후속 배리어 금속층의 단차피복성이 악화되는 문제가 있다.In particular, the metal contact hole forming process for the metal contact is difficult to etch because the contact portion close to the step portion of the cell block has a deep etching depth compared to other portions around the cell block, and the subsequent step coverage of the barrier metal layer There is a problem that gets worse.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결하기 위하여 셀 블록의 인접부에 패드 전극을 갖는 반도체 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor device having a pad electrode adjacent to a cell block in order to solve the above problems.
또한, 본 발명의 다른 기술적 과제는 상기 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조방법을 제공하는 데 있다.In addition, another technical problem of the present invention is to provide a method for manufacturing a semiconductor device suitable for manufacturing the semiconductor device.
도 1은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor device having a pad electrode adjacent to a cell according to the present invention.
도 2 내지 도 8은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a pad electrode adjacent to a cell according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는 활성영역과 비활성영역을 갖고 셀부와 셀 인접부로 구성된 반도체 기판과, 상기 셀부에 형성된 제1 게이트 전극과 상기 셀 인접부에 형성된 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극 및 제2 게이트 전극이 형성된 결과물 전면에 형성되어 상기 셀부의 활성영역을 노출하는 제1 콘택홀과 상기 셀 인접부의 활성영역을 노출하는 제2 콘택홀을 갖는 층간절연막과, 상기 셀부의 반도체 기판과 접속된 제1 패드 전극과 상기 셀 인접부의 반도체 기판과 접속된 제2 패드 전극을 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다.In order to achieve the above technical problem, a semiconductor device of the present invention has an active region and an inactive region, and includes a semiconductor substrate including a cell portion and a cell adjacent portion, a first gate electrode formed on the cell portion, and a second gate electrode formed on the cell adjacent portion. It includes. An interlayer insulating layer formed on an entire surface of the product on which the first gate electrode and the second gate electrode are formed and having a first contact hole exposing an active region of the cell portion and a second contact hole exposing an active region of the cell adjacent portion; A first pad electrode connected to the semiconductor substrate of the cell part and a second pad electrode connected to the semiconductor substrate of the cell adjoining part may reduce the etching depth when the second pad electrode forms a metal contact hole.
상기 제1 게이트 전극과 제2 게이트 전극의 표면 및 양측면에 스페이서가 더 형성되어 있을 수 있으며, 상기 스페이서의 표면 및 반도체 기판의 표면에 실리콘 질화막이 더 형성되어 있을 수 있다.Spacers may be further formed on surfaces and both sides of the first gate electrode and the second gate electrode, and a silicon nitride layer may be further formed on the surface of the spacer and the surface of the semiconductor substrate.
또한, 본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 활성영역과 비활성영역으로 한정되어 있고 셀부와 셀 인접부로 구성된 반도체 기판 상에 게이트 전극들을 형성한 후 상기 게이트 전극들이 형성된 반도체 기판의 결과물 전면에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 식각하여 셀부의 제1 게이트 전극과 셀 인접부의 제2 게이트 전극을 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 형성한다. 상기 제1 콘택홀에 매립되는 제1 패드 전극과 상기 제2 콘택홀에 매립되는 제2 패드전극을 형성하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다.In addition, in order to achieve another technical problem of the present invention, the method of manufacturing a semiconductor device of the present invention is limited to an active region and an inactive region, and the gate electrode is formed on a semiconductor substrate composed of a cell portion and a cell adjacent portion. Forming an interlayer insulating film on the entire surface of the resultant semiconductor substrate. The interlayer insulating layer is etched to form first and second contact holes exposing the first gate electrode of the cell portion and the second gate electrode of the cell adjacent portion, respectively. An etch depth may be reduced when the second pad electrode is formed of the metal contact hole by forming a first pad electrode embedded in the first contact hole and a second pad electrode embedded in the second contact hole.
상기 게이트 전극들을 형성하는 단계 후에 상기 게이트 전극들의 표면 및 양측면에 스페이서를 형성할 수 있으며, 상기 스페이서는 실리콘 질화막 또는 실리콘 산화막으로 형성한다. 상기 스페이서를 형성하는 단계 후에 상기 스페이서가 형성된 반도체 기판의 전면에 실리콘 질화막을 형성할 수 있다.After forming the gate electrodes, spacers may be formed on the surfaces and both sides of the gate electrodes, and the spacers may be formed of silicon nitride or silicon oxide. After forming the spacers, a silicon nitride film may be formed on the entire surface of the semiconductor substrate on which the spacers are formed.
본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 제2 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시킬수 있다.The semiconductor device of the present invention can reduce the etch depth when forming the metal contact hole for the metal contact by providing the second pad electrode in the active region of the cell adjacent to the cell portion.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor device having a pad electrode adjacent to a cell according to the present invention.
본 발명의 반도체 장치는 반도체 기판(3) 상에 비활성영역(필드산화막이 형성되는 영역: 3)이 형성되어 활성영역이 한정되어 있다. 그리고, 셀부의 반도체 기판(3) 상에 제1 게이트 전극(5a)이 형성되어 있고, 셀 인접부의 반도체 기판(3) 상에 제2 게이트 전극(5b)이 형성되어 있다. 또한, 상기 제1 게이트 전극(5a)과 제2 게이트 전극(5b)의 표면 및 양측면에 스페이서가 형성되어 있고, 상기 셀 인접부에 형성된 제2 게이트 전극(5b) 양측의 반도체 기판(3)에 소오스/드레인 영역(9)이 형성되어 있다.In the semiconductor device of the present invention, an inactive region (region 3 on which a field oxide film is formed) is formed on the semiconductor substrate 3 to define an active region. Then, the first gate electrode 5a is formed on the semiconductor substrate 3 of the cell portion, and the second gate electrode 5b is formed on the semiconductor substrate 3 of the cell adjacent portion. In addition, spacers are formed on the surfaces and both sides of the first gate electrode 5a and the second gate electrode 5b, and on the semiconductor substrate 3 on both sides of the second gate electrode 5b formed in the cell adjacent portion. The source / drain regions 9 are formed.
그리고, 상기 제1 게이트 전극(5a) 및 제2 게이트 전극(5b)이 형성된 결과물 전면에 형성되어 각각 상기 셀부 및 셀 인접부의 활성영역과 접속하는 제1 패드 전극(17a)과 제2 패드 전극(17b)이 형성되어 있다. 특히, 상기 제2 패드 전극은 본 발명의 특징요소로써 후의 금속콘택홀의 형성시 단차를 줄이기 위하여 형성한다. 또한, 상기 제1 패드 전극에 접속하는 비트라인(21), 스토리지 노드(25)가 형성되어 있으며, 상기 스토리지 노드(25) 상에 유전체막(27) 및 플레이트 전극(29)이 형성되어 있다. 상기 제2 패드 전극(17b) 및 반도체 기판(1)에 접속하는 제1 금속층(35a) 및 제2 금속층(35b)이 형성되어 있다. 상기 제1 금속층(35a)은 셀 인접부에 형성되는 금속층이며, 제2 금속층(35b)는 셀 인접부와 이격된 부분, 예컨대 주변회로 부분에 형성된 금속층이다.The first pad electrode 17a and the second pad electrode 17 are formed on the entire surface of the resultant product in which the first gate electrode 5a and the second gate electrode 5b are formed, and are connected to active regions of the cell portion and the cell adjacent portion, respectively. 17b) is formed. In particular, the second pad electrode is formed as a feature of the present invention to reduce the step difference in the formation of the subsequent metal contact hole. In addition, a bit line 21 and a storage node 25 connected to the first pad electrode are formed, and a dielectric film 27 and a plate electrode 29 are formed on the storage node 25. The first metal layer 35a and the second metal layer 35b which are connected to the second pad electrode 17b and the semiconductor substrate 1 are formed. The first metal layer 35a is a metal layer formed in a cell adjacent part, and the second metal layer 35b is a metal layer formed in a part spaced apart from the cell adjacent part, for example, a peripheral circuit part.
도 2 내지 도 8은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a pad electrode adjacent to a cell according to the present invention.
도 2을 참조하면, 필드 산화막(1: 비활성영역)에 의하여 한정된 활성영역을 갖는 반도체 기판(3) 상에 복수의 게이트 전극들(5a, 5b)을 형성한다. 상기 복수의 게이트 전극들(5a,5b)은 셀부의 제1 게이트 전극(5a)과 셀 인접부의 제2 게이트 전극(5b)으로 구분된다. 이어서, 상기 제1 게이트 전극(5a)과 제2 게이트 전극(5b)의 표면 및 양측벽에 스페이서(7)를 형성한다. 상기 스페이서(7)는 실리콘 질화막을 이용하여 형성한다. 본 실시예에서는 실리콘 질화막을 스페이서로 이용하였으나, 실리콘 산화막을 이용할 수 도 있다. 계속하여, 상기 셀 인접부의 제2 게이트 전극 (5b) 양측의 반도체 기판(3) 표면에 소오스/드레인 영역(9)을 형성한다.Referring to FIG. 2, a plurality of gate electrodes 5a and 5b are formed on a semiconductor substrate 3 having an active region defined by a field oxide film 1 (inactive region). The plurality of gate electrodes 5a and 5b are divided into a first gate electrode 5a of a cell portion and a second gate electrode 5b of a cell adjacent portion. Subsequently, spacers 7 are formed on the surfaces and both sidewalls of the first and second gate electrodes 5a and 5b. The spacer 7 is formed using a silicon nitride film. In this embodiment, a silicon nitride film is used as a spacer, but a silicon oxide film may be used. Subsequently, a source / drain region 9 is formed on the surface of the semiconductor substrate 3 on both sides of the second gate electrode 5b in the cell adjacent portion.
도 3를 참조하면, 상기 스페이서(7)가 형성된 결과물 전면에 식각방지막(11)을 실리콘 질화막으로 형성한다. 상기 식각방지막(11)을 형성하는 이유는 후에 진행될 산화막 계열의 층간절연막의 식각시 상기 스페이서(7)가 형성되어 있지 않은 필드산화막(1)이 식각되는 것을 방지하기 위함이다. 상기 식각방지막(11)은 후공정에서 형성되는 산화막 계열의 층간절연막과 실리콘 질화막간의 식각선택비와 셀부 내의 제1 게이트 전극들(5a)간의 갭을 메우지 않은 조건을 고려하여 5∼30㎚의 두께로 형성한다. 계속하여, 상기 식각방지막(11) 및 스페이서(7)가 형성된 결과물 전면에 제1 층간절연막(13)을 형성한다. 상기 제1 층간절연막(13)은 실리콘 질화막에 대해 선택적으로 식각이 가능하고 제1 게이트 전극들(5a) 사이의 갭을 보이드 없이 메울수 있는 산화막 계열의 막, 예컨대 BPSG막 또는 플라즈마 산화막으로 형성한다. 본 실시예에서는 제1 층간절연막(13)으로 BPSG막을 증착한 후 850℃에서 30분간 플로우한 후 화학기계적연마하였다.Referring to FIG. 3, an etch stop layer 11 is formed of silicon nitride on the entire surface of the resultant product on which the spacer 7 is formed. The reason for forming the etch stop layer 11 is to prevent etching of the field oxide layer 1 in which the spacer 7 is not formed during the etching of the oxide layer-based interlayer insulating layer to be performed later. The etch stop layer 11 may have a thickness of 5 to 30 nm in consideration of the etching selectivity between the oxide-based interlayer insulating film and the silicon nitride film formed in a later process and the gap between the first gate electrodes 5a in the cell portion. Form to thickness. Subsequently, a first interlayer insulating layer 13 is formed on the entire surface of the resultant product in which the etch stop layer 11 and the spacer 7 are formed. The first interlayer insulating layer 13 may be formed of an oxide-based film, for example, a BPSG film or a plasma oxide film, which may be selectively etched with respect to the silicon nitride film and may fill the gap between the first gate electrodes 5a without voids. . In the present embodiment, after depositing the BPSG film as the first interlayer insulating film 13, flow was carried out for 30 minutes at 850 ℃ and chemical mechanical polishing.
도 4를 참조하면, 상기 제1 층간절연막(13)을 식각하여 상기 셀부 및 셀 인접부의 활성영역을 노출시키는 패드 콘택홀(15a, 15b)을 형성한다. 상기 패드 콘택홀(15a, 15b)은 셀부의 활성영역을 노출하는 제1 콘택홀(15a)과 셀 인접부의 활성 영역을 노출하는 제2 콘택홀(15b)로 구분된다.Referring to FIG. 4, the first interlayer insulating layer 13 is etched to form pad contact holes 15a and 15b exposing the active regions of the cell portion and the cell adjacent portions. The pad contact holes 15a and 15b are divided into a first contact hole 15a exposing an active region of a cell portion and a second contact hole 15b exposing an active region of an adjacent cell portion.
도 5를 참조하면, 상기 셀부의 제1 콘택홀(15a)에 매립되는 제1 패드 전극(17a)과 셀 인접부의 제2 콘택홀(15b)에 매립되는 제2 패드 전극(17b)을 형성한다. 상기 제2 패드 전극(17b)은 셀 인접부가 후공정의 스토리지 노드의 단차에 의하여 금속 배선공정의 금속 콘택홀의 깊이를 크게 증가시키므로 주변회로부에 비하여 금속 콘택홀의 깊이가 깊은 셀 인접부에 형성하는 것이다.Referring to FIG. 5, a first pad electrode 17a buried in the first contact hole 15a of the cell portion and a second pad electrode 17b buried in the second contact hole 15b of the cell adjacent portion are formed. . The second pad electrode 17b is formed in the cell adjacent part where the metal contact hole is deeper than the peripheral circuit part because the cell adjacent part greatly increases the depth of the metal contact hole in the metal wiring process by the step of the storage node in the later process. .
도 6을 참조하면, 상기 제1 패드 전극(17a) 및 제2 패드 전극(17b)이 형성된 결과물 전면에 제2 층간절연막(19)을 형성한다. 이어서, 상기 제2 층간절연막(19)을 식각하여 상기 셀부의 제1 게이트 전극(17a)을 노출하는 비트 라인 콘택홀을 형성한다. 이어서, 상기 비트라인 콘택홀에 매립되어 상게 제1 패드 전극(17a)에 접속하는 비트라인(21)을 형성한다.Referring to FIG. 6, a second interlayer insulating film 19 is formed on the entire surface of the resultant product on which the first pad electrode 17a and the second pad electrode 17b are formed. Subsequently, the second interlayer insulating layer 19 is etched to form a bit line contact hole exposing the first gate electrode 17a of the cell portion. Subsequently, a bit line 21 is formed in the bit line contact hole to be connected to the first pad electrode 17a.
도 7을 참조하면, 상기 비트라인(21)이 형성된 결과물 전면에 제3 층간절연막(23)을 형성한다. 이어서, 상기 제3 층간절연막(23)을 식각하여 상기 셀부의 제1 게이트 전극(17a)을 노출하는 스토리지 노드 콘택홀을 형성한다. 이어서, 제3 층간 절연막(23) 상에 상기 스토리지 노드 콘택홀에 접속하는 스토리지 노드(25)를 형성한다. 계속하여, 상기 스토리지 노드(25) 상에 유전체막(27) 및 플레이트 전극(29)을 형성한다. 본 실시예에서, 상기 스토리지 노드(25) 및 플레이트 전극(29)은 폴리실리콘막으로 형성한다.Referring to FIG. 7, a third interlayer insulating film 23 is formed on the entire surface of the resultant bit line 21 formed thereon. Subsequently, the third interlayer insulating layer 23 is etched to form a storage node contact hole exposing the first gate electrode 17a of the cell unit. Subsequently, a storage node 25 is formed on the third interlayer insulating layer 23 to connect the storage node contact hole. Subsequently, a dielectric layer 27 and a plate electrode 29 are formed on the storage node 25. In the present embodiment, the storage node 25 and the plate electrode 29 is formed of a polysilicon film.
도 8을 참조하면, 상기 플레이트 전극(29)이 형성된 결과물 전면에 제4 층간졀연막(31)을 형성한다. 이어서, 상기 제4 층간절연막(31), 제3 층간절연막(23), 제2 층간절연막(19)을 식각하여 상기 셀 인접부의 제2 패드전극(17b)을 노출함과 동시에 상기 제1 층간절연막(13)도 식각하여 반도체 기판(3)의 활성영역을 노출하는 금속 콘택홀(33a, 33b)을 형성한다. 상기 금속 콘택홀(33a, 33b)는 셀 인접부에 형성되는 제1 금속콘택홀(33a)와 상기 제1 금속콘택홀(33a)과 이격된 통상의 제2 금속콘택홀(33b), 예컨대 주변회로 영역에 형성되는 금속콘택홀로 구분할 수 있다.Referring to FIG. 8, a fourth interlayer dielectric film 31 is formed over the entire surface of the resultant plate electrode 29. Subsequently, the fourth interlayer insulating layer 31, the third interlayer insulating layer 23, and the second interlayer insulating layer 19 are etched to expose the second pad electrode 17b adjacent to the cell and the first interlayer insulating layer. The metal contact holes 33a and 33b exposing the active region of the semiconductor substrate 3 are also formed by etching (13). The metal contact holes 33a and 33b may include a first metal contact hole 33a formed in a cell adjacent portion and a second normal metal contact hole 33b spaced apart from the first metal contact hole 33a, for example, a peripheral portion thereof. It can be divided into a metal contact hole formed in the circuit area.
그런데, 본 발명의 셀 인접부에 형성되는 제1 금속콘택홀(33a)은 제2 패드전극(17b) 상에 형성되기 때문에 콘택홀의 단차를 줄일 수 있어 신뢰성있게 형성할 수 있다. 계속하여, 도 1에 도시한 바와 같이 상기 제1 금속콘택홀 및 제2 금속콘택홀에 매립되는 금속층을 형성한다.However, since the first metal contact hole 33a formed in the cell adjacent part of the present invention is formed on the second pad electrode 17b, the step difference of the contact hole can be reduced and can be formed reliably. Subsequently, as shown in FIG. 1, a metal layer embedded in the first metal contact hole and the second metal contact hole is formed.
상술한 바와 같이 본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시키면서도 전기적인 콘택을 형성할 수 있다.As described above, in the semiconductor device of the present invention, the pad electrode is provided in the active region of the cell adjacent to the cell portion to form an electrical contact while reducing the etching depth when forming the metal contact hole for the metal contact.
이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely, this invention is not limited to this, A deformation | transformation and improvement are possible with the common knowledge in the art within the technical idea of this invention.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045969A KR19990024686A (en) | 1997-09-05 | 1997-09-05 | A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045969A KR19990024686A (en) | 1997-09-05 | 1997-09-05 | A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990024686A true KR19990024686A (en) | 1999-04-06 |
Family
ID=66043636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970045969A KR19990024686A (en) | 1997-09-05 | 1997-09-05 | A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990024686A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331848B1 (en) * | 1999-07-20 | 2002-04-09 | 박종섭 | Method for forming contact pad of semiconductor device |
-
1997
- 1997-09-05 KR KR1019970045969A patent/KR19990024686A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331848B1 (en) * | 1999-07-20 | 2002-04-09 | 박종섭 | Method for forming contact pad of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5206183A (en) | Method of forming a bit line over capacitor array of memory cells | |
| KR100726145B1 (en) | Method for fabricating semiconductor device | |
| KR100275551B1 (en) | Contact formation method of semiconductor memory device | |
| KR100349986B1 (en) | Manufacturing method of via hole for bit line of memory cell | |
| US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
| KR100382727B1 (en) | Method for fabricating pad without void using self-aligned contact etch process in semiconductor device | |
| KR100334572B1 (en) | Method of forming a self aligned contact in a semiconductor device | |
| KR100408414B1 (en) | Semiconductor device and method for fabricating the same | |
| KR0135690B1 (en) | Fabrication method of contact in semiconductor device | |
| KR19990024686A (en) | A semiconductor device having a pad electrode adjacent to a cell and a manufacturing method thereof | |
| KR100906646B1 (en) | Semiconductor memory device and method for manufacturing the same | |
| KR100590201B1 (en) | Method of fabricating self-aligned contact | |
| KR100268806B1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100431708B1 (en) | Method of manufacturing semiconductor device with double spacer for preventing damage of contact hole | |
| KR950012033B1 (en) | Method of manufacturing a contact for vlsi device | |
| JPH10209402A (en) | Semiconductor element and its manufacturing method | |
| KR100525967B1 (en) | semiconductor device and method for the same | |
| KR970000221B1 (en) | Capacitor producing method for semiconductor device | |
| KR100289750B1 (en) | Method for forming semiconductor device having self-aligned contact hole | |
| KR100390041B1 (en) | Method for forming the DRAM memory cell | |
| KR19990061102A (en) | Contact formation method of semiconductor device | |
| KR100278914B1 (en) | Semiconductor device manufacturing method | |
| KR100445408B1 (en) | Contact method of semiconductor device for easily performing storage electrode contact process | |
| KR20030003306A (en) | Method for fabricating a landing plug of semiconductor device | |
| KR20020045190A (en) | Method for Fabricating Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |