KR19990004923A

KR19990004923A - Method for forming contact hole in semiconductor device

Info

Publication number: KR19990004923A
Application number: KR1019970029083A
Authority: KR
Inventors: 이병철
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조 방법.Semiconductor device manufacturing method.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

콘택홀 형성시 접합 영역의 손상을 방지하고, 콘택홀의 크기를 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공함을 그 목적으로 한다.It is an object of the present invention to provide a method for forming a contact hole in a semiconductor device which can prevent damage to a junction region when forming a contact hole and sufficiently secure the size of the contact hole.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

콘택홀 형성시, 게이트 전극의 패터닝 후에 전면에 폴리 실리콘막을 얇게 형성함으로 하여 이에 콘택홀 형성을 위한 식각공정으로 인한 접합 영역 손상을 방지할 수 있다.In forming the contact hole, a thin polysilicon layer is formed on the entire surface after the gate electrode is patterned, thereby preventing damage to the junction region due to an etching process for forming the contact hole.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 공정 중 금속 배선 공정에 이용됨.Used in metal wiring process in semiconductor device manufacturing process.

Description

Method for forming contact hole in semiconductor device

본 발명은 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치의 제조 공정에 관한 것으로, 특히 접합 영역의 손상을 줄일 수 있는 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device such as a dynamic random access memory (DRAM), and more particularly to a method of forming a contact hole capable of reducing damage to a junction region.

일반적으로, 전도막은 소자들간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는다. 따라서 전도막 형성 공정의 기본인 콘택홀 형성 공정은 집적회로의 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다.In general, the conductive film has a function of electrical communication or interconnection of the elements. Therefore, the contact hole forming process, which is the basis of the conductive film forming process, is a critical process that has the greatest influence on the yield and reliability of the integrated circuit.

이에 알루미늄(Al)은 실리콘(Si)과 실리콘 산화막(SiO₂)에 대한 접착력이 우수하고, 고농도로 도핑된 실리콘 기판 내의 접합 영역(N⁺, P⁺)과의 접촉시 옴성 저항 특성을 나타냄으로 해서, 반도체 장치 제조 공정에서 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다. 현추세에 따라, 집적회로 제조시 소자가 고 집적화 되어 가면서 소자들간의 전기적 연결을 위한 콘택(contact)홀의 크기가 작아진다. 이에 따라 불량한 단차피복성을 갖는 알루미늄은 큰 에스펙트 비를 갖는 콘택홀에 완전히 매립되지 못하고, 매립 불량을 야기한다.Therefore, aluminum (Al) has excellent adhesion to silicon (Si) and silicon oxide film (SiO ₂ ) and exhibits ohmic resistance upon contact with junction regions (N ⁺ , P ⁺ ) in heavily doped silicon substrates. Thus, it is most widely used as a buried material for metal contacts for metal wiring in semiconductor device manufacturing processes. In accordance with current trends, as integrated devices become more integrated, the size of contact holes for electrical connection between devices becomes smaller. Accordingly, aluminum having poor step coverage is not completely embedded in the contact hole having a large aspect ratio, resulting in a landfill failure.

이러한 전도 물질이 콘택홀에 매립 불량을 야기하는 문제를 개선하기 위하여 예를 들면, 콘택홀 형성 방법을 개선시킨 소스콘(SOSCON: Sidewall Oxide Spacer CONtact)형성 방법을 들 수 있다.In order to improve the problem that such a conductive material causes a poor filling in the contact hole, there is, for example, a method of forming a sidewall oxide spacer (SOSCON), which is an improved method of forming a contact hole.

일반적인 소스콘 공정은, 실리콘 기판 상의 층간절연막을 건식식각하여 콘택홀을 형성한다. 콘택홀에 매립되는 알루미늄과 같은 전도 물질의 매립 특성을 향상시키기 위하여 기 형성된 콘택홀 측벽에 산화막 스페이서를 형성한다. 그런데, 이러한 소스콘 공정은 콘택홀 측벽에 형성되는 산화막 스페이서의 두께만큼 콘택홀을 줄이고, 이에 크기가 줄어든 콘택홀은 증가된 콘택 저항을 나타낸다.In a typical source cone process, a contact hole is formed by dry etching an interlayer insulating film on a silicon substrate. An oxide layer spacer is formed on the sidewalls of the pre-formed contact holes so as to improve the embedding properties of the conductive material such as aluminum embedded in the contact holes. However, this source cone process reduces the contact hole by the thickness of the oxide spacer formed on the contact hole sidewalls, the contact hole reduced in size shows an increased contact resistance.

이에 좀더 개선된 콘택홀 형성 방법으로, 절연막을 식각장벽막으로 이용하는 자동 정렬 콘택홀 형성 방법(SAC: Self Align Contact hole)이 사용되고, 이는 마스크의 오정렬시의 문제점에 크게 영향을 받지 않으며, 항상 일정한 위치에 일정한 크기의 콘택홀을 얻을 수 있다.As a more improved contact hole forming method, a self-aligning contact hole forming method (SAC) using an insulating film as an etch barrier film is used, which is not significantly affected by the problem of misalignment of the mask and is always constant. A contact hole of a certain size can be obtained at a position.

도1은 종래의 소스콘 공정으로 형성한 콘택홀을 나타내는 공정도로서, 도면 부호 11은 실리콘 기판, 12는 폴리 실리콘으로 패터닝된 워드라인, 13은 워드라인과 후속 공정으로 형성될 비트 라인과의 절연을 위한 층간절연막, 14는 비트 라인용 콘택홀의 형성 후에 콘택홀 측벽에 형성한 산화막 스페이서, 15는 실리콘 기판 상에 불순물 이온 주입으로 형성된 접합 영역을 각각 나타낸다.1 is a process diagram showing a contact hole formed by a conventional source cone process, wherein reference numeral 11 is a silicon substrate, 12 is a word line patterned with polysilicon, 13 is a word line and an isolation from a bit line to be formed in a subsequent process. An interlayer insulating film 14 for forming an oxide layer spacer formed on a contact hole sidewall after formation of a bit line contact hole, and a junction region formed by impurity ion implantation on a silicon substrate, respectively.

여기서 산화막 스페이서(14)는 콘택홀에 매립되는 전도막의 매립 특성을 향상시키기 위하여 형성된다. 그런데 이와 같은 산화막 스페이서(14) 형성시 노출되는 접합 영역(15)은 두 번의 식각공정으로 노출되고, 이에 접합 영역(15)은 손상된다. 또한 도면에는 도시되어 있지 않지만 소자 형성 영역과 소자 분리 산화막 사이에 콘택홀이 형성될 수 있어 이에 누설 전류가 증가되는 문제가 따른다.In this case, the oxide film spacer 14 is formed to improve the embedding property of the conductive film embedded in the contact hole. However, the junction region 15 exposed when the oxide spacer 14 is formed is exposed by two etching processes, and thus the junction region 15 is damaged. In addition, although not shown in the drawings, a contact hole may be formed between the device formation region and the device isolation oxide layer, thereby increasing the leakage current.

이에 좀더 개선된 방안으로, 도2a 내지 도2c는 자동 정렬 콘택홀 형성 방법(SAC: Self Align Contact hole)으로 형성된 콘택홀을 나타내는 공정도로서, 먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)에 국부 산화막(22)을 형성하여 소자 형성 영역을 지정한다. 전체 구조 상부에 게이트 산화막(23), 폴리 실리콘막(24), 산화막(25)을 차례로 형성하고, 게이트 전극용 마스크를 이용한 식각공정으로 산화막(25), 폴리 실리콘막(24), 게이트 산화막(23)을 식각하여 게이트 전극을 형성한다. 게이트 전극을 이온 주입 장벽으로 하여 실리콘 기판 상에 소스 및 드레인 접합 영역을 형성한다. LDD(lightly doped drain)구조의 모스 트랜지스터를 형성하기 위한 산화막 스페이서를 게이트 전극의 측벽에 형성한다.2A to 2C are process diagrams showing contact holes formed by a self alignment contact hole (SAC) method. First, as shown in FIG. 2A, the silicon substrate 21 is illustrated. The localized oxide film 22 is formed at () to designate the element formation region. The gate oxide film 23, the polysilicon film 24, and the oxide film 25 are sequentially formed on the entire structure, and the oxide film 25, the polysilicon film 24, the gate oxide film ( 23) is etched to form a gate electrode. Source and drain junction regions are formed on the silicon substrate using the gate electrode as an ion implantation barrier. An oxide film spacer for forming a MOS transistor having a lightly doped drain (LDD) structure is formed on the sidewall of the gate electrode.

다음으로, 도2b에 도시된 바와 같이, 기 형성된 접합 영역과 후속 공정으로 형성될 질화막(26)의 접합 특성을 향상시키기 위한 산화막(27)을 접합 영역 상에 형성한다. 그리고 전체 구조 상부에 실리콘 질화막(26)을 형성한다. 그 상부에 평탄화를 위하여 매립 특성이 우수한 층간절연막(28)을 형성한다.Next, as shown in FIG. 2B, an oxide film 27 is formed on the bonding region to improve the bonding characteristics of the formed bonding region and the nitride film 26 to be formed in a subsequent process. The silicon nitride film 26 is formed on the entire structure. An interlayer insulating film 28 having excellent embedding characteristics is formed on the top for planarization.

여기서 실리콘 질화막(26)은 일반적으로 저압 화학 기상 증착 방법으로 형성되는데, 저압 화학 기상 증착 방법으로 형성되는 실리콘 질화막(26)은 증착율이 빠르며, 단차피복성이 우수하여 기 형성된 단차를 따라 균일한 두께로 증착된다.Here, the silicon nitride film 26 is generally formed by a low pressure chemical vapor deposition method, the silicon nitride film 26 formed by the low pressure chemical vapor deposition method has a high deposition rate and excellent step coverage and uniform thickness along the preformed step. Is deposited.

다음으로, 도2c에 도시된 바와 같이, 반도체 소자의 비트 라인 콘택이나, 전하 저장 전극 콘택 등을 형성하기 위한 식각으로 층간절연막(28)을 식각한다. 그리고, 실리콘 질화막(26)을 전면성 식각으로 패터닝된 게이트 전극 측면에 실리콘 질화막 스페이서(26)를 형성한다. 그리고, 접합 영역 위에 형성된 산화막(27)을 식각 하여 콘택홀을 형성한다.Next, as shown in FIG. 2C, the interlayer insulating film 28 is etched by etching to form a bit line contact, a charge storage electrode contact, or the like of the semiconductor device. Then, the silicon nitride film spacer 26 is formed on the side of the gate electrode in which the silicon nitride film 26 is patterned by full-side etching. The oxide film 27 formed on the junction region is etched to form a contact hole.

전술한 바와 같이, 저압 화학 기상 증착된 실리콘 질화막(26)은 단차피복성이 좋아 게이트 전극 상부에 일정 두께 이상의 실리콘 질화막을 증착하면 게이트 전극 측면에도 일정 두께 이상의 실리콘 질화막이 증착되어 콘택홀 크기를 일정 크기 이상으로 만들 수 없는 문제점이 있다.As described above, the low-pressure chemical vapor deposition silicon nitride film 26 has a high step coverage, and when a silicon nitride film having a predetermined thickness or more is deposited on the gate electrode, a silicon nitride film having a predetermined thickness or more is also deposited on the side of the gate electrode so that the contact hole size is constant. There is a problem that cannot be made larger than size.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 장치의 콘택홀 형성시, 접합 영역의 손상을 방지하고, 콘택홀의 크기를 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention devised to solve the above-described problems provides a method of forming a contact hole in a semiconductor device that can prevent damage to a junction region and sufficiently secure the size of a contact hole when forming a contact hole in a semiconductor device. For that purpose.

도1 내지 도2c는 종래의 콘택홀 형성 방법을 나타내는 공정 단면도,1 to 2C are cross-sectional views illustrating a conventional method for forming a contact hole;

도 3a 내지 도3f는 본 발명의 일실시예에 따른 콘택홀 형성 방법을 나타내는 공정 단면도.3A to 3F are cross-sectional views illustrating a method of forming a contact hole according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 실리콘 기판 36 : 도핑된 폴리 실리콘막31 silicon substrate 36 doped polysilicon film

32 : 게이트 산화막 37 : 층간절연막32 gate oxide film 37 interlayer insulating film

33 : 워드라인 38 : 제2질화막33: word line 38: second nitride film

34 : 제1질화막 39 : 비트 라인34: first nitride film 39: bit line

35 : 산화막 스페이서 40 : 층간절연막35 oxide film spacer 40 interlayer insulating film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조 방법은, 소자 형성 영역과 소자 분리 영역으로 구분된 반도체 기판 상에 워드라인 패턴을 형성하는 단계; 상기 워드라인 패턴 간극으로 노출된 반도체 기판에 접합 영역을 형성하는 단계; 전체 구조 상부에 폴리 실리콘막을 형성하는 단계; 전체 구조 상부에 층간절연막을 형성하는 단계; 상기 패터닝된 워드라인 상부에만 질화막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 폴리 실리콘막을 노출시키는 단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention comprises: forming a word line pattern on a semiconductor substrate divided into an element formation region and an element isolation region; Forming a junction region in the semiconductor substrate exposed through the word line pattern gap; Forming a polysilicon film on the entire structure; Forming an interlayer insulating film over the entire structure; Forming a nitride film only over the patterned word line; And etching the interlayer insulating film to expose the polysilicon film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도로서, 먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(31)에 소자 분리 마스크를 이용하여 국부 산화막을 형성한다. 전체 구조 상부에 게이트 산화막(32), 폴리 실리콘막(33), 제1질화막(34)을 차례로 형성하고, 그 상부에 게이트 전극용 마스크를 이용한 포토레지스트 패턴(301)을 형성한다.3A to 3F are cross-sectional views of a process for forming a contact hole in a semiconductor device according to an embodiment of the present invention. First, as shown in FIG. 3A, a local oxide film is formed on a silicon substrate 31 using an element isolation mask. do. A gate oxide film 32, a polysilicon film 33, and a first nitride film 34 are sequentially formed on the entire structure, and a photoresist pattern 301 using a gate electrode mask is formed thereon.

다음으로, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(301)을 이용한 식각공정으로 제1질화막(34), 폴리 실리콘막(33), 게이트 산화막(32)을 식각 하여 게이트 전극을 형성한다. 게이트 전극을 이온 주입 장벽으로 하여 실리콘 기판 상에 접합 영역을 형성한다. LDD구조의 모스 트랜지스터를 형성하기 위한 산화막 스페이서(35)를 패터닝된 게이트 전극의 측벽에 형성한다. 그리고 전체 구조 상부에 도핑된 폴리 실리콘막(36)을 기 형성된 단차를 따라 얇게 형성한다.Next, as shown in FIG. 3B, the gate electrode is formed by etching the first nitride layer 34, the polysilicon layer 33, and the gate oxide layer 32 by an etching process using the photoresist pattern 301. A junction region is formed on the silicon substrate using the gate electrode as an ion implantation barrier. An oxide film spacer 35 for forming a MOS transistor of an LDD structure is formed on the sidewall of the patterned gate electrode. Then, the polysilicon layer 36 doped on the entire structure is thinly formed along the previously formed step.

다음으로, 도3c에 도시된 바와 같이, 소자의 평탄화 및 소자의 절연을 위한 층간절연막(37)을 형성한 후, 먼저 사용한 게이트 전극용 마스크를 이용하여 포토레지스트 패턴을 형성하되 포지티브 및 네가티브 포토레지스트막을 선택적으로 선택하여 도면 부호 301 포토레지스트막과 반대의 성질을 나타내는 포토레지스트 패턴(302)을 형성한다.Next, as shown in FIG. 3C, after forming the interlayer insulating film 37 for planarization of the device and insulation of the device, a photoresist pattern is formed by using a mask for the gate electrode used first, but a positive and negative photoresist is formed. The film is selectively selected to form a photoresist pattern 302 exhibiting properties opposite to that of the 301 photoresist film.

다음으로, 도3d에 도시된 바와 같이, 포토레지스트 패턴(302)을 식각 장벽으로 하여 층간절연막(37)을 식각하면, 패터닝된 게이트 전극 상부의 층간절연막(37)이 제거된다. 그리고, 게이트 전극 상부의 폴리 실리콘막(36)도 식각 하여 게이트 전극의 제1질화막(34)을 노출시킨다. 그리고, 전체 구조 상부에 제2질화막(38)을 형성한후 전면성 식각공정을 실시하여 게이트 전극의 상부에만 제2질화막(38)이 잔류되도록 한다. 다음으로, 셀 영역의 소자 형성 영역에 걸쳐 포토레지스트막을 형성하되, 국부 산화막 상부에 형성된 게이트 전극에 걸치도록 하는 포토레지스트 패턴(303)을 형성한다. 그리고, 포토레지스트 패턴(303)을 식각 장벽으로 하여 노출된 층간절연막(37)을 식각한다.Next, as shown in FIG. 3D, when the interlayer insulating film 37 is etched using the photoresist pattern 302 as an etch barrier, the interlayer insulating film 37 on the patterned gate electrode is removed. The polysilicon film 36 on the gate electrode is also etched to expose the first nitride film 34 of the gate electrode. After the second nitride film 38 is formed over the entire structure, the entire surface etching process is performed to allow the second nitride film 38 to remain only on the gate electrode. Next, a photoresist film is formed over the element formation region of the cell region, and a photoresist pattern 303 is formed to span the gate electrode formed on the local oxide film. The exposed interlayer insulating film 37 is etched using the photoresist pattern 303 as an etch barrier.

다음으로, 도3e에 도시된 바와 같이, 전체 구조 상부에 흐름 특성이 우수한 층간절연막을 형성한후, 비트 라인용 마스크로 식각 하여 폴리 실리콘막(36)이 노출되도록 하는 비트 라인 콘택홀을 형성한다.Next, as shown in FIG. 3E, an interlayer insulating film having excellent flow characteristics is formed over the entire structure, and then a bit line contact hole is formed to be exposed by etching with a mask for the bit line. .

다음으로, 도3f에 도시된 바와 같이, 비트 라인(39)을 패터닝 하여 형성한후 층간절연막(40)을 전체 구조 상부에 형성한다. 전하 저장 전극용 마스크를 이용한 식각공정으로 접합 영역 상의 폴리 실리콘막(36)이 노출되도록 하는 콘택홀을 형성한다.Next, as shown in FIG. 3F, after forming the bit line 39 by patterning, the interlayer insulating film 40 is formed over the entire structure. In the etching process using the mask for the charge storage electrode, a contact hole is formed to expose the polysilicon layer 36 on the junction region.

전술한 바와 같은 공정으로 이루어지는 본 발명은 접합 영역 상에 폴리 실리콘막을 형성하여 콘택홀 형성을 위한 식각 공정시 접합 영역의 손상을 방지한다.According to the present invention made of the above-described process to form a polysilicon film on the junction region to prevent damage to the junction region during the etching process for forming the contact hole.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the spirit of the present invention. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 반도체 장치의 게이트 전극을 패터닝한 후에 전체적으로 도핑된 폴리 실리콘막을 형성한다. 이에 후속 콘택홀 형성을 위한 식각 공정시 접합 영역의 손상을 방지한다.According to the present invention as described above, the doped polysilicon film is formed as a whole after patterning the gate electrode of the semiconductor device. This prevents damage to the junction region during the etching process for subsequent contact hole formation.

Claims

Forming a word line pattern on a semiconductor substrate divided into an element formation region and an isolation region;

Forming a junction region in the semiconductor substrate exposed through the word line pattern gap;

Forming a polysilicon film on the entire structure;

Forming an interlayer insulating film over the entire structure;

Forming a nitride film only over the patterned word line; And

Etching the interlayer insulating layer to expose the polysilicon layer

A semiconductor device manufacturing method comprising a.

The method of claim 1,

The method of manufacturing a semiconductor device in which the polysilicon film formed on the junction region is left without being etched when the interlayer insulating film is etched.

The method of claim 1,

And the polysilicon film is doped with an impurity.