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KR19980086541A - 동기형 다이나믹 램들을 활용한 고성능, 고대역폭 메모리 버스 - Google Patents

동기형 다이나믹 램들을 활용한 고성능, 고대역폭 메모리 버스 Download PDF

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KR19980086541A
KR19980086541A KR1019980009459A KR19980009459A KR19980086541A KR 19980086541 A KR19980086541 A KR 19980086541A KR 1019980009459 A KR1019980009459 A KR 1019980009459A KR 19980009459 A KR19980009459 A KR 19980009459A KR 19980086541 A KR19980086541 A KR 19980086541A
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클라우드 엘 버틴
에릭 엘 헤드버그
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 고성능, 고대역폭 메모리 버스 구조체와 모듈을 제공한다. 이 모듈은 표준 동기형 DRAM(SDRAM) 칩들을 포함하며, 레이턴시 및 핀의 갯수를 저감시킨 카드일 수 있다. 4개의 버스 핀들은 데이터로부터 입력 커맨드들을 분리하여 병렬 시스템 동작들을 설정한다. 패킷형 트랜잭션들을 유지함에 의해, 독립적인 메모리 동작들이 정상적인 SDRAM 동작들보다 향상될 수 있다. 이 구조체에서, 버스는 출력 데이터로부터 분리된 커맨드 및 데이터 입력으로 분할된다.

Description

동기형 다이나믹 램들을 활용한 고성능, 고대역폭 메모리 버스 구조체
본 발명은 전반적으로 랜덤 액세스 메모리(RAM) 버스 구조체에 관한 것으로서, 보다 상세하게는 표준 동기형 다이나믹 RAM(SDRAM)을 활용하며, 입출력(I/O) 핀 수를 최소로 하면서도 고대역폭, 고속의 데이터 전송이 가능한 RAM 버스 구조체에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)에 대해, 입력 커맨드들, 어드레스들, 데이터를 멀티플렉싱함으로써 칩 핀의 갯수를 9개의 핀으로 줄이는 고대역폭 구조체가 제안되었다. 예를 들면, 웨어 등(Ware et al)에 허여된 Dynamic Random Access Memory System이라는 명칭의 미국 특허 제 5,430,676호와, 웨어 등에 허여된 Dynamic Random Access Memory System이라는 명칭의 미국 특허 제 5,434,817호와, 웨어 등에 허여된 Dynamic Random Access Memory System이라는 명칭의 미국 특허 제 5,511,024호를 참조하기 바란다.
이들 고대역폭 DRAM 구조체에서, 커맨드들은 553 MHz 클럭 속도로 9핀으로 순차적으로 입력된다. 요구 패킷들이라 불리는 제어 정보 패킷들이 트랜잭션 동작(transaction operation)이라 불리는 시간동안에 DRAM내에 전송되어 저장된다. 미리 지정된 레이턴시 기간후, 데이타는 500 MHz 전송 속도로 입력되거나 출력된다.
요구 패킷들은 활성화될 페이지의 장치, 뱅크, 로우 어드레스, 판독될 최초 8 바이트(1 옥토바이트(octo-byte))의 컬럼 어드레스와, 데이터 패킷을 포함한다. 데이터 패킷은 입력 데이터와 데이터 매스킹 커맨드들을 포함한다.
이들 커맨드 또는 데이터 트랜잭션동안 버스 스위칭 속도는 시스템 버스망에 엄격한 요건을 부과한다. 시스템 통신 및 DRAM과의 핸드세이킹이 모두 9 비트 버스를 통해 이루어지기 때문에, 병렬적인 시스템 동작이 어렵게 된다. 고대역폭 구조체가 기타 고대역폭 RAM 방안들보다 빠른 데이터 전송 속도를 제공하기는 하지만, 버스 경쟁(contention) 및 버스 차단(blocking)으로 인해 전체 시스템 성능이 저하되고, 이음매 없는(seamless) 데이터 전송이 불가능해질 수도 있다.
그러므로, 본 발명의 목적은 표준 동기형 DRAM(SDRAM) 칩들을 사용하고 레이턴시를 저감한 고성능, 고대역폭 RAM 버스 구조체를 제공하는 데 있다.
본 발명의 다른 목적은 고대역폭, 고성능 및 표준 SDRAM 칩들을 사용한 이음매 없는 데이터를 제공하면서도 입출력 핀의 갯수를 최소화하는 인터페이스 프로토콜을 제공하는 데 있다.
본 발명에 따르면, 입력 커맨드들은 데이터로부터 분리된다. 그래서, 본 발명의 구조체는 패킷형 트랜잭션들을 유지하면서도 병렬적인 시스템 및 이음매 없는 데이터 동작들이 가능하다. 독립적인 메모리 동작들은 보통의 SDRAM 동작에 비해 진보된 것이다.
본 발명에 따른 RAM 구조체는 현 기술 수준의 RAM 버스 구조체와 유사한 별도의 커맨드/어드레스 입력들, 데이터 입력들, 데이터 출력들을 포함한다. 그러나, 신호 및 입출력 갯수를 최소화하도록, 본 발명의 구조체는 시스템 성능에 악영향을 줄 수 있는 버스 경쟁을 피하기 위해 패킷 인스트럭션 세트를 유지한다.
이러한 인터페이스 로직은 SDRAM 칩에 전기적으로 인접하게 위치한 주문형 반도체(Application Specific Integrated Circuit;ASIC)내에 있거나, 이와 달리, 프로세서 또는 제어기내에 포함될 수도 있다.
도 1은 바람직한 실시예의 고대역폭 인퍼페이스/제어기에 의해 제어되는 4개의 SDRAM의 블럭도,
도 2는 도 1에 도시한 바람직한 실시예에 대해 수신된 커맨드/어드레스 패킷을 도시하는 타이밍도,
도 3은 도 1에 도시한 바람직한 실시예에 대해 수신된 데이터 패킷을 도시하는 타이밍도,
도 4a∼b는 도 1에 도시한 바람직한 실시예에 대한 패킷 전송의 타이밍도,
도 5는 본 발명에 따른 제 1의 바람직한 실시예의 RAM 버스 구조체의 시스템 블럭도,
도 6은 본 발명에 따른 제 2의 바람직한 실시예의 RAM 버스 구조체의 시스템 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 64 메가비트 RAM 모듈 111∼114: 16 메가비트 SDARM
121∼124: 4×4 레지스터 13 : 64 비트 버스
14 : 멀티플렉서 15, 17 : 디멀티플렉서
16 : 32 비트 버스 18 : 어드레스 제어기
19 : 커맨드 제어기 20 : ASIC
211∼214, 311∼314: SDRAM 칩 22 : 프로세서
30 : 마이크로프로세서 32 : 고대역폭 인터페이스
이제 도면, 특히 도 1을 참조하면, 본 발명의 버스 구조체의 카드 레벨 구현일 수 있는 메모리 모듈이 도시되어 있다. 예를 들어, 이 모듈은 4개의 표준 SDRAM 칩들 및, SDRAM 칩 이외의 도 1에 도시한 모든 로직과 레지스터들을 포함하는 주문형 반도체로 구성될 수 있다. 이와 달리, 이 모듈은 모듈, ASIC 및 SDRAM의 모든 기능을 내부에 갖는 단일 칩일 수 있다.
도 2는 시스템 클럭에 관해 4개의 제어 핀들로의 어드레스/커맨드 전송을 도시한다. 요구 패킷들은 고속의 버스 네트워크(전형적으로 500MHz)를 경유하여 어드레스/커맨드 입력들과 데이터 입출력으로 전달된다. 칩 전송들은 입력 클럭들(RXCLK, TXCLK)의 상승 및 하강 에지 모두와 CS에 의해 트리거된다.
도 1에 도시한 예에서, 64 메가비트(Mb) RAM 모듈(10)은 4개의 16 메가비트 SDRAMs(111-114)를 포함한다. 4개의 16 메가비트 SDRAM(111∼114) 각각은 4개의 뱅크들을 포함한다. 본 발명에 따르면, 4중 버스트(burst-of-four) 동작으로 병렬적으로 4개의 SDRAM 각각의 한 뱅크를 활성화함으로써 다른 고대역폭 구조체에 필적할 만한 페이지 깊이(page depth) 및 데이터 대역폭이 유지된다. 도 4a에서, 판독 동작시에, 커맨드 제어부(19)와 어드레스 제어부(18)는 모두 4개의 SDRAM(111-114)상에서, 예컨대 뱅크 0으로부터 데이터를 선택하며, 이것이 각각 4×16 레지스터(121-124)로 전달된다.
일단 데이터가 로드되면, 한번에 2 바이트가 각각의 레지스터(121∼124)로부터 64 비트 버스(13)상으로 전달된다. 멀티플렉서(14)는 64 비트 버스(13)로부터 8개의 블럭들중의 하나로서 각 바이트를 동시에 선택한다. 8개의 블럭들은 순차적으로 데이터 입출력 버스로 클럭킹된다. 데이터는 파이프라인화되어, 레지스터(121-124)로부터 64 비트 버스(13)를 거쳐 멀티플렉서(14)로 데이터가 전송되는 것과 병렬적으로, 다음 데이터 블럭이 SDRAM(111-114)으로부터 판독되어, 레지스터들(121-124)의 입력들로 전달될 수 있다. 이어서, 이러한 다음 블럭이 저장되고, 선입선출(FIFO) 방식으로 전달되어 나간다.
커맨드들 및 어드레스들은 패킷 요구(Request packet) 커맨드 동안에 순차적으로 로드된다. 커맨드들은 32 비트 버스상으로 디멀티플렉싱되어 어드레스 제어부(18) 및 제어 로직(19)에 대한 병렬 인스트럭션 포맷을 만든다. 제어 로직(19)은 병렬 동작에 대해 통상의(Jedec 표준) SDRAM을 제어한다.
도 3은, 도 2에 도시한 바와 같은 커맨드 제어부(19)에 대한 전형적인 데이터 입출력(I/O) 패킷 시퀀스에 대한 타이밍도이다. 도 4b에서, 기록 동작동안 고속 클럭들은 디멀티플렉서(15)를 통해 64 비트 버스(13)로 순차적으로 데이터 바이트들을 전달하며, 이와 병렬적으로 디멀티플렉서(17)를 통해 32 비트 버스(16)상으로 순차적으로 어드레스 및 커맨드 제어 정보를 로딩한다. 32 비트 버스(16)로부터 어드레스들 및 커맨드들이 어드레스 제어기(18)와 커맨드 제어기(19)내에 저장되며, 이들은 SDRAM 핸드세이킹 프로토콜을 따른다.
커맨드 제어부(19)는 커맨드를 디코드하여, 레지스터들(121-124), 멀티플렉서(14), 디멀티플렉서(15, 17), SDRAM(111-114)으로 송출한다. 커맨드 제어기(19)는 또한 디멀티플렉서(15)를 통해 데이터 입출력 버스와 64 비트 버스(13) 사이에서 데이터를 방향 지정한다.
칩 선택(CS) 신호는 커맨드 디멀티플렉서(17)를 인에이블시키고 로딩된 데이터들을 32 비트 버스(16)상으로 올린다. 일단 32 비트 버스(16)로부터 로딩되면, 제어기들(18, 19)은 32 데이터 바이트들(각각의 SDRAM(111∼114)로부터 8 바이트씩)을 전송할 위치를 SDRAM(111∼114)에서 선택하고, 선택된 위치를 액세스한다. 32 비트 어드레스/커맨드 버스(16)는 16개 어드레스 버스들과 16개 커맨드 비트들을 포함한다.
커맨드들은 아래와 같은 것들을 포함할 수는 있지만, 이에 한정되는 것은 아니다.
1) 모드 레지스터 세트(Mode Register Set)
2) 뱅크 액티브(Bank Active)
3) 뱅크 프리차지(Bank Precharge)
4) 판독(Read)
5) 자동 프리차지로 판독(Read with Auto precharge)
6) 기록(write)
7) 자동 프리차리로 기록(Write with Auto precharge)
8) 뱅크 활성화/판독(Bank Activate/Read)
9) 뱅크 활성화/기록(Bank Activate/Write)
10) 프리차지/뱅크 활성화/판독(Precharge/Bank Activate/Read)
11) 프리차지/뱅크 활성화/기록(Precharge/Bank Activate/Write)
12) 자동-리프레쉬(Auto-Refresh)
13) 셀프-리프레쉬(Self-Refresh)
14) 파워 다운(Power Down)
15) 파워 업(Power Up)
16) 데이터 마스킹(Data Masking)
바람직한 실시예의 버스 구조체는 단일 칩이거나 멀티플렉싱용의 ASIC을 구비한 표준 SDRAM 칩들을 포함하는 카드로서, 현재 사용중인 부품들로써 미래 SDRAM 세대의 성능을 제공하도록 할 수 있다. 대안적으로, 바람직한 실시예에서 멀티플렉서들, 제어 장치들 및 레지스터들과 같은 모든 로직 기능들은 고속 메모리 처리를 위해 표준 프로세서상에 집적화될 수 있다. 표준 SDRAM은 매우 높은 데이터 액세스 속도와 낮은 레이턴시 액세스 속도를 위해 전기적으로 이러한 집적 프로세서 주위에 위치할 수 있다.
도 5는 본 발명에 따른 제 1의 바람직한 실시예의 싱크버스(SYNCBUS) 구조체에 대한 시스템 블럭도이다. 도 5의 제 1의 바람직한 실시예 시스템에서 ASIC(20)은 프로세서(22)로 4개의 개개의 SDRAM 칩들(211∼214)을 접속시킨다. 이와 같이, ASIC(20)은 도 1의 모든 로직을 포함하며, SDRAM(211∼214)은 SDRAM(111∼114)에 대응한다. ASIC(20) 및 SDRAM(111∼114)은 시스템 보드, 개개의 카드와 모듈상에 있을 수 있다.
도 6은 본 발명에 따른 제 2의 바람직한 실시예의 RAM 버스 구조체에 대한 시스템 블럭도이다. 도 6의 제 2의 바람직한 실시예 시스템에서, 프로세서(30)는 고대역폭 인터페이스(32)를 통해 직접 SDRAM(311∼314)에 접속되며, 고대역폭 인터페이스(32)는 마이크로프로세서(30)와 일체화되어 있다. 고대역폭 인터페이스(32)는 도 5의 ASIC(20)에 의해 제공되는 것과 실질적으로 동일한 기능을 포함한다.
요약하면, 본 발명의 버스 구조체는 표준 SDRAM 칩들을 사용해 구현될 수 있는 개선된 고대역폭 RAM 구조체이다. 본 발명에서, 커맨드 버스는 데이터 버스로부터 분리되지만, 입출력 핀 갯수가 최소화되어 병렬 시스템 동작이 가능하도록 한다. 본 발명에 있어서의 이와 같은 데이터 입출력 버스와 어드레스/커맨드 버스의 분리때문에, 인스트럭션 실행은 전체 패킷이 완전히 로드되기 전에 메모리 엑세스를 개시할 수 있으며, 그 결과 액세스 레이턴시가 최소화된다. 반면에, 종래 기술의 고대역폭 구조체에서는 인스트럭션 패킷들이 메모리 액세스를 개시하기전에 완전히 로드될 필요가 있다. 그래서, 본 발명은 고주파수, 다중 페이지들의 이음매 없는 데이터 전송을 제공하며, 레이턴시가 최소화된다.
본 발명은 하나의 바람직한 실시예에 관하여 설명되었지만, 당 분야에서 숙련된 자라면 본 발명의 정신과 범위내에서 변형함으로써 본 발명을 실시할 수 있다는 것을 인식할 것이다. 첨부된 청구범위는 본 발명의 정신 및 범위 내에 해당하는 이러한 모든 변형 및 수정을 포함하는 것으로 의도된다.
그러므로 본 발명에 의하면, 표준 동기형 DRAM(SDRAM) 칩들을 사용하고 레이턴시를 저감한 고성능, 고대역폭 RAM 버스 구조체가 제공된다. 또한, 고대역폭, 고성능 및 표준 SDRAM 들을 사용한 이음매 없는 데이터를 제공하면서도, 입출력 핀의 갯수를 최소화하는 인터페이스 프로토콜이 제공된다.

Claims (12)

  1. 고성능, 고대역폭 메모리에 있어서, ① 복수의 다중 뱅크 동기형 다이나믹 랜덤 액세스 메모리들(SDRAM)과, ② 복수의 레지스터들―상기 복수의 레지스터들 각각은 상기 다중 뱅크 SDRAM중 대응하는 하나의 뱅크 SDRAM 및 제 1 메모리 버스사이에 접속되고 상기 복수의 레지스터들의 각각 및 상기 대응하는 SDRAM 사이에 데이터가 전송됨―과, ③ 상기 제 1 메모리 버스를 데이터 입출력(I/O) 버스에 접속시키는 멀티플렉서―판독 동작동안 데이터가 상기 레지스터로부터 상기 멀티플렉서를 통해 상기 I/O 버스로 전송됨―와, ④ 상기 I/O 버스를 상기 제 1 메모리 버스에 접속시키는 제 1 디멀티플렉서―기록 동작동안 데이터가 상기 I/O 버스로부터 상기 제 1 디멀티플렉서를 통해 상기 레지스터로 전송됨―와, ⑤ 어드레스/커맨드 버스를 제 2 메모리에 접속시키는 제 2 디멀티플렉서―상기 제 2 메모리 버스는 상기 제 1 메모리 버스보다 작은 폭을 갖고, 판독 또는 기록 동작동안 어드레스 및 커맨드가 상기 어드레스/커맨드 버스로부터 상기 제 2 디멀티플렉서를 통해 상기 제 2 메모리 버스로 전송됨―와, ⑥ 상기 제 2 메모리 버스에 접속되며, 상기 제 2 메모리 버스로부터 어드레스를 수신 및 저장하는 어드레스 제어기와, ⑦ 상기 제 2 메모리 버스에 접속되며, 상기 제 2 메모리 버스로부터 커맨드들을 수신 및 저장하는 커맨드 제어기를 포함하며, 상기 어드레스 제어기 및 상기 커맨드 제어기는 독립적으로 SDRAM을 활성화하여 데이터를 입력 또는 출력하도록 하는 고성능, 고대역폭의 메모리 장치.
  2. 제 1 항에 있어서, 상기 어드레스 제어기 및 상기 커맨드 제어기는 상기 완전한 어드레스들과 커맨드들을 수신하여 저장하기 전에 SDRAM의 활성화를 개시하는 고성능, 고대역폭 메모리 장치.
  3. 제 1 항에 있어서, 상기 메모리는 단일 집적 회로 칩내에 있는 고성능, 고대역폭의 메모리 장치.
  4. 제 1 항에 있어서, 상기 멀티플렉서, 제 1 디멀티플렉서, 제 2 디멀티플렉서, 어드레스 제어기 및 커맨드 제어기는 프로세서 내에 포함되며 상기 SDRAM은 상기 프로세서와 근접한 SDRAM 칩인 고성능, 고대역폭의 메모리 장치.
  5. 제 4 항에 있어서, 상기 복수의 레지스터들은 상기 프로세서 내에 포함되는 고성능, 고대역폭의 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 2 디멀티플렉서는 인에이블단(enable)을 포함하며, 상기 인에이블단은 상기 수신된 어드레스 및 커맨드 제어 정보를 상기 제 2 메모리 버스에 전달하는 것을 개시하는 고성능, 고대역폭 메모리 장치.
  7. 제 6 항의 고성능, 고대역폭 메모리가 메모리 모듈인 고성능, 고대역폭 메모리 시스템에 있어서, 상기 고성능, 고대역폭 메모리 시스템은 상기 인에이블단에 의해 독립적으로 선택되는 상기 복수의 메모리 모듈을 포함하는 고성능, 고대역폭 메모리 시스템.
  8. 제 7 항에 있어서, 상기 각각의 메모리 모듈은 고성능, 고대역폭 메모리 칩인 고성능, 고대역폭 메모리 시스템.
  9. 제 7 항에 있어서, 상기 각각의 메모리 모듈은 고성능, 고대역폭 메모리 카드인 고성능, 고대역폭 메모리 시스템.
  10. 고성능, 고대역폭 메모리 버스 구조체에 있어서, ① 복수의 다중 뱅크 동기형 다이나믹 랜덤 액세스 메모리들(SDRAM)과, ② 복수의 레지스터들―상기 복수의 레지스터들은 상기 다중 뱅크 SDRAM 각각에 대해 하나씩 존재하며, 상기 SDRAM으로부터 판독되는 데이터 및 상기 SDRAM으로 기록될 데이터를 수신함―과, ③ 상기 복수의 레지스터들에 접속되어, 상기 레지스터들로부터 판독되는 데이터를 수신하거나 상기 레지스터들로 데이터를 입력하는 제 1 메모리 버스와, ④ 데이터 입출력(I/O) 버스에 접속되어, 상기 제 1 메모리 버스상의 데이터를 사전결정된 비트수로 다운시키고 입출력 버스로 이들 비트들을 클럭킹하는 제 1 멀티플렉서―상기 레지스터들 및 상기 제 1 멀티플렉서 사이에 상기 제 1 메모리 버스를 거쳐 데이터가 전송되고 선입선출(FIFO) 방식으로 보다 많은 데이터가 SDRAM으로부터 레지스터로 전송됨―와, ⑤ 기록 동작동안 입출력 버스로부터 데이터를 수신하며, 고속의 클럭들에 응답하여, 상기 데이터를 갖는 제 1 메모리 버스상에 상기 수신한 데이터를 위치시키는 디멀티플렉서와, ⑥ 상기 제 1 메모리 버스보다 작은 대역폭을 갖는 제 2 메모리 버스와, ⑦ 상기 제 2 메모리 버스에 접속되어, 어드레스/커맨드 버스로부터 어드레스 및 커맨드 제어 정보를 수신하며, 수신된 어드레스 및 커맨드 제어 정보를 상기 제 2 메모리 버스로 전달하는 제 2 디멀티플렉서와, ⑧ 상기 제 2 메모리 버스에 접속된 어드레스 제어기 및 커맨드 제어기를 포함하며, 개시 어드레스 및 커맨드는 상기 어드레스 제어기 및 상기 커맨드 제어기에 저장되어 올바른 SDRAM 핸드세이킹을 유지하고, 일단 로드되면, 상기 어드레스 제어기 및 상기 커맨드 제어기는 상기 SDRAM이 데이터를 입력 또는 출력하도록 독립적으로 활성화시키는 고성능, 고대역폭 메모리 버스 구조체.
  11. 제 10 항에 있어서, 상기 제 2 디멀티플렉서를 인에이블시키기 위한 인에이블단을 더 포함하며, 상기 인에이블단은 상기 수신된 어드레스 및 커맨드 제어 정보를 상기 제 2 메모리 버스로 전달하는 것을 개시하는 고성능, 고대역폭 메모리 버스 구조체.
  12. 제 10 항에 있어서, 상기 어드레스 및 커맨드들의 저장이 완료되기 전에 상기 어드레스 제어기 및 상기 커맨드 제어기가 상기 SDRAM의 활성화를 개시하는
    고성능, 고대역폭 메모리 버스 구조체.
KR1019980009459A 1997-05-21 1998-03-19 동기형 다이나믹 램들을 활용한 고성능, 고대역폭 메모리 버스구조체 KR100272072B1 (ko)

Applications Claiming Priority (2)

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US08/861,101 US5870350A (en) 1997-05-21 1997-05-21 High performance, high bandwidth memory bus architecture utilizing SDRAMs
US8/861,101 1997-05-21

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KR19980086541A true KR19980086541A (ko) 1998-12-05
KR100272072B1 KR100272072B1 (ko) 2000-11-15

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