KR19980082918A

KR19980082918A - Multi-Stage Interpolation Half-Band Filter

Info

Publication number: KR19980082918A
Application number: KR1019970018024A
Authority: KR
Inventors: 염왕섭
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-05-09
Filing date: 1997-05-09
Publication date: 1998-12-05
Also published as: KR100268454B1

Abstract

본 발명은 디지탈 오디오 시스템에서 시그마-델타 모듈레이터를 이용한 오버 샘플링 디지탈/아날로그 변환기에 사용되는 리니어 페이즈 인터폴레이션 필터의 구성 요소 가운데 하나인 다중 단계 인터폴레이션 하프 밴드 필터에 관한 것으로서, 곱셈기를 배제하고 베럴 쉬프트 가산기와 데이터 메모리 어드레스를 가변적으로 지정할 수 있는 제어 회로를 사용하여 필터 연산 마진을 개선시키고 회로의 레이 아웃 면적을 크게 줄일 수 있다.The present invention relates to a multi-stage interpolation half-band filter, which is one of the components of a linear phase interpolation filter used in an oversampling digital / analog converter using a sigma-delta modulator in a digital audio system. Control circuits that can variably assign data memory addresses can improve filter operation margins and significantly reduce the layout area of the circuit.

Description

Multi-Stage Interpolation Half-Band Filter

본 발명은 디지탈 오디오 시스템에서 시그마-델타 모듈레이터를 이용한 오버 샘플링 디지탈/아날로그 변환기 내의 리니어 페이즈 인터폴레이션 필터를 구성하는 요소 가운데 하나인 다중 단계 인터폴레이션 하프 밴드 필터에 관한 것이다.The present invention relates to a multi-stage interpolation half band filter, which is one of the elements constituting a linear phase interpolation filter in an oversampling digital / analog converter using a sigma-delta modulator in a digital audio system.

도 1은 종래의 실시예에 따른 리니어 페이즈 인터폴레이션 필터의 개략적인 블록도이다. 도 1을 참조하면, 리니어 페이즈 인터폴레이션 필터는 직렬 연결된 다단 필터로서 감쇠 보정 필터(10), 다중 단계 인터폴레이션 하프 밴드 필터(20), 그리고 씽크 필터(30)로 구성되어 있다. 여기서 감쇠 보정 필터(10)는 종단에 있는 씽크 필터(30)의 고유 특성상 이득율이 감쇠되는 대역폭에 대해 미리 보강하는 기능을 한다. 그리고 다중 단계 인터폴레이션 하프 밴드 필터(20)는 상기 리니어 페이즈 인터폴레이션 필터의 차단 주파수 대역에 대한 이득율을 감쇠시키고, 입력 데이터에 대한 샘플링 비율을 소정의 2의 거듭 제곱에 해당하는 배수로 증가시킨다. 또한, 씽크 필터(30)는 인터폴레이션 비율에 따라 샘플링 비율을 증가시킨다.1 is a schematic block diagram of a linear phase interpolation filter according to a conventional embodiment. Referring to FIG. 1, the linear phase interpolation filter is a multi-stage filter connected in series and includes attenuation correction filter 10, a multi-step interpolation half band filter 20, and a sink filter 30. Here, the attenuation correction filter 10 functions to reinforce in advance the bandwidth of the gain ratio is attenuated due to the inherent characteristics of the sink filter 30 at the end. The multi-stage interpolation half band filter 20 attenuates the gain ratio for the cutoff frequency band of the linear phase interpolation filter, and increases the sampling rate for the input data by a multiple corresponding to a power of two. In addition, the sink filter 30 increases the sampling rate according to the interpolation rate.

도 2는 도 1에 도시된 종래의 실시예에 따른 다중 단계 인터폴레이션 하프 밴드 필터의 회로도이다. 이하, 도 2를 참조하여 종래 기술의 다중 단계 인터폴레이션 하프 밴드 필터의 동작을 설명하겠다.FIG. 2 is a circuit diagram of a multi-step interpolation half band filter according to the conventional embodiment shown in FIG. 1. Hereinafter, the operation of the multi-stage interpolation half band filter of the prior art will be described with reference to FIG. 2.

우선 입력 조절기(21)는 감쇠 보정 필터(10)로부터의 출력 데이터를 다중 단계 인터폴레이션 하프 밴드 필터의 입력 데이터로서 데이터 램(23)에 저장시킨다. 이 입력 데이터는 fs의 샘플링 주파수를 가진다고 가정하자. 상기 데이터 램(23)에 저장된 입력 데이터들은 각 단계별 필터 연산 순서에 따라 어드레스 디코더(22)에 의해 지정되어 곱셈기(25)로 인가된다. 한편 곱셈기(25)로 인가되는 입력 데이터에 대응하는 이븐 연산 계수가 연산 계수 롬(24)으로부터 곱셈기(25)로 인가된다. 그러면 곱셈기(25)는 상기 입력 데이터와 이븐 연산 계수를 곱하여 어큐뮬레이터(26)로 인가한다. 어큐뮬레이터(26)는 곱셈기(25)로부터의 일련의 데이터들을 가산하고 트렁케이트하여 상기 데이터 램(23)에 저장한다.First, the input regulator 21 stores the output data from the attenuation correction filter 10 in the data RAM 23 as input data of the multi-stage interpolation half band filter. Assume this input data has a sampling frequency of fs. The input data stored in the data RAM 23 are designated by the address decoder 22 and applied to the multiplier 25 according to the filter operation order for each step. Meanwhile, even operation coefficients corresponding to the input data applied to the multiplier 25 are applied from the calculation coefficient ROM 24 to the multiplier 25. The multiplier 25 then multiplies the input data by the even operation coefficient and applies it to the accumulator 26. Accumulator 26 adds and truncates a series of data from multiplier 25 and stores it in data RAM 23.

이와 같이 입력 데이터들의 이븐 연산 계수에 대한 필터 연산이 완료되면 기본 연산 계수에 대한 필터 연산이 같은 방법으로 이루어져 연산된 데이터들이 데이터 램(23)에 저장된다.As such, when the filter operation on the even operation coefficient of the input data is completed, the filter operation on the basic operation coefficient is performed in the same manner, and the calculated data are stored in the data RAM 23.

각 단계의 필터 연산이 이와 같이 두가지 종류의 연산 계수에 대해 수행되기 때문에 한 단계가 완료될 때마다 데이터의 샘플링 주파수가 2배로 증가된다. 따라서 1 단계 인터폴레이션 연산이 완료되면 샘플링 주파수가 2fs로 된다. 각 연산 단계의 결과 데이터들은 다음 단계의 필터 연산시 입력 데이터로서 사용된다.Since each stage of the filter operation is performed on these two kinds of operation coefficients, the sampling frequency of the data is doubled each time one stage is completed. Therefore, the sampling frequency becomes 2fs when the one-step interpolation operation is completed. The result data of each operation step is used as input data in the filter operation of the next step.

여기서는 2 단계까지 필터 연산이 수행되기 때문에 샘플링 주파수가 4fs로 되어 외부의 씽크 필터로 출력된다.In this case, since the filter operation is performed up to two stages, the sampling frequency is 4fs and is output to an external sink filter.

그러면 입력 조절기(21)에 의해 새로운 데이터들이 다시 데이터 램(23)에 저장되고 1 단계 필터 연산이 다시 수행된다.Then, new data are stored in the data RAM 23 by the input controller 21 and the first stage filter operation is performed again.

그러나 상술한 종래 기술에 의하면, 다중 단계의 필터 연산에 대해 곱셈기가 공유되기 때문에 곱셈기의 연산 마진이 감소되어 빠른 동작 속도를 갖는 곱셈기가 요구된다. 그 뿐만 아니라 곱셈기의 사용에 따른 회로의 레이 아웃 면적이 증가되는 문제점을 발생시킨다.However, according to the above-described prior art, since the multiplier is shared for the multi-stage filter operation, the multiplier's operation margin is reduced and a multiplier having a fast operation speed is required. In addition, the layout area of the circuit increases due to the use of the multiplier.

따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 곱셈기를 배제하고 베럴 쉬프트 가산기를 사용하여 필터 연산을 수행함으로써 다중 단계 필터 연산시 연산 마진을 개선시키고 회로의 레이 아웃 면적을 줄일 수 있는 다중 단계 인터폴레이션 하프 밴드 필터를 제공함에 목적이 있다.Therefore, the present invention has been proposed to solve the above-mentioned problems, and by eliminating the multiplier and performing the filter operation using the barrel shift adder, it is possible to improve the operation margin and reduce the layout area of the circuit in the multi-step filter operation. It is an object to provide a multi-step interpolation half band filter.

도 1은 종래의 실시예에 따른 리니어 페이즈 인터폴레이션 필터의 회로 블록도;1 is a circuit block diagram of a linear phase interpolation filter according to a conventional embodiment;

도 2는 도 1에 도시된 종래의 실시예에 따른 다중 단계 인터폴레이션 하프 밴드 필터의 회로도;2 is a circuit diagram of a multi-step interpolation half band filter according to the conventional embodiment shown in FIG.

도 3은 본 발명의 일실시예에 따른 다중 단계 인터폴레이션 하프 밴드 필터의 회로도.3 is a circuit diagram of a multi-stage interpolation half band filter in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

121 : 입력조절기 122 : 가변 어드레스 디코더121: input controller 122: variable address decoder

123 : 데이터 램 124 : 연산 계수 롬123: data RAM 124: operation coefficient ROM

125 : 데이터버스제어기 131 : 베럴쉬프트가산기125: data bus controller 131: barrel shift adder

132 : 어큐뮬레이터132: Accumulator

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 다중 단계 인터폴레이션 하프 밴드 필터는 필터 연산시 데이터를 전달하기 위한 데이터 버스 수단과; 외부로부터의 입력 데이터들을 필요한 시점에 상기 데이터 버스 수단을 통해 공급시키는 필터 입력 조절 수단과; 상기 데이터 버스 수단을 통해 데이터가 리드/라이트되는 제 1 메모리 수단과; 필터 연산의 최적화된 연산 계수들을 저장하고 출력하는 제 2 메모리 수단과; 상기 제 2 메모리 수단으로부터의 최적화된 필터 연산 계수에 따라 상기 제 1 메모리 수단으로부터의 데이터를 쉬프트시키고 가산 연산하여 상기 데이터 버스 수단으로 출력하는 필터 연산 수단과;According to a feature of the present invention proposed to achieve the above object, a multi-stage interpolation half-band filter comprises: data bus means for transferring data during filter operation; Filter input adjusting means for supplying input data from the outside through the data bus means at a necessary time; First memory means for reading / writing data via said data bus means; Second memory means for storing and outputting optimized operation coefficients of the filter operation; Filter calculation means for shifting, adding, and outputting data from said first memory means according to optimized filter calculation coefficients from said second memory means;

상기 데이터 버스 수단으로 인가된 데이터를 상기 제 1 메모리 수단으로 저장시키거나 필터 출력단으로 출력시키기 위한 데이터 버스 제어 수단을 포함한다.And data bus control means for storing data applied to said data bus means to said first memory means or outputting to a filter output stage.

이 특징의 바람직한 실시예에 있어서, 상기 제 1 메모리 수단은 외부로부터의 입력 데이터와 필터 연산 수단으로부터의 출력 데이터가 상기 데이터 버스 수단을 통해 인가되어 라이트되는 데이터 램을 포함한다.In a preferred embodiment of this aspect, the first memory means includes a data RAM to which input data from the outside and output data from the filter calculation means are applied and written through the data bus means.

이 특징의 바람직한 실시예에 있어서, 상기 제 2 메모리 수단은 최적화된 필터 연산 계수들을 저장하는 데이터 롬을 포함한다.In a preferred embodiment of this feature, the second memory means comprises a data ROM for storing optimized filter operation coefficients.

이 특징의 바람직한 실시예에 있어서, 상기 필터 연산 수단은 상기 제 2 메모리 수단으로부터의 최적화된 연산 계수에 대응하는 제 1 메모리 수단의 데이터 어드레스를 연산 계수의 파워 오브 투 성분마다 지정하기 위한 어드레스 지정 수단과; 상기 어드레스 지정 수단에 의해 지정된 데이터를 상기 제 2 메모리 수단으로부터 인가되는 최적화된 연산 계수의 파워 오브 투 성분별로 쉬프트시켜 가산하는 베럴 쉬프트 가산기와; 상기 베럴 쉬프트 가산기로부터 데이터를 인가받아 소정의 갯수만큼 순차적으로 피드백시켜 가산하고 소정의 크기로 트렁케이트하여 상기 데이터 버스 수단으로 출력하는 어큐뮬레이터를 포함한다.In a preferred embodiment of this aspect, the filter calculating means comprises: addressing means for designating, for each power of two component of the calculation coefficients, a data address of the first memory means corresponding to the optimized calculation coefficient from the second memory means; and; A barrel shift adder for shifting and adding data designated by said addressing means for each power of two component of an optimized operation coefficient applied from said second memory means; And an accumulator that receives data from the barrel shift adder, sequentially feeds back a predetermined number, adds, truncates to a predetermined size, and outputs the data to the data bus means.

이 특징의 바람직한 실시예에 있어서, 상기 데이터 버스 수단은 각 단계별로 상기 어큐뮬레이터로부터 출력되는 데이터들을 상기 데이터 램으로 보내어 기록하되 필터 연산의 마지막 단계가 완료된 데이터들은 필터의 출력단으로 보내는 데이터 버스 제어 수단에 의해 제어된다.In a preferred embodiment of this aspect, the data bus means sends data output from the accumulator to the data RAM for each step and writes the data to which the final stage of the filter operation is completed. Is controlled by

이와 같은 필터에 의하면, 최적화시킨 필터 연산 계수들에 대응되게 입력 데이터의 어드레스를 가변적으로 지정함으로써 베럴 쉬프트 가산기를 사용하여 연산 마진을 개선시킬 수 있을 뿐만 아니라 회로의 레이 아웃 면적도 크게 줄일 수 있다.According to such a filter, by varying the address of the input data corresponding to the optimized filter calculation coefficients, the operation margin can be improved by using the barrel shift adder and the layout area of the circuit can be greatly reduced.

도 3은 본 발명의 실시예에 따른 다중 단계 인터폴레이션 하프 밴드 필터의 회로도이다.3 is a circuit diagram of a multi-step interpolation half band filter according to an embodiment of the present invention.

이하, 도 3을 참조하여 본 발명의 다중 단계 인터폴레이션 하프 밴드 필터의 동작을 설명하겠다.Hereinafter, the operation of the multi-stage interpolation half band filter of the present invention will be described with reference to FIG. 3.

다중 단계 인터폴레이션 하프 밴드 필터는 로우 밴드 필터의 일종으로 본 실시예에서는 복수개의 이븐 연산 계수들과 한 개의 기본 연산 계수를 가지고 필터 연산을 수행하도록 하였다.The multi-stage interpolation half band filter is a low band filter. In this embodiment, the multi-step interpolation half band filter has a plurality of even operation coefficients and one basic operation coefficient.

입력 조절기(121)는 다중 단계 인터폴레이션 하프 밴드 필터의 입력 데이터들을 데이터 램(123)에 저장시킨다. 그런데 인터폴레이션 필터 연산을 하려면 하나의 입력 데이터에 대하여 타임 도메인 상 그 데이터의 전후로 존재하는 일련의 데이터들이 함께 요구된다. 가변 어드레스 디코더(122)는 이렇게 요구되는 데이터들의 어드레스를 동적으로 지정한다. 지정된 소정의 데이터는 데이터 램(123)으로부터 베럴 쉬프트 가산기(131)로 인가된다.The input controller 121 stores the input data of the multi-stage interpolation half band filter in the data RAM 123. However, to perform the interpolation filter operation, a series of data existing before and after the data in the time domain is required for one input data. The variable address decoder 122 dynamically addresses the data thus required. The specified predetermined data is applied from the data ram 123 to the barrel shift adder 131.

연산 계수 롬(124)에는 데이터 램(123)으로부터의 일련의 데이터들에 대응하는 최적화된 일련의 이븐 연산 계수들과 최적화된 기본 연산 계수가 저장되어 있고 필터 연산에 따라 베럴 쉬프트 가산기(131)로 인가된다.The operation coefficient ROM 124 stores an optimized series of even operation coefficients and optimized basic operation coefficients corresponding to the series of data from the data RAM 123, and is transferred to the barrel shift adder 131 according to the filter operation. Is approved.

그리고 베럴 쉬프트 가산기(131)는 각 데이터들을 그에 대응하는 이븐 연산 계수에 따라 쉬프트시킨다. 이때, 연산 계수의 파워 오브 투 성분(비트 '1' 성분)마다 쉬프트 연산이 개별적으로 수행되기 때문에 각 쉬프트 연산된 값들은 가산부에서 가산된다. 이에 따라 가변 어드레스 디코더(122)는 연산 계수의 파워 오브 투 성분의 개수만큼 그에 대응하는 데이터 어드레스를 재지정하게 된다.The barrel shift adder 131 shifts the data according to the even operation coefficient corresponding thereto. At this time, since the shift operation is performed separately for each power of two component (bit '1' component) of the operation coefficient, each shift calculated value is added by the adder. Accordingly, the variable address decoder 122 reassigns data addresses corresponding to the number of power of two components of the operation coefficient.

어큐뮬레이터(132)는 베럴 쉬프트 가산기(131)로부터 일련의 데이터들을 누적시켜 가산하고 소정의 크기로 트렁케이트하여 하나의 입력 데이터에 대한 이븐 계수 연산 데이터를 발생시킨다. 이븐 계수 연산 데이터는 데이터 버스에 실려 데이터 램(123)에 저장된다.The accumulator 132 accumulates and adds a series of data from the barrel shift adder 131 and truncates it to a predetermined size to generate even coefficient calculation data for one input data. Even coefficient calculation data is loaded on the data bus and stored in the data RAM 123.

이제 상기 입력 데이터들에 대해 기본 연산 계수에 따른 필터 연산이 베럴 쉬프트 가산기(131)에 의해 수행되고 어큐뮬레이터(132)를 통해 기본 계수 연산 데이터가 발생된다. 상기 기본 계수 연산 데이터도 데이터 버스에 실려 데이터 램(123)에 저장된다. 여기서 기본 연산 계수는 1로 옵티마이즈시킬 수 있기 때문에 베럴 쉬프트 가산기(131) 및 어큐뮬레이터(132)에서의 연산이 생략될 수도 있다.The filter operation according to the basic operation coefficient is now performed by the barrel shift adder 131 on the input data, and the basic coefficient calculation data is generated through the accumulator 132. The basic coefficient calculation data is also stored in the data RAM 123 on a data bus. In this case, since the basic operation coefficient may be optimized to 1, the operation in the barrel shift adder 131 and the accumulator 132 may be omitted.

각 단계에서 데이터 램(123)으로부터 인가되는 입력 데이타에 대해 상술한 바와 같은 필터 연산이 수행된다. 그리하여 1 단계 필터 연산이 완료되면 데이터의 샘플링 비율이 2배로 되어 데이터 램(123)에 저장된다. 이 2fs의 데이터들은 2 단계 필터 연산시 입력 데이터로 사용된다.In each step, the filter operation as described above is performed on the input data applied from the data RAM 123. Thus, when the one-step filter operation is completed, the sampling rate of the data is doubled and stored in the data RAM 123. The data of these 2fs are used as input data in the two stage filter operation.

마찬가지 방법으로 2 단계 필터 연산이 수행되는데, 이때도 각 데이터에 대해 이븐 계수 연산 데이터와 기본 계수 연산 데이터가 발생된다. 이에 따라 2 단계 필터 연산이 완료되면 데이터의 샘플링 비율이 다시 2배 증가되어 샘플링 주파수가 4fs로 된다. 2 단계 필터 연산이 완료된 데이터들은 씽크 필터로 출력되고 새로운 입력 데이터들이 입력 조절기(121)에 의해 데이터 램(123)에 저장된다.In a similar manner, a two-stage filter operation is performed, wherein even coefficient calculation data and basic coefficient calculation data are generated for each data. As a result, when the two-stage filter operation is completed, the sampling rate of the data is doubled again, resulting in a sampling frequency of 4fs. The data of which the two-stage filter operation is completed is output to the think filter and new input data are stored in the data RAM 123 by the input controller 121.

본 발명에 따르면, 곱셈기를 배제시키고 최적화한 필터 연산 계수들과 그에 대응되는 데이터의 어드레스를 가변적으로 지정하도록 함으로써 베럴 쉬프트 가산기를 사용하여 연산 마진을 개선시키고 회로의 레이 아웃 면적을 줄일 수 있다.According to the present invention, by using the barrel shift adder to variably designate the filter operation coefficients and the data corresponding thereto, excluding the multiplier, the operation margin can be improved and the layout area of the circuit can be reduced.

Claims

In a multi-stage interpolation half-band filter, which is one of the components of a linear phase interpolation filter used for oversampling digital / analog converter using a sigma-delta modulator in a digital audio system,

Data bus means (DBUS) for transferring data in the filter operation;

Filter input adjusting means (121) for supplying input data from the outside through the data bus means (DBUS) when necessary;

First memory means (123) for reading / writing data through said data bus means (DBUS);

Second memory means 124 for storing and outputting the optimized operation coefficients of the filter operation;

Filter calculation means 130 for shifting and adding the data from the first memory means 123 according to the optimized filter calculation coefficients from the second memory means 124 and outputting the data to the data bus means DBUS. and;

And data bus control means 125 for storing the data applied to the data bus means DBUS to the first memory means 123 or outputting the data to the filter output terminal OUTPUT. Half band filter.

The method of claim 1,

The first memory means 123 may include a data RAM 123 to which input data from the outside and output data from the filter calculation means 128 are applied and written through the data bus means DBUS. Multi-step interpolation half band filter.

The method of claim 1,

And said second memory means (124) comprises a data ROM storing optimized filter operation coefficients.

The method of claim 1,

The filter calculating means 130 assigns a data address of the first memory means 123 corresponding to the optimized calculation coefficient from the second memory means 124 for each power of two component of the calculation coefficient. 122;

A barrel shift adder (131) for shifting and adding the data designated by the addressing means (122) for each power of two component of the optimized arithmetic coefficient applied from the second memory means (124);

And an accumulator 132 that receives data from the barrel shift adder 131, sequentially feeds back a predetermined number, adds it, truncates it to a predetermined size, and outputs the data to the data bus means DBUS. Multi-Stage Interpolation Half Band Filter.

The method of claim 1,

The data bus means DBUS sends data to the data RAM 123 and records the data outputted from the accumulator 132 in each step, but sends data to which the final step of the filter operation is completed to the output terminal of the filter. Multi-stage interpolation half-band filter, characterized in that controlled by the control means (125).