KR19980082903A

KR19980082903A - Multipath Transport Networks in ATM Switches

Info

Publication number: KR19980082903A
Application number: KR1019970018009A
Authority: KR
Inventors: 이광용
Original assignee: 송재인; 엘지정보통신 주식회사
Priority date: 1997-05-09
Filing date: 1997-05-09
Publication date: 1998-12-05
Also published as: KR100227334B1

Abstract

본 발명은 ATM 스위치의 셀 루팅망(Routing Network)에 관한 것으로서, 특히 공간 분할형 교환 방식에서의 다중 경로 전달망에 관한 것으로서, 입력 셀의 특정 비트에 의하여 입력 셀을 받아들이거나 또는 폐기하는 필터; 상기 필터를 통과한 유효한 셀들을 셀 순서에 맞추어서 출력하는 순환집속기; 상기 순환집속기로부터의 출력 값을 저장하는 다단의 FIFO; 및 상기 FIFO로부터 입력되는 n개의 셀들로부터 셀 헤더값과는 무관하게 n/2개의 셀들을 추출하는 집속기로 구성된 노드버퍼를 포함하는 것을 특징으로 한다. 본 발명에 의한 다중 경로 전달망은 입력 셀에 대하여 더미 셀을 생성하지 않기 때문에, 종래 기술에 비하여 셀 지연이 감소하고, 약간의 실수배 동작 속도의 증가로도 성능을 많이 개선할 수 있는 장점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell routing network of an ATM switch, and more particularly, to a multipath transport network in a space division type switching scheme, comprising: a filter which accepts or discards an input cell by a specific bit of the input cell; A circulation concentrator for outputting valid cells passing through the filter in cell order; A multistage FIFO storing an output value from the circulator; And a node buffer including a concentrator for extracting n / 2 cells irrespective of a cell header value from the n cells input from the FIFO. Since the multipath transmission network according to the present invention does not generate a dummy cell for an input cell, the cell delay is reduced compared to the prior art, and there is an advantage in that the performance can be improved a lot even with a slight real-time multiplication. .

Description

Multipath Transport Networks in ATM Switches

본 발명은 ATM 스위치의 셀 루팅망(Routing Network)에 관한 것으로서, 특히 공간 분할형 교환 방식에서의 다중 경로 전달망에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a routing network of an ATM switch, and more particularly, to a multipath transport network in a space partitioned switching scheme.

도1은 종래 기술에 의한 ATM 스위치의 다중 경로 전달망의 구성도이고, 도2는 도1에 도시된 종래 기술에 의한 ATM 스위치의 다중 경로 전달망에 의한 셀 전달의 일예를 보여주는 도면이다.1 is a block diagram of a multi-path forwarding network of an ATM switch according to the prior art, and FIG. 2 is a diagram illustrating an example of cell forwarding by the multi-path forwarding network of the ATM switch according to the prior art shown in FIG.

도1 및 도2는 입력 셀이 8개인 경우의 예로서, 입력 셀이 8개이므로 3단계로 구성되어 있다.1 and 2 show an example of eight input cells, and eight input cells have three steps.

도1에 도시된 바와 같이, 종래 기술에 의한 ATM 스위치의 다중 경로 전달망은 브로드캐스트유닛들(Broadcast Unit, B)(10,30,50), 집속기들(Concentrator, C)(20,40,60)을 포함한다.As shown in FIG. 1, the multi-path transmission network of the ATM switch according to the prior art includes broadcast units (B) 10, 30, and 50, concentrators C, 20, 40, and the like. 60).

브로드캐스트유닛들(10,30,50)은 입력되는 하나의 셀에 대하여 하나의 더미 셀과 하나의 리얼 셀을 각각 출력하는데, 입력되는 셀의 주소의 특정 비트의 값에 따라서 상방향 출력을 더미 셀로 하고 하방향 출력을 리얼 셀로 할 것인지 아니면, 상방향 출력을 리얼 셀로 하고 하방향 출력을 더미 셀로 할 것인지를 결정한다.The broadcast units 10, 30, and 50 output one dummy cell and one real cell for each input cell, and pile up the output according to the value of a specific bit of the address of the input cell. It is decided whether to use the cell and the downward output as the real cell, or whether the upward output is the real cell and the downward output as the dummy cell.

첫 번째 단의 브로드캐스트유닛(10)은 첫 번째 비트의 값에 따라서 위에서 언급한 동작을 수행하는데, 예를 들어 첫 번째 비트의 값이 '1'이면 상방향으로 더미 셀을 출력하고 동시에 하방향으로 리얼 셀을 출력한다.The broadcast unit 10 of the first stage performs the above-mentioned operation according to the value of the first bit. For example, if the value of the first bit is '1', it outputs a dummy cell in the upward direction and simultaneously downwards. Outputs a real cell.

상기 브로드캐스트유닛(10)에 의하여 출력된 더미 셀과 리얼 셀은 집속기(20)의 입력단의 FIFO로 전달된다. 집속기(20)는 입력 FIFO들로부터 순환 방식으로 셀을 추출하는데, 입력 수의 절반 만큼의 리얼 셀을 추출한다. FIFO의 입력단에서 보면 브로드캐스트유닛(10)에서 생성된 더미 셀이 또한 삽입되는데, 더미 셀은 집속기(20)에 의하여 추출된 후 폐기된다. FIFO의 입력단에 더미 셀이 삽입되는 것은 출력 셀의 순서를 보장하기 위하여 필요한 것이다.The dummy cell and the real cell output by the broadcast unit 10 are transferred to the FIFO of the input terminal of the concentrator 20. The concentrator 20 extracts the cells from the input FIFOs in a cyclic manner, extracting as many real cells as half the number of inputs. When viewed from the input of the FIFO, a dummy cell generated in the broadcast unit 10 is also inserted, which is extracted by the concentrator 20 and then discarded. Inserting a dummy cell at the input of the FIFO is necessary to ensure the order of the output cells.

도1에 도시된 종래의 장치에 의하여 주소가 '110'인 입력 셀이 전달되는 예를 도2를 참조하여 설명한다.An example in which an input cell whose address is '110' is transferred by the conventional apparatus shown in FIG. 1 will be described with reference to FIG.

입력 셀이 궁극적으로 전달되고자 하는 주소의 최상위비트(MSB)가 '1'이므로 첫 번째 단계의 브로드캐스트유닛(11)은 상방향으로 더미 셀 'D110'을 출력하고 동시에 하방향으로 리얼 셀 'R110'을 출력한다. 상방향으로 출력된 더미 셀 'D110'은 첫 번째 단계의 제1집속기(20)에 의하여 폐기되고, 하방향으로 출력된 리얼 셀 'R110'은 첫 번째 단계의 제2집속기(21)에 의하여 추출된다. 그런 다음, 주소의 두 번째 비트가 '1'이므로, 두 번째 단계의 브로드캐스트유닛(36)은 상방향으로 더미 셀 'D110'을 출력하고 동시에 하방향으로 리얼 셀 'R110'을 출력한다. 상방향으로 출력된 더미 셀 'D110'은 두 번째 단계의 제3집속기(42)에 의하여 폐기되고, 하방향으로 출력된 리얼 셀 'R110'은 두 번째 단계의 제4집속기(21)에 의하여 추출된다. 그런 다음, 주소의 마지막 비트가 '0'이므로, 세 번째 단계의 브로드캐스트유닛(56)은 상방향으로 리얼 셀 'R110'을 출력하고 동시에 하방향으로 더미 셀 'D110'을 출력한다. 이와 같은 과정에 의하여 입력 셀은 순서대로 목적지 주소로 전달된다.Since the most significant bit (MSB) of the address to which the input cell is ultimately delivered is' 1 ', the broadcast unit 11 of the first stage outputs the dummy cell' D110 'in the upward direction and simultaneously the real cell' R110 in the downward direction. Output ' The dummy cell 'D110' output in the upward direction is discarded by the first concentrator 20 in the first step, and the real cell 'R110' output in the downward direction is disposed in the second concentrator 21 in the first step. Is extracted. Then, since the second bit of the address is '1', the broadcast unit 36 of the second stage outputs the dummy cell 'D110' in the upward direction and simultaneously outputs the real cell 'R110' in the downward direction. The dummy cell 'D110' output in the upward direction is discarded by the third concentrator 42 in the second step, and the real cell 'R110' output in the downward direction is transferred to the fourth concentrator 21 in the second step. Is extracted. Then, since the last bit of the address is '0', the broadcast unit 56 of the third stage outputs the real cell 'R110' in the upward direction and simultaneously outputs the dummy cell 'D110' in the downward direction. By this process, the input cells are delivered to the destination address in order.

상기한 바와 같이, 종래 기술에 의한 다중 경로 전달망은 출력 셀의 순서를 보장하기 위하여 브로드캐스트유닛에 의하여 더미 셀이 생성되고, 따라서, 임의의 트래픽 부하에서 각 단계에 존재하는 버퍼들은 한 개의 셀에 대하여 리얼 셀과 더미 셀을 저장하고 있어야 한다. 이는 종래 기술에 의한 전달망 내부에 실제 트래픽보다 2배 큰 셀 버퍼가 점유되고 있음을 의미한다. 이는 셀 손실과 전달 지연에 관한 성능면에서 손실이 아닐 수 없다.As described above, in the multipath transport network according to the prior art, a dummy cell is generated by a broadcast unit in order to ensure the order of output cells, and thus, buffers present at each step in any traffic load are stored in one cell. You must store real and dummy cells. This means that a cell buffer twice as large as actual traffic is occupied in a transmission network according to the prior art. This is in terms of performance in terms of cell loss and propagation delay.

본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 더미 셀을 생성하지 않아서 동작 속도를 증가시킬 수 있는 다중 경로 전달망을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, to provide a multi-path transmission network that can increase the operation speed without generating a dummy cell.

도1은 종래 기술에 의한 ATM 스위치의 다중 경로 전달망의 구성도,1 is a block diagram of a multipath transmission network of an ATM switch according to the prior art;

도2는 도1에 도시된 종래 기술에 의한 ATM 스위치의 다중 경로 전달망에 의한 셀 전달의 예를 보여주는 도면,FIG. 2 is a diagram showing an example of cell forwarding by a multipath forwarding network of an ATM switch according to the prior art shown in FIG. 1;

도3은 본 발명에 따른 바람직한 일실시예에 의한 8×8 다중 경로 전달망의 구성도,3 is a block diagram of an 8x8 multipath transmission network according to an embodiment of the present invention;

도4는 도3에 도시된 노드 버퍼의 상세 구성도,FIG. 4 is a detailed configuration diagram of the node buffer shown in FIG. 3;

도5는 도3에 도시된 본 발명에 따른 바람직한 일실시예에 따른 8×8 다중 경로 전달망에 의한 루팅의 예를 보여주는 도면.FIG. 5 shows an example of routing by an 8x8 multipath transport network according to a preferred embodiment of the present invention shown in FIG.

* 도면의 주요한 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 30, 50 : 브로드캐스트유닛20, 40, 60 : 집속기10, 30, 50: broadcast unit 20, 40, 60: focusing machine

70, 80, 90 : 노드버퍼100 : 필터70, 80, 90: node buffer 100: filter

110 : 순환집속기120 : FIFO(First In First Out)110: circulatory concentrator 120: FIFO (First In First Out)

130 : 집속기130: focusing machine

상기한 바와 같은 목적을 달성하기 위한 본 발명에 의한 ATM 스위치의 다중 경로 전달망은, 입력 셀의 특정 비트에 의하여 입력 셀을 받아들이거나 또는 폐기하는 필터, 상기 필터를 통과한 유효한 셀들을 셀 순서에 맞추어서 출력하는 순환집속기, 상기 순환집속기로부터의 출력 값을 저장하는 다단의 FIFO 및 상기 FIFO로부터 입력되는 n개의 셀들로부터 셀 헤더값과는 무관하게 n/2개의 셀들을 추출하는 집속기로 구성된 노드버퍼를 포함하는 것임을 특징으로 한다.The multi-path forwarding network of the ATM switch according to the present invention for achieving the above object is a filter that accepts or discards an input cell by a specific bit of the input cell, the valid cells passing through the filter in the order of cells A node consisting of a circulator that outputs, a multi-stage FIFO storing an output value from the circulator, and a concentrator that extracts n / 2 cells irrespective of cell header values from n cells input from the FIFO It is characterized in that it comprises a buffer.

또한, 상기 다중 경로 전달망의 각 단계는 복수개의 노드 버퍼로 구성되며, 각 단계의 입력 셀은 두 개의 노드 버퍼로 중복적으로 입력되는 것임을 특징으로 한다.In addition, each step of the multi-path transmission network is composed of a plurality of node buffers, characterized in that the input cell of each step is inputted repeatedly to the two node buffer.

이하에서 첨부된 도면을 참조하면서 본 발명의 바람직한 일실시예에 의한 ATM 스위치의 다중 경로 전달망을 상세하게 설명한다.Hereinafter, a multipath transmission network of an ATM switch according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명에 따른 바람직한 일실시예에 의한 8×8 다중 경로 전달망의 구성도이다.3 is a block diagram of an 8x8 multipath transport network according to a preferred embodiment of the present invention.

도3에 도시된 바와 같이, 8개의 입력 셀에 대하여 각 입력 셀을 정해진 주소로 전달하기 위하여 3단계의 전달망이 필요하다. 각 단계는 복수개의 노드버퍼들로 구성되어 있고, 각 단계에서 입력 셀은 두 개의 노드 버퍼들에 중복 입력된다.As shown in FIG. 3, three steps of a transmission network are required to deliver each input cell to a predetermined address for eight input cells. Each stage consists of a plurality of node buffers, and in each stage, input cells are duplicated into two node buffers.

도4는 도3에 도시된 노드 버퍼의 상세 구성도로서, 특히 도3에 도시된 다중 경로 전달망의 제2단계의 노드 버퍼의 일예이다.FIG. 4 is a detailed configuration diagram of the node buffer shown in FIG. 3 and is an example of the node buffer of the second stage of the multipath transport network shown in FIG.

도3에 도시된 바와 같이 본 발명에 의한 다중 경로 전달망에서 노드 버퍼는 입력 셀의 특정 비트에 의하여 입력 셀을 받아들이거나 또는 폐기하는 필터들(100, 101, 102, 103), 상기 필터를 통과한 유효한 셀들을 셀 순서에 맞추어서 출력하는 순환집속기(110), 상기 순환집속기(110)로부터의 출력 값을 저장하는 다단의 FIFO들(120,121,122,123) 및 상기 FIFO들로부터 입력되는 n개의 셀들로부터 셀 헤더값과는 무관하게 n/2개의 셀들을 추출하는 집속기(130)로 구성되어 있다.As shown in FIG. 3, in the multipath transport network according to the present invention, the node buffer passes through the filters 100, 101, 102, and 103, which accept or discard the input cell by a specific bit of the input cell. Cell header from a cyclic concentrator 110 for outputting valid cells in cell order, multi-stage FIFOs 120, 121, 122, 123 for storing output values from the cyclic concentrator 110, and n cells inputted from the FIFOs It consists of a concentrator 130 for extracting n / 2 cells irrespective of the value.

상기한 바와 같이 구성된 본 발명에 의한 다중 경로 전달망에 의하여 입력 셀이 주소 '101'로 전달되는 과정을 도5를 참조하면서 설명한다.A process of transferring an input cell to an address '101' by the multipath transmission network according to the present invention configured as described above will be described with reference to FIG. 5.

입력 셀은 제1단계의 제1노드버퍼(70)와 제2노드버퍼(71)에 중복적으로 입력된다. 제1단계의 각 노드버퍼들은 입력 셀의 MSB의 값에 따라서 입력 셀을 받아들이거나 또는 폐기한다. 이는 각 노드버퍼의 필터에 의하여 수행된다. 도5에 도시된 예에서는 MSB가 '1'일 때 상단 노드 버퍼는 입력 셀을 폐기하고, 하단 노드 버퍼는 입력 셀을 받아들인다.The input cell is repeatedly input to the first node buffer 70 and the second node buffer 71 in the first step. Each node buffer of the first stage accepts or discards the input cell according to the value of the MSB of the input cell. This is done by the filter of each node buffer. In the example shown in Fig. 5, when the MSB is '1', the upper node buffer discards the input cell, and the lower node buffer accepts the input cell.

노드 버퍼의 필터에 의하여 통과된 셀은 노드 버퍼내의 순환집속기에 의하여 FIFO로 전달된다. 이 때 셀의 순서를 보장해주기 위하여, 임의의 n번째 슬롯에서 상위로부터 i번째 FIFO에 마지막 셀을 저장하였으면 n+1번째 슬롯에서는 i+1번째 FIFO로부터 셀이 저장되도록 한다. 이 때 i값은 modulo N(N은 전달망의 크기)을 유지한다. 노드버퍼의 출력단의 집속기는 n개의 FIFO 셋으로부터 셀 헤더 값과는 무관하게 항상 n/2개의 셀을 추출할 수 있도록 한다.Cells passed by the filter of the node buffer are delivered to the FIFO by the cyclical accelerator in the node buffer. At this time, in order to guarantee the order of the cells, if the last cell is stored in the i-th FIFO from the upper rank in any n-th slot, the cell is stored from the i + 1 th FIFO in the n + 1th slot. At this time, i value maintains modulo N (N is size of transport network). The focus at the output of the node buffer allows n / 2 cells to be extracted at all times regardless of the cell header value.

제2단계에서는 입력 셀의 주소의 두 번째 비트의 값이 '0'이므로 상단 노드 버퍼에 의하여 받아들여지고, 제1단계에서와 마찬가지로 필터, 순환집속기, FIFO, 집속기를 거친다. 제3단계에서는 입력 셀의 주소의 세 번째 비트의 값이 '1'이므로 하단 노드 버퍼에 의하여 받아들여져서 목적지의 주소에 부합되는 출력 포트로 전달된다.In the second step, since the value of the second bit of the address of the input cell is '0', it is accepted by the upper node buffer and passes through the filter, the circulator, the FIFO, and the concentrator as in the first step. In the third step, since the value of the third bit of the address of the input cell is '1', it is accepted by the lower node buffer and transferred to the output port corresponding to the address of the destination.

상기한 8×8의 예에서 알 수 있는 바와 같이, 각 노드 버퍼는 입력 셀에 대하여 선입력 선출력 방식으로 작동하기 때문에 출력 셀의 순서가 보장된다. 그리고, 각 노드버퍼에서는 헤더(목적지 주소)별로 구성되므로 마지막 단계에서 셀은 자신의 목적지 주소에 부합되는 출력 포트로 전달되는 것이다.As can be seen in the above 8x8 example, the order of the output cells is ensured because each node buffer operates in a pre-input pre-output manner with respect to the input cells. Each node buffer is configured by header (destination address), so in the last step, the cell is delivered to the output port corresponding to its destination address.

이상에서 설명한 바와 같이, 본 발명에 의한 다중 경로 전달망은 입력 셀에 대하여 더미 셀을 생성하지 않기 때문에, 종래 기술에 비하여 셀 지연이 감소하고, 약간의 실수배 동작 속도의 증가로도 성능을 많이 개선할 수 있는 장점이 있다.As described above, since the multipath transport network according to the present invention does not generate dummy cells for the input cells, the cell delay is reduced compared to the prior art, and the performance is greatly improved even with a slight increase in the real multiplication operation speed. There is an advantage to this.

Claims

In a multipath transport network of an ATM switch,

A filter that accepts or discards an input cell by a particular bit of the input cell;

A circulation concentrator for outputting valid cells passing through the filter in cell order;

A multistage FIFO storing an output value from the circulator; And

And a node buffer comprising a concentrator for extracting n / 2 cells irrespective of a cell header value from the n cells inputted from the FIFO.

The multi-path forwarding network of claim 1, wherein each step of the multi-path forwarding network includes a plurality of node buffers, and input cells of each step are repeatedly input to two node buffers.