KR19980065435A - Semiconductor device with surge protection - Google Patents
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Abstract
본 발명은 반도체장치에 관한 것으로서, 특히 서지 보호 기능을 가지는 반도체장치에 있어서, 제 1 도전형 반도체기판; 상기 반도체기판 상에 선택적으로 형성된 고농도 제 2 도전형 매몰영역; 상기 매몰영역 및 상기 반도체기판 상에 형성된 제 2 도전형 에피층; 상기 에피층 내에서 상기 매몰영역의 중앙부의 반도체기판 표면근방에 형성된 제 1 도전형 베이스영역; 상기 베이스영역 내에 형성된 제 2 도전형 콜렉터영역; 상기 에피층 내에서 상기 베이스영역을 둘러싸고, 상기 매몰영역에 접하면서, 상기 베이스영역과 분리되어 형성된 고농도 제 2 도전형 씽크영역; 상기 에피층 내에서 상기 씽크영역을 둘러싸고, 상기 매몰영역의 엣지부에 접하면서, 상기 씽크영역과 분리되어 형성된 고농도 제 1 도전형 제 1 분리영역; 상기 에피층 내에서 상기 제 1 분리영역을 둘러싸고, 상기 제 1 도전형 반도체기판에 접하면서, 상기 제 1 분리영역과 분리되어 형성된 고농도 제 1 도전형 제 2 분리영역을 구비하는 것을 특징으로 한다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a surge protection function, comprising: a first conductive semiconductor substrate; A high concentration second conductivity type buried region selectively formed on said semiconductor substrate; A second conductive epitaxial layer formed on the buried region and the semiconductor substrate; A first conductivity type base region formed in the epi layer near the surface of the semiconductor substrate in the central portion of the buried region; A second conductivity type collector region formed in the base region; A highly conductive second conductivity type sink region formed around the base region in the epitaxial layer and in contact with the buried region and separated from the base region; A high concentration first conductivity type first isolation region formed in the epitaxial layer and separated from the sink region while surrounding the sink region and contacting an edge portion of the buried region; And a high concentration first conductivity type second isolation region formed around the first isolation region within the epitaxial layer and in contact with the first conductivity type semiconductor substrate and separated from the first isolation region.
Description
본 발명은 반도체장치에 관한 것으로서, 특히 서지 보호 기능을 가지는 반도체장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a surge protection function.
도 1 및 도 2 에 종래기술에 의한 서지 보호 기능을 가지는 반도체장치가 도시되어 있다.1 and 2 show a semiconductor device having a surge protection function according to the prior art.
상기 반도체장치에서 과전압 인가시 보호(protection) 회로 구조내에 기생 트랜지스터(Qp)가 포화(saturation)될 경우 일부 전류가 분리(isolation)영역(70)으로 유입된다. 이 때 분리영역저항(RGND)에 의한 전압강하로 인하여 회로의 그라운드 레벨(ground level)이 흔들리게 되어 장치 특성이 쉬프트(shift)된다.In the semiconductor device, when the parasitic transistor Qp saturates in a protection circuit structure when an overvoltage is applied, some current flows into the isolation region 70. At this time, the ground level of the circuit is shaken due to the voltage drop caused by the separation region resistance R GND , and the device characteristic is shifted.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 씽크영역과 분리영역 사이에 또다른 분리영역을 삽입함으로써, 그라운드 레벨이 안정된 서지 보호 기능을 가지는 반도체장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a surge protection function with a stable ground level by inserting another isolation region between the sink region and the isolation region in order to solve such a problem of the prior art.
상기 목적을 달성하기 위하여, 본 발명은 제 1 도전형 반도체기판; 상기 반도체기판 상에 선택적으로 형성된 고농도 제 2 도전형 매몰영역; 상기 매몰영역 및 상기 반도체기판 상에 형성된 제 2 도전형 에피층; 상기 에피층 내에서 상기 매몰영역의 중앙부의 반도체기판 표면근방에 형성된 제 1 도전형 베이스영역; 상기 베이스영역 내에 형성된 제 2 도전형 콜렉터영역; 상기 에피층 내에서 상기 베이스영역을 둘러싸고, 상기 매몰영역에 접하면서, 상기 베이스영역과 분리되어 형성된 고농도 제 2 도전형 씽크영역; 상기 에피층 내에서 상기 씽크영역을 둘러싸고, 상기 매몰영역의 엣지부에 접하면서, 상기 씽크영역과 분리되어 형성된 고농도 제 1 도전형 제 1 분리영역; 상기 에피층 내에서 상기 제 1 분리영역을 둘러싸고, 상기 제 1 도전형 반도체기판에 접하면서, 상기 제 1 분리영역과 분리되어 형성된 고농도 제 1 도전형 제 2 분리영역을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention is a first conductivity type semiconductor substrate; A high concentration second conductivity type buried region selectively formed on said semiconductor substrate; A second conductive epitaxial layer formed on the buried region and the semiconductor substrate; A first conductivity type base region formed in the epi layer near the surface of the semiconductor substrate in the central portion of the buried region; A second conductivity type collector region formed in the base region; A highly conductive second conductivity type sink region formed around the base region in the epitaxial layer and in contact with the buried region and separated from the base region; A high concentration first conductivity type first isolation region formed in the epitaxial layer and separated from the sink region while surrounding the sink region and contacting an edge portion of the buried region; And a high concentration first conductivity type second isolation region formed around the first isolation region within the epitaxial layer and in contact with the first conductivity type semiconductor substrate and separated from the first isolation region.
도 1 은 종래기술에 의한 서지 보호 기능을 가지는 반도체장치를 도시한 도면.1 is a view showing a semiconductor device having a surge protection function according to the prior art.
도 2 는 도 1 에 대한 회로도.2 is a circuit diagram of FIG. 1.
도 3 은 본 발명의 일실시예에 의한 서지 보호 기능을 가지는 반도체장치를 도시한 도면.3 illustrates a semiconductor device having a surge protection function according to an embodiment of the present invention.
도 4 는 도 3 에 대한 회로도.4 is a circuit diagram of FIG. 3.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10 : P형 반도체기판 20 : 고농도 N형 매몰영역10: P-type semiconductor substrate 20: high concentration N-type buried region
30 : N형 에피층 40 : P형 베이스영역30: N type epi layer 40: P type base area
50 : N형 콜렉터영역 60 : 고농도 N형 씽크(sink)영역50: N-type collector area 60: High concentration N-type sink area
62 : 고농도 N형 콘택영역 70, 80 : 고농도 P형 분리영역62: high concentration N-type contact region 70, 80: high concentration P-type isolation region
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 3 및 도 4 에 본 발명의 일실시예에 의한 서지 보호 기능을 가지는 반도체장치가 도시되어 있다.3 and 4 illustrate a semiconductor device having a surge protection function according to an embodiment of the present invention.
본 장치는, P형 반도체기판(10)에 접해 있는 고농도 P형 분리영역(70)과, 고농도 N형 매몰영역(20)에 접해 있는 고농도 N형 씽크영역(60) 사이에, 고농도 N형 매몰영역(20)의 엣지부에 접하는 또다른 분리영역(80)이 삽입된 구조를 가진다.The apparatus is a high concentration N-type buried between the high concentration P-type isolation region 70 in contact with the P-type semiconductor substrate 10 and the high concentration N-type sink region 60 in contact with the high concentration N-type buried region 20. Another separation area 80 in contact with the edge portion of the area 20 is inserted.
이러한 구조를 가짐으로써, 기생 트랜지스터(Qp)의 콜렉터를 플로팅(floatng)시켜 트랜지스터의 포화동작을 방지하게 된다. 보다 상세히 설명하자면, 삽입된 분리영역(80)은 고농도 N형 매몰영역(20)의 엣지부에 접하여 P형 반도체기판(GND)(10)과 분리된다. 따라서 기생 트랜지스터(Qp)의 콜렉터는 플로팅되어 기생회로 루프(loop) 및 포화동작이 발생하지 않아 그라운드 레벨이 안정된다.By having such a structure, the collector of the parasitic transistor Qp is floated to prevent the saturation operation of the transistor. In more detail, the inserted isolation region 80 is separated from the P-type semiconductor substrate GND 10 in contact with the edge portion of the high concentration N-type buried region 20. Accordingly, the collector of the parasitic transistor Qp is floated so that the parasitic circuit loop and saturation operation do not occur so that the ground level is stabilized.
본 발명은, 서지 보호 기능을 가지는 반도체장치에 있어서 그라운드 레벨을 안정하게 하는 효과를 가진다.The present invention has the effect of stabilizing the ground level in a semiconductor device having a surge protection function.
Claims (1)
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| KR1019970000424A KR19980065435A (en) | 1997-01-10 | 1997-01-10 | Semiconductor device with surge protection |
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| KR1019970000424A KR19980065435A (en) | 1997-01-10 | 1997-01-10 | Semiconductor device with surge protection |
Publications (1)
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| KR19980065435A true KR19980065435A (en) | 1998-10-15 |
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ID=65952462
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| KR1019970000424A KR19980065435A (en) | 1997-01-10 | 1997-01-10 | Semiconductor device with surge protection |
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|---|---|
| KR (1) | KR19980065435A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5823471A (en) * | 1981-08-05 | 1983-02-12 | Toshiba Corp | Semiconductor device |
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1997
- 1997-01-10 KR KR1019970000424A patent/KR19980065435A/en not_active Application Discontinuation
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