KR19980063298A

KR19980063298A - 펄스 발생 회로 및 반도체 기억 장치

Info

Publication number: KR19980063298A
Application number: KR1019970019205A
Authority: KR
Inventors: 하타케야마아츠시
Original assignee: 세키자와다다시; 후지쓰가부시키가이샤
Priority date: 1996-12-17
Filing date: 1997-05-19
Publication date: 1998-10-07
Also published as: JPH10178337A; KR100220785B1; US5761151A; JP3375504B2

Abstract

입력 신호의 1개의 입력 펄스에 대응시켜 출력 신호에 복수의 출력 펄스를 생성하는 종래의 펄스 발생 회로는, 지연 단수를 감소시킬 수 없고, 소자수 및 점유 면적의 증대가 과제가 되고 있다.

입력 펄스 IN의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지(edge) 신호를 출력하는 펄스-엣지 변환 수단(1)과, 상기 엣지 신호를 소정시간만큼 지연시키는 제 1 지연 수단(2)과, 상기 제 1 지연 수단(2)에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력하는 엣지-펄스 변환 수단(3)과, 상기 엣지-펄스 변환 수단(3)의 출력 신호 및 상기 입력 신호 IN을 합성하여 복수의 출력 펄스를 갖는 출력 신호 OUT를 생성하는 신호 합성 수단(51)을 설치한다.

Description

펄스 발생 회로 및 반도체 기억 장치

본 발명은 펄스 발생 회로 및 반도체 기억 장치에 관한 것으로, 보다 구체적으로 말하면, 1개의 입력 펄스를 받아 복수의 출력 펄스를 생성하는 펄스 발생 회로 및 이 펄스 발생 회로를 사용한 반도체 기억 장치에 관한 것이다.

근래의 반도체 장치에 있어서는, 소비 전류가 적고, 점유 면적이 작은 회로 방식이 요구되고 있다. 그리고, 1개의 입력 펄스를 받아 복수의 출력 펄스를 생성하는 펄스 발생 회로에 있어서도, 회로의 소자수를 되도록 이면 적게 하고, 소비 전류 및 점유 면적을 감소시키는 것이 요망되고 있다.

도 1은 종래의 펄스 발생 회로의 일례를 도시하는 회로도로서, 1개의 입력 펄스를 받아 2개의 출력 펄스를 생성하는 펄스 발생 회로(복수 펄스 발생 회로)의 구성예를 나타내는 것이다. 도 2는 도 1의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도이다.

도 1에 도시된 바와 같이, 종래의 복수 펄스 발생 회로는, 복수의 인버터(I81∼I91), 복수의 저항(R81∼R89), 복수의 정전 용량(C81∼C89) 및 부정 논리합 게이트(NOR80)로 구성되어 있다. 여기서, 인버터(I81∼I90)는 각각의 저항(R81∼R89)을 경유하여 직렬 접속되고, 용량(C81∼C89)은 각 저항(R81∼R89) 및 각 인버터(I82∼I90)의 접속 노드와 접지선(Vss)과의 사이에 접속되며, 입력 신호(입력 펄스) IN이 각 단에서 지연되도록 구성되어 있다.

즉, 도 2에 도시된 바와 같이, 입력 신호 IN은 인버터, 저항 및 용량으로 구성되는 복수의 지연단(I81,R81,C81;I82,R82,C82;…I89,R89,C89)에 의해 순차적으로 반전되면서 지연되고, 신호(S81∼S90)로서 전송된다. 여기서, 인버터(90)는 신호의 논리를 반전(조정)하기 위한 것이다.

도 1에 도시된 바와 같이, 입력 신호 IN 및 신호(S90)(입력 신호 IN을 지연한 정논리의 신호)는 부정 논리합 게이트(NOR80)로 공급되어 논리(논리합의 반전)가 취해지고, 인버터(I91)에서 반전되어 출력 신호 OUT이 출력된다. 이것에 의해, 입력 신호 IN에 있어서의 1개의 펄스(입력 펄스)로부터 2개의 펄스(출력 펄스)를 갖는 출력 신호 OUT가 생성되게 된다.

도 2에 도시된 바와 같이, 지연단(인버터(I81∼I89(I90)), 저항(R81∼R89) 및 용량(C81∼C89))에 의해 지연되는 시간(지연 시간) DT는, 출력 신호 OUT에 있어서의 2개의 펄스의 펄스 간격에 대응하고 있다. 또한, 이 지연 시간 DT는 입력 신호 IN의 펄스폭 PW보다도 길게 설정할 필요가 있다.

상술한 도 1에 도시된 펄스 발생 회로(복수 펄스 발생 회로)에 있어서, 소자수를 적게 하기 위해서는, 저항(R81∼R89)의 값을 크게 하거나, 또는, 용량(C81∼C89)의 값을 크게 하여 지연단의 총단수를 삭감하는 것이 바람직하다.

그러나, 저항 또는 용량의 값을 크게하여 1개의 지연단 마다의 지연 시간을 지나치게 크게 설정하면, 입력 신호 IN이 각 지연단을 통과하는 동안에, 그 입력 신호에 있어서의 펄스가 찌그러져 소실될 우려가 있다. 그 때문에, 각 지연단에 있어서의 저항 및 용량의 값은 지나치게 크게할 수 없다.

그 결과, 예컨대, 입력 신호 IN의 펄스폭 PW에 대하여 출력 신호 OUT의 펄스 간격(DT)을 크게 취하고 싶은 경우등에 있어서는, 지연단의 단수가 많아지고, 펄스 발생 회로의 점유 면적 및 소비 전류가 증가하게 된다.

본 발명은 상술한 종래의 펄스 발생 회로가 갖는 과제를 감안하여, 회로의 소자수를 삭감하여 소비 전류 및 점유 면적을 감소하는 것을 목적으로 한다.

도 1은 종래의 펄스 발생 회로의 일례를 도시하는 회로도.

도 2는 도 1의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도.

도 3은 본 발명에 따른 펄스 발생 회로의 원리 구성을 도시한 도면.

도 4는 도 3의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도.

도 5는 본 발명의 펄스 발생 회로의 제 1 실시예를 도시한 회로도.

도 6은 도 5의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도.

도 7은 본 발명의 펄스 발생 회로의 제 2 실시예를 도시한 회로도.

도 8은 도 7의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도.

도 9는 본 발명의 펄스 발생 회로의 제 3 실시예를 도시한 회로도.

도 10은 도 9의 펄스 발생 회로를 적용한 구성예를 도시한 회로도.

도 11은 본 발명이 적용되는 반도체 기억 장치의 일례의 전체적인 구성을 도시한 블록도.

도 12는 도 11의 반도체 기억 장치에 있어서의 주요부 구성을 도시한 블록 회로도.

도 13의 (a)∼(c)은 도 11 및 도 12에 도시된 반도체 기억 장치의 동작을 설명하기 위한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

1: 펄스-엣지 변환 수단(RS 플립플롭)2, 4: 지연 수단(지연 회로)

3: 엣지-펄스 변환 수단3a: 제 1 엣지-펄스 변환 수단

3b: 제 2 엣지-펄스 변환 수단

70, 100: 펄스 발생 회로(복수 펄스 발생 회로)

71: 고전압 발생 회로(차지 펌프 회로) 72: 어드레스 버퍼

73: 클럭 제너레이터74: 컬럼 디코더

75: 센스 앰프열컬럼 게이트열76: 워드 디코더

77: 메모리 셀 어레이78: 데이타 입력 버퍼

79: 데이타 출력 버퍼751: 컬럼 게이트

752: 센스 앰프 BL: 비트선

CL : 컬럼 선택선DB : 데이타 버스

MC : 메모리 셀 WL : 워드선

본 발명에 따르면, 입력 신호의 1개의 입력 펄스에 대응시켜 출력 신호에 복수의 출력 펄스를 생성하는 펄스 발생 회로로서, 상기 입력 펄스의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지 신호를 출력하는 펄스-엣지 변환 수단과, 상기 엣지 신호를 소정시간만큼 지연시키는 제 1 지연 수단과, 상기 제 1 지연 수단에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력하는 엣지-펄스(edge-to-pulse) 변환 수단과, 상기 엣지-펄스 변환 수단의 출력 신호 및 상기 입력 신호를 합성하여 상기 복수의 출력 펄스를 갖는 출력 신호를 생성하는 신호 합성 수단을 구비하는 것을 특징으로 하는 펄스 발생 회로가 제공된다.

본 발명에 따르면, 복수의 워드선과, 복수의 비트선과, 상기 각 워드선 및 상기 각 비트선의 교차 지점에 각각 설치된 복수의 메모리 셀과, 로우 어드레스 신호에 따라서 워드선을 선택하는 워드 디코더와, 입력 신호의 1개의 입력 펄스에 대응시켜 출력 신호에 복수의 출력 펄스를 생성하는 펄스 발생 회로와, 상기 펄스 발생 회로의 출력 신호를 수신하여 상기 워드 디코더에 대하여 고전원 전압을 승압(昇壓)한 승압 전압을 공급하는 고전압 발생 회로를 구비하는 반도체 기억 장치로서, 상기 펄스 발생 회로는 상기 입력 펄스의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지 신호를 출력하는 펄스-엣지 변환 수단과, 상기 엣지 신호를 소정시간만큼 지연시키는 제 1 지연 수단과, 상기 제 1 지연 수단에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력하는 엣지-펄스 변환 수단과, 상기 엣지-펄스 변환 수단의 출력 신호 및 상기 입력 신호를 합성하여 상기 복수의 출력 펄스를 갖는 출력 신호를 생성하는 신호 합성 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치도 제공된다.

본 발명의 펄스 발생 회로(반도체 기억 장치에 있어서의 펄스 발생 회로)에 따르면, 펄스-엣지 변환 수단은, 입력 펄스의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지 신호를 출력하고, 제 1 지연 수단은 상기 엣지 신호를 소정시간만큼 지연한다. 또한, 엣지-펄스 변환 수단은 제 1 지연 수단에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력한다. 그리고, 신호 합성 수단은 엣지-펄스 변환 수단의 출력 신호 및 입력 신호를 합성하여 복수의 출력 펄스를 갖는 출력 신호를 생성한다.

여기서, 본 발명의 펄스 발생 회로에서, 제 1 지연 수단에 의해 지연되어 전송되는 신호는 펄스 신호가 아닌 엣지 신호이기 때문에, 1개의 지연단 마다의 지연 시간을 길게 하는 것이 가능하기 때문에, 지연단의 단수를 증가시킬 필요가 없고, 소자수의 증가를 억제하여, 소비 전류 및 점유 면적을 감소하는 것이 가능해진다.

이하, 도면을 참조하여 본 발명에 따른 펄스 발생 회로 및 반도체 기억 장치의 실시예를 설명한다.

도 3은 본 발명에 관한 펄스 발생 회로의 원리 구성을 도시하는 도면이고, 도 4는 도 3의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 3에 있어서, 참조 부호 (1)은 펄스-엣지 변환 수단, (2)는 제 1 지연 수단, 그리고, (3)은 엣지-펄스 변환 수단을 나타내고 있다.

도 3에 도시된 바와 같이, 펄스-엣지 변환 수단(1)은 2개의 부정 논리합 게이트(11,12)로 이루어지는 RS 플립플롭으로 구성되고, 상기 RS 플립플롭의 세트 단자에는 입력 신호 IN이 공급되며, 상기 RS 플립플롭의 리셋 단자에는 리셋 신호 RESET이 공급되어 있다.

도 3 및 도 4에 도시된 바와 같이, 펄스-엣지 변환 수단(1)의 출력 신호는 인버터(10)에 의해 반전되어, 신호(S1)로서 지연 수단(2)으로 공급된다. 즉, 펄스-엣지 변환 수단(1)은 입력 신호 IN의 펄스(도 4중, 신호 IN 참조)로부터, 하강 엣지의 신호를 수신하여, 그것을 인버터(10)에서 반전하여 상승 엣지의 신호(도 4중, 신호(S1) 참조)를 지연 수단(2)으로 공급한다.

지연 수단(2)에 의해 지연된 신호(S2)는 엣지-펄스 변환 수단(3)에 공급되어, 상기 엣지-펄스 변환 수단(3)에 의해 펄스 신호(S4)가 생성된다. 엣지-펄스 변환 수단(3)은 인버터(31,33), 부정 논리곱 게이트(32) 및 제 2 지연 수단(4)으로 구성되고, 도 4에 도시된 바와 같이, 입력 신호(S2)의 저레벨 L에서 고레벨 H로의 변화(상승 엣지)로 인해 1개의 펄스(2번째로 발생되는 출력 펄스가 된다)를 갖는 신호(S4)를 출력한다.

즉, 제 1 지연 수단(2)의 출력 신호(S2)는 인버터(31)에서 반전되어, 제 2 지연 수단(4)에 공급되며, 상기 제 2 지연 수단(4)의 출력 신호(S3)는 제 1 지연 수단(2)의 출력 신호(S2)와 함께 부정 논리곱 게이트(32)의 입력으로 공급된다. 이 부정 논리곱 게이트(32)에 의해 논리(논리곱의 반전 논리)가 취해지고, 인버터(33)에서 반전하여, 엣지-펄스 변환 수단(3)의 출력 신호(S4)가 생성된다.

엣지-펄스 변환 수단(3)의 출력 신호(S4)는 입력 신호 IN과 함께, 부정 논리합 게이트(51)(신호 합성 수단)로 공급되고, 상기 부정 논리합 게이트(51)에 의해 합성된 신호를 인버터(52)에서 반전하여 출력 신호 OUT가 생성된다.

이와 같이, 본 발명에 따른 펄스 발생 회로에 있어서, 입력 신호 IN은 제 1 지연 수단(2)으로 전해지기 전에, 펄스-엣지 변환 수단(1)에 의해, 펄스 신호로부터 엣지 신호(단순한 1회 변화를 하는 신호)로 변환된다. 또한, 펄스-엣지 변환 수단(1)의 출력 신호(S1)가 제 1 지연 수단(2)으로 일정시간 지연된 후, 엣지-펄스 변환 수단(3)에 의해 엣지 신호로부터 펄스 신호로 재변환되며, 신호 합성 수단(51)으로 입력 신호 IN과 합성되어 출력 신호 OUT로서 출력된다.

여기서, 출력 신호 OUT에 있어서, 2개의 펄스의 펄스 간격 DT0은 제 1 지연 수단(2)의 지연 시간에 의해 규정되고, 2번째의 펄스(엣지-펄스 변환 수단(3)에 의해 생성되는 펄스)의 펄스폭 PW0은 제 2 지연 수단(4)의 지연 시간에 의해 규정된다. 또한, 2번째 펄스의 펄스폭 PW0은 입력 신호 IN의 펄스폭 PW와 거의 동일하게 하는 것이 바람직하다. 또한, 지연 시간 DT0은 입력 신호 IN의 펄스폭 PW보다도 길게 설정할 필요가 있다.

본 발명의 펄스 발생 회로에서, 펄스 간격 DT0을 늘리고 싶은 경우, 제 1 지연 수단(2)의 지연 시간을 늘리게 되지만, 도 1 및 도 2를 참조하여 설명한 종래예와는 달리, 펄스가 아닌 엣지가 전송되기 때문에, 1개의 지연단 마다의 지연 시간을 자유롭게 늘릴 수 있다. 그 결과, 지연단의 단수를 증가시킬 필요가 없고, 소자수의 증가를 억제하여, 소비 전류 및 점유 면적을 감소시키는 것이 가능해진다.

여기서, 도 4에 도시된 바와 같이, 리셋 신호(S15)(RESET)는, 예컨대, 지연 수단(2)의 출력 신호(S2)가 상승한 후에 상승하고, 입력 신호 IN에 있어서의 다음 펄스가 입력하기(상승) 전에 하강하는 신호이면 좋다. 또한, 도 4의 타이밍도에서는 입력 신호 IN에 있어서의 2번째 펄스 및 리셋 신호 RESET에 의한 신호의 변화는 생략되고 있다. 또한, 입력 신호 IN에 있어서의 펄스의 레벨 및 각 회로에 있어서의 논리 게이트등은 여러가지로 변형할 수 있는 것은 말할 필요도 없다. 구체적으로, 예컨대, 입력 신호 IN의 입력 펄스가 고레벨의 펄스가 아니라, 저레벨의 펄스인 경우에는, 펄스-엣지 변환 수단(1)을 2개의 부정 논리곱 게이트로 이루어진 RS 플립플롭으로서 구성하게 된다.

도 5는 본 발명의 펄스 발생 회로의 제 1 실시예를 도시하는 회로도로서, 1개의 입력 펄스에 대응시켜 출력 신호(OUT)에 2개의 출력 펄스를 생성하는 펄스 발생 회로의 일례를 나타내고 있다. 또한, 도 6은 도 5의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도이다.

도 3 및 도 5의 비교로부터 밝혀진 바와 같이, 본 제 1 실시예에 있어서는, 도 3의 회로에서 인버터(10)를 제거하여, 제 1 지연 수단(2)을 인버터(21,24), 저항(22) 및 용량(23)으로 구성하며, 또한, 엣지-펄스 변환 수단(3)을 인버터(31a), 부정 논리합 게이트(32a) 및 제 2 지연 수단(4a)에 의해 구성(3a)하고 있다. 또한, 제 2 지연 수단(4a)도 인버터(41a,44a), 저항(42a) 및 용량(43a)으로 구성하고 있다. 또한, 본제 1 실시예에 있어서, 리셋 신호(S15)(RESET)는 인버터(31a)의 출력 신호(제 1 지연 수단(2)의 출력 신호(S12)를 반전한 신호)를 이용하도록 되어 있다.

여기서, 지연 수단(2)(4a)에 있어서, 입력 신호(S11,S15)는 제 1 인버터(21,41a)의 입력으로 공급되고, 상기 제 1 인버터(21,41a)의 출력은 저항(22,42a)을 통해 제 2 인버터(24,44a)의 입력으로 공급되어 있다. 그리고, 용량(23,43a)은, 저항(22,42a) 및 제 2 인버터(24,44a,))의 접속 노드와 접지선(Vss)과의 사이에 설치되어 있다. 또한, 지연 수단(2,4a)은, 짝수단 또는 홀수단의 어느쪽으로 구성하여도 좋다.

본 실시예에서는 펄스-엣지 변환 수단(1)에 의해 입력 신호(입력 펄스) IN의 엣지(저레벨 L로부터 고레벨 H로의 상승)를 포착하여 출력 신호(엣지 신호)(S11)를 출력하고, 상기 엣지 신호(S11)를 제 1 지연 수단(2)에서 지연시켜 엣지-펄스 변환 수단(3a)으로 공급하도록 되어 있다.

그리고, 엣지-펄스 변환 수단(3a)은 입력 신호(S12)의 고레벨 H로부터 저레벨 L의 변화(엣지의 변화)로 인해 1개의 펄스(2번째 발생한 펄스 신호가 된다)를 갖는 출력 신호(S14)를 출력한다. 즉, 제 2 지연 수단(4a)의 출력 신호(Sl3) 및 제 1 지연 수단(2)의 출력 신호(엣지-펄스 변환 수단(3a)의 입력 신호)(S12)의 논리(논리합의 반전 논리)를 부정 논리합 게이트(32a)에서 취하고, 상기 부정 논리합 게이트(32a)의 출력 신호(S14) 및 입력 신호 IN의 논리(논리합의 반전 논리)를 부정 논리합 게이트(51)를 통과시킨 후 인버터(52)에서 반전시켜 출력 펄스(출력 신호) OUT를 생성하도록 구성되어 있다.

도 6에 있어서, 제 1 지연 수단(2)의 입력 및 출력 신호(S11,S12)를 비교하면, 언뜻 보기에 펄스 신호가 지연되어 전해지는 듯이 보이지만, 리셋 신호 RESET가 제 1 지연 수단(2)을 통과한 후의 신호로 만들어져 있으므로, 제 1 지연 수단(2)의 지연 시간을 늘리면 리셋 신호 RESET도 그것에 따라서 늦게 출력되기 때문에, 펄스가 찌그러져 소실될 우려는 없다.

여기서, 출력 신호 OUT에 있어서, 2개의 펄스의 펄스 간격 DT1은 제 1 지연 수단(2)의 지연 시간에 의해 규정되고, 2번째의 펄스(엣지-펄스 변환 수단(3a)에 의해 생성되는 펄스)의 펄스폭 PW1은 제 2 지연 수단(4a)의 지연 시간에 의해 규정된다.

도 7은 본 발명의 펄스 발생 회로의 제 2 실시예를 나타내는 회로도로서, 1개의 입력 펄스에 대응시켜 출력 신호(OUT)에 3개의 출력 펄스를 생성하는 펄스 발생 회로의 예를 나타내는 것이다. 또한, 도 8은 도 7의 펄스 발생 회로의 동작을 설명하기 위한 타이밍도이다.

도 7에 도시된 바와 같이, 본 제 2 실시예에서는 제 1 지연 수단(2)의 출력(S12)에 2개의 엣지-펄스 변환 수단(3a,3b)을 배치하고, 이들 엣지-펄스 변환 수단(3a,3b)의 출력 신호(S14,S17)와 입력 신호 IN과의 논리(논리합의 반전 논리)를 부정 논리합 게이트(51')를 통과시킨 후 인버터(52)에서 반전시켜 출력 신호 OUT를 생성하도록 되어 있다.

도 7의 본 제 2 실시예에 있어서, 제 1 엣지-펄스 변환 수단(3a)은 도 5에 도시된 엣지-펄스 변환 수단(3a)과 동일한 구성으로 되어있고, 제 2 엣지-펄스 변환 수단(3b)은 도 3에 도시된 엣지-펄스 변환 수단(3)에 대응하는 구성으로 되어 있다. 즉, 제 1 엣지-펄스 변환 수단(3a)은 인버터(31a), 부정 논리합 게이트(32a) 및 제 2 지연 수단(4a)으로 구성되고, 제 2 엣지-펄스 변환 수단(3b)은 인버터(31b,33b), 부정 논리곱 게이트(32a) 및 제 2 지연 수단(4b)으로 구성되어 있다. 여기서, 엣지-펄스 변환 수단(3a;3b)에 있어서의 지연 수단(4a;4b)은, 각각 인버터(41a,44a;41b,44b), 저항(42a;42b) 및 용량(43a;43b)으로 구성되어 있다. 또한, 본 제 2 실시예에 있어서, 리셋 신호(S15)(RESET)는 인버터(31a)의 출력 신호를 이용하도록 되어 있다.

본 제 2 실시예의 펄스 발생 회로는 입력 신호 IN의 1개(일발)의 펄스를 수신하여 3개(3발)의 펄스를 출력하는 것으로, 우선, 입력 신호 IN의 입력 펄스의 저레벨 L로부터 고레벨 H로의 변화로 인해, 고레벨 H로부터 저레벨 L의 엣지 신호(S11)가 만들어진다. 이 엣지 신호(S11)는 제 1 지연 수단(2)에 의해 일정시간 지연되고, 출력 신호(S12)가 제 1 및 제 2 엣지-펄스 변환 수단(3a,3b)으로 공급된다. 또한, 엣지 신호(S11)의 저레벨 L로부터 고레벨 H로의 변화는 리셋 신호 RESET의 저레벨 L로부터 고레벨 H로의 변화를 받던 RS 플립플롭(1)의 리셋 동작에 의해 생성된다.

제 1 엣지-펄스 변환 수단(3a)은, 도 5 및 도 6을 참조하여 설명한 바와 같이, 입력 신호(S12)의 고레벨 H로부터 저레벨 L의 변화(엣지의 변화)를 받아 1개의 펄스(2발째의 펄스 신호가 된다)를 갖는 출력 신호(S14)를 출력한다. 또한, 제 2 엣지-펄스 변환 수단(3b)는, 도 3 및 도 4를 참조하여 설명한 바와 같이, 입력 신호(S12)의 저레벨 L로부터 고레벨 H의 변화(엣지의 변화)로 인해 1개의 펄스를 갖는(3번째 발생한 펄스 신호가 된다) 출력 신호(S17)를 출력한다. 또한, 본 제 2 실시예의 제 2 엣지-펄스 변환 수단(3b)에 있어서의 신호(S12,S16,S17)는 도 3 및 도 4의 엣지-펄스 변환 수단(3)에 있어서의 신호(S2,S3,S4)에 대응한다.

그리고, 도 8에 도시된 바와 같이, 제 1 엣지-펄스 변환 수단(3a)의 출력 신호(S14), 제 2 엣지-펄스 변환 수단(3b)의 출력 신호(S17) 및 입력 신호 IN이 부정 논리합 게이트(51')에서 논리가 취해지고, 인버터(52)에서 반전되어 펄스 발생 회로의 출력 신호 OUT가 생성되게 된다.

도 9는 본 발명의 펄스 발생 회로의 제 3 실시예를 나타내는 회로도이다.

도 9의 펄스 발생 회로(100)와 도 7과의 비교로부터 밝혀진 바와 같이, 본 제 3 실시예의 펄스 발생 회로(100)는 도 7의 펄스 발생 회로에 있어서의 인버터(31a,31b) 및 제 2 지연 수단(4a,4b)을 공통화하여 회로를 보다 더 간략화한 것이다. 즉, 도 7에 있어서의 제 1 엣지-펄스 변환 수단(3a)의 인버터(31a) 및 제 2 지연 수단(4a)과, 제 2 엣지-펄스 변환 수단(3b)의 인버터(31b) 및 제 2 지연 수단(4b)을 공통화하여, 인버터(31) 및 제 2 지연 수단(4)으로서 구성한 것이다. 이것에 의해, 회로의 소자수를 보다 더 감소시켜 소비 전류 및 점유 면적의 감소를 도모할 수 있다. 또한, 회로의 동작은 전술한 제 2 실시예와 동일하므로 생략한다.

도 10은 도 9의 펄스 발생 회로를 적용한 구성예를 도시하는 회로도이고, 참조 부호(6)는 고전압 발생 회로(충전 펌프 회로)를 나타내고 있다.

차지 펌프(charge pump) 회로(6)는 용량(61) 및 트랜지스터(62,63)를 구비하여 구성되고, 상기 차지 펌프 회로(6)의 입력 신호(펄스 발생 회로(100)의 출력 신호 OUT)에 있어서의 펄스 신호에 따라서 용량(61)에 저장된 전하가 전원 전압(Vcc)(예컨대, 3.3볼트)에 중첩되며, 승압된 전압(Vpp)(예컨대, 4.0볼트)이 출력된다.

도 10에 도시된 바와 같이, 도 9에 도시된 펄스 발생 회로(100)의 출력을 차지 펌프 회로(6)로 공급함으로써, 입력 신호 IN에 있어서의 1개의 펄스(입력 펄스)에 대하여 3개의 펄스(출력 펄스)를 출력할 수 있다. 즉, 입력 신호 IN에 있어서의 첫 번째 발생한 입력 펄스로, 차지 펌프 회로(6)의 입력 신호에 있어서의 승압 동작을 3회 행하고, 출력 전압(승압 전압)(Vpp)으로서 3회 전하를 공급할 수 있다. 이것에 의해, 차지 펌프 회로(6)의 입력으로서 직접 입력 신호 IN을 공급하는 경우의 3배의 승압 동작을 행하게 할 수 있으며, 그 결과, 용량(61)의 용량치를 작게(예컨대, 1/3정도)하여 차지 펌프 회로(6)의 점유 면적을 감소할 수 있다.

도 11은 본 발명이 적용되는 반도체 기억 장치(DRAM)의 일례의 전체적인 구성을 도시하는 블록도이다.

도 11에 있어서, 참조 부호 (70)은 복수 펄스 발생 회로(펄스 발생 회로(100)), (71)은 고전압 발생 회로(차지 펌프 회로;6), (72)는 어드레스 버퍼, (73)은 클럭 제너레이터, (74)는 컬럼 디코더, 그리고, (75)는 센스 앰프열 및 컬럼 게이트열을 나타내고 있다. 또한, 참조 부호(76)는 워드 디코더(로우 디코더), (77)은 메모리 셀 어레이, (78)은 데이타 입력 버퍼, (79)는 데이타 출력 버퍼를 나타내고 있다. 또한, /RAS는 로우 어드레스 스트로브 신호, /CAS는 컬럼 어드레스 스트로브 신호, /WE는 라이트 인에이블 신호를 나타내고, 또한, A0, A1, A2…은 어드레스 신호, Din은 데이타 입력(기록 데이타), Dout는 데이타 출력(독출 데이타)을 나타내고 있다.

도 12는 도 11의 반도체 기억 장치에 있어서의 주요부 구성을 도시하는 블록 회로도이고, 도 11에 있어서의 센스 앰프열 및 컬럼 게이트열(75), 워드 디코더(76) 및 메모리 셀 MC(메모리 셀 어레이(77))를 나타내고 있다. 즉, 메모리 셀 어레이(77)는 복수의 워드선 WL과, 복수의 비트선(BL)과, 각 워드선(WL) 및 각 비트선(BL)의 교차 지점에 각각 설치된 복수의 메모리 셀(MC)을 구비하여 구성되지만, 도 12에서는, 그 안의 1개의 메모리 셀(MC)(1개의 워드선(WL) 및 1개의 비트선(BL))를 취출하여, 센스 앰프열 및 컬럼 게이트열(75)(센스 앰프(752) 및 컬럼 게이트(751)) 및 워드 디코더(76)와 함께 도시되도록 되어 있다.

도 11에 도시된 바와 같이, 반도체 기억 장치에 있어서, 클럭 제너레이터(73)에는 로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS 및 라이트 인에이블 신호/WE가 공급되고, 상기 클럭 제너레이터(73)로부터의 클럭 신호가 데이타 입력 버퍼(78), 데이타 출력 버퍼(79), 센스 앰프열 및 컬럼 게이트열(75) 및 펄스 발생 회로(70;100))로 공급되어 있다. 여기서, 클럭 제너레이터(73)로부터 펄스 발생 회로(70)로 공급되는 신호가 전술한 입력 신호 IN에 대응하게 된다. 또한, 데이타 입력 버퍼(78)에는 기록 데이타 Din이 공급되고, 데이타 버스(DB) 및 센스 앰프열 및 컬럼 게이트열(75)을 통해 소정의 메모리 셀(MC)에 데이타가 기록된다. 또한, 데이타 출력 버퍼(79)로부터는 센스 앰프열 및 컬럼 게이트열(75) 및 데이타 버스(DB)를 통해 소정의 메모리 셀(MC)로부터 독출된 독출 데이타 Dout가 출력되도록 되어 있다.

어드레스 버퍼(72)에는 어드레스 신호 A0, A1, A2,…가 공급되고, 상기 어드레스 버퍼(72)로부터 컬럼 디코더(74)에 대하여 컬럼 어드레스 신호가 공급되어 소정의 비트선(BL)이 선택되는 동시에, 상기 어드레스 버퍼(72)로부터 워드 디코더(로우 디코더)(76)에 대하여 로우 어드레스 신호가 공급되어 소정의 워드선이 선택되도록 되어 있다.

도 12에 도시된 바와 같이, 워드 디코더(76)는 각 워드선(WL)마다, 어드레스 버퍼(72)로부터의 로우 어드레스 신호를 받는 부정 논리곱 게이트(761), P 채널형 MOS 트랜지스터(762,763,767), N 채널형 MOS 트랜지스터(764,765,768) 및 인버터(766)를 구비하여 구성되어 있다. 여기서, 트랜지스터(762,763,767)의 소스에는 고전원 전압(Vcc)을 승압한 전압(승압 전압: 예컨대, 4.0볼트)(Vpp)이 인가되고, 워드 디코더(76)는 상기 승압 전압(Vpp)을 사용하여 워드선(WL)의 선택을 행하도록 되어 있다. 센스 앰프열 및 컬럼 게이트열(75)은 각 비트선(BL)마다, 컬럼 게이트(751) 및 센스 앰프(752)를 설치하여 구성되고, 워드 디코더(76)에 의해 선택된 워드선(WL)과, 대응하는 비트선(BL)과의 교차 지점에 설치된 메모리 셀(MC)의 데이타의 판독, 기록 및 재생 처리를 행하도록 되어 있다. 또한, 트랜지스터(764,765,768)의 소스에는, 저전위의 전원 전압(저전원 전압: 예컨대, 0볼트)(Vss)이 인가된다.

도 13(a)∼(c)은 도 11 및 도 12에 도시된 반도체 기억 장치의 동작을 설명하기 위한 타이밍도이다. 여기서, 도 13(a)는 도 12에 있어서의 각 신호 파형을 나타내고, 도 13(b)는 도 11에 있어서의 복수 펄스 발생 회로의 입력 신호를 나타내며, 도 13(c)는 도 11에 있어서의 복수 펄스 발생 회로의 출력 신호를 나타내고 있다.

도 13(b) 및 도 13(c)에 도시된 바와 같이, 도 11에 있어서의 복수 펄스 발생 회로(70;100)는 입력 신호 IN의 1개의 입력 펄스를 수신하여 출력 신호 OUT에 3개의 출력 펄스를 생성하도록 되어 있다.

우선, 외부로부터의 어드레스 신호 A0, A1, A2, …에 따라서 어드레스 버퍼(72)로부터 출력되는 소정의 로우 어드레스 신호가 상승한다. 그리고, 모든 로우 어드레스 신호가 고레벨 H가 되는 입력을 갖는 부정 논리곱 게이트(761)는 그 출력 신호(S20)가 저레벨 L로 하강한다. 이 부정 논리곱 게이트(761)의 출력 신호(S20)는 트랜지스터(764)의 게이트로 공급되는 동시에, 인버터(766)에 의해 반전되어 신호(S21)로서 트랜지스터(765)의 게이트로 공급된다. 이것에 의해, 트랜지스터(764)는 스위치 오프되고 트랜지스터(765)는 스위치 온된다. 그 결과, 트랜지스터(763,765)의 접속 노드(신호(S23))는 승압 전압(Vpp)(예컨대, 4.0볼트)으로부터 저전원 전압(Vss)(예컨대, 0볼트)으로 하강하고, 트랜지스터(762,764)의 접속 노드(신호(S22))는 저전원 전압(Vss)에서 승압 전압(Vpp)으로 상승한다. 따라서, 트랜지스터(767,768)로 구성되는 인버터의 출력(워드선(WL)의 신호)은 저전원 전압(Vss)에서 승압 전압(Vpp)으로 상승하게 된다.

즉, 어드레스 신호(로우 어드레스 신호)에 대응한 1개의 워드선(WL)이 선택(고레벨 H)된다. 이것에 의해, 상기 선택된 워드선(WL)에 접속된 메모리 셀(MC)은 유지하고 있는 데이타를 비트선(BL)에 출력하고, 이 비트선(BL)의 전위를 센스 앰프(752)로 증폭한다. 도 13의 예로서는, 비트선(BL)에 저레벨 L이 출력되는 경우, 즉, 비트선(BL)의 전위가 Vcc/2로부터 Vss로 변화하는 경우를 나타내고 있다. 독출시에 있어서는 이 비트선(BL)의 변화를 센스 앰프(752)로 증폭하여, 컬럼 선택 신호(CL)에 따라서 선택되는 컬럼 게이트(751)를 통해 데이타 버스(DB)를 통해 독출 데이타가 출력된다. 또한, 컬럼 게이트(751)는 컬럼 어드레스 신호에 따라서 컬럼 디코더(74)로부터 출력되는 컬럼 선택 신호(CL)가 저레벨 L로부터 고레벨 H로 변화하는데 대응하여 스위치 온(개방)된다.

다음에, 기록 동작의 경우, 상기와 같은 동작에 의해, 소정의 메모리 셀(MC)이 선택되지만, 컬럼 선택 신호(CL)의 상승에 앞서, 데이타 버스(DB)에 소정 레벨의 입력 데이타(기록 데이타 Din)가 전송된다. 또한, 도 13의 예에서는 입력 데이타가 고레벨 H일 때를 나타내고 있다. 그리고, 컬럼 게이트(751)가 동작하면, 데이타 버스(DB)의 데이타(고레벨 H)가 비트선(BL)으로 전송된다. 이 때, 컬럼 선택 신호(CL)는 통상의 고전원 전압(Vcc)의 레벨이기 때문에, 데이타 버스(DB)로부터 비트선(BL)으로는, 컬럼 게이트(751)를 구성하는 트랜지스터의 임계치 전압을 Vth로 하여, Vcc-Vth까지밖에 전하가 전송되지 않지만, 센스 앰프(752)에 의해서 비트선(BL)의 전위는 고전원 전압(고전위의 전원 전압)(Vcc)의 레벨까지 상승된다. 워드선(WL)의 전위는, 승압 전위(Vpp)이기 때문에(또한, Vpp＞Vcc＋Vth이기 때문에), 비트선(BL)의 전위가 고전원 전압(Vcc)의 영향으로 인해 메모리 셀(MC)의 기억 노드(ST)도 고전원 전압(Vcc)의 레벨이 된다. 이렇게 하여, 메모리 셀(MC)에 대하여 고레벨 H의 데이타가 기록된다.

그 후, 외부로부터 프리차지 명령이 전송되면, 로우 어드레스 신호는 저레벨 L이 되고, 부정 논리곱 게이트(761)의 출력(S20)은 고레벨 H가 되며, 트랜지스터(764)가 스위치 온된다. 이것에 의해, 트랜지스터(762,764)의 접속 노드(S22)의 전위가 승압 전압(Vpp)으로부터 저전원 전압(Vss)(저레벨 L)으로 하강하고, 반대로, 트랜지스터(763,765)의 접속 노드(S23)의 전위는 저레벨 L로부터 승압 전압(Vpp)으로 상승한다. 그 결과, 워드선(WL)은 승압 전압(Vpp)으로부터 저레벨 L로 하강하게 된다. 즉, 워드 디코더(76)가 리셋되어, 워드선(WL)이 저레벨 L이 된다.

여기서, 도 13(a) 및 도 13(c)에 도시된 바와 같이, 워드선(WL)이 승압 전압(Vpp)으로 상승하는 경우, 고전압 발생 회로(71(6))의 출력(Vpp)으로부터 전하를 소비하게 되기 때문에, 다음에 액세스가 걸려 워드선(WL)이 상승할 때까지, 상기 고전압 발생 회로의 출력(Vpp)에 전하를 공급하지 않으면 안된다. 이 전하의 공급을 행하기 위해, 고전압 발생 회로(71)에 있어서의 승압 동작을 행하는 펄스로서, 도 13(c)에 도시된 바와 같은 복수의 펄스가 사용되는 것이다. 즉, 클럭 제너레이터(73)가 복수 펄스 발생 회로(70;100)에 대하여 펄스 신호(입력 신호 IN)를 부여하면, 이 입력 신호 IN 에 있어서의 1개의 입력 펄스에 대하여 3개의 출력 펄스를 갖는 출력 신호 OUT를 고전압 발생 회로(71;6)로 공급한다. 이것에 의해, 입력 신호 IN의 1개의 입력 펄스에 대응하여, 고전압 발생 회로(71)에서 3회의 승압 동작이 행해지고, 승압 전압(Vpp)에 대하여 충분한 전하의 공급이 행해진다.

상술한 실시예에 있어서, 본 발명의 펄스 발생 회로는 반도체 기억 장치(DRAM)의 고전압 발생 회로에 대한 복수 펄스 발생 회로로서 뿐만 아니라, 여러가지 회로의 펄스 발생 회로로서 사용될 수 있는 것은 말할 필요도 없다.

상술된 바와 같이, 본 발명에 따르면, 펄스 발생 회로를 펄스-엣지 변환 수단, 지연 수단, 엣지-펄스 변환 수단 및 신호 합성 수단으로 구성함으로써, 소자수를 삭감하여 소비 전류 및 점유 면적을 감소시킬 수 있다.

Claims

입력 신호의 1개의 입력 펄스에 대응시켜 출력 신호로 복수의 출력 펄스를 생성하는 펄스 발생 회로에 있어서,

상기 입력 펄스의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지 신호를 출력하는 펄스-엣지 변환 수단과,

상기 엣지 신호를 소정시간만큼 지연시키는 제 1 지연 수단과,

상기 제 1 지연 수단에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력하는 엣지-펄스 변환 수단과,

상기 엣지-펄스 변환 수단의 출력 신호 및 상기 입력 신호를 합성하여 상기 복수의 출력 펄스를 갖는 출력 신호를 생성하는 신호 합성 수단을 구비하는 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서, 상기 펄스-엣지 변환 수단은 RS 플립플롭으로 구성된 것을 특징으로 하는 펄스 발생 회로.
제 2 항에 있어서, 상기 RS 플립플롭의 세트 단자에는 상기 입력 신호가 공급되고, 상기 RS 플립플롭의 리셋 단자에는 리셋 신호가 공급되고 있는 것을 특징으로 하는 펄스 발생 회로.
제 3 항에 있어서, 상기 리셋 신호는 상기 제 1 지연 수단의 출력 신호를 반전한 신호인 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 고레벨로부터 저레벨로 하강하는 신호의 엣지를 포착하여 펄스 신호를 출력하도록 구성되고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 2개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 저레벨로부터 고레벨로 상승하는 신호의 엣지를 포착하여 펄스 신호를 출력하도록 구성되고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 2개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 고레벨로부터 저레벨로 하강하는 신호의 엣지를 포착하여 펄스 신호를 출력하는 제 1 엣지-펄스 변환 수단과, 상기 제 1 지연 수단의 출력 신호가 저레벨로부터 고레벨로 상승하는 신호의 엣지를 포착하여 펄스 신호를 출력하는 제 2 엣지-펄스 변환 수단을 구비하고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 3개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 펄스 발생 회로.
제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호를 반전시키는 인버터와, 상기 인버터의 출력을 수신하여 소정시간만큼 지연시키는 제 2 지연 수단과, 상기 제 1 지연 수단의 출력 신호 및 상기 제 2 지연 수단의 출력 신호를 합성하여 펄스 신호를 생성하는 부정 논리곱 게이트 또는 부정 논리합 게이트를 구비하는 것을 특징으로 하는 펄스 발생 회로.
복수의 워드선과, 복수의 비트선과, 상기 각 워드선 및 상기 각 비트선의 교차점에 각각 설치된 복수의 메모리 셀과, 로우 어드레스 신호에 따라서 워드선을 선택하는 워드 디코더와, 입력 신호의 1개의 입력 펄스에 대응시켜 출력 신호에 복수의 출력 펄스를 생성하는 펄스 발생 회로와, 상기 펄스 발생 회로의 출력 신호를 수신하여 상기 워드 디코더에 대하여 고전원 전압을 승압한 승압 전압을 공급하는 고전압 발생 회로를 구비하는 반도체 기억 장치에 있어서,

상기 펄스 발생 회로는,

상기 입력 펄스의 레벨 변화를 포착하여, 제 1 상태로부터 제 2 상태로 변화하는 엣지 신호를 출력하는 펄스-엣지 변환 수단과,

상기 엣지 신호를 소정시간만큼 지연시키는 제 1 지연 수단과,

상기 제 1 지연 수단에 의해 지연된 엣지 신호를 수신하여, 펄스 신호를 출력하는 엣지-펄스 변환 수단과,

상기 엣지-펄스 변환 수단의 출력 신호 및 상기 입력 신호를 합성하여 상기 복수의 출력 펄스를 갖는 출력 신호를 생성하는 신호 합성 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 펄스-엣지 변환 수단은 RS 플립플롭에 의해 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제 10 항에 있어서, 상기 RS 플립플롭의 세트 단자에는 상기 입력 신호가 공급되고, 상기 RS 플립플롭의 리셋 단자에는 리셋 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
제 11 항에 있어서, 상기 리셋 신호는 상기 제 1 지연 수단의 출력 신호를 반전한 신호인 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 고레벨로부터 저레벨로 하강하는 신호의 엣지를 포착하여 펄스 신호를 출력하도록 구성되고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 2개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 저레벨로부터 고레벨로 상승하는 신호의 엣지를 포착하여 펄스 신호를 출력하도록 구성되고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 2개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호가 고레벨로부터 저레벨로 하강하는 신호의 엣지를 포착하여 펄스 신호를 출력하는 제 1 엣지-펄스 변환 수단과, 상기 제 1 지연 수단의 출력 신호가 저레벨로부터 고레벨로 상승하는 신호의 엣지를 포착하여 펄스 신호를 출력하는 제 2 엣지-펄스 변환 수단을 구비하고, 상기 펄스 발생 회로는 1개의 입력 펄스에 대응하여 3개의 출력 펄스를 갖는 출력 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 엣지-펄스 변환 수단은 상기 제 1 지연 수단의 출력 신호를 반전하는 인버터와, 상기 인버터의 출력을 수신하여 소정시간만큼 지연시키는 제 2 지연 수단과, 상기 제 1 지연 수단의 출력 신호 및 상기 제 2 지연 수단의 출력 신호를 합성하여 펄스 신호를 생성하는 부정 논리곱 게이트 또는 부정 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 입력 신호는 제어 신호가 공급된 클럭 제너레이터의 출력 신호인 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서, 상기 고전압 발생 회로는 상기 펄스 발생 회로의 출력 신호에 있어서의 출력 펄스에 따라서 승압 동작을 행하도록 구성된 것을 특징으로 하는 반도체 기억 장치.