KR19980044211A - Semiconductor package and manufacturing method - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 종래에는 외부 단자의 역할을 하게 되는 아우트 리드를 패키지 몸체의 양측 외부로 돌출시키고 와이어 본딩에 의해 칩을 이너 리드와 연결시키는 것이므로 패키지를 소형화시키는데 한계가 있었고, 패키지의 적층이 불가능한 문제점이 있었다. 또한, 상기와 같은 점은 전자제품의 크기가 점차 소형으로 되는 추세에 방해 요소가 되는 단점이 있었던 바, 본 발명은 반도체 칩에 범프를 형성하여 이너 리드와 연결시키고, 반도체 칩의 신호를 패키지의 외부로 전달하는 아우트 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써, 적층이 가능하면서도 와이어 본딩 없이 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화할 수 있는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same. In the related art, an outer lead serving as an external terminal is projected to both sides of the package body and the chip is connected to the inner lead by wire bonding. There was a problem that the stacking of the package was impossible. In addition, as described above, there was a disadvantage in that the size of electronic products gradually became smaller, which hindered the present invention. In the present invention, bumps are formed on the semiconductor chip to be connected to the inner lead, and the signal of the semiconductor chip is connected to the package. By forming the outer lead to be exposed to the upper surface of the package in close contact with the outside, stacking is possible, but the chip is directly connected to the lead pattern without wire bonding, thereby reducing the size of the package and minimizing the area to be mounted on the printed circuit board. will be.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 패키지의 크기를 줄이고 패키지 상태로 적층이 가능한 구조로 제작하여 인쇄회로 기판의 패키지 실장면적을 최소화한 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same, which minimizes the package mounting area of a printed circuit board by reducing the size of the package and stacking the package in a package state.
일반적으로 종래의 패키지는, 도 1에 도시한 바와 같이, 베이스 메탈(base metal)(1a) 내측에 절연성 접착제로 칩(3a)이 부착되어 있고, 그 반도체 칩(3a)의 주위를 둘러가며 다수개의 연결 단자(5a)를 부착하고, 상기 연결단자(5a)와 칩(3a)을 와이어(4a)로 연결하여 전기적인 접속을 이루고 있으며, 반도체 칩(3a)과 와이어(4a)가 고정될 수 있도록 포팅액을 부어 형성한 몰딩부(8a)로 구성되어 있다.In general, as shown in FIG. 1, a conventional package has a chip 3a attached to an inner side of a base metal 1a with an insulating adhesive, and a plurality of packages are wrapped around the semiconductor chip 3a. Connection terminals 5a are attached, and the connection terminals 5a and the chips 3a are connected by wires 4a to make electrical connections, and the semiconductor chips 3a and 4a can be fixed. It consists of the molding part 8a formed by pouring a potting liquid.
상기 연결 단자(5a)는 와이어(4a)와 연결되고 몰딩부(8a)의 내부에 삽입되는 이너 리드(inner lead)와 패키지 몸체의 외부로 설치되어 있는 아우트 리드(outer lead)로 구성된다.The connection terminal 5a is composed of an inner lead connected to the wire 4a and inserted into the molding part 8a and an outer lead installed to the outside of the package body.
상기와 같이 구성되어 있는 일반적인 반도체 패키지의 제조 방법을 살펴보면 다음과 같다.Looking at the manufacturing method of a general semiconductor package configured as described above are as follows.
일반적인 반도체 패키지는 베이스 메탈(1a)의 상부에 접착제를 이용하여 반도체 칩(3a)을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 반도체 칩(3a)과 이너리드를 금속 와이어(4a)로 연결하여 전기적인 접속이 되도록 하는 와이어 본딩 공정을 수행하는 단계와, 상기 반도체 칩(3a), 금속 와이어(4a), 이너 리드를 포함하는 일정면적을 몰딩 컴파운드로 몰딩하는 몰딩공정을 수행하는 단계와, 트리밍/포밍 공정을 수행하는 단계의 순서로 제조되는 것이다.In a general semiconductor package, a die bonding process of attaching the semiconductor chip 3a to the base metal 1a using an adhesive is performed, and the semiconductor chip 3a and the inner lead are connected by a metal wire 4a. Performing a wire bonding process for making electrical connection, and molding a predetermined area including the semiconductor chip 3a, the metal wire 4a, and the inner lead with a molding compound; It is manufactured in the order of performing the trimming / forming process.
상기와 같이 제조된 패키지는 상기 아우트 리드를 인쇄 회로 기판(100)에 형성되어 있는 패드(101)에 솔더시켜 사용한다.The package manufactured as described above is used by soldering the outer lead to the pad 101 formed on the printed circuit board 100.
그러나, 종래의 반도체 패키지는 외부 단자의 역할을 하게 되는 아우트 리드를 패키지 몸체의 양측 외부로 돌출시켜야 하고, 와이어 본딩에 의해 칩(3a)을 이너 리드와 연결시키는 것이므롤 패키지를 소형화시키는데 한계가 있고, 패키지의 적층이 불가능한 문제점이 있었다.However, the conventional semiconductor package has to protrude the outer lead, which serves as an external terminal, to both sides of the package body, and connects the chip 3a to the inner lead by wire bonding. There was a problem that the stacking of the package was impossible.
또한, 상기와 같은 점은 전자 제품의 크기가 점차 소형으로 되는 추세에 방해 요소가 되므로 이에 대한 보완이 요구되어 왔다.In addition, the above point has been required to compensate for the obstruction to the trend that the size of the electronic product is gradually smaller.
이와 같은 점을 감안하여 안출한 본 발명의 목적은 반도체 칩에 범프를 형성하여 이너 리드와 연결시키고, 반도체 칩의 신호를 패키지의 외부로 전달하는 아우트 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써, 와이어 본딩 없이 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화할 수 있는 반도체 패키지를 제공하는데 그 목적이 있는 것이다.The object of the present invention devised in view of this point is to form a bump in the semiconductor chip to connect with the inner lead, and to form an outer lead closely contacting the upper surface of the package to transmit the signal of the semiconductor chip to the outside of the package. It is an object of the present invention to provide a semiconductor package capable of minimizing an area to be mounted on a printed circuit board by reducing the size of a package by directly connecting a chip with a lead pattern without wire bonding.
도 1은 종래 패키지가 실장된 상태를 보인 종단면도,1 is a longitudinal sectional view showing a state in which a conventional package is mounted;
도 2는 본 발명에 따른 패키지를 도시한 분해 사시도,2 is an exploded perspective view illustrating a package according to the present invention;
도 3a 내지 도 3e는 본 발명에 따른 패키지의 제조 방법을 나타낸 공정수순도,3a to 3e is a process flowchart showing a method of manufacturing a package according to the present invention,
도 4는 본 발명의 다른 실시예를 보인 것으로 비아 홀이 형성된 패키지를 도시한 분해 사시도,4 is an exploded perspective view illustrating a package in which a via hole is formed as another embodiment of the present invention;
도 5는 본 발명에 따른 패키지가 적층된 상태를 도시한 종단면도.5 is a longitudinal sectional view showing a state in which the packages according to the present invention are stacked.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1; 서브 스트레이트2; 필름 테이프One; Sub straight 2; Film tape
3; 칩4; 범프3; Chip 4; Bump
5; 이너 리드 본딩6; 제1절곡부5; Inner lead bonding 6; 1st bending part
7; 제2절곡부8; 포팅부7; Second bent portion 8; Porting Part
9; 아우트 리드 본딩10; 비어 홀9; Out lead bonding 10; beerhouse
11; 본딩부11; Bonding Part
이와 같은 목적을 달성하기 위해서 본 발명은 상방향으로 절곡된 제1절곡부와 내측방향으로 절곡된 제2절곡부를 구비한 서브 스트레이트와, 상기 서브 스트레이트의 상측 외부 단자가 되는 아우트 리드와 이너 리드를 포함한 다수개의 리드 패턴이 구비되어 서브 스트레이트에 부착되는 양면 테이프와, 하면에 상기 이너 리드와 접촉가능한 다수개의 범프가 구비된 반도체 칩과, 상기 칩과 이너 리드를 포함하는 일정면적을 덮도록 몰딩하는 몰딩부로 구성된 것을 특징으로 하는 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a sub straight having a first bent portion bent in an upward direction and a second bent portion bent in an inward direction, and an outer lead and an inner lead serving as an upper external terminal of the sub straight. Double-sided tape provided with a plurality of lead patterns, including a plurality of lead patterns, a semiconductor chip having a plurality of bumps on the lower surface in contact with the inner lead, and molding to cover a predetermined area including the chip and the inner lead There is provided a semiconductor package comprising a molding part.
상기 양면 테이프의 리드 패턴과 서브 스트레이트의 리드 패턴 부착부위는 비아 홀이 형성된다.Via holes are formed in the lead pattern of the double-sided tape and the lead pattern attachment portion of the sub straight.
상기와 같은 본 발명의 목적을 달성하기 위한 제조 방법에 있어서는, 서브 스트레이트에 리드 패턴이 형성된 양면 테이프를 부착시키는 단계와, 상기 서브 스트레이트에 부착된 리드 패턴에 범프가 형성된 반도체 칩을 부착하는 칩 본딩 공정을 수행하는 단계와, 상기 반도체 칩을 감싸도록 서브 스트레이트를 1차 절곡시키는 벤딩 공정을 수행하는 단계와, 상기 몰딩부를 감싸도록 서브 스트레이트를 2차 절곡시키는 벤딩 공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법이 제공된다.In the manufacturing method for achieving the object of the present invention as described above, the step of attaching a double-sided tape with a lead pattern formed on the sub-straight, and chip bonding for attaching a semiconductor chip having a bump formed on the lead pattern attached to the sub-straight Performing a process, performing a bending process of first bending the sub straight to surround the semiconductor chip, and performing a bending process of performing a second bending of the sub straight to surround the molding part. There is provided a method of manufacturing a semiconductor package, characterized in that.
이하, 상기와 같이 구성되어 있는 본 발명의 반도체 패키지를 첨부한 도면에 도시한 실시예에 따라 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor package of the present invention configured as described above will be described in detail with reference to the embodiment shown in the accompanying drawings.
본 발명의 반도체 패키지는, 첨부한 도 2에 도시한 바와 같이, 상방향과 내측방향으로의 2차 절곡부(6,7)가 형성된 서브 스트레이트(1)와, 상기 서브 스트레이트(1)의 상측 외부 단자가 되도록 다수개의 리드 패턴(5,9)이 구비되어 서브 스트레이트(1)에 부착되는 양면 테이프(2)와, 하면에 상기 리드 패턴(5,9)과 접촉가능한 다수개의 범프(4)가 구비된 반도체 칩(3)과, 상기 칩(3)과 이너 리드(5)를 포함하는 일정면적을 덮도록 몰딩하는 몰딩부(8)로 구성된다.As shown in the accompanying FIG. 2, the semiconductor package of the present invention includes a substraighter 1 having secondary bends 6 and 7 formed in an upward direction and an inward direction, and an upper side of the substraighter 1. A plurality of lead patterns 5 and 9 are provided to be external terminals and attached to the sub straights 1, and a plurality of bumps 4 are in contact with the lead patterns 5 and 9 on the lower surface. And a molding part 8 for molding to cover a predetermined area including the chip 3 and the inner lead 5.
상기와 같이 구성되어 있는 본 발명의 반도체 패키지의 제조 방법을 도 3a 내지 도 3e를 참조하여 설명하면 다음과 같다.A method of manufacturing the semiconductor package of the present invention configured as described above will be described with reference to FIGS. 3A to 3E.
본 발명의 반도체 패키지는 서브 스트레이트(1)에 리드 패턴(5,9)이 형성된 양면테이프(2)를 부착시키는 단계(도 3a)와, 상기 서브 스트레이트(1)에 부착된 리드 패턴(5,9)에 범프(4)가 형성된 반도체 칩(3)을 부착하는 칩 본딩 공정을 수행하는 단계(도 3b)와, 상기 반도체 칩(3)을 감싸도록 서브 스트레이트(1)를 1차 절곡시키는 벤딩 공정을 수행하는 단계(도 3c)와, 상기 반도체 칩(3), 이너 리드(5)를 포함하는 일정 면적을 몰딩하는 몰딩 공정을 수행하는 단계(도 3d)와, 상기 몰딩부(8)를 감싸도록 서브 스트레이트(1)를 2차 절곡시키는 벤딩 공정을 수행하는 단계(도 3e)의 순서로 제조되는 것이다.According to the semiconductor package of the present invention, the step of attaching the double-sided tape 2 having the lead patterns 5 and 9 to the sub straight 1 (FIG. 3A) and the lead pattern 5 attached to the sub straight 1 may be performed. 9) performing a chip bonding process for attaching the semiconductor chip 3 having the bumps 4 formed thereon (FIG. 3B), and a bending for first bending the sub straights 1 to surround the semiconductor chip 3; Performing a process (FIG. 3C), performing a molding process of molding a predetermined area including the semiconductor chip 3 and the inner lead 5 (FIG. 3D), and the molding unit 8. It is manufactured in the order of performing a bending process of secondary bending the sub-straight (1) to wrap (Fig. 3e).
상기 서브 스트레이트(1)는 그 재질이 유연한 것으로서, 서브 스트레이트(1)의 중앙부는 상기 반도체 칩(3)이 부착될 공간이 될 수 있는 직사각형 형상이고, 상기 직사각형부의 4개변은 1차 절곡부(6)가 되며, 이 1차 절곡부(6)에서 소정 길이만큼 연장된 연장부가 형성된다.The material of the sub-straights 1 is flexible, and the center portion of the sub-straights 1 has a rectangular shape that can be a space to which the semiconductor chip 3 is attached. 6), an extension portion extending by a predetermined length from the primary bent portion 6 is formed.
상기 양면 테이프(2)는 다수개의 리드 패턴(5,9)이 앞,뒷면으로 형성되어 있고, 서브 스트레이트(1)에 상면에 부착된 후 서브 스트레이트(1)의 4개 연장부 끝단을 감싸면서 서브 스트레이트(1) 하면의 일정부분에 부착가능하도록 서브 스트레이트(1)의 연장부보다 더 연장된 형상이다.The double-sided tape 2 has a plurality of lead patterns 5 and 9 formed at the front and back sides, and is attached to the upper surface of the sub straight 1 and then wraps the ends of the four extensions of the sub straight 1. It extends more than the extension part of the sub straight 1 so that attachment to a certain part of the lower surface of the sub straight 1 is possible.
상기 반도체 칩(3)은 그 일면에 형성된 다수개의 범프(4)가 상기 양면 테이프(2)에 형성된 리드 패턴(5,9)과 접촉되어 전기적 접속이 가능하게 된다.In the semiconductor chip 3, a plurality of bumps 4 formed on one surface thereof are in contact with the lead patterns 5 and 9 formed on the double-sided tape 2, thereby enabling electrical connection.
또한, 상기 칩(3)을 리드 패턴(5,9)에 부착시키고 서브 스트레이트(1)를 벤딩한 후 칩(3)과 이너 리드(5)를 포함하는 일정면적을 덮도록 몰딩하고 나서 2차 벤딩을 하면 상기 서브 스트레이트(1)의 하면을 감싸는 리드 패턴(9)이 패키지의 상면에 노출되므로 아우트 리드가 된다.In addition, the chip 3 is attached to the lead patterns 5 and 9, the sub straight 1 is bent, and then molded to cover a predetermined area including the chip 3 and the inner lead 5, and then the secondary When bending, the lead pattern 9 surrounding the lower surface of the sub straight 1 is exposed to the upper surface of the package, thereby forming an outer lead.
첨부한 도 4는 본 발명의 반도체 패키지의 다른 실시예를 보인 것으로, 상기 양면 테이프(2)의 리드 패턴(5,9)과 서브 스트레이트(1)의 리드 패턴(5,9) 부착부위에 비아 홀(10)이 형성된다.4 is a cross-sectional view of another embodiment of the semiconductor package according to the present invention, in which the lead patterns 5 and 9 of the double-sided tape 2 and the lead patterns 5 and 9 of the sub straights 1 are attached. The hole 10 is formed.
상기 양면 테이프(2)의 리드 패턴(5,9)과 서브 스트레이트(1)의 리드 패턴(5,9) 부착부위에 형성된 비아 홀(10)은 칩(3)의 범프(4)와 아우트 리드(9)간의 전기적인 접속을 가능하게 하므로, 도 5에 도시한 바와 같이, 다수개의 패키지를 적층시킬 수 잇게 된다.The via holes 10 formed on the lead patterns 5 and 9 of the double-sided tape 2 and the lead patterns 5 and 9 of the sub straights 1 are formed on the bumps 4 and the outer leads of the chip 3. Since electrical connection is possible between (9), as shown in Fig. 5, a plurality of packages can be stacked.
본 발명의 반도체 패키지에 의하면 반도체 칩의 신호를 패키지의 외부로 전달하는 아우트 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써, 적층이 가능하면서도 와이어 본딩 없이 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화할 수 있는 효과가 있다.According to the semiconductor package of the present invention, by forming the outer lead that transmits the signal of the semiconductor chip to the outside of the package to be in close contact with the upper surface of the package, it is possible to stack, but directly connect the chip with the lead pattern without wire bonding, the size of the package By reducing the size, the area mounted on the printed circuit board can be minimized.
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