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KR19980044155A - 반도체 메모리 장치를 구동하는 방법 및 회로 - Google Patents

반도체 메모리 장치를 구동하는 방법 및 회로 Download PDF

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KR19980044155A
KR19980044155A KR1019960062192A KR19960062192A KR19980044155A KR 19980044155 A KR19980044155 A KR 19980044155A KR 1019960062192 A KR1019960062192 A KR 1019960062192A KR 19960062192 A KR19960062192 A KR 19960062192A KR 19980044155 A KR19980044155 A KR 19980044155A
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KR
South Korea
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address
circuit
output
column address
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쿄이치 나가다
Original Assignee
가네꼬 히사시
닛폰 덴키(주)
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Filing date
Publication date
Application filed by 가네꼬 히사시, 닛폰 덴키(주) filed Critical 가네꼬 히사시
Publication of KR19980044155A publication Critical patent/KR19980044155A/ko
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Abstract

다수의 메모리 셀 어레이가 분할 디코드 시스템에 의해 구동되는 반도체 메모리 장치용 구동 회로는 어드레스 신호를 유지하는 다수의 어드레스 래치 회로를 포함하는 단일의 로우 어드레스 디코더와, 상기 스위칭 회로의 출력은 제 2 논리 게이트 유닛을 통해 활성화되며 이 논리 게이트 유닛을 통해 어드레스 인에이블 신호가 입력된다. 그래서, 정상 동작 동안의 구동기 선택 신호와 중복성 동작 동안의 구동기 선택 신호는 공통으로 사용된다. 결과적으로, 전체 배선수와 구동기 회로수 및 칩 영역은 감소된다.

Description

반도체 메모리 장치를 구동하는 방법 및 회로
본 발명은 일반적으로 반도체 메모리 장치를 구동하는 방법 및 회로에 관하며, 특히 중복성 회로(redundancy circuit)를 장착한 반도체 메모리 장치를 구동하는 방법 및 회로에 관한다.
통상적으로 다이나믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리 장치에서, 반도체 메모리 장치의 집적도가 높아질수록 결점 발생 레이트가 높아진다.
특히, 집적도(예를 들어 밀도)가 증가함에 따라 메모리 소자 영역(예를 들어, 메모리 셀 어레이)에는 많은 결점이 발생한다. 메모리 셀에서 그러한 결점을 제거하기 위해서는 통상적으로 중복성 회로(redundancy circuit)가 제공된다.
도 6은 종래의 예시적인 메모리 셀 어레이 및 열 어드레스 디코더의 구동 회로 다이아그램을 도시하며 설명의 간략화를 위해 주변 장치는 생략되어 있다. 특히, 도 6은 다수의 서브분할된 메모리 셀 어레이(11), 이 다수의 서브분할된 메모리 셀 어레이를 각각 구동하는 다수의 서브워드 구동기(SWD)(12a), 판독 동작 동안에 구동되는 다수의 감지 증폭기(SA)(13), 다수의 서브워드 구동기(SWD)(12a)에 대응하며 중복성 목적을 위한 다수의 서브워드 구동기(RSWD)(12b)를 포함하는 종래의 반도체 메모리 장치(DRAM)(10a)를 도시한다. 다수의 서브분할된 메모리 셀 어레이(11)는 SWD(12a)에 의해 열 방향(row direction)으로 서브분할되며 또한 SA(13)에 의해 행 방향(column direction)으로 서브분할된다.
이러한 DRAM(10a)의 메모리 셀 어레이(11)를 선택하는 구동 회로는 X 디코더와 Y 디코더를 포함한다(도 6에는 도시되지 않음). X 디코더는 열 어드레스 디코더(14a), 이 열 어드레스 디코더(14a)에 의해 구동되는 다수의 열 어드레스(R) 구동기(RR), 및 열 어드레스 디코더(14b)에 구동되는 중복성 목적의 다수의 열 어드레스(RR) 구동기(15b)를 포함한다.
이 서브분할된 디코더형 워드 구동기에서, 다수의 SWD(12a)중 하나는 X 디코더가 선택한다. R 구동기(15a)의 출력신호에 대응하는 열 어드레스(RAI) 신호는 선택된 SWD(12a)에 입력되고 그래서 이들 선택된 서브워드 라인(SWL)중 하나가 선택된다.
그렇지만, 메모리 셀 어레이(11)에서 결점있는 어드레스(defective address)가 선택되면, 중복성용 RSWD(12b)는 RR 구동기(15b)를 거쳐 열 어드레스 디코더(14b)에 의해 선택된다. 결점있는 어드레스는 미리(검출된 것보다 빨리) 프로그램에 의해 알려져서 검사를 받으며, 결점있는 어드레스는 중복성 디코더에 의해 제공된다. 이 선택된 RSWD(12b)는 중복성 행 어드레스(RRAI) 신호에 입력되어 중복성 RR 구동기(15b)로부터의 출력신호가 되며 그래서 선택된 중복성 서브워드 라인(RSWL)중 하나가 선택된다.
반면에, 예를 들어, R 구동기(15a)와 RR 구동기(15b)를 구동시키는데 사용되는 4-비트 RAI 신회와 4-비트 RRAI 신호는 중복성 회로용 열 어드레스 디코더(14a)와 열 어드레스 디코더(14b)에 의해 화성화된다. 열 어드레스 디코더(14a)는 X 어드레스 X1B 및 X1B를 디코더하며 이에 의해 4개의 신호 X1B2B신호, X12B, X1B2, X12를 생성하며 열 어드레스 액세스 인에이블 (RAE) 신호의 입력 타이밍에 맞춰 4-비트 열 어드레스 구동기 활성화된 신호(RAIS)신호를 출력한다.
게다가, 이미 디코더된 중복성 어드레스 신호 RX1B2B, RX12B, RX1B2, RX12는 중복성 목적으로 열 어드레스 디코더(14b)에 입력되며 중복성 어드레스 디코더(14b)는 열 어드레스 인에이블(RAE) 신호를 입력함으로써 4-비트 중복성 열 어드레스 구동기 활성화된(RRAIS)신호를 출력한다.
그렇지만, 종래의 DRAM 구동회로는 메모리 셀의 주변장치의 일부롤 접속되어 있는 정상동작 동안의 서브워드(SWD)와 중복성 서브워드 구동기(RSWD)가 개별적으로 필요하다는 문제를 갖고 있다.
계속해서 이들 구동기(SWD, RSWD)를 구동시키는 R 구동기, RR 구동기, 또는 X 디코더는 회로에 제공되어야 하며, 이에 의해 회로는 필요 이상으로 더 커지게 되고 복잡화된다. 부가적으로, 열 어드레스 디코더와 중복성 열 어드레스 디코더는 R 구동기와 RR 구동를 구동하기 위해 개별적으로 제공되어야 한다.
종래의 반도체 장치의 구동회로에서 메모리 셀의 정상동작 동안 사용되는 열 어드레스 디코더(14a)와 메모리 셀의 임의의 동작 동안(예를 들어 결점이 발생될 때) 사용되는 중복성 열 어드레스 디코더(14b)는 서로 분리되어 있으며, 따라서, 열 어드레스 구동기(15a)와 중복성 열 어드레스 구동기(15b)는 서로 분리되어 있어야만 한다. 열 어드레스 구동기(15a)와 중복성 열 어드레스 구동기(15b)는 각각 열 어드레스 디코더(14a)와 중복성 열 어드레스 디코더(14b)에 의해 출력 목적지(output destination)가 되며 서브워드 구동기(12a)와 중복성 서브워드 구동기(12b)를 구동시킨다. 계속해서 열 어드레스 구동기(15a), 중복성 열 어드레스 구동기(15b), 서브워드 구동기(12a), 중복성 서브워드 구동기(12b)는 각각의 배선(wiring lines)에 의해 함께 접속되어 있다.
더욱이, 디코더(14a, 14b)는 개별적으로 열 어드레스 구동기(15a)와 중복성 열 어드레스 구동기(15b)에 접속되어 있다. 따라서, 전체 배선수가 증가하고 필요한 칩의 영역이 증가한다. 그래서, 칩의 실질적인 평가가 떨어진다.
부가적으로, 종래의 반도체 메모리 장치의 구동회로에서 서브워드 구동기(12a)와 중복성 서브워드 구동기(12b)를 통과하는 전체 배선수는 마찬가지로 증가한다. 그래서, 칩 영역은 더 증가한다.
도 1A는 본 발명의 양호한 실시예에 따른 반도체 메모리 장치의 구동회로 개략도.
도 1B는 본 발명에 따라 열 어드레스 디코더, 열 구동기, 메모리 어레이를 포함하는 반도체 메모리 장치의 구동회로에 대한 상세한 회로도.
도 1C는 본 발명에 따른 메모리 어레이의 상세한 회로도 및 이와 결합된 구동회로 도시도.
도 1D도는 서브워드 구동 회로의 일부에 대한 도시도.
도 1E도는 열 어드레스 스트로브(RAS) 타이밍 발생기에 대한 도시도.
도 2는 도 1A-1C에 도시된 구동회로에 있는 열 어드레스 디코더의 회로도.
도 3은 도 2의 다양한 신호를 나타내는 타이밍 흐름도.
도 4는 도 2의 열 어드레스 디코더에 도시된 어드레스 래치 회로 다이아그램.
도 5는 도 2에 도시된 열 어드레스 디코더의 정상/중복성 스위칭 회로 다이아 그램.
도 6은 반도체 메모리 장치의 종래의 구동회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 어드레스 버퍼2 : 중복성 디코더
4 : 중복성 제어회로5 : 열 어드레스 디코더
위에서 언급한 종래 회로의 문제점과 관련하여, 본 발명의 목적은 장치에 필요한 전체 배선수가 감소하고 또한 칩 영역이 감소한 반도체 메모리 장치 구동방법 및 회로를 제공하는 것이다.
본 발명의 제 1 관점에 따라, 분할 디코딩 시스템에 의해 복수의 메모리 셀 어레이를 구동시키는 반도체 메모리 장치의 구동회로는 하나의 열 어드레스 디코더를 구비한다.
상기 하나의 열 어드레스 디코더는 열 어드레스 신호를 디코딩하는 제1 논리 게이트 유닛; 열 어드레스 래치 신호와 선충전 신호(precharge signal)에 응답해서 제 1 논리 게이트 유닛의 출력을 분리하고 유지하는 어드레스 래치 유닛; 정상/중복성 판정 신호에 응답해서 제 1 동작(예를 들어, 정상 동작) 동안에는 어드레스 래치 회로의 출력을 스위칭하고 제 2 동작(예를 들어, 중복성 동작) 동안에는 열 어드레스 신호를 스위칭하는 정상/중복성 스위칭 회로; 열 어드레스 인에이블 신호에 응답해서 정상/중복성 스위칭 회로의 출력을 활성화시킴으로써 다수의 메모리 셀 어레이용으로 사용되는 열 어드레스 디코드 신호를 생성하는 제 2 논리 게이트 유닛을 포함한다.
또한, 제 1 동작(예를 들어, 정상 동작)동안의 디코더 신호는 분리되어 유지되지만, 반면에 정상 동작 동안의 디코더 신호와 제 2 동작(예를 들어, 중복성 동작)동안의 디코더 신호는 같은 출력으로 제공된다.
양호하게, 본 발명에 따라 반도체 메모리 장치의 구동회로에 있는 어드레스 래치 회로는 제 1 논리 게이트 유닛의 출력을 입력하며 게이트가 어드레스 래치 신호에 의해 제어되는 제 1 스위칭 트랜지스터; 상기 제 1 스위칭 트랜지스터와 전원 사이에 접속되어 있으며 게이트가 선충전 신호에 의해 제어되는 제 2 스위칭 트랜지스터; 상기 제 1 스위칭 트랜지스터와 출력 사이에 접속되어 있으며 상보-금속-산화물-반도체(CMOS) 인버터를 포함하는 데이터 유지회로를 구비한다.
또한, 본 발명에 따라 양호하게 반도체 메모리 장치의 구동 회로에 있는 정상/중복성 스위칭 회로는 게이트가 각각 CMOS 트랜지스터로 제조되는 제 1 및 제 2 전송 게이트를 포함한다.
또한, 상기 제 1 및 제 2 전송 게이트 각각은 정상 어드레스의 디코더 신호와 중복성 어드레스의 디코더 신호를 양호하게 수신하며 상기 전송 게이트들의 출력은 상기 정상/중복성 판정 신호에 기초하여 양호하게 제어된다.
본 발명의 제 2 관점에 따라, 반도체 메모리 장치의 다수 메모리 셀 어레이를 구동하는 방법은 단일의 열 어드레스 디코더를 제공하는 단계; 열 어드레스 디코더의 제 1 논리 게이트 유닛에 의한 열 어드레스 신호를 디코딩하는 단계; 상기 열 어드레스 디코더의 어드레스 래치 유닛에 의하여 어드레스 래치 신호와 선충전 신호에 응답해서 상기 제 1 논리 게이트 유닛의 출력을 유지하는 단계; 상기 열 어드레스 디코더의 정상/중복성 스위칭 회로에 의하여 제 1/ 제 2 판정 신호에 응답해서 제 1 동작 동안에 어드레스 래치 회로의 출력을 스위칭하고 제 2 동작 동안에 열 어드레스 신호를 스위칭하는 단계; 상기 열 어드레스 디코더의 제 2 논리 게이트 유닛에 의하여 열 어드레스 인에이블 신호에 응답해서 상기 제 1 / 제 2 스위칭 회로의 출력을 활성화시킴으로써 다수의 메모리 셀 어레이용으로 사용되는 열 어드레스 디코드 신호를 생성하는 단계를 포함한다.
양호하게, 제 1 동작 동안의 디코드 신호는 분리되어 유지되지만, 반면에 제 1 동작 동안의 디코드 신호와 제 2 동작 동안의 디코드 신호는 동일한 출력으로서 만들어진다.
본 발명의 제 2 관점에서, 메모리는 다수의 서브워드 구동기, 상기 다수의 서브워드 구동기에 대응하며 각각의 서브워드 라인을 선택하는 다수의 서브워드 구동기, 상기 서브워드 라인에 정보를 제공하는 다수의 열 구동기를 포함한다. 상기 구동기들은 정상 모드와 중복성 모드에 따라 제 1형 및 제 2형의 정보를 수신한다.
본 발명의 제 4 관점에 따라, 메모리는 적어도 하나의 주워드 라인, 적어도 하나의 중복 워드 라인, 주워드 라인을 구동하는 제 1 구동기, 중복 워드 라인을 구동하는 제 2 구동기, 제 1 및 제 2 신호를 생성하는 장치, 상기 제 1 및 제 2 구동기 모두에 공통으로 있으며 상기 제 1 및 제 2 신호중 한 신호를 수신하여 상기 제 1 및 제 2 구동기 각각에 동일한 출력을 출력하는 열 구동기를 포함한다.
본 발명의 다른 관점에 따라, 반도체 장치는 디코더로부터 출력된 열 어드레스 신호와 어드레스 신호를 수신하고 다수의 서브워드 라인중 하나를 선택하는 서브워드 구동기와, 열-어드레스-활성-신호를 수신하고 열 어드레스 신호를 열-어드레스-활성-신호에 의해 구동시키는 열 구동기와, 어드레스 신호, 중복성 어드레스 신호, 판정 신호를 수신하며 정상 모드에서 제 1 레벨을 갖는 판정 신호에 의해 어드레스 신호에 대응하는 열-어드레스-활성화-신호를 출력하며 중복 모드에서 제 2 레벨을 갖는 중복 어드레스 신호에 대응하는 열-어드레스-활성화-신호를 출력하는 열 어드레스 디코더를 포함한다.
본 발명의 독특하고 알려지지 않은 구성 및 방법에서, 다수의 디코더는 열 어드레스 구동기와 중복 열 어드레스 구동기에 접속되어 개별적으로 제공되지 않기 때문에, 종래의 회로에 비해 전체 배선수는 감소되고 칩 영역도 감소한다.
또한, 서브워드와 중복 서브워드 구동기를 횡단하는 배선수는 위에서 언급한 종래의 회로에 비해 감소된다.
상세히 설명하면, 정상 동작 동안의 열 어드레스 구동기 선택 신호는 중복 모드 동안의 열 어드레스 구동기 선택 신호와 동일한 것으로 되며 그래서 열 어드레스 구동기가 공통으로 활용되며 서브워드 구동기를 횡단하는 열 어드레스 배선수는 절반(1/2)으로 감소될 수 있다. 그러므로, 칩의 크기가 현격하게 줄어들 수 있다.
위에서 언급한 목적 및 다른 목적, 관점, 이점이 도면을 참조하여 본 발명의 양호한 실시예의 상세한 기술로부터 더 양호하게 이해될 수 있을 것이다.
도면을 참조하면, 특히 도 1A-1E를 참조하면, 분할 디코딩 시스템을 활용하는 본 발명에 따른 반도체 메모리 장치의 제 1 구동회로의 제 1 양호한 실시예가 도시되어 있다. 본 애플리케이션의 목적을 위해 본 애플리케이션에 사용되는 분할 디코딩 시스템이란 용어는 다른 구동기에 의해 검출되는 주워드 라인(MWL)과 서브워드 라인 구동기를 의미한다.
도 1A는 회로의 전체 구성을 나타내며 그 입력 단자에서 비트 X1-X12를 포함하는 어드레스를 수신하는 어드레스 버퍼(1)를 도시한다. 어드레스 버퍼(1)는 제 1 어드레스 입력을 중복 디코더(2)와 X 디코더/구동기(3)에 제공한다. X 디코더/구동기(3)는 비트 X3-X12에 의해 선택되어 다수의 메모리 블록 셀(후술하는 도1B에 나타남)을 포함하는 메모리 셀 어레이(11)에 입력을 제공하도록 결합된다. X 디코더/구동기(3)는 어드레스 버퍼(1)로부터의 어드레스 입력에 기초하여 메모리 셀 어레이(11)의 주워드 라인 MWL을 선택한다.
중복성 디코더(2)는 어드레스 버퍼(1)로부터의 어드레스 입력에 기초하여 중복성 제어회로(4)에 입력을 제공한다. 중복성 제어회로(4)는 비트 X1-X12에 의해 선택된 중복성 구동기(5)에 4-비트 출력을 제공한다. 중복성 제어회로(4)는 또한 X 디코더/구동기(3)와 중복 구동기(5)에 판정 신호(예를 들어 상세히 후술되는 XRDN 신호)를 제공한다.
어드레스 버퍼(1)는 또한 열 어드레스 디코더(14)에 2-비트 입력을 제공한다. 상세히 설명하면, 열 어드레스 디코더(14)는 비트 X1-X12에 의해 선택된다. 열 어드레스 디코더(14)는 또한 중복성 제어회로(4)로부터의 출력과 중복성 제어회로(4)가 생성한 XRDN을 수신하며, 이에 대해서는 상세히 후술한다.
열 어드레스 디코더(14)는 또한 열 어드레스 스트로브(RAS) 발생기(7)(도 1E를 참조하여 후술됨)로부터의 RAE, XLAT, XPRE(상세히 후술됨)를 수신하며 다수의 열 구동기(15)중 선택된 것에 RAIS 신호를 제공한다. 열 구동기(15)는 메모리 셀 어레이(11)중 선택된 메모리 셀에 4-비트 신호를 제공한다.
도 1B를 참조하면, 도 1A에 더욱 상세히 도시되어 있으며 반도체 메모리 장치(다이나믹 랜덤 액세스 메모리(DRAM)(10)을 형성하는 분할 디코딩 시스템에 있는 다수의 메모리 셀 어레이(11)를 구동시킨다.
DRAM(10)은 다수의 서브분할된 메모리 셀 어레이(11), 이들 다수의 서브분할된 메모리 셀 어레이 각각을 구동시키는 다수의 서브워드 구동기(SWD)(12), 판독 동작 동안 구동되는 다수의 감지 증폭기(SA)(13)을 포함한다. 다수의 서브분할된 메모리 셀 어레이(11)는 열 방향(예를 들어, 통상적인 X 방향)을 따라 SWD(12)에 의해 서브분할되며 행 방향(예를 들어, Y 방향)을 따라 SA(13)을 따라 서브분할된다.
위에서 언급한 종래의 회로와 유사하게, DRAM(10)의 메모리 셀 어레이(11)를 선택하는 구동회로는 X 디코더/구동기(3)와 Y 디코더(도시되지 않음)를 사용한다.
새로운 구동회로는 X 디코더의 일부로서 기능을 하는 열 어드레스 디코더(14)와 열 어드레스 디코더(14)에 의해 구동되는 다수의 열 어드레스(R) 구동기(15)를 활용한다.
먼저, 분할 디코더형 워드 구동기는 위에서 언급한 종래 회로와 유사한 방법으로 X 디코더로 다수의 SWD(12)중 하나를 선택한다. R 구동기(15)의 출력 신호에 대응하는 열 어드레스 선택신호(RAI)는 선택된 SWD(12)에 입력된다. 계속해서, 메모리 셀(11)의 다수의 서브워드 라인(예를 들어, 도 1C에 도시된 4개의 서브워드 라인)중 하나의 서브워드 라인(SWL)이 선택된다.
도 1C는 메모리 셀 어레이의 메모리 블록 일부와 구동회로를 도시한다. 상세히 설명하면, X 디코더/구동기(3), 중복성 디코더(5), 열 어드레스 디코더(14), 열 어드레스 구동기(15), 예시적인 메모리 블록 일부가 도시되어 있다. 디코더/구동기(3)는 주워드 라인 MWL0을 거쳐 메모리 블록의 서브워드 라인 SWL0-SWL3과 서브워드 라인 SWL0-SWL3 각각에 대응하는 각각의 구동기(6)에 결합되어 있다. 서브워드 라인은 차례로 비트 라인(참조부호 없음)과 연관되어 있으며(교차되어 있으며) 이에 의해 구동을 위한(예를 들어, 감지 증폭기 SA(13)와 관련회로에 의해 판독되는) 메모리 셀을 형성한다.
중복 구동기(15)는 중복 주워드 라인 RMWL0을 거쳐 메모리 블록의 중복 서브워드 라인 RSWL0-RSWL3와 중복 서브워드 라인 RSWL0-RSWL3 각각에 대응하는 각각의 구동기(6B)에 결합되어 있다. 중복 워드 라인은 차례로 비트 라인(참조부호 없음)과 연관되어 있으며(교차되어 있으며) 이에 의해 구동을 위한(또한 감지 증폭기에 의한 판독을 위한) 메모리 셀을 형성한다.
(예를 들어 서브워드 라인 구동기의 수에 수적으로 대응하는 다수의 버퍼 또는 그와 같은 것들에 의해 형성된) 예시적인 열 어드레스 구동기(15)는 도 1C에 도시되어 있으며 열 어드레스 디코더(14)에 따라 서브워드 구동기(6A)와 중복 서브워드 라인(6B) 각각의 것에 공통으로 RAI0 - RAI3 입력을 제공한다. MWL0와 RAI 신호는 4개의 예시적인 서브워드 라인의 각 서브워드 라인을 활성화시킨다. 중복성 서브워드 라인은 RMWL0과 RAI 신호에 따라 유사하게 활성화된다.
예를 들어, 열 어드레스 디코더(15)는 소정의 범위(예를 들어 2.4 볼트 내지 3.7 볼트)내의 소정의 전압을 갖는 각각의 RAI0-RAI3로 각각의 라인을 활성화시킨다. 그래서, 예를 들어 열 어드레스 디코더 구동기(15)는 2.4 볼트의 RAI0와 3.7 볼트의 RAI3를 출력한다.
위에서 언급한 바와 같이(또한 도 2와 도 3과 관련하여 상세히 후술될 바와 같이), 중복성 구동기(5)는 정상 동작시에 활성화되지 않는다. 그렇지만, 중복성 셀이 선택되면 주워드 라인(MWL)용 X 디코더는 활성화되지 않지만, 대신에 지정된 중복 서브워드 라인 구동기(6B)와 중복 서브워드 라인 RSWL이 선택된다.
도 1D는 서브워드 구동기 회로(6A)의 예시적인 구성을 나타낸다. 도시된 바와 같이, 주워드 라인 MWL 신호와 각각의 RAI 신호(예를 들어, RAI0-RAI3)중 하나는 4개의 예시적 SWL의 각각의 서브워드 라인(SWL)을 활성화시킨다. 중복 서브워드 구동기 회로(6B)는 서브워드 구동기 회로(6A)와 구성이 유사하며 또한 유사하게 중복 주워드 라인 RMWL과 RAI0-RAI3 신호에 의해 각각 활성화된다.
도 1E는 RAE, XLAT, XPRE 신호를 열 어드레스 스트로브 입력에 응답해서 열 어드레스 디코더에 제공하는 열 어드레스 스트로브(RAS) 타이밍 발생기(7)를 도시한다.
이후로, 메모리 셀 어레이(11)에 포함된 결점있는 어드레스가 선택될 때의 스위칭 동작은 도 2를 참조하여 설명한다.
도 2는 도 1에 도시된 회로의 열 어드레스 디코더(14)의 회로도이다.
도 2에 도시된 바와 같이, 열 어드레스 디코더(14)는 제 1 논리 게이트 유닛(16)과 다수의 어드레스 래치 회로 19A-19D를 포함하며, 상기 제 1 논리 게이트 유닛은 X 어드레스 버퍼(도 1A에 도시됨)로부터 입력된 X 어드레스 신호 X1B와 X1B를 디코드하기 위해 다수의 인버터 17A-17D와 다수의 NAND 게이트 18A-18D를 포함하며, 상기 다수의 어드레스 래치 회로 19A-19D는 어드레스 래치(XLAT)에 응답해서 제 1 논리 게이트 유닛(16)으로부터의 출력 A와 도 1E의 RAS 타이밍 발생기(이후에 상세히 후술함)에 의해 생성되는 선충전(XPRE) 신호를 분리하여 래칭하고 그 유지된 값 B를 출력한다.
열 어드레스 디코더(14)는 정상/중복성 스위칭 회로 21A-21D를 더 포함하며, 상기 스위칭 회로는 정상동작시에 어드레스 래치 회로 19A-19D의 각 출력 B를 스위칭하며, 또한 중복성 제어 회로(4)(중복성 디코더(2)로부터의 입력에 기초하여 도 1A에 도시됨)에 의해 생성된 정상/중복성 판정(XRDN) 신호에 응답해서 중복성 동작시에 외부 명령 신호에 기초해서 내부적으로 발생된 중복성 열 어드레스 신호 RX1B2B, RX12B, RX1B2, RX12와 인버터(20)를 거쳐 유도된 역변환된(상보)신호를 스위칭하며 이 스위칭된 값 C를 출력시킨다.
또한, 열 어드레스 디코더(14)는 다수의 NAND 게이트 23A-23D와 다수의 인버터 24A-24D를 포함하는 제 2 논리 게이트 회로 유닛(22)을 포함하며, 그래서 정상/중복성 스위칭 회로 21A-21D의 출력 C는 도 1E의 RAS 타이밍 발생시에 의해 생성된 열 어드레스 인에이블 (RAE) 신호에 응답해서 활성화되며 이에 의해 열 어드레스 구동기 활성화된 역변환 신호 D와 열 어드레스 구동기 활성화된 신호 RAIS0-RAIS3가 생성된다.
열 어드레스 활성화된 신호 RAIS0-RAIS3는 도 1A-1C에 도시된 각각의 구동기 회로(15)에 제공된다. 각각의 구동기 회로(15)는 차례로 예를 들어 4-비트를 갖는 RAI 신호를 출력한다.
정상 동작시의 디코드 신호는 단일의 열 어드레스 디코더(14)에 의해 분리되어 유지되고 그래서 정상동작시의 디코드 신호와 중복성 동작시의 디코드 신호가 공통적으로 동일한 값으로 제공된다.
위에서 언급한 바와 같이, X 어드레스 신호 X1B와 X2B가 제 1 논리 게이트 유닛(16)을 형성하는 NAND 게이트 18A-18D에 입력되거나 또는 인버터 17A-17D를 거쳐 입력될 때, 이들 NAND 게이트 18A-18D로부터 4개의 출력 A중 하나가 활성화된다. 제 1 논리 게이트 유닛(16)에 의해 활성화된 하나의 디코드 신호는 로우 레벨(low level)로 출력되고 그런 다음 이 로우-레벨 신호는 예를 들어 어드레스 래치 신호(19A)에 입력된다.
정상/중복성 스위칭 회로 21A-21D에는 정상 어드레스를 갖는 디코드 신호 B와 중복 어드레스를 갖는 디코드 신호 RX1B2B, RX12B, RX1B2, RX12가 입력된다. 따라서, 정상/중복성 스위칭 회로 21A-21D는 상기 디코드 신호들이 (중복성 제어회로로부터 입력된) 중복성 판정 신호 XRDN에 기초한 중복인지 또는 중복성 판정 신호 XRDN의 상보 신호(예를 들어, 인버터(20)에 의해 생성된 역변환된 신호)에 대응하는 다른 중복성 판정 신호 XRDNB에 기초한 중복인지를 판정하며 이에 의해 신호 C가 출력된다.
통상적으로, 정상/중복성 판정 신호 XRDN와 중복 어드레스 신호 RX1B2B, RX12B, RX1B2, RX12는 정상 어드레스 신호 B에 비해 (예를 들어 회로구성에서 본래의 지연으로 인한 1-2 ns 만큼) 지연되기 때문에, XLAT 신호의 타이밍은 중복성 어드레스 신호 RX1B2B의 타이밍과 같도록 설정된다.
결과적으로, 정상/중복성 스위칭 회로 21A-21D에서, 정상 어드레스는 일단 한 번 출력되지 않도록 되며 그런 다음 중복성 판정동작시에 중복성 어드레스로 스위치된다. 따라서, 정상/중복성 스위칭 회로 21A-21D로부터의 출력 데이터가 한정될 때, 열 어드레스 인에이블 신호 RAE가 제 2 논리 게이트 유닛(22)의 다수의 NAND 게이트 23A-23D에 입력되므로 다수의 RAIS0-RAIS3 신호가 출력된다.
도 3은 도 2의 회로에서의 다양한 신호를 나타내는 시간 흐름도이다.
도 3에 도시된 바와 같이, 타이밍 T1에서, 도 2에서의 선충전 신호(XPRE)가 하이(high)(예를 들어, 1)가 될 때, 어드레스 회로 19A-19D의 중간 포인트(즉, 도 4에서 상세히 도시되는 데이터 래치 19A에서의 포인트 E)는 하이 부유 상태(floating state)에 있게 된다.
타이밍 T2에서, 어드레스 래치 신호(XLAT)가 하이 레벨에 있을 때, 포인트 A에서의 데이터 입력(예를 들어, 어드레스 신호)는 포인트 E에서 유지된다. 또한, 타이밍 T3에서, 중복 어드레스 신호(RX1B2B)가 선택되고 중복성 스위칭 회로 21A-21D가 동작중일 때 포인트 B에서의 입력이나 또는 중복 어드레스 신호 RX1B2B의 입력중 하나가 정상동작이나 중복성 동작에 따라 선택된다.
타이밍 T4에서, 어드레스 신호 (RAE)가 하이 레벨에 도달하도록 시작될 때 RAIS 신호는 짧은 시간내에 활성화된다(예를 들어 하이가 된다).
도 4는 도 2에 도시된 어드레스 래치 회로 19A의 다이아그램이며, 도 2에 도시된 4개의 어드레스 래치 회로 19A-19B의 전형적인 것이다.
도 4에 도시된 바와 같이, 어드레스 래치 회로 19A는 양호하게 스위칭 소자로서 기능하는 NMOS 트랜지스터(25)를 포함하며 여기서, 제 1 논리 게이트 유닛(16)의 출력 A가 입력되고 트랜지스터의 게이트는 도 1E의 RAS 타이밍 발생기가 생성한 XLAT 신호에 의해 제어된다.
스위칭 소자로서 기능하는 PMOS 트랜지스터(26)는 NMOS 트랜지스터(25)와 VCC 사이에서 제어되며 XPRE 신호에 의해 제어되는 게이트를 갖는다. NMOS 트랜지스터(25)에 접속되어 있고 CMOS 인번에 의해 형성되는 데이터 유지 회로(27)는 래치 출력 B를 출력한다. 데이터 유지회로의 구성은 단지 예시에 불과하다. 데이터 유지회로를 구성하는데 있어서 다른 구성도 적용할 수 있다. 각각의 신호 타이밍과 데이터의 하이/로우 상태는 도 3에서 타이밍 다이아그램에서 설명된다.
먼저, 어드레스 디코드 신호 A가 (예를 들어, 타이밍 T1에서) 입력되기 전에 XPRE 신호와 XLAT 신호는 모두 로우 레벨이기 때문에 NMOS 트랜지스터(25)는 오프로 턴되고 PMOS 트랜지스터(26)는 온으로 턴된다. 계속해서, 데이터 유지 회로(27)로부터의 출력에 대응하는 어드레스 디코드 유지 신호 B는 로우 레벨에서 연속적으로 출력된다.
다음, 디코드 신호 포착동작 동안에 XPRE 신호는 하이 레벨이 되고 PMOS 트랜지스터(26)는 오프로 턴되므로 데이터 유지 회로(27)는 로우 레벨에서 디코드 신호 B를 계속해서 유지한다.
게다가, 타이밍 T2에서 어드레스가 변화되어 논리 게이트 유닛(16)의 출력 A (예를 들어, 어드레스 디코드 신호)가 하이 레벨에서 로우 레벨로 변화될 때, XLAT 신호는 하이 레벨의 하나의 펄스를 가지며 NMOS 트랜지스터(26)는 온으로 턴되므로 데이터 유지 회로(27)에서 유지된 그러한 데이터와 반대인 NMOS 트랜지스터(25)가 기입된다.
결과적으로, 데이터 유지 회로(27)의 출력 B는 하이 레벨이 되고 또한 이 하이 레벨 데이터는 계속해서 유지된다. 이 때, 입력된 디코드 신호 A가 변화될 때조차도, NMOS 트랜지스터(25)는 오프로 턴되기 때문에 하이 레벨의 데이터는 계속해서 유지된다. 따라서, 다음 어드레스의 입력에 의해 야기되는 에러 동작을 발생되지 않는다. 그러므로, 어드레스 래치 회로 19A는 NMOS 트랜지스터(25)가 타이밍 T3와 T4에서 로우 레벨에서 유지되기 때문에 데이터를 계속해서 유지한다.
도 5는 도 2에서의 정상/중복성 스위칭 회로 21A-21D를 나타내는 다이아그램이다. 도 5에 도시된 바와 같이, 4개의 정상/중복성 스위칭 회로중 통상적인 정상/중복성 스위칭 회로(21A)는 양호하게 2개의 CMOS 전송 게이트(28,29)를 포함하며 여기서 PMOS 트랜지스터와 NMOS 트랜지스터는 양호하게 서로 병렬로 접속되어 있다.
정상 어드레스의 디코드 유지 신호 B는 제 1 전송 게이트(28)로 입력되는 반면에, 중복 어드레스의 디코드 신호 RX1B2B는 제 2 전송 게이트(29)로 입력된다. 제 1 전송 게이트(28)와 제 2 전송 게이트(29) 모두는 중복성 판정 신호 XRDNB와 상보 신호 XRDNB에 의해 제어되며 이에 의해 스위칭 출력 C가 RAI 선택 신호로서 출력된다.
먼저, 초기 조건하에서 즉, 타이밍 T1에서 정상동작시의 입력 B와 중복성 동작시의 입력 RX1B2B는 로우 레벨이다. 이 때, 중복성 판정 신호 XRDN은 로우 레벨이 되고 상보 신호 XRDNB는 하이 레벨이 되기 때문에 제 1 CMOS 전송 게이트(28)는 온으로 턴되고 제 2 CMOS 전송 게이트(29)는 오프로 턴된다. 계속해서, 제 1 CMOS 전송 게이트(28)는 온으로 턴되기 때문에 출력 신호 C는 입력 B가 로우 레벨을 유지하는 동안 출력된다.
다음, 타이밍 T2에서 나타난 바와 같이, 중복성 제어회로(도 1A에 도시됨)는 동작하지 않기 때문에, 정상 어드레스가 선택되면, 판정 신호 XRDN는 로우 레벨을 유지하고 상보 신호 XRDNB는 하이 레벨을 유지하므로 입력 B는 RAI 선택 신호 C로서 직접 출력된다.
반면에, 타이밍 T3에서 지적된 바와 같이, 중복성 제어 회로(도 1A에 도시됨)가 동작하여 중복성 어드레스가 선택될 때 정상/중복성 판정 신호 XRDN이 하이 레벨로 되고 상보 신호 XRDNB가 로우 레벨이 된다. 따라서, 입력 RX1B2B는 C에서 출력되고 어드레스는 정상 어드레스에서 중복성 어드레스로 스위치된다. 위에서의 프로세싱에 대조되는 동작이 유사하게 실행된다는 것을 유념해야 한다. 예를 들어, 하이-레벨 신호 대신에 로우-레벨 신호가 적용될 수 있다.
그 후, 타이밍 R4에 도시된 바와 같이, 열 어드레스 인에이블 신호 RAE가 하이로 될 때, 하이로 되어 있는 C 출력은 열 어드레스 구동기 활성화된 신호 RAIS0 RK 하이 레벨로 되는 동안에 출력된다.
본 발명의 반도체 장치의 구동 회로의 양호한 실시예에 따라, 정상 동작시의 디코드 신호는 연속적인 어드레스 신호가 입력될 때조차도 분리되어 유지되지만 데이터가 분리되어 있기 때문에 에러 동작은 일어나지 않는다.
게다가, 정상 동작시와 중복성 동작시의 어드레스 신호와 디코드 신호가 스위치 되기 때문에, 디코드된 출력은 사로 동일하게 된다. 즉, 정상 어드레스 디코드 유지 신호 B와 중복성을 위한 어드레스 디코드 신호 RX1B2B가 열 어드레스 디코더(14)에 의해 스위치되기 때문에, 하나의 구동 회로(15)는 정상 동작과 중복성 동작에 모두 공통으로 사용될 수 있다.
결과적으로, 도 6에 도시된 종래의 회로에서 중복성을 위해 배타적으로 사용된 구동 회로 15b는 필요하지 않으며 그래서 회로의 수는 절반으로 줄여질 수 있다.
또한, 열 어드레스 선택 신호(RAI 선택신호)는 공통으로 사용될 수 있기 때문에, 서브워드 구동기들(SWD)(12a)을 횡단하는 배선 수는 절반으로 감소될 수 있으며 그래서 칩 영역이 종래의 회로에 비해 현격하게 줄어들 수 있다.
위에서 언급한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 구동회로는 하나의(예를 들어 단일의) 열 어드레스 디코더를 포함하며, 상기 열 어드레스 디코더는 열 어드레스 신호를 디코딩하는 제 1 논리 게이트 유닛, XLAT와 XPRE 신호에 응답해서 제 1 논리 게이트 유닛의 출력을 분리하고 유지하는 어드레스 래치 회로, XRDN 신호에 응답해서 정상 동작시에는 어드레스 래치 회로의 출력을 스위칭하고 중복성 동작시에는 열 어드레스 신호를 스위칭하는 정상/중복성 스위칭 회로, 열 어드레스 인에이블 신호에 응답해서 정상/중복성 스위칭 회로의 출력을 활성화시킴으로써 다수의 메모리 셀 어레이에서 사용되는 열 어드레스 디코더 신호를 생성하는 제 2 논리 게이트 유닛을 포함한다.
계속해서, 정상 동작시의 열 어드레스 구동기 선택 신호는 중복성 동작시의 열 어드레스 구동기 선택신호와 동일하게 되므로 열 어드레스 구동기는 공통으로 사용되며 서브워드 구동기들을 횡단하는 열 어드레스 배선수는 절반으로 감소된다. 그러므로, 칩 영역은 현격하게 감소된다.
본 발명의 다른 이점은 구성이 용이하다는 점이며 또한 위에서 언급한 종래의 장치보다 실질적으로 차지하는 칩 영역이 작다. 다시 한 번, 칩의 크기와 칩 장치의 최적화는 많은 웨이퍼 기판(예를 들어 8 또는 이와 유사한)의 고정된 크기로 인하여 매우 중요하다는 것을 유념해야 한다. 부가적으로, 회로의 설계가 쉽기 때문에 종래 회로에 비해 동작 속도가 증가한다.
본 발명을 하나의 양호한 실시예로 기술하였으나, 당 분야에 익숙한 기술인은 첨부된 클레임의 정신 및 범주내에서 본 발명을 수정하여 실시할 수 있다는 것을 인식할 것이다.

Claims (28)

  1. 다수의 메모리 셀을 구동하는 반도체 메모리 장치의 구동회로에 있어서,
    단일의 열 어드레스 디코더;
    를 포함하며, 상기 단일의 열 어드레스 디코더는
    열 어드레스 신호 입력을 디코딩하여 출력을 제공하는 제 1 논리 게이트 유닛;
    상기 제 1 논리 게이트 유닛의 출력을 입력된 어드레스 래치 신호와 선충전 신호에 응답해서 유지하는 어드레스 래치 회로;
    입력된 제 1 / 제 2 판정 신호에 응답해서 제 1 동작 동안에는 상기 어드레스 래치 회로의 출력을 스위칭하고 제 2 동작 동안에는 열 어드레스 신호를 스위칭하는 정상/중복성 스위칭 회로; 및
    상기 제 2 논리 게이트 유닛에 입력된 열 어드레스 인에이블 신호에 응답해서 상기 제 1 / 제 2 스위칭 회로의 출력을 활성화시킴으로써 상기 다수의 메모리 셀 어레이에서 사용하는 열 어드레스 디코드 신호를 생성하는 제 2 논리 게이트 유닛;
    을 포함하며,
    상기 제 1 동작 동안에는 상기 디코드 신호가 분리되어 유지되고, 상기 제 1 동작 동안의 상기 디코드 신호와 상기 제 2 동작 동안의 상기 디코드 신호는 동일한 출력으로서 제공되는 것을 특징으로 하는 반도체 메모리 장치 구동회로
  2. 제 1 항에 있어서, 상기 어드레스 래치 회로는,
    상기 제 1 논리 게이트 유닛의 출력을 수신하고 상기 어드레스 래치 신호에 의해 제어되는 게이트를 갖는 제 1 스위칭 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  3. 제 2 항에 있어서, 상기 어드레스 래치 회로는,
    상기 제 1 스위칭 트랜지스터와 전원 사이에 접속되며 상기 선충전 신호에 의해 제어되는 게이트를 갖는 제 2 스위칭 트랜지스터;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 구동 회로.
  4. 제 3 항에 있어서, 상기 어드레스 래치 회로는,
    상기 제 1 스위칭 트랜지스터와 상기 어드레스 래치 회로의 출력 사이에 접속되며 상보-금속-산화물-반도체(CMOS) 인버터를 포함하는 데이터 유지 회로;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  5. 제 1 항에 있어서, 상기 어드레스 래치 회로는,
    상기 제 1 논리 게이트 유닛의 출력을 입력하며 상기 어드레스 래치 신호에 의해 제어되는 게이트를 갖는 제 1 스위칭 트랜지스터;
    상기 제 1 스위칭 트랜지스터와 전원 사이에 접속되며 상기 선충전 신호에 의해 제어되는 게이트를 갖는 제 2 스위칭 트랜지스터; 및
    상기 제 1 스위칭 트랜지스터와 상기 어드레스 래치 회로의 출력 사이에 접속된 게이트 유지 회로;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  6. 제 1 항에 있어서, 상기 제 1 동작은 정상 동작을 포함하며, 상기 제 2 동작은 중복성 동작을 포함하며,
    상기 제 1 / 제 2 스위칭 회로는 제 1 및 제 2 전송 게이트를 포함하는 정상/중복성 스위칭 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 전송 게이트 각각은
    상보-금속-산화물-반도체(CMOS) 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  8. 제 7 항에 있어서, 상기 제 1 및 제 2 전송 게이트는 병렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  9. 제 7 항에 있어서, 상기 제 1 및 제 2 전송 게이트 각각은 정상 어드레스의 디코드 신호와 중복성 어드레스의 디코드 신호를 받아들이는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 전송 게이트 각각은 상기 정상/중복성 판정 신호에 기초하여 제어되는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  11. 제 1 항에 있어서, 상기 제 1 / 제 2 스위칭 회로는 제 1 및 제 2 전송 게이트를 포함하며,
    상기 제 1 및 제 2 전송 게이트 각각은 제 1 어드레스의 디코드 신호와 제 2 어드레스의 디코드 신호를 받아들이며, 상기 제 1 및 제 2 전송 게이트의 출력은 상기 제 1 / 제 2 판정 회로에 기초하여 제어되는 것을 특징으로 하는 반도체 메모리 장치 구동 회로.
  12. 메모리에 있어서,
    다수의 메모리 셀 블록;
    상기 다수의 메모리 셀 블록에 대응하며 각각의 서브워드 라인을 선택하는 다수의 서브워드 구동기; 및
    서브워드 라인에 정보를 제공하며 정상 모드 및 중복성 모드에 기초하여 제 1 및 제 2 형의 정보를 수신하는 다수의 구동기;
    를 포함하는 것을 특징으로 하는 메모리.
  13. 메모리에 있어서,
    적어도 하나의 주워드 라인;
    적어도 하나의 중복 주워드 라인;
    상기 적어도 하나의 주워드 라인을 구동하는 제 1 구동기;
    상기 적어도 하나의 중복 주워드 라인을 구동하는 제 2 구동기;
    정상 모드와 중복성 모드에 각각 기초하여 상기 제 1 및 제 2 구동기에 제 1 및 제 2 신호를 선택적으로 제공하는 수단;
    상기 제 1 및 제 2 구동기에 공통이며, 상기 제 1 신호가 제공되었는지 또는 제 2 신호가 제공되었는지에 따라 상기 제 1 및 제 2 구동기와 함께 사용되는 동일한 출력을 선택적으로 출력하는 열 구동기;
    를 포함하는 것을 특징으로 하는 메모리.
  14. 반도체 장치에 있어서,
    열 어드레스 신호와 어드레스 신호를 수신하고 다수의 서브워드 라인중 하나를 선택하는 서브워드 구동기;
    열-어드레스-활성-신호를 수신하고 상기 열-어드레스-활성-신호로 열 어드레스를 구동하는 열 구동기;
    어드레스 신호, 중복성 어드레스 신호, 판정 신호를 수신하며 정상 모드에서 제 1 레벨을 갖는 판정 신호에 의해 어드레스 신호에 대응하는 열-어드레스-활성-신호를 출력하며, 중복성 모드에서 제 2 레벨을 갖는 판정 신호에 의해 중복성 어드레스 신호에 대응하는 열-어드레스-활성-신호를 출력하는 열 어드레스 디코더;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 다수의 메모리 셀 블록을 구동하는 구동 회로에 있어서
    상기 메모리 블록에 대응하는 다수의 워드 라인 구동기;
    를 포함하며,
    상기 구동기들은 워드 라인에 정보를 제공하며, 제 1 모드 및 제 2 모드에 기초하여 제 1 및 제 2 형의 정보를 수신하는 것을 특징으로 하는 다수의 메모리 셀 구동 회로.
  16. 제 15 항에 있어서, 상기 정보는 어드레스 정보를 포함하는 것을 특징으로 하는 다수의 메모리 셀 구동 회로.
  17. 제 15 항에 있어서, 상기 제 1 모드는 정상 모드를 포함하며 상기 제 2 모드는 중복성 모드를 포함하는 것을 특징으로 하는 다수의 메모리 셀 구동 회로.
  18. 반도체 메모리 장치 구동 회로에 있어서,
    적어도 하나의 주워드 라인;
    상기 적어도 하나의 주워드 라인에 결합된 다수의 서브워드 라인;
    적어도 하나의 중복 주워드 라인;
    상기 적어도 하나의 중복 주워드 라인에 결합된 다수의 중복 서브워드 라인;
    동일한 출력을 제공하기 위해 상기 다수의 서브워드 라인과 상기 다수의 중복 서브워드 라인에 공통으로 제공된 열 어드레스 구동기;
    를 포함하는 것을 특징으로 하는 반도체 장치 구동 회로.
  19. 제 13 항에 있어서, 상기 적어도 하나는 주워드 라인을 다수의 서브워드 라인에 결합시키는 다수의 제 3 구동기와 상기 적어도 하나의 중복 주워드 라인을 다수의 중복 서브워드 라인에 결합시키는 다수의 제 4 구동기를 더 포함하는 것을 특징으로 하는 메모리.
  20. 반도체 메모리 장치의 다수의 메모리 셀 어레이를 구동 회로로 구동하는 방법에 있어서,
    상기 반도체 메모리 장치를 구동하기 위해 상기 구동 회로에 단일의 열 어드레스 디코더를 제공하는 단계;
    상기 열 어드레스 디코더의 제 1 논리 게이트 유닛으로 입력된 열 어드레스 신호를 디코딩하는 단계;
    상기 제 1 논리 게이트 유닛의 출력을 입력된 어드레스 래치 신호와 선충전 신호에 응답해서 상기 열 어드레스 디코더의 어드레스 래치 회로로 유지하는 단계;
    입력된 제 1 / 제 2 판정 신호에 응답해서 제 1 동작 동안에는 상기 어드레스 래치 회로의 출력을, 제 2 동작 동안에는 열 어드레스 신호를 열 어드레스 디코더의 제 1 / 제 2 스위칭 회로로 스위칭하는 단계; 및
    상기 제 2 논리 게이트 유닛에 입력된 열 어드레스 인에이블 신호에 응답해서 상기 제 1 / 제 2 스위칭 회로를 활성화시킴으로써 상기 다수의 메모리 셀 어레이에서 사용되는 열 어드레스 디코더 신호를 상기 열 어드레스 디코더의 제 2 논리 게이트 유닛으로 생성하는 단계;
    를 포함하며,
    상기 제 1 동작 동안의 상기 디코드 신호는 분리되어 유지되고, 상기 제 1 동작 동안의 디코드 신호와 상기 제 2 동작 동안의 디코드 신호는 동일한 출력으로 제공되는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  21. 제 20 항에 있어서, 상기 유지하는 단계는,
    상기 제 1 논리 게이트 유닛의 출력을 상기 어드레스 래치 회로의 제 1 스위칭 트랜지스터로 입력하는 단계; 및
    상기 제 1 스위칭 트랜지스터의 게이트를 상기 어드레스 래치 회로로 제어하는 단계;
    를 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  22. 제 21 항에 있어서, 상기 유지하는 단계는,
    상기 제 1 스위칭 트랜지스터와 전원 사이에 제 2 스위칭 트랜지스터를 접속시키는 단계; 및
    상기 제 2 스위칭 트랜지스터의 게이트를 상기 선충전 신호로 제어하는 단계;
    를 더 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  23. 제 22 항에 있어서, 상기 유지하는 단계는,
    상기 제 1 스위칭 트랜지스터와 상기 어드레스 래치 회로의 출력 사이에 상보 금속 산화물 반도체(CMOS) 인버터를 포함하는 데이터 유지회로를 접속시키는 단계;
    를 더 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  24. 제 20 항에 있어서, 상기 유지하는 단계는,
    상기 제 1 논리 게이트 유닛의 출력을 상기 어드레스 래치 회로의 제 1 스위칭 트랜지스터에 입력하는 단계;
    상기 제 1 스위칭 트랜지스터의 게이트를 상기 어드레스 래치 신호로 제어하는 단계;
    상기 제 1 스위칭 트랜지스터와 전원 사이에 제 2 스위칭 트랜지스터를 접속시키는 단계;
    상기 제 2 스위칭 트랜지스터의 게이트를 상기 선충전 신호로 제어하는 단계; 및
    상기 제 1 스위칭 트랜지스터와 상기 어드레스 래치 회로의 출력 사이에 데이터 유지 회로를 접속시키는 단계;
    를 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  25. 제 20 항에 있어서, 상기 스위칭 단계는 제 1 및 제 2 전송 게이트를 갖는 정상/중복성 스위칭 회로를 포함하는 상기 제 1 / 제 2 스위칭 회로를 제공하는 단계를 포함하며,
    상기 제 1 및 제 2 전송 게이트 각각은 상보 금속 산화물 반도체(CMOS) 트랜지스터를 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  26. 제 25 항에 있어서,
    정상 어드레스의 디코드 신호와 중복성 어드레스의 디코드 신호를 상기 제 1 및 제 2 전송 게이트로 입력하는 단계;
    를 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  27. 제 20 항에 있어서, 상기 제 1 / 제 2 판정 신호에 기초하여 상기 제 1 및 제 2 전송 게이트 각각의 출력을 제어하는 단계;
    를 더 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
  28. 제 20 항에 있어서,
    제 1 및 제 2 전송 게이트를 갖는 정상/중복성 스위칭 회로를 포함하는 상기 제 1 / 제 2 스위칭 회로를 제공하는 단계;
    정상 어드레스의 디코드 신호와 중복성 어드레스의 디코드 신호를 상기 제 1 및 제 2 전송 게이트 각각에 입력시키는 단계; 및
    정상/중복성 판정 신호를 포함하는 상기 제 1 / 제 2 판정 신호에 기초하여 상기 제 1 및 제 2 전송 게이트의 출력을 제어하는 단계;
    를 더 포함하는 것을 특징으로 하는 다수의 메모리 셀 어레이 구동 방법.
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