KR19980037818A

KR19980037818A - 반도체 메모리 장치의 비트 라인 센싱 회로

Info

Publication number: KR19980037818A
Application number: KR1019960056628A
Authority: KR
Inventors: 이철규
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-22
Filing date: 1996-11-22
Publication date: 1998-08-05

Abstract

본 발명은 반도체 메모리 장치의 센싱 회로를 공개한다. 그 회로는 복수개의 비트 라인들과 복수개의 홀수번째 워드 라인들에 각각 연결된 복수개의 제1메모리 셀들, 복수개의 반전 비트 라인들과 복수개의 짝수번째 워드 라인들에 각각 연결된 복수개의 제2메모리 셀들, 등화신호에 응답하여 상기 비트 라인쌍을 선충전 및 등화하기 위한 비트라인쌍 등화수단, 상기 비트 라인쌍사이에 연결되고 상기 비트 라인쌍으로 부터의 신호를 증폭하기 위한 센스 증폭기, 상기 복수개의 홀수번째 워드 라인이 선택될 때 제1신호에 응답하여 상기 복수개의 비트라인들과 상기 센스 증폭기를 연결하고 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 반전 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제1스위칭 수단들, 및 상기 복수개의 짝수번째 워드라인이 선택될 때 제2신호에 응답하여 상기 복수개의 반전 비트라인들과 상기 센스 증폭기를 연결하고 반전 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제2스위칭 수단들로 구성되어 있다. 따라서, 전류소모를 줄일 수 있으며 이에 따라 센싱 노이즈도 줄일 수 있다.

Description

반도체 메모리 장치의 비트 라인 센싱 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 비트 라인 센싱 회로에 관한 것이다.

종래의 반도체 메모리 장치의 비트라인 센싱 회로는 센스 증폭기가 비트라인의 전하를 증폭하는 과정에서 상당한 양의 전류소모가 발생하고 이에 따라 전원전압과 접지전압사이에 상당한 센싱 노이즈가 발생하여 칩 동작을 방해하게 된다는 문제점이 있었다.

도1은 종래의 반도체 메모리 장치의 비트 라인 센싱 회로의 회로도로서, 비트라인쌍(BL, BLB)과 데이타 라인쌍(D, DB)을 각각 연결하기 위하여 열 선택신호(CSL)에 응답하여 온되는 NMOS트랜지스터들(10, 12)로 구성된 열 선택 트랜지스터, 제어신호들(PG, NG)에 응답하여 비트 라인쌍의 전하를 증폭하는 PMOS트랜지스터들(14, 16, 22)과 NMOS트랜지스터들(18, 20, 24)로 구성된 센스 증폭기, 신호(ISO)에 응답하여 센스 증폭기와 비트라인쌍을 연결하기 위한 NMOS트랜지스터들(26, 28), 등화신호(EQ)에 응답하여 비트라인쌍(BL, BLB)을 등화하기 위한 NMOS트랜지스터들(30, 32, 34)로 구성된 비트라인 등화회로, 워드라인들(WL0, WL1)과 비트라인쌍(BL, BLB)사이에 각각 연결된 NMOS트랜지스터(36)과 캐패시터(Cs) 및 NMOS트랜지스터(38)와 캐패시터(Cs)로 구성된 메모리 셀들, 비트라인(BL) 및 반전 비트라인(BLB)의 각각의 캐패시터들(CBL, CBLB)로 구성되어 있다.

도2는 도1에 나타낸 회로의 센싱 동작을 설명하기 위한 동작 타이밍도로서, 외부 제어신호인 반전 로우 어드레스 스트로우브 신호(RASB)가 로우레벨이 되면 등화신호(EQ)가 로우레벨이 되고 NMOS트랜지스터들(30, 32, 34)이 오프되어 VCC/2레벨로 선충전되고 있는 비트라인쌍(BL, BLB)을 프리(free)하게 한 다음, 입력된 어드레스에 의해 워드 라인(WL0)이 하이레벨로 액티브하게 되고 메모리 셀의 캐패시터(Cs)의 전하가 NMOS트랜지스터(36)를 통하여 비트라인 캐패시터(CBL)의 전하와 서로 공유하게 되어 선택된 메모리 셀이 연결되어 있는 비트라인의 전압 레벨이 캐패시터(Cs)의 전하에 따라 VCC/2보다 조금 높거나, 낮은 값을 유지하게 되고 일정시간 후에 센스 증폭기 제어신호들(NG, PG)을 각각 하이, 로우레벨로 구동하게 되면 비트 라인(BL)에 유도된 전압레벨을 센스 증폭기에 의해 증폭하게 된다. 이때, 워드 라인(WL0)에 의해 선택된 메모리 셀은 수백개이상이 되기때문에 센스 증폭기의 비트 라인이 전하를 증폭하는 과정, 즉 비트 라인쌍의 각각의 캐패시터들(CBL, CBLB)를 충전 또는 방전하는 과정에서 상당한 양의 전류소모가 발생하게 되고 이에 따라, 전원전압(VCC)과 접지전압(VSS)사이에 상당한 센싱 노이즈가 발생하여 칩의 동작을 방해하게 된다. 이와같은 현상은 메모리 장치가 고집적화, 고속화될 때 더욱 큰 문제가 된다. 또는 전류소모는 장치의 내부 온도를 상승시키게 되므로 셀 캐패시터(Cs)의 축적 전하의 손실이 비동작시보다 빨리 일어나게되어 동적 반도체 메모리 장치의 리플레쉬 특성을 저하시키게 된다. 그리고, 이와같은 동작이 이루어지는 동안 신호(ISO)는 항상 하이레벨을 유지함으로 NMOS트랜지스터들(26, 28)은 항상 온되어 있다. 또한, 센스 증폭기에 의해서 증폭된 비트 라인쌍의 데이타는 열 선택신호(CSL)에 응답하여 열 선택 트랜지스터들(10, 12)이 온됨으로써 데이타 라인쌍(D, DB)으로 전송되게 된다.

따라서, 상술한 종래의 반도체 메모리 장치의 데이타 센싱 회로는 비트 라인쌍의 전하를 증폭하는 과정에서 상당한 센싱 노이즈가 발생하여 칩의 동작을 방해하게 된다는 문제점이 있었다.

본 발명의 목적은 비트 라인의 전하를 증폭하는 과정에서 발생하는 센싱 노이즈를 줄일 수 있는 반도체 메모리 장치의 센싱 회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센싱 회로는 복수개의 비트 라인들과 복수개의 홀수번째 워드 라인들에 각각 연결된 복수개의 제1메모리 셀들, 복수개의 반전 비트 라인들과 복수개의 짝수번째 워드 라인들에 각각 연결된 복수개의 제2메모리 셀들, 등화신호에 응답하여 상기 비트 라인쌍을 선충전 및 등화하기 위한 비트라인쌍 등화수단, 상기 비트 라인쌍사이에 연결되고 상기 비트 라인쌍으로 부터의 신호를 증폭하기 위한 센스 증폭기, 상기 복수개의 홀수번째 워드 라인이 선택될 때 제1신호에 응답하여 상기 복수개의 비트라인들과 상기 센스 증폭기를 연결하고 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 반전 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제1스위칭 수단들, 및 상기 복수개의 짝수번째 워드라인이 선택될 때 제2신호에 응답하여 상기 복수개의 반전 비트라인들과 상기 센스 증폭기를 연결하고 반전 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제2스위칭 수단들을 구비한 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 비트 라인 센싱 회로도이다.

도2는 도1에 나타낸 회로의 센싱 동작을 설명하기 위한 동작 타이밍도이다.

도3은 본 발명의 반도체 메모리 장치의 비트 라인 센싱 회로도이다.

도4는 도3에 나타낸 회로의 센싱 동작을 설명하기 위한 동작 타이밍도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 센싱 회로를 설명하면 다음과 같다.

도3은 본 발명의 반도체 메모리 장치의 센싱 회로의 회로도로서, NMOS트랜지스터들(10, 12)로 구성된 열 선택 트랜지스터, PMOS트랜지스터들(14, 16, 22)과 NMOS트랜지스터들(18, 20, 24)로 구성된 센스 증폭기, NMOS트랜지스터들(30, 32, 34)로 구성된 등화회로(30, 32, 34), NMOS트랜지스터(36)과 캐패시터(Cs) 및 NMOS트랜지스터(38)와 캐패시터(Cs)로 구성된 메모리 셀들은 도1의 구성과 동일하고 비트라인쌍(BL, BLB)과 센스 증폭기를 연결하는 NMOS트랜지스터들(40, 42)가 각각 제어신호들(ISOU, ISOL)에 응답하여 인에이블되도록 구성된 것이 도1의 회로 구성과는 상이하다.

도4는 도3에 나타낸 회로의 센싱 동작을 설명하기 위한 동작 타이밍도로서, 제어신호인 반전 로우 어드레스 스트로우브 신호(RASB)가 로우레벨이 되면 등화신호(EQ)가 로우레벨이 되고 NMOS트랜지스터들(30, 32, 34)이 오프되어 VCC/2레벨로 선충전되고 있는 비트라인쌍(BL, BLB)을 프리(free)하게 한 다음, 입력된 어드레스에 의해 워드 라인(WL0)이 하이레벨로 액티브하게 되고 메모리 셀의 캐패시터(Cs)의 전하가 NMOS트랜지스터(36)를 통하여 비트라인 캐패시터(CBL)의 전하와 서로 공유하게 되어 선택된 메모리 셀이 연결되어 있는 비트라인의 전압 레벨이 캐패시터(Cs)의 전하에 따라 VCC/2보다 조금 높거나, 낮은 값을 유지하게 된다. 이 후에 제어신호(ISOU)가 하이레벨을 유지하고 제어신호(ISOL)가 로우레벨로 되어 NMOS트랜지스터(40)가 온되고 NMOS트랜지스터(42)는 오프된다. 그래서, 비트라인(BL)의 신호만이 센스 증폭기로 전송되고 반전 비트라인(BLB)의 신호는 센스 증폭기로 전송되지 않게 된다. 즉, 워드 라인(WL0)이 선택되면 비트라인(BL)에 연결된 메모리 셀이 선택된 것이므로 신호(ISOL)을 로우레벨로 하여 반전 비트라인(BLB)과 센스 증폭기의 연결을 끊어주게 하여 비트라인 캐패시터(CBLB)에 센스 증폭기가 충전/방전을 하지 않게 되므로 종래의 회로에 비해서 1/2의 전류소모만이 필요하고 이에 따라 VCC/VSS 노이즈는 1/2로 감소되는 효과가 있다. 그리고 선택된 워드라인(WL0)에 의해 비트라인쌍(BL, BLB)에 셀 전하와 비트라인(BL) 전하가 공유되고 일정 전압레벨이 유지되고 하이레벨이 신호(NG)와 로우레벨의 신호(PG)에 응답하여 비트라인쌍(BL, BLB)의 초기 센싱이 일정시간 이루어진 후에 신호(ISOL)를 로우레벨로 하면 센스 증폭기는 반전 비트라인(BLB)의 캐패시터(CBLB)를 충전/방전하지 않고 라인(BLB')을 충전/방전하게 된다. 따라서, 종래의 센싱 회로에 비해서 상당히 적은 양의 전류가 소모된다. 센싱 동작이 완료된 후에 반전 로우 어드레스 스트로우브 신호(RASB)가 다시 하이레벨로 가게 되면 등화회로가 비트라인쪽에 있어 다시 신호(ISOU)를 하이레벨로 하면 비트 라인(BL', BLB')의 레벨이 전압(VBL)의 레벨로 선충전되고 등화된다.

즉, 본 발명의 반도체 메모리 장치의 센싱 회로는 선택된 메모리 셀과 연결된 비트라인만 센싱시에 센스 증폭기와 연결되도록 하고 선택되지 않은 메모리 셀에 연결된 반전 비트라인은 센싱시에 센스 증폭기와 연결되지 않도록 함으로써 전류소모가 1/2로 감소하게 되고, 또한 센싱 노이즈도 감소하게 된다.

따라서, 본 발명의 반도체 메모리 장치의 센싱 회로는 전류소모를 줄일 수 있으며 이에 따라 센싱 노이즈도 줄일 수 있다.

Claims

복수개의 비트 라인들과 복수개의 홀수번째 워드 라인들에 각각 연결된 복수개의 제1메모리 셀들; 복수개의 반전 비트 라인들과 복수개의 짝수번째 워드 라인들에 각각 연결된 복수개의 제2메모리 셀들; 등화신호에 응답하여 상기 비트 라인쌍을 선충전 및 등화하기 위한 비트라인쌍 등화수단; 상기 비트 라인쌍사이에 연결되고 상기 비트 라인쌍으로 부터의 신호를 증폭하기 위한 센스 증폭기; 상기 복수개의 홀수번째 워드 라인이 선택될 때 제1신호에 응답하여 상기 복수개의 비트라인들과 상기 센스 증폭기를 연결하고 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 반전 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제1스위칭 수단들; 및 상기 복수개의 짝수번째 워드라인이 선택될 때 제2신호에 응답하여 상기 복수개의 반전 비트라인들과 상기 센스 증폭기를 연결하고 반전 비트라인 센싱 동작이 수행되는 동안 상기 복수개의 비트 라인과 상기 센스 증폭기의 연결을 끊어주기 위한 제2스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 센싱 회로.