[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR19980033221A - 고전압 허용 3상태 출력 버퍼 - Google Patents

고전압 허용 3상태 출력 버퍼 Download PDF

Info

Publication number
KR19980033221A
KR19980033221A KR1019970055502A KR19970055502A KR19980033221A KR 19980033221 A KR19980033221 A KR 19980033221A KR 1019970055502 A KR1019970055502 A KR 1019970055502A KR 19970055502 A KR19970055502 A KR 19970055502A KR 19980033221 A KR19980033221 A KR 19980033221A
Authority
KR
South Korea
Prior art keywords
output
transistor
voltage
gate
channel
Prior art date
Application number
KR1019970055502A
Other languages
English (en)
Inventor
블레이크테렌스지.더블유.
앤드리슨번하드
Original Assignee
윌리엄비.켐플러
텍사스인스트루먼츠인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄비.켐플러, 텍사스인스트루먼츠인코포레이티드 filed Critical 윌리엄비.켐플러
Publication of KR19980033221A publication Critical patent/KR19980033221A/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00315Modifications for increasing the reliability for protection in field-effect transistor circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Logic Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

출력 버퍼는 한 쌍의 P채널 트랜지스터와 2개의 캐스코드 풀다운 N채널 트랜지스터를 포함하여 출력 노드를 구동시킨다. 출력 풀업 트랜지스터의 게이트는 P채널 제어 트랜지스터를 통해 입력 구동 신호에 접속된다. 제어 신호는 과전압 조건 동안에 도통만 하는 분로(shunt) P채널 트랜지스터에 의해 출력 노드로부터 분리된다. 정상 동작 동안에, 제어 트랜지스터는 도통 상태로 유지되어 출력 풀업 트랜지스터의 게이트가 하이 상태 및 로우 상태로 될 수 있게 한다. 과전압 조건 동안에, 출력 노드와 제어 트랜지스터 사이에 접속된 분로 P채널 트랜지스터는 턴온되어 제어 트랜지스터를 효과적으로 턴오프시킨다. 출력 P채널 트랜지스터는 입력 상의 논리 하이 신호로 처음으로 hiZ 상태가 될 때 게이트 산화물 양단의 과전압으로부터 보호된다. 이는 게이트를 그라운드 이상의 전압으로 낮춘후, 출력 노드 상의 전압이 공급 전압 이하로 떨어질 때 게이트를 완전히 그라운드로 되게 함으로써 용이해진다. 이것은 제한 P채널 트랜지스터(VT) 시리즈를 P채널 풀업 트랜지스터의 게이트와 배치하는 NAND 게이트 구조에 의해 제공되어 완전한 논리 로우 레벨로 되지 못하게 한다. 출력 상의 전압이 분로 P채널 트랜지스터에 의해 풀다운될 때, 이것은 NAND 게이트 내의 제한 P채널 트랜지스터를 바이패스할 수 있고 P채널 풀업 트랜지스터의 게이트를 완전한 논리 로우 레벨로 풀다운시킬 수 있다.

Description

고전압 허용 3상태 출력 버퍼
본 발명은 일반적으로 출력 버퍼 회로에 관한 것으로, 특히, 출력 상의 과전압 조건에 대해 내성이 있는 출력 버퍼 회로에 관한 것이다.
반도체 집적 회로(IC)의 밀도가 증가됨에 따라, 여기에 제공된 전원 공급 전압 레벨이 상대적으로 감소되어, 더욱 더 작은 장치 크기 양단의 전압차의 악영향을 감소시킨다. 초기의 반도체 장치에서는 전압 레벨이 약 +/-12 볼트 정도였다. 1970년대 중반에, 전압 레벨은 단일 전압 레벨만이 요구되어 5 볼트로 감소되었다. 최근에는 공칭 5볼트 값에서 3.3 볼트 값으로 변화되었다. 그러나, 이 전압 변화는 반도체 부품들이 바로 믹스되도록 모든 부품 상에 발생되는 것이 아니므로, 3.3 볼트 장치로 5.0 볼트 장치와 통하도록 할 필요가 있다. 그러므로, 칩 설계자는 동작 전압보다 높은 출력 핀 상의 레벨을 수용하도록 설계해야 되고, 즉 3.3 볼트 부품이 5.0 볼트 레벨을 견뎌낼 수 있어야 된다. 이것은 PCI 버스와 같은 상황에서 더 더욱 악화되고, 전압은 심지어 5.0 볼트 레벨 이상의 단일 다이오드 드롭까지 상승할 수도 있다.
3.3 볼트 부품을 5.0 볼트 환경에서 동작시킬 때 존재하는 문제점들 중의 하나는 3.3 볼트 부품의 트랜지스터가 역전층과 게이트 사이에서 완전한 5.0 볼트 레벨을 견뎌낼 수 없는 게이트 산화물층으로 설계된다는 점이다. 그러므로, 풀업 P채널 트랜지스터와 풀다운 N채널 트랜지스터로 이루어지는 종래의 출력 드라이버는 N채널 트랜지스터의 드레인과 게이트 양단에 완전한 5.0 볼트 레벨을 발생시킬 수 있으므로, 이것의 장기간 동작 및 신뢰성을 저하시킨다. 이 문제점은 캐스코드 트랜지스터를 N채널 풀다운 트랜지스터와 직렬로 추가하여 게이트를 VDD에 접속시킴으로써 보통 해결된다. 다른 문제점은 P채널 트랜지스터가 전형적으로 제조되는 N웰에 관한 것이다. 이 웰 자체는 전형적으로, 3.3 볼트 출력 제한 하에서 동작할 때 충분한 VDD로 제한된다. 전압이 상기 레벨 이상으로 상승할 때마다, 소스/드레인-웰 PN 접합(junction)은 순 바이어스될 수 있고, 전류는 출력 패드로부터 3.3 볼트 공급 패드로 인출될 수 있다. 이것은 전형적으로, 출력 패드 상의 출력 전압에 따라 3.3 볼트 레벨과 5.0 볼트 레벨 사이에서 전환되는 플로우팅 웰(floating well)을 가짐으로써 해결되었다.
세번째 문제점은 3상태 동작 시의 hiZ 조건 동안에, P채널 풀업 트랜지스터는 출력 전압이 5.0 볼트로 될 때마다 턴온할 수 있다는 점이다. 이 문제점은 본 명세서에 참고문헌으로 사용되고 1992년 11월 3일자로 도버풀(Dobberpuhl)에게 허여된 미합중국 특허 제5,160,855호 공보에 개시되어 있다. 도버풀 특허에 개시된 버퍼는 출력 전압이 3.3 볼트 전원 공급 레벨을 초과할 때마다 P채널 풀업 트랜지스터가 턴온되지 않게 하는 회로를 이용했다. 그러나, 도버풀 회로는 모든 조건에서 P채널 풀업 트랜지스터를 오프 상태로 완전히 유지하지 못했으므로, 회로의 전원 레벨을 상승시키는 전류 스파이크와 누설 전류를 생기게 하는 소정의 조건이 남아있다.
또 다른 문제점은 회로가 hiZ 조건이 될 때와 출력이 하이 상태로 구동될 때, 3.3 볼트보다 큰 전압이 출력에 존재한다는 점이다. 이러한 조건에서, P채널 풀업 트랜지스터는 하이 상태로 된 게이트를 가질 수 있고, 이것은 게이트 산화물 양단에 배치된 VDD보다 큰 전압을 갖는 P채널 풀업을 초래할 수 있다.
본 발명은 출력 단자 상에 하이 임피던스를 제공하도록 하이 임피던스 상태에서 동작하고, 입력 단자 상에서 논리 입력을 수신한 다음에 출력 단자를 대응하는 논리 상태로 구동시키기 위해 통상의 저 임피던스 상태에서 동작하는 3상태 출력 버퍼를 포함한다. 출력 버퍼는 출력 단자와 전원 공급 노드 사이에 접속된 출력 P채널 풀업 트랜지스터와 관련된다. 이것은 출력 P채널 풀업 트랜지스터의 게이트 산화물을 보호하기 위한 보호 회로를 포함한다. 이 보호 회로는 출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화할 때 출력 P채널 풀업 트랜지스터를 턴온하는 구동 장치를 포함하고, 입력 논리 상태는 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 한다. 제한 장치는 P채널 풀업 트랜지스터의 게이트 산화물 양단의 최대 전압을 제1의 선정된 전압으로 제한하기 위해 제공된다. 이것은 제1 선정된 전압을 초과할 수 있는 출력 상에 과전압이 배치될 수 있게 한다. 이러한 조건 하에서, 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단의 전압은 제1의 선정된 전압을 초과할 수 없고, 출력 P채널 풀업 트랜지스터의 게이트 산화물을 손상시킬 수 없다.
본 발명의 다른 실시형태에 있어서, 제한 장치는 출력 P채널 풀업 트랜지스터를 출력 단자 상의 전압보다 작은 전압 레벨로 제1의 선정된 전압과 동일하거나 그 미만의 전압만큼 조건부로 풀다운시키기 위한 조건부 풀다운 회로를 포함한다. 이때, 풀다운 장치는 출력 P채널 풀업 트랜지스터의 게이트를 출력 전압이 제1의 선정된 전압 미만이거나 그와 동일할 때 논리 로우 레벨로 되게 한다.
도 1은 종래 기술의 출력 버퍼 회로를 도시한 도면.
도 2는 출력 상에 과전압 조건을 제공하는 출력 버퍼 회로의 한 실시예를 도시한 도면.
도 3은 양호한 실시예인 출력 버퍼의 다른 실시예를 도시한 도면.
도 4는 플로우팅 N웰 트랜지스터의 단면도.
도면의 주요 부분에 대한 부호의 설명
22, 28, 32, 36, 38, 42, 48, 66, 88, 89, 90 : P채널 트랜지스터
24, 102, 114 : 인버터
30, 72, 78, 110, 112 : N채널 트랜지스터
46 : 저항
60 : 다이오드
76 : 전류원
94 : NAND 게이트
96, 132 : NOR 게이트
210 : N웰
212 : 게이트 전극
214 : 게이트 산화물층
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하겠다.
도 1을 참조하면, 종래 기술의 출력 버퍼 회로가 도시되어 있는데, 이것은 본 명세서에 참고문헌으로 사용되고 상술된 도버풀에게 허여된 미합중국 특허 제5,160,855호 공보에 개시된 것을 사용한다. 출력 버퍼는 2개의 입력, 즉 DRV_HIGH로 표시된 라인(10) 상의 하이 입력 구동 신호, 및 DRV_LOW로 표시된 라인(12) 상의 로우 구동 신호를 수신한다. 이들 두 신호가 함께 로우 상태로 될 수도 있지만, 이들 구동신호 중의 한 신호만이 정상 동작 중의 소정의 주어진 시간에 하이 상태로 될 수 있다. 로우 구동 신호는 Q1로 표시된 N채널 트랜지스터(14)를 구동시키고, 이 N채널 트랜지스터(14)의 소스/드레인 경로는 한쪽이 접지에 접속되고, 다른 한쪽이 Q2로 표시된 N채널 트랜지스터(16)의 소스/드레인 경로에 접속된다. 트랜지스터(16)의 게이트는 VDD로 표시된 전원 공급 노드(18)에 접속된다. 일반적으로, 공급 전압은 VDD인 동작 전압으로 정의된다. 여기에 사용된 예에 있어서, VDD는 대략 3.3 V ± 0.3 V이고, 패드 전압은 0.0 V에서 5.0 V ± 0.5 V로 된다. 트랜지스터(16)는 N채널 트랜지스터(14)와 캐스코드 구성으로 되어 있다. 트랜지스터(16)의 소스/드레인 경로의 다른 쪽은 출력 노드(20)에 접속되고, 출력 노드(20)는 Q6으로 표시된 풀업 P채널 트랜지스터(22)의 소스/드레인 경로의 한쪽에 접속된다. 트랜지스터(22)의 소스/드레인 경로의 다른 쪽은 전원 공급 노드(18)에 접속된다.
풀업 트랜지스터(22)의 게이트의 구동 신호는 라인(10) 상의 하이 구동 신호에 의해 제공된다. 이 신호는 인버터(24)를 통해 노드(26)에 입력되고, 노드(26)는 P채널 트랜지스터(28)의 소스/드레인 경로의 한쪽에 접속되며, 이것의 다른 쪽은 노드(23) 상의 풀업 트랜지스터(22)의 게이트에 접속된다. 트랜지스터(28)는 게이트가 전원 공급 노드에 접속되고 Q3으로 표시된 N채널 트랜지스터(30)의 소스/드레인 경로와 나란히 배치된다. P채널 트랜지스터(32)는 소스/드레인 경로가 트랜지스터(22)의 게이트와 출력 노드(20) 사이에 접속되고 Q4로 표시된다.
시스템이 정상 동작 상태이고, 하이 구동 신호가 로우이며, 로우 구동 신호가 하이일 때마다, 이것은 트랜지스터(14)를 턴온시키고 노드(20)를 풀 다운시켜서 트랜지스터(28)를 턴온시킨다는 것을 알 수 있다. 트랜지스터(28)가 턴온될 때, 트랜지스터(22)의 게이트는 하이 상태로 되어 트랜지스터(22)를 턴오프시킨다. 이와 반대의 논리 상태에서, 라인(12) 상의 로우 구동 신호는 로우 상태로 되어 트랜지스터(14)를 턴오프시키고, 라인(10) 상의 하이 구동 신호는 하이 상태로 되어, 트랜지스터(220를 턴온시키기 위해 노드(26)를 로우 상태로 되게 한다.
동작 시에, 노드(20) 상의 출력 전압이 VDD미만이면, 트랜지스터(32)는 차단되고, 노드(26) 상의 전압은 트랜지스터(22)의 게이트 전압을 구성한다. 그러나, 출력 전압이 VDD보다 크면, 트랜지스터(32)는 도통하고, 트랜지스터(22)의 게이트 상의 전압은 노드(20) 상의 전압이 될 것이다. 노드(26) 상의 전압이 로우 상태일 때, 트랜지스터(30)는 도통하고 있고, 트랜지스터(22)의 게이트는 0.0 볼트로 로우 상태가 될 것이다. 이것은 노드(20) 상의 출력 전압을 VDD로 되게 할 수 있으므로, 트랜지스터(28 및 32)는 오프될 것이다. 선택적으로, 노드(26)가 하이 상태이고, 라인(12) 상의 구동 신호가 로우일 때, 출력은 출력 드라이버 단의 외부 조건에 따라 0.0 볼트에서 5.0 볼트까지의 소정의 전압으로 배치될 수 있다. 이 후자의 모드는 출력 버퍼의 세번째 동작 상태인 hiZ 상태이다.
P채널 트랜지스터(22, 28 및 32)의 각각은 플로우팅 웰 트랜지스터이고, 이들의 웰은 플로우팅 웰 전압 노드(34)에 접속된다. P채널 트랜지스터(36) 및 P채널 트랜지스터(38) 각각은 소스/드레인 경로가 전원 공급 노드(18)와 플로우팅 웰 노드(34) 사이에 접속된다. 트랜지스터(38)의 게이트는 플로우팅 웰 노드(34)에 접속되고, 트랜지스터(36)의 게이트는 출력 노드(20)에 접속된다. 그러므로, 출력 노드(20)가 로우 상태로 될 때마다, 전압(VDD)은 플로우팅 웰 노드(34)에 접속될 수 있다. 출력 전압이 VDD이상일 때마다, 트랜지스터(36)는 턴오프될 수 있다. 트랜지스터(36 및 38)는 각각 Q7 및 Q8로 표시된다.
Q9로 표시된 P채널 트랜지스터(42)는 소스/드레인 경로가 노드(44)와 플로우팅 웰 전압 노드(34) 사이에 접속된다. 노드(44)는 R1로 표시된 저항(46)의 한쪽에 접속된다. R1의 다른 쪽은 노드(20)에 접속한다. 트랜지스터(42)의 게이트는 플로우팅 웰 전압 노드(34)에 접속된다. P채널 트랜지스터(48)는 소스/드레인 경로가 노드(44)와 플로우팅 웰 노드(34) 사이에 접속되고, 게이트가 플로우팅 웰 노드(34)에 접속된다. 트랜지스터(48)는 플로우팅 웰이 플로우팅 웰 전압 노드(34)에 접속된 플로우팅 웰 트랜지스터이다. 트랜지스터(42)는 노드(44)가 VDD이상일 때마다, 노드(44) 상의 전압이 플로우팅 웰 전압 노드(34)에 인가될 수 있도록 턴온될 수 있다. 이와 동시에, 트랜지스터(36)는 턴오프되고, 트랜지스터(38)는 턴오프될 수 있다.
hiZ 신호가 존재하고(DRV_LOW 및 DRV_HIGH가 로우임), 출력의 현재 상태가 VDD인 상황, 즉 트랜지스터(22)가 사전에 온인 상황에서, 모든 플로우팅 웰 스위치 트랜지스터(36, 38, 42 및 48)는 턴오프될 수 있다. 이것은 웰 누설이 웰-피모우트(pmoat) 접합을 순바이스어스시키는 것보다 훨씬 충분하게 출력을 풀다운할 수 있다는 사실에 기인한 바람직하지 못한 상태이다. 이것이 발생할 때, 누설 전류에 의해 배가된 hFE는 피모우트(에미터)/웰(베이스)/기판(콜렉터) 기생 트랜지스터를 통해 기판으로 덤프될 수 있다. 도 1의 출력 버퍼가 갖는 두번째 문제점은 출력 트랜지스터(22)를 턴오프시킨다는 것이다. 정상 동작 시의 출력 트랜지스터(22)의 게이트는 트랜지스터(28 및 30)로 이루어진 전달 게이트를 통해 결합된 DRV_HIGH 신호에 의해 제어된다. 트랜지스터(32)는 hiZ 상테에서만 발생할 수 있는 패드가 5볼트일 때에 게이트를 제어한다. 출력이 hiZ이고, 레벨이 출력(20) 상에서 3.0 볼트인 상태에서, 트랜지스터(30), 트랜지스터(32) 및 트랜지스터(28)는 모두 오프이다. 이것은 트랜지스터(22)의 게이트가 플로트할 수 있게 한다. 이것이 전혀 하이 상태를 유지하지 않아서, 트랜지스터(22)의 게이트는 전원 공급 노드(18)에서 출력 노드(20)로 출력 누설 전류를 증가시킬만큼 충분한 양을 도통할 수 있는 곳으로 수하할 수 있다. 또한, 정상 동작 시의 출력 논리 1에서 출력 논리 0 전이의 조건 하에서, 트랜지스터(28)는 출력이 논리 0 상태에 도달할 때까지 차단될 수 있고, 트랜지스터(30)는 트랜지스터(22)를 완전히 턴오프시킬 수 있다. 이것은 매우 빨리 턴오프할 수 있는 트랜지스터(22)를 늦추어서, 스위칭 잡음을 교대로 증가시키는 전원 공급 전류 스파이크를 증가시킨다.
이제 도 2를 참조하면, 도1의 출력 버퍼에 관하여 상술된 몇가지 문제점에 역점을 두어 다루는 3상태 출력 버퍼의 개략도가 도시되어 있다. 도 1과 도 2 사이의 유사한 부분은 동일한 참조번호 및 동일한 명칭을 사용한다. 예를 들어, 트랜지스터(14와 16)은 동일하고 출력 노드(20)와 그라운드 사이에 배치된다. 풀업 트랜지스터(22)는 노드(20)와 VDD사이에 접속되고, 이것의 게이트는 2개의 병렬 접속된 트랜지스터(28과 30)의 소스/드레인 경로의 한 쪽에 접속되고, 다른 쪽은 노드(26)에 접속된다. Q4로 표시된 트랜지스터(32)는 트랜지스터(22)의 게이트와 출력 노드(20) 사이에 접속된다. 트랜지스터(32)의 게이트는 VDD에 접속된다. 저항(46)은 노드(20)과 노드(44) 사이에 접속되고, 정전 보호 장치(ESD)는 노드(44) 상에 배치된다. 이것은 캐소드가 5 볼트 전압 레벨(VDD5)에 접속되고 애노드가 노드(44)에 접속된 다이오드(60)로 구성된다. SCR은 캐소드가 노드(44)에 접속되고 애노드가 그라운드에 접속된다.
종래 기술의 구조와 도 2의 실시예 사이의 한가지 중요한 차이점은 소스/드레인 경로가 노드(20)과 노드(68) 사이에 접속되고, 게이트가 VDD에 접속된 P채널 트랜지스터(66)를 포함한다는 것이다. 이와 같이, 트랜지스터(66)는 이제 트랜지스터(28)의 게이트를 노드(20)로부터 분리시킨다. 노드(68)는 N채널 트랜지스터(72)의 소스/드레인 경로의 한쪽에 접속되고, 다른 쪽은 노드(74)에 접속되며, 트랜지스터(72)의 게이트는 VDD에 접속된다. 노드(74)는 전류원(76)의 한쪽에 접속되고, 이것의 다른 쪽은 그라운드에 접속된다. 노드(74)는 또한 N채널 트랜지스터(78)의 소스/드레인 경로의 한쪽에 접속되고, 이것의 다른 쪽은 그라운드에 접속된다. N채널 트랜지스터(78)의 게이트는 노드(82)에 접속된다. 노드(68)는 또한 P채널 트랜지스터(89)의 게이트를 구동시키고, 도 1의 플로우팅 웰 전압 노드(34)와 유사하게, 이것의 소스/드레인 경로는 VDD와 플로우팅 웰 전압 노드(86) 사이에 접속된다. P 채널 트랜지스터(22, 28, 32, 66, 89, 36 및 42)의 웰은 모두 노드(86)에 접속된다.
노드(86)는 출력 노드(20) 또는 VDD에 접속된 스위칭 노드이다. 이것은 소스/드레인 경로가 VDD와 노드(86) 사이에 접속되고 게이트가 노드(20)에 접속되며 N웰이 N웰 전압 노드(86)에 접속된 P채널 트랜지스터(88)로 용이해진다. P채널 트랜지스터(90)는 소스/드레인 경로가 출력 노드(20)와 N웰 전압 노드(86) 사이에 접속되고, 게이트가 VDD에 접속되며, 웰이 N웰 전압 노드(86)에 접속된다.
구동 신호는 NAND 게이트(94)와 NOR 게이트(96)로 구성된 논리 회로로부터 생성된다. NOR 게이트(96)의 한 입력은 신호(GZ)가 위에 배치된 입력 노드(98)에 접속되고, 다른 입력은 입력 구동 신호인 신호 A가 위에 배치된 노드(100)에 접속된다. NAND 게이트(94)는 한 입력이 노드(100)에 접속되고, 다른 한 입력이 노드(82)에 접속되며, 노드(82)는 인버터(102)의 출력에 접속되고, 인버터(102)의 입력은 노드(98)에 접속된다. 정상 동작 상태에 있어서, 신호(GZ)는 로우이므로, NOR 게이트(96)의 출력은 라인(100) 상의 신호에 의해 제어되고, 노드(82)는 하이 상태로 될 수 있으며, NAND 게이트(94)의 출력은 또한 노드(100) 상의 신호에 의해 제어된다. 그러므로, 노드(100)는 논리1과 논리0 상태 사이를 변경하고, 출력 노드(20) 상의 신호는 이 논리 상태와 동일 상태이고, 이것은 통상의 동작이다. hiZ 동작 동안에, 노드(98) 상의 신호는 하이 상태로 상승되어, NOR 게이트(96)의 출력을 로우로 하며, 트랜지스터(14)를 턴오프시키고, NAND 게이트(94)의 출력을 노드(26)에서 하이 상태로 하며, 트랜지스터(22)를 턴오프시킨다. 노드(82)는 또한 트랜지스터(78)를 제어하여, 트랜지스터(78)는 정상 동작 모드에서 도통할 수 있고, hiZ 상태에서 도통할 수 없다. 이러한 상태에 있어서, 전류원(76)은 노드(74)로부터 전류를 인출할 수 있다.
버퍼가 활성 상태일 때, 트랜지스터(78)는 트랜지스터(72)를 통해 노드(68) 상의 트랜지스터(28) 게이트를 로우 상태로 되게 한다. 트랜지스터(72)는 트랜지스터(78) 상의 스트레스를 감소시키기 위한 보호 장치로서 이용된다. 이것은 트랜지스터(16)가 트랜지스터(14)를 보호하는 방식과 유사하게 달성되고, 즉 트랜지스터(72) 양단에 배치될 수 있는 최대 전압은 VDD와 노드(20) 상의 전압 사이의 차이인 반면, 노드(74)는 임계전압 이하의 전압(VDD)이어야 되기 때문에, 로우 상태로 풀되는 트랜지스터(78)의 게이트는 노드(74) 상에서 동일 전압을 찾을 수 없다. 노드(68)를 로우 상태로 유지함으로써, 노드(26) 상의 전압이 하이 상태일 때, 트랜지스터(22)의 게이트 상의 전압이 도 1의 출력 버퍼의 경우와 같이 수하(droop)되지 않는다는 것을 보장한다. 그러므로, 종래의 버퍼에 존재하는 출력 누설 전류와 전류 스파이크를 제거하고, 트랜지스터(28)는 노드(26과 20)이 논리1 상태일 때 차단한다.
트랜지스터(89)는 노드(20)가 논리1, 즉 3.3 볼트로 배치되더라도 웰이 하이 상태에서 VDD로 클램프될 수 있게 동작한다. 이것은 노드(68)가 턴오프된 트랜지스터(66)로 로우 상태로 된다는 사실에 기인한다. 도 1의 종래 기술의 시스템은 노드(20)가 하이 상태인 때 트랜지스터(36)(Q7)이 턴오프할 수 있게 한다. P채널 트랜지스터의 웰이 그라운드와 VDD사이의 모든 전압 레벨에서 VDD에 접속될 수 있게 함으로써, 본 발명은 기판 누설 전류를 제거한다.
출력이 hiZ 상태로 될 때, 트랜지스터(78)는 턴오프되지만, 전류원(76)은 노드(74)를 통해 그라운드로 그리고 트랜지스터(72)를 통하는 전류 흐름을 유지한다. 전류원(76)은 드레인-소스 전압이 0으로 갈 때 전류가 0에 접근하도록 기본적으로 긴 채널 NMOS 디바이스로 제조된다. 정전류는 노드(20) 상의 전압이 VDD와 그라운드 사이인 한은 인출되지 않는다. 노드(20) 상의 전압이 VDD이상이 될 때, 트랜지스터(66)는 턴온하여, 게이트 전압을 노드(20) 상의 전압으로 되게 함으로써 트랜지스터(89) 및 트랜지스터(28)를 차단한다. 그러나, 전류는 노드(20)로부터 전류원을 통해 계속 인출되고, 이것의 값은 I1이다. 이 전류는 한 실시예에서 최대 85 μA로 규정된다.
도 2의 실시예와 종래 기술의 3가지 주요한 차이점은 첫째, 출력 버퍼가 hiZ 상태이고 VDD가 출력 노드에 인가될 때 트랜지스터(28)가 활성 상태로 유지된다는 것이다. 이것은 구동 트랜지스터인 트랜지스터(22)가 hiZ 상태인 동안 소정의 누설 전류를 막기 위해 턴오프될 수 있게 한다. 둘째, 트랜지스터(89)가 추가되어, 출력 노드가 3.3 볼트, 논리1일 때, N웰 바이어스는 출력이 5.0 볼트 또는 0.0 볼트일 때만 일정 전압으로 유지하는 종래 기술과 달리 일정 전압으로 유지된다는 것이다. 세째, 트랜지스터(28)가 항상 활성 상태이기 때문에, 게이트가 출력 노드(20)에 매이는 대신에 논리 1에서 논리 0으로의 전이 사이의 전류 스파이크가 감소된다는 것이다. 이것은 트랜지스터(22)의 게이트가 그라운드에 배치될 때, P채널 사전구동기인 NAND 게이트(94)가 노드(26)를 로우 상태에서 하이로 되게 하면, 이 전압 전이는 또한 트랜지스터(22)의 게이트를 로우 상태에서 하이 상태로 되게 할 수 있다는 사실에 기인한다. 트랜지스터(66)가 존재하고 트랜지스터(28)의 게이트가 노드(20)에 바로 접속되지 않기 때문에, 트랜지스터(28)는 노드(20) 상의 출력이 하이 상태일 때 오프되지 않는다. 상술된 바와 같이, 이러한 경우에 트랜지스터(28)의 게이트가 노드(20)에 접속되었다면, 이것은 트랜지스터(22)의 게이트가 하이 상태로 되기 전에 충분한 양을 게이트가 노드(20)에 접속된 트랜지스터(28)(도 1의 종래 기술의 시스템)를 턴온시킬 만큼 충분히 노드(20)를 로우 상태로 되게 하기 위해 N채널 트랜지스터(14 및 16)를 필요로 할 수 있다. 노드(20)이 트랜지스터(28)(도 1의 종래 기술)를 턴온시키기 위해 로우 상태로 되는 이 기간 동안에, 전류는 트랜지스터(22)를 통해 인출될 수 있다.
도 2의 실시예에 있어서, 여기에 개시된 회로에 의해 해결되지 못하는 한가지 문제점은 시스템이 hiZ 상태로 될 때, 즉 GZ이 하이 상태에서 로우 상태로 될 때, 노드(100) 상의 A의 신호 레벨이 하이 상태인 조건이다. 이것은 비반전 버퍼이기 때문에, 동작 모드동안의 노드(100) 상의 하이 신호 레벨은 출력 상에 하이 신호 레벨을 초래할 것이다. 이 하이 신호 레벨은 출력 노드(44)를 풀업하는 P채널 트랜지스터(22)의 결과이다. 이것을 행하기 위해, 게이트는 로우 상태로 되어야 한다. 그러므로, NAND 게이트는 N채널 트랜지스터(30)를 통해 트랜지스터(22)의 게이트를 로우 상태로 되게 해야 한다. 그러나, NAND 게이트(94)가 트랜지스터(22)를 빠른 속도로 로우 상태로 되게 하면, VDD보다 큰 전압이 트랜지스터(22)의 게이트 산화물 양단에 부여될 수 있도록, 출력 노드(44) 상의 전압은 트랜지스터(22)의 게이트가 그라운드로 되기 전에 충분한 레벨을 완화시킬수 없으므로, 트랜지스터(22)를 과도하게 스트레스받게 한다. 이 과전압 조건은 버스가 해제될 때 버스가 보다 높은 전압 레벨로 충전되도록 hiZ 상태동안 노드를 하이 상태로 되게하는 출력 버퍼 외부의 다른 칩의 결과로서 그 위에 배치될 수 있다. 이 조건 동안에, 이 전압 레벨은 트랜지스터(22)를 턴온하기 전에 방전되어야 한다. 선택적으로, 다른 부품이 버스를 부주의하게 하이 상태로 되게 하는 시스템에 에러가 있을 수 있다. 소정의 경우에, 도 2의 출력 버퍼가 데이타 입력 상의 낮은 하이 신호로 hiZ 상태가 될 때 나타나는 과전압 조건은 트랜지스터(22) 상에 과도한 스트레스를 초래할 수 있다.
이제 도 3을 참조하면, 도 2의 출력 버퍼의 선택적인 실시예가 도시되어 있으며, 이 선택적인 실시예는 양호한 실시예이다. 도 3에서, 도 2의 전류원(76)은 소스/드레인 경로가 함께 노드(74)와 그라운드 사이에 접속되고 게이트가 함께 VDD에 접속되어 직렬 구성으로 접속된 2개의 N채널 트랜지스터(110 및 112)로 표시된다. P채널 트랜지스터(113)는 소스/드레인 경로가 노드(74)와 VDD사이에 접속되고 게이트가 VDD에 접속된다. 소스/드레인 경로가 노드(74)와 그라운드 사이에 접속된 N채널 트랜지스터(78)는 게이트가 인버터(114)의 출력에 접속되고, 인버터 입력은 노드(26)에 접속된다. 인버터(114)는 VDD/2가 임계전압보다 훨씬 크도록 임게전압이 조정된 피드백 인버터이다. 이것은 P채널 트랜지스터가 보다 작은 트랜지스터가 되는 방식으로 P채널과 N채널 출력 트랜지스터를 구성함으로써 용이해진다. 이 예에 있어서, P채널 트랜지스터의 폭은 8미크론이고, N채널 트랜지스터의 폭은 30미크론이다. 이 동작은 후술될 것이다.
도 2로부터의 NAND 게이트(94)는 또한 이 실시예에서 변형된다. 도 3의 버퍼에 내장된 NAND 게이트는 대칭적인 P채널 트랜지스터(120 및 122)를 갖고 있으며, 이 둘의 소스/드레인 경로는 VDD와 노드(26) 사이에 접속된다. 트랜지스터(120)의 게이트는 반전된 GZ 신호를 수신하기 위해 노드(82)에 접속되고, 트랜지스터(122)의 게이트는 입력 데이타 신호(A)를 수신하기 위해 노드(100)에 접속된다. N채널 트랜지스터(124)는 소스/드레인 경로가 노드(26)과 노드(126) 사이에 접속된다. P채널 트랜지스터(128)는 소스/드레인 경로가 노드(126)와 그라운드 사이에 접속되고, 게이트가 노드(98)에 접속된다. N채널 트랜지스터(130)는 소스/드레인 경로가 노드(126)와 그라운드 사이에 접속되고, 게이트가 NOR 게이트(132)의 출력에 접속된다. NOR 게이트(132)는 한 입력이 노드(98)에 접속되고, 다른 입력이 노드(74)에 접속된다.
도 3의 출력 버퍼의 동작은, 동작 모드 시에 출력 P채널 트랜지스터(22)가 출력 노드(20)를 하이 상태로 되게 할 수 있도록, 출력 버퍼가 hiZ 상태에서 노드(100) 상의 신호 레벨이 논리 하이 상태인 동작 상태로 변경되는 조건에 관하여 상세하게 설명될 것이다.
P채널 트랜지스터(128)는 GZ가 로우 상태로 되자마자 노드(26)가 풀다운될 수 있도록 소스팔로워로서 구성된다. 그러나, P채널 트랜지스터(128)는 트랜지스터(128)의 바디 효과(body effect)로 인해 임계 전압이 1.0 볼트만큼 높아질 수 있는 그라운드의 임계 전압 이내로 노드(126)를 풀다운할 수 있다. 선택적으로, P채널 트랜지스터의 스택은 필요하다면 이 전압 레벨을 증가시키기 위해 트랜지스터(128) 대신에 이용될 수 있다. 노드(26)은 완전히 그라운드로 되지 않을 것이다. 또한, 노드(44) 상의 부하는 노드(26 및 20)의 하강을 늦출 수 있다. 트랜지스터(22)의 게이트 상의 전압은 노드(26) 다음에 와서 출력 P채널 트랜지스터(22)를 턴온할 수 있다. 그러나, 트랜지스터(22)의 게이트 산화물 양단의 전압은 후술되는 바와 같이 허용 한계 레벨 이내로 유지된다. 인버터(114)의 낮은 임계 전압은 출력을 낮게 유지할 수 있고, 노드(20) 상의 전압이 트랜지스터(66)가 턴오프하고 트랜지스터(110 및 112)가 노드(74)를 그라운드로 방전시킬만큼 충분히 로우 상태로 떨어질 때까지 트랜지스터(78)를 턴오프시킬 수 있다.
노드(74) 상의 전압이 로우 상태로 될 때, NOR 게이트(132)의 출력이 트랜지스터(130)를 턴온시키는 하이로 되게 할 수 있고, 이것은 노드(126 및 26)를 교대로 그라운드로 되게 하고, 이 동작은 상술된 바와 같이 VDD/2보다 훨씬 작은 임계치 이하로 떨어질 때 인버터(114)를 전환할 수 있다. 이것은 노드(74)를 로우 상태로 유지하게 트랜지스터(78)를 턴온시킬 수 있다.
노드(44) 상의 출력 전압이 VDD이상의 한 임계치보다 클 때, 트랜지스터(128)는 오프되고, 트랜지스터(32)는 턴온할 수 있으므로, 노드(20)로부터 트랜지스터(32)를 통해 노드(26)로 방전 경로를 제공하고, 또한 출력 트랜지스터(22)가 턴온되지 못하게 한다. P 채널 트랜지스터(128)가 처음 턴온될 때, 노드(26)는 풀다운되어, 트랜지스터(30)과 직렬로 트랜지스터(32)를 통해, 그리고 VDD로 방전하는 트랜지스터(22)를 통해 노드(20)를 풀다운시킨다. 그러나, 노드(20)가 트랜지스터(32)의 게이트 이상의 한 임계치, 즉 VDD이하로 떨어질 때, 트랜지스터(32)는 턴오프되기 시작한다. 이것은 노드(20) 상의 전압이 그밖의 다른 것이 제공되지 않는다면 VDD이상의 한 임계 전압을 유지할 수 있게 한다. 그러나, 노드(26)가 그라운드 이상의 한 임계 전압 이상으로 되므로, 트랜지스터(22)의 게이트 산화물 양단의 이 시점에서의 최대 전압은 VDD이다. 트랜지스터(66)이 차단됨에 따라, 노드(26, 68 및 74)는 N채널 트랜지스터(110 및 112)에 의해 로우 상태로 된다. 이것은 NOR 게이트(132)의 출력을 하이 상태로 구동시키므로, NOR 게이트(132)를 통해 트랜지스터(130)를 턴온시킨다. 그러나, 트랜지스터(22)의 게이트가 로우 상태로 되어 트랜지스터(22)를 통해 출력 노드인 노드(20)를 VDD로 되게 할 수 있기 때문에, 트랜지스터(22)는 또한 턴온된다. 턴온될 때의 트랜지스터(130)는 트랜지스터(22)의 게이트를 노드(126)를 통해 그라운드로 되게 할 수 있다.
다이오드 접속 N채널 트랜지스터(133)는 소스/드레인이 트랜지스터(66) 양단에 접속되고, 게이트가 노드(68)에 접속된다. 트랜지스터(133)는 출력 노드(44)가 하이 상태에서 로우 상태로 갈 때 턴온할 수 있고, 버퍼는 예를 들어 출력 노드(20)를 로우 상태로 되게 하는 외부 장치로 인해 hiZ 상태에 있다. 이들 조건 하에서, 트랜지스터(133)는 버퍼를 리셋하기 위해 내부 노드를 풀다운할 수 있다. 이것은 출력 노드(20)가 hiZ 상태에서 로우 상태로 갈 때마다 리셋 동작을 제공한다. 이것의 목적은 VDD전압 레벨의 초과시에 전압이 임의의 노드 또는 디바이스 양단에 인가되지 못하게 하기 위한 것이다. 예를 들어, 노드(68) 상의 전압은 로우 전압 이전의 한 시기에 출력 노드 상의 매우 높은 전압으로 인해 VDD보다 높다. 트랜지스터(133)가 존재하지 않았다면, 트랜지스터(66)는 그 위에 배치된 VDD보다 큰 전압을 가질 것이므로 게이트 산화물 층을 스트레스받게 한다. 트랜지스터(133)는 이 내부 노드(68)를 로우 상태로 되게 하여, 임의의 내부 노드 상에 매우 높은 전압이 없게 할 수 있다. 이 리셋 동작은 또한 노드(126)를 트랜지스터(128)의 임계 전압으로 상승시키기 위해 트랜지스터(130)를 턴오프시킨다. 참고로, P채널 트랜지스터는 게이트가 노드(20)에 접속된 트랜지스터(133) 대신에 사용될 수도 있다.
이제 도 4를 참조하면, 플로우팅 N웰의 단면도가 도시되어 있다. N웰은 전형적으로 기판 내로 N형 불순물을 주입하여 구동시킴으로써 P형 기판 내에 형성된다. 이것은 N웰(210)을 형성할 수 있다. 그 다음, 게이트 산화물층(214)에 의해 기판 표면으로부터 분리된 게이트 전극(212)은 웰 내에 형성될 수 있고, P+물질의 소스/드레인 영역은 소스/드레인 영역(216 및 218)을 제공하기 위해 형성될 수 있다. 또한, N+영역(218)은 N웰(210) 내에 형성된다. 이것은 여러가지 전위로 다른 회로에 접속될 수 있는 노드(86)에 접속된다.
요약하면, 3상태 출력 버퍼 내의 출력 풀업 P채널 트랜지스터 상의 스트레스를 감소시키는 방법이 제공되었다. 출력 버퍼가 hiZ 모드에서 동작 모드로 변경되고 입력 상의 논리 상태가 출력이 하이 상태로 되게 할 때마다, 출력 버퍼는 이미 출력 상에서 과전압인 경우에 제공된 보호부를 갖는다. 이 보호부는 출력 풀업 P채널 트랜지스터의 산화물 양단에 배치된 전압을 최소화시키기 위해 요구된다. 버퍼가 초기에 hiZ 상태에서 동작 상태로 변화할 때, P채널 트랜지스터는 게이트를 로우로 풀함으로써 턴온된다. 그러나, P채널 트랜지스터의 게이트 산화물 양단의 전압은 P채널 트랜지스터의 게이트가 완전히 그라운드로 된 후에 출력 전압이 거의 동작 전압에 속할 때까지 버퍼의 동작 전압으로 제한된다. 이러한 방식으로, 선정된 게이트 산화물 제한 이하의 전압이 출력 풀업 P채널 트랜지스터의 게이트 산화물 양단에 배치될 수 있게 한다.
본 발명의 양호한 실시예에 대해 상세하게 설명되었지만, 본 분야에 숙련된 기술자라면 본 발명의 특허 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않고서 본 발명을 여러가지로 변경, 대체 및 변형할 수 있다.

Claims (18)

  1. 출력 버퍼의 출력 상에 하이 임피던스를 제공하기 위해 하이 임피던스 상태에서 동작하고, 논리 입력을 수신하여 출력 버퍼의 출력을 대응하는 논리 상태로 구동시키기 위해 정상 로우 임피던스 상태에서 동작하는 3상태 출력 버퍼(three-state output buffer)의 출력 P채널 풀업 트랜지스터 내의 게이트 산화물을 보호하기 위한 방법에 있어서,
    상기 출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화하고, 입력 논리 상태가 상기 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 할 때, 출력 P채널 풀업 트랜지스터를 턴온하는 단계, 및
    출력 상의 제1의 선정된 전압을 초과하는 과전압은 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단의 전압이 제1의 선정된 전압을 초과할 수 없게 하고 출력 P채널 풀업 트랜지스터의 게이트 산화물을 손상시키지 못하게 하도록, 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단의 최대 전압을 제1의 선정된 전압으로 제한하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제1의 선정된 전압은 출력 버퍼의 공급 전압 레벨인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제한하는 단계는
    출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화하고, 입력 논리 상태가 출력 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 할 때, 출력 P채널 풀업 트랜지스터의 게이트를 상기 제1의 선정된 전압과 동일하거나 그 미만인 값만큼 출력 상의 전압 미만인 전압 레벨로 조건부로 풀다운시키는 단계, 및
    출력에서의 전압이 상기 제1의 선정된 전압 미만이거나 동일할 때 상기 출력 P채널 풀업 트랜지스터의 게이트를 논리 로우 레벨로 되게 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 조건부로 풀다운하는 단계는
    출력 상의 전압이 출력 버퍼의 전원 공급 전압 레벨을 초과할 때 상기 출력 버퍼의 출력과 상기 출력 P채널 풀업 트랜지스터의 게이트 사이에 도전성 경로(conductive path)를 제공하는 단계, 및
    출력 버퍼 입력 상태가 로우일 때, 상기 출력 P채널 풀업 트랜지스터의 게이트를 상기 출력 버퍼의 전원 공급 전압 레벨보다 낮은 전압 레벨로 풀다운시켜서, 그 결과 제1의 선정된 레벨 미만이거나 이와 동일한 레벨의 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단에 전압차를 발생시키는 단계
    를 포함하고,
    상기 도전성 경로를 제공하는 단계는 출력 레벨이 상기 출력 버퍼의 전원 공급 전압 레벨 이상의 제2의 선정된 레벨 이하로 떨어질 때 종료되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 도전성 경로를 제공하는 단계는 과전압 조건에서 상기 출력 P채널 풀업 트랜지스터가 출력부에서 출력 버퍼의 전원 공급부로 전류를 도통하지 못하게 하도록 상기 출력 P채널 풀업 트랜지스터의 게이트와 출력 노드 사이에 분로(shunting) P채널 트랜지스터를 배치하는 단계를 포함하고, 상기 분로 P채널 트랜지스터의 게이트가 전원 공급 전압에 접속되는 것을 특징으로 하는 방법.
  6. 제3항에 있어서, 상기 하이 임피던스 상태와 상기 로우 임피던스 상태 사이를 전환하는 단계를 더 포함하는데, 이 단계는
    2입력 NAND 게이트를 제공하여, NAND 게이트의 출력으로 출력 P채널 풀업 트랜지스터의 게이트를 구동시키고, NAND 게이트의 한 입력 상에서 하이 입력 신호를, 다른 입력 상에서 논리 입력을 수신하는 단계-하이 입력 신호의 논리 상태를 변화시킴으로써 하이 임피던스에서 로우 임피던스로 전환하는 단계는 논리 하이 상태에서 논리 로우 상태로 전이하기 위해 NAND 게이트의 다른 입력 상의 입력 논리 상태가 NAND 게이트의 출력을 제어할 수 있게 함-,
    NAND 게이트가 논리 로우 상태로 될 때 NAND 게이트의 출력 레벨을 미믹(mimic)하도록 동작가능하게 출력 버퍼의 논리 로우 레벨 이상의 레벨로 조건부로 되게 하는 단계, 및
    출력 P채널 풀업 트랜지스터의 게이트를, 입력 논리 상태가 NAND 게이트의 출력이 로우 상태로 되게 할 때 NAND 게이트의 출력을 논리 로우 레벨로 되게 하도록 동작가능한 논리 로우 레벨로 되게 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 출력 버퍼는 상기 출력 버퍼의 출력과 내부 노드 사이에 접속된 최소한 하나의 주변 트랜지스터와 관련되고, 상기 내부 노드는 상기 제1의 선정된 전압을 초과하는 전압으로 될 수 있으며, 상기 출력 버퍼의 출력 상의 전압이 로우 전압 레벨로 출력 노드를 구동시키는 외부 장치로 인해 하이 임피던스 상태에서 낮아질 때 주변 트랜지스터를 통해 리셋 동작 시에 내부 노드 상의 전압을 낮추는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 최소한 하나의 주변 트랜지스터는 소스/드레인 단자 중의 한 단자가 출력 버퍼의 출력에 접속되고, 최소한 하나의 주변 트랜지스터의 게이트 또는 소스/드레인 단자 중의 다른 한 단자가 내부 노드에 접속되는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 상기 전압을 낮추는 단계는 상기 내부 노드와 상기 출력 버퍼의 출력 사이에 다이오드-접속 트랜지스터를 배치하고, 출력 버퍼의 출력이 로우 상태로 될 때만 다이오드-접속 트랜지스터를 통해 전류를 도통시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 상기 출력 버퍼는 과전압이 상기 출력 P채널 풀업 트랜지스터 양단에 배치되지 못하게 하기 위한 보호 회로를 더 포함하고, 상기 보호 회로는 내부 노드를 포함하며,
    상기 출력 버퍼의 출력이 과도하게 높은 전압으로 될 때 보호 회로를 활성화시키는 단계를 더 포함하되, 상기 내부 노드는 하이 전압 레벨로 되며,
    상기 주변 트랜지스터는 보호 회로의 일부이고, 상기 출력 버퍼의 출력이 로우 상태로 될 때 내부 노드가 로우 상태로 되는
    것을 특징으로 하는 방법.
  11. 출력 단자 상에 하이 임피던스를 제공하기 위해 하이 임피던스 상태에서 동작하고, 입력 단자 상에 논리 입력을 수신하여 출력 단자를 대응하는 논리 상태로 구동시키기 위해 정상 로우 임피던스 상태에서 동작하며, 출력 단자와 전원 공급 노드 사이에 접속된 출력 채널 풀업 트랜지스터를 갖고 있고, 출력 P채널 풀업 트랜지스터의 게이트 산화물을 보호하기 위한 보호 회로를 포함하는 3상태 출력 버퍼에 있어서,
    상기 출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화하고, 입력 논리 상태가 상기 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 할 때 출력 P채널 풀업 트랜지스터를 턴온하는 구동 장치, 및
    출력 상의 제1의 선정된 전압을 초과하는 과전압은 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단의 전압이 제1의 선정된 전압을 초과할 수 없게 하고 출력 P채널 풀업 트랜지스터의 게이트 산화물을 손상시키지 못하게 하도록, 출력 P채널 풀업 트랜지스터의 게이트 산화물 양단의 최대 전압을 제1의 선정된 전압으로 제한하는 제한 장치
    를 포함하는 것을 특징으로 하는 출력 버퍼.
  12. 제11항에 있어서, 상기 제1의 선정된 전압은 출력 버퍼의 공급 노드 상의 전압인 것을 특징으로 하는 출력 버퍼.
  13. 제11항에 있어서, 상기 제한 장치는
    출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화하고, 입력 논리 상태가 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 할 때, 출력 P채널 풀업 트랜지스터의 게이트를 상기 제1의 선정된 전압과 동일하거나 그 미만인 값만큼 출력 단자 상의 전압 미만인 전압 레벨로 조건부로 풀다운시키는 조건부 풀다운 회로, 및
    출력에서의 전압이 상기 제1의 선정된 전압 미만이거나 동일할 때 상기 출력 P채널 풀업 트랜지스터의 게이트를 논리 로우 레벨로 되게 하는 풀다운 장치
    를 포함하는 것을 특징으로 하는 출력 버퍼.
  14. 제13항에 있어서, 상기 출력 P채널 풀업 트랜지스터의 게이트를 구동시키고, 한 입력 상에서 하이 입력 신호를, 다른 입력 상에서 논리 입력을 수신하는 2입력 NAND 게이트를 더 포함하고, 하이 임피던스 상태에서 로우 임피던스 상태로의 전환은 논리 입력[AB]의 한 논리 상태마다 하이 전압 레벨에서 로우 전압 레벨로 전이하기 위해 입력 논리 상태가 NAND 게이트 출력을 제어할 수 있게 하며,
    상기 NAND 게이트는 논리 로우 상태로 될 때 출력 버퍼의 논리 로우 레벨 이상의 레벨로 출력을 제한하는 회로를 포함하고,
    상기 풀다운 장치는 로우 상태로 될 때의 상기 NAND 게이트의 출력을 출력 버퍼의 완전한 논리 로우 레벨로 되게 하는 회로를 포함하는 것을 특징으로 하는 출력 버퍼.
  15. 제11항에 있어서, 상기 제한 장치는
    출력 상의 전압이 출력 버퍼의 전원 공급 전압 레벨을 초과할 때 도통하는 P채널 풀업 트랜지스터의 게이트와 출력 버퍼의 출력 사이에 배치된 선택적인 도전성 경로, 및
    출력 버퍼의 동작 모드가 하이 임피던스 상태에서 로우 임피던스 상태로 변화하고, 입력 논리 상태가 버퍼의 출력이 로우 임피던스 상태의 출력 P채널 풀업 트랜지스터에 의해 하이 상태로 될 수 있게 할 때, 출력 P채널 풀업 트랜지스터의 게이트를 출력 버퍼의 전원 공급 전압 레벨보다 낮은 전압 레벨로 풀다운시켜서, 그 결과 상기 제1의 선정된 전압 미만이거나 그와 동일한 레벨의 P채널 풀업 트랜지스터의 게이트 산화물 양단에 전압차를 발생시키는 조건부 풀다운 장치를 포함하되, 상기 도전성 경로는 출력 단자 상의 레벨이 출력 버퍼의 전원 공급 전압 레벨 이상의 제2의 선정된 레벨 이하로 떨어질 때 종단되는 것을 특징으로 하는 출력 버퍼.
  16. 제15항에 있어서, 상기 도전성 경로는 과전압 조건에서 상기 출력 P채널 풀업 트랜지스터가 출력부에서 출력 버퍼의 전원 공급 노드로 전류를 도통하지 못하게 하도록 상기 출력 P채널 풀업 트랜지스터의 게이트와 출력 단자 사이에 배치된 분로 P채널 트랜지스터를 포함하고, 상기 분로 P채널 트랜지스터의 게이트가 전원 공급 노드에 접속되는 것을 특징으로 하는 출력 버퍼.
  17. 제11항에 있어서, 최소한 하나의 주변 트랜지스터는 출력 버퍼와 관련되고, 출력 버퍼의 출력 단자와 내부 노드 사이에 접속되며, 상기 내부 노드는 상기 제1의 선정된 전압을 초과하는 전압으로 될 수 있으며, 상기 출력 버퍼의 출력 단자 상의 전압이 로우 전압 레벨로 출력 노드를 구동시키는 외부 장치로 인해 하이 임피던스 상태에서 낮아질 때 리셋 동작 시에 내부 노드 상의 전압을 낮추기 위해 리셋 회로를 더 포함하는 것을 특징으로 하는 출력 버퍼.
  18. 제17항에 있어서, 상기 최소한 하나의 주변 트랜지스터는 소스/드레인 단자 중의 한 단자가 출력 단자의 출력에 접속되고, 최소한 하나의 주변 트랜지스터의 게이트 또는 소스/드레인 단자 중의 다른 한 단자가 상기 내부 노드에 접속되는 것을 특징으로 하는 출력 버퍼.
KR1019970055502A 1996-10-28 1997-10-28 고전압 허용 3상태 출력 버퍼 KR19980033221A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US74142396A 1996-10-28 1996-10-28
US8/741,423 1996-10-28

Publications (1)

Publication Number Publication Date
KR19980033221A true KR19980033221A (ko) 1998-07-25

Family

ID=24980671

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970055502A KR19980033221A (ko) 1996-10-28 1997-10-28 고전압 허용 3상태 출력 버퍼

Country Status (4)

Country Link
EP (1) EP0840453A3 (ko)
JP (1) JPH10233674A (ko)
KR (1) KR19980033221A (ko)
TW (1) TW360974B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1193962A1 (en) * 2000-09-21 2002-04-03 Siemens Aktiengesellschaft Transmission of real-time data from a network element to an application server with recovery method for link failure
FR2817413B1 (fr) 2000-11-29 2003-02-28 St Microelectronics Sa Dispositif de commutation d'une haute tension et application a une memoire non volatile
JP4568096B2 (ja) 2004-11-25 2010-10-27 Okiセミコンダクタ株式会社 入出力回路
US7683696B1 (en) * 2007-12-26 2010-03-23 Exar Corporation Open-drain output buffer for single-voltage-supply CMOS
US8169759B2 (en) 2008-01-28 2012-05-01 Micron Technology, Inc. Circuit and methods to protect input buffer
CN104660242B (zh) * 2013-11-19 2018-04-27 中芯国际集成电路制造(上海)有限公司 上拉电阻电路
US11575259B2 (en) 2021-07-08 2023-02-07 Qualcomm Incorporated Interface circuit with robust electrostatic discharge

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system
US5396128A (en) * 1993-09-13 1995-03-07 Motorola, Inc. Output circuit for interfacing integrated circuits having different power supply potentials

Also Published As

Publication number Publication date
EP0840453A3 (en) 1998-05-13
EP0840453A2 (en) 1998-05-06
TW360974B (en) 1999-06-11
JPH10233674A (ja) 1998-09-02

Similar Documents

Publication Publication Date Title
US5467031A (en) 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
EP0643487B1 (en) MOS output circuit with leakage current protection
US5844425A (en) CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
US5764077A (en) 5 volt tolerant I/O buffer circuit
US4963766A (en) Low-voltage CMOS output buffer
US5576635A (en) Output buffer with improved tolerance to overvoltage
US4347447A (en) Current limiting MOS transistor driver circuit
US5656970A (en) Method and structure for selectively coupling a resistive element, a bulk potential control circuit and a gate control circuit to an output driver circuit
US10305474B2 (en) High voltage output driver with low voltage devices
US5959821A (en) Triple-well silicon controlled rectifier with dynamic holding voltage
KR19990067849A (ko) 허용 전압 출력 버퍼
US20050068702A1 (en) Electro-static discharge protection circuit
US20040105201A1 (en) Scheme for eliminating the channel unexpected turn-on during ESD zapping
US6437958B1 (en) Gate oxide protection method
US6300800B1 (en) Integrated circuit I/O buffer with series P-channel and floating well
JPH09121150A (ja) 耐高電圧cmos入力/出力パッド回路
US4810969A (en) High speed logic circuit having feedback to prevent current in the output stage
US6150843A (en) Five volt tolerant I/O buffer
KR20020064912A (ko) 정전기 방전 프로텍션을 갖는 고성능 출력 버퍼
US6169420B1 (en) Output buffer
EP0704974B1 (en) Off-chip driver circuit
KR19980033221A (ko) 고전압 허용 3상태 출력 버퍼
US6169432B1 (en) High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process
US7394291B2 (en) High voltage tolerant output buffer
US6222387B1 (en) Overvoltage tolerant integrated circuit input/output interface

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid