KR19980014211A

KR19980014211A - Bit synchronous circuit

Info

Publication number: KR19980014211A
Application number: KR1019960033072A
Authority: KR
Inventors: 이광용; 조미영
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-08
Filing date: 1996-08-08
Publication date: 1998-05-25
Also published as: KR0176139B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

무선 통신 시스템의 송수신 부분에 관한 기술이다.And a transmitting / receiving portion of the wireless communication system.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

신호 대 잡음 비가 낮은 환경에서도 비트 동기를 정확히 맞출 수 있도록 하는 비트 동기 회로를 제공함에 있다.And to provide a bit synchronizing circuit which can precisely match bit synchronization even in a low signal-to-noise ratio environment.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

무선 수신 신호의 상태 변화에 따라 디지털 클럭 발진을 리셋하면서 수신 데이터의 듀티를 조정 및 보상함으로서 신호 대 잡음 비가 낮은 환경 아래에서도 비트 동기를 정확히 맞출 수 있게 함을 특징으로 한다.The digital clock oscillation is reset according to the state change of the wireless reception signal, and the duty of the received data is adjusted and compensated, so that the bit synchronization can be precisely adjusted even in a low signal-to-noise ratio environment.

4. 발명의 중요한 용도4. Important Uses of the Invention

신호 대 잡음 비가 낮은 환경에서 최적의 수신 시점을 포착하는 데 사용한다.It is used to capture the optimal reception time in a low signal-to-noise ratio environment.

Description

Bit synchronous circuit

본 발명은 무선 통신 시스템에 있어서 비트 동기 회로에 관한 것으로, 특히 신호 대 잡음 비가 낮은 환경에서도 비트 동기를 정확히 맞출 수 있는 비트 동기 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit synchronous circuit in a wireless communication system, and more particularly to a bit synchronous circuit capable of accurately synchronizing bit synchronization even in a low signal-to-noise ratio environment.

무선 통신 시스템에서 송수신 데이터 사이의 동기를 맞추는 일은 수신단의 성능을 크게 좌우하는 요소로 작용한다. 무선 호출 시스템의 경우를 예로 들면, 기지국(base station)과 이동중인 단말기(이하 호출 수신기라 함.) 사이의 데이터 송수신 과정에서 무선(radio frequency) 채널의 특성으로 인하여 송신 데이터가 심하게 왜곡되어 본래 파형의 모습으로부터 크게 벗어나 있게 되는 경우가 있다. 또한 제조 원가 혹은 소비자 가격 등과 같은 경제적인 이유 때문에 호출 수신기의 경우 기지국에 비해 정확도가 떨어지는 발진기(oscillator)를 사용하는 것도 수신 불량의 한 원인이 될 수 있다. 다시 말해서, 기지국에서는 고가의 정확도가 높은 발진기를 쓰는 데 반하여 호출 수신기는 대개 가격이 저렴한 발진기를 사용함으로써 원가 절감을 꾀하고 있기 때문에 이러한 조건을 보완하여 호출 수신기의 수신 성능을 양호하게 하는 기술의 개발이 필요하다.In the wireless communication system, synchronizing the transmission and reception data greatly influences the performance of the receiving end. In the case of a paging system, transmission data is severely distorted due to characteristics of a radio frequency channel during data transmission / reception between a base station and a mobile terminal (hereinafter referred to as a paging receiver) There is a case in which it is largely deviated from the appearance of. Also, for economical reasons such as manufacturing cost or consumer price, using an oscillator that is less accurate than a base station in the case of a pager can also be a cause of poor reception. In other words, since the base station uses a high-precision oscillator while the call receiver is usually cost-effective by using an inexpensive oscillator, it is necessary to develop a technique that complements these conditions to improve reception performance of the call receiver Is required.

통상적으로 무선 수신데이터는 최대 ±1/2 비트까지 원래의 데이터 패턴으로부터 왜곡되어진다. 왜곡된 파형을 본래의 송신 상태로 복원하기 위해서는 정확하게 비트 동기(bit synchronization)를 맞춰 줄 필요가 있다. 상기 비트 동기는 기저대역신호(base band data signal)의 클럭 펄스를 추출해 내는 과정이다. 다시 말해서, 수신된 데이터 열에 근거하여 수신기에서의 비트 천이 시점을 올바르고 정확하게 추정하는 과정이다. 이렇게 불규칙한(random) 위상을 갖는 2진 데이터의 비트 동기를 맞추기 위해 통상적으로 쓰이는 비트 동기 회로에는 디지털 위상 동기 루프(Digital Phase Locked Loop)가 있다.Typically, radio received data is distorted from the original data pattern by up to +/- 1/2 bit. In order to restore the distorted waveform to its original transmission state, it is necessary to accurately adjust the bit synchronization. The bit synchronization is a process of extracting a clock pulse of a baseband data signal. In other words, it is a process of correctly and accurately estimating a bit transition time in a receiver based on a received data string. A bit synchronous circuit typically used to synchronize bit synchronization of binary data having such a random phase is a digital phase locked loop.

도 1은 무선 호출 수신기의 구성도이다. 수신부(11)는 무선 호출 정보를 수신하여, 주파수 변환, 복조 및 파형 정형의 기능을 수행한다. 그러므로 상기 수신부(11)의 출력은 디지털 데이터로 변환된 무선 호출 정보가 된다. 상기 수신부(11)의 출력은 디코더(12)로 인가된다. 상기 디코더(12)는 수신되는 데이타를 디코딩하여 무선 호출 수신기의 동작모드를 설정한다. 제어부(13)는 상기 디코더(12)로부터 출력되는 디코딩된 데이터를 수신한다. 상기 제어부(13)은 상기 디코더(12)로부터 수신되는 데이터를 처리하여 경보 기능을 제어하는 동작을 수행한다. 경보부(17)는 상기 제어부(13)로부터 출력되는 경보제어신호에 의해 호출되었음을 알리기 위한 톤신호 또는 진동신호 등과 같은 경보신호를 발생한다. 표시부(16)는 상기 제어부(13)로부터 출력되는 표시제어신호에 의해 호출 측의 메세지 및 무선 호출 수신기의 상태 정보를 표시한다. 메모리(15)는 무선호출수신기에 할당된 고유 어드레스 정보 및 프레임 정보를 저장하고 있다. 키입력부(10)는 무선 호출 수신기가 가지는 여러 가지 기능(예: 수신된 호출 메시지의 표시)의 실행이나 필요한 데이터의 입력 등을 위한 하나 이상의 키를 구비한다.1 is a configuration diagram of a paging receiver. The receiving unit 11 receives the paging information and performs functions of frequency conversion, demodulation, and waveform shaping. Therefore, the output of the receiving unit 11 becomes radio paging information converted into digital data. The output of the receiver 11 is applied to a decoder 12. The decoder 12 decodes the received data to set the operation mode of the pager. The control unit 13 receives the decoded data output from the decoder 12. The controller 13 processes data received from the decoder 12 and controls an alarm function. The alarm unit 17 generates an alarm signal, such as a tone signal or a vibration signal, to indicate that it is called by the alarm control signal output from the control unit 13. [ The display unit 16 displays the message on the calling side and the status information on the paging receiver according to the display control signal output from the control unit 13. [ The memory 15 stores unique address information and frame information allocated to the pager. The key input unit 10 has one or more keys for executing various functions (e.g., displaying a received paging message) of the paging receiver, inputting required data, and the like.

도 2는 상기 도 1중 수신부(11)에 포함되는 디지털 위상 동기 루프(digital phase locked loop)의 구성을 개략적으로 나타낸 도면으로서, 위상검출부(10)와 루프필터(loop filter, 20) 및 디지털 클럭 발진기(30)로 구성된다. 위상검출부(10)는 채널을 통과하면서 왜곡된 입력데이터 r(n)과 소정의 추적클럭 d(n)를 비교하여 위상 p(n)를 검출한다. 이때 루프필터(loop filter, 20)는 상기 위상 p(n)를 입력하여 고주파 성분을 제거한 y(n)를 발생한다. 상기 루프 필터링한 신호 y(n)는 도 1의 디코더(12)로 전달되는 동시에 디지털 클럭 발진기(30)로 전달된다. 또한 상기 루프필터(20)는 위상동기루프의 동기 특성이나 응답 특성을 결정한다. 디지털 클럭 발진기(30)는 상기 루프 필터링한 신호 y(n)에 의해 상기 추적클럭 d(n)의 발진주파수를 변경한다. 이로써 상기 추적클럭 d(n)가 상기 입력데이터 r(n)보다 빠르면 상기 추적클럭 d(n)를 늦추고 상기 추적클럭 d(n)가 상기 입력데이터 r(n) 보다 늦으면 상기 추적클럭 d(n)의 주기를 짧게 하여 종국에는 상기 입력데이터 r(n)과 추적클럭 d(n)의 위상을 최소화함으로써 입력데이터 r(n)의 최적 수신을 가능하게 한다.2 is a block diagram schematically showing a configuration of a digital phase locked loop included in the receiving unit 11 of FIG. 1 and includes a phase detector 10, a loop filter 20, And an oscillator (30). The phase detector 10 detects the phase p (n) by comparing the distorted input data r (n) with a predetermined tracking clock d (n) while passing through the channel. At this time, the loop filter 20 receives the phase p (n) and generates y (n) from which high-frequency components are removed. The loop-filtered signal y (n) is transmitted to the decoder 12 of FIG. 1 and to the digital clock oscillator 30. The loop filter 20 determines the synchronization characteristics and the response characteristics of the phase-locked loop. The digital clock oscillator 30 changes the oscillation frequency of the tracking clock d (n) by the loop-filtered signal y (n). If the tracking clock d (n) is later than the input data r (n) and the tracking clock d (n) is later than the input data r (n), the tracking clock d (N) and the phase of the tracking clock d (n) are minimized, thereby enabling optimal reception of the input data r (n).

그런데 상기와 같은 디지털 위상 동기 루프는 동작 속도의 한계 때문에 주로 저주파에서만 구현이 가능하다. 그러므로 고속으로 송수신되는 채널 환경 하에서는 최적의 수신 시점(timing)을 얻기가 어렵다. 즉 디지털 위상 동기 루프는 입력 데이터의 위상 변화가 적거나 높은 신호 대 잡음 비를 갖는 환경 아래에서는 우수한 성능을 나타내지만, 무선 채널을 통과하여 수신되는 무선 호출 신호와 같이 낮은 신호 대 잡음 비를 갖는 환경 아래에서는 정확한 비트 동기를 맞추는 데 한계를 가진다.However, the digital phase-locked loop can be implemented only at a low frequency because of the limitation of the operation speed. Therefore, it is difficult to obtain optimal reception timing under a channel environment in which signals are transmitted / received at high speed. That is, the digital phase-locked loop exhibits excellent performance under an environment having a small phase change of input data or a high signal-to-noise ratio. However, in an environment having a low signal-to-noise ratio like a paging signal received through a wireless channel Below, there is a limit to the exact bit synchronization.

따라서 본 발명의 목적은 신호 대 잡음 비가 낮은 환경에서도 비트 동기를 정확히 맞출 수 있도록 하는 비트 동기 회로를 제공함에 있다.It is therefore an object of the present invention to provide a bit synchronous circuit which can precisely match bit synchronization even in a low signal-to-noise ratio environment.

도 1은 통상적인 무선 호출 수신기의 개략적인 구성도BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is a schematic diagram of a typical paging receiver;

도 2는 도 1중 종래의 수신부에 포함되는 디지털 위상 동기 루프의 개략적인 구성도Fig. 2 is a schematic diagram of a digital phase-locked loop included in a conventional receiver in Fig. 1

도 3은 도 1중 본 발명의 일 실시예에 따른 수신부에 포함되는 비트 동기 회로의 구성도FIG. 3 is a block diagram of a bit synchronous circuit included in a receiving unit according to an embodiment of the present invention

도 4는 도 3의 동작 파형도FIG. 4 is a timing chart of the operation waveform of FIG. 3

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. It will also be appreciated that the following description is provided to provide a more general understanding of the present invention, such as specific circuit components and the like, which may be practiced without these specific details, To those of ordinary skill in the art. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 3은 본 발명의 일 실시예에 따른 무선 호출 수신기의 수신부에 포함되는 비트 동기 회로의 구성을 나타낸 것이다.3 is a block diagram of a bit synchronization circuit included in a receiver of a paging receiver according to an embodiment of the present invention.

도 4는 상기 비트 동기 회로의 동작에 따른 파형들을 나타낸 도면이다.4 is a diagram showing waveforms according to the operation of the bit synchronous circuit.

본 실시예에서는 1,600bps 혹은 3200bps 혹은 6400bps의 고속 프로토콜에 의거 기지국에서 상기 도 4의 (4a)에 도시된 바와 같은 송신클럭에 맞추어 (4b)에 도시된 바와 같은 송신데이터(무선호출신호)를 송신하는 경우를 가정한다. 상기 도 3 및 도 4에 의거 비트 동기 회로의 동작을 구체적으로 설명하면 다음과 같다. 수신 데이터 동기부(40)는 수신데이터 r(n)을 국부발진클럭 LCK에 동기를 맞추는 역할을 한다. 상기 (4b)에 도시된 송신데이터와 비교해볼 때, 상기 수신데이터 r(n)은 상기 송신데이터가 페이딩(fading) 채널을 거치면서 일정 정도 왜곡되기 때문에 불규칙적인 위상 성분을 갖는다. 클리치제거부(50)는 상기 국부발진클럭 LCK와 동기가 맞추어진 데이터에 대한 듀티(duty)를 체크하여 기본 클럭 듀티의 5/16 보다 작은 경우는 글리치(glitch)라고 판단하고 이 글리치를 제거한다. 듀티보상부(60)는 상기 글리치가 제거된 데이터를 입력하여 듀티를 일정 정도 보상한다. 상기 듀티가 보상된 데이터 x(n)는 도 1의 디코더(12)로 전달되는 동시에 에지검출부(70)로 전달된다. 상기 에지검출부(70)는 (4d)에 도시된 바와 같이 상기 듀티가 보상된 데이터 x(n)의 상승(rising) 혹은 하강(falling) 에지(edge)를 검출한다. 카운터(80)는 상기 에지 검출 결과에 따라 리셋(reset)되며, 노말 모드(normal mode)에서 상기 국부발진클럭 LCK를 입력하여 (4d)에 도시한 바와 같이 수신 데이터 클럭 RDCK를 발생한다. 이때 카운터(80)의 초기 위상 옵셋(Initial Phase Offset) IPO는 여러 차례의 시뮬레이션에 의해 결정하는데, 본 실시예에서는 31/64로 한다. 본 실시예에서 상기 64는 1,600bps로 수신되는 데이터 한 주기를 64 등분하는 수이다. 또한 노미날 클럭 듀레이션(nominal clock duration) NCD는 수신되는 데이터가 1,600bps 혹은 3200bps 혹은 6400bps중 어느 것인지에 따라 결정한다.In this embodiment, transmission data (radio paging signal) as shown in (4b) is transmitted to the base station in accordance with the transmission clock as shown in (4a) of FIG. 4 on the basis of the high speed protocol of 1,600 bps or 3200 bps or 6400 bps . 3 and 4, the operation of the bit synchronous circuit will be described in detail. The received data synchronizer 40 synchronizes the received data r (n) with the local oscillation clock LCK. Compared with the transmission data shown in (4b), the reception data r (n) has an irregular phase component because the transmission data is distorted to a certain extent through a fading channel. The cl counter resetting unit 50 checks the duty of the data synchronized with the local oscillation clock LCK, determines that the clock is less than 5/16 of the basic clock duty, and removes the glitch . The duty compensating unit 60 compensates the duty to some extent by inputting the data from which the glitch has been removed. The duty-compensated data x (n) is transferred to the decoder 12 of FIG. 1 and transmitted to the edge detector 70. The edge detecting unit 70 detects a rising or falling edge of the duty compensated data x (n) as shown in (4d). The counter 80 is reset in accordance with the edge detection result, and receives the local oscillation clock LCK in a normal mode to generate a received data clock RDCK as shown in (4d). At this time, the initial phase offset IPO of the counter 80 is determined by several simulations, and is 31/64 in this embodiment. In the present embodiment, 64 is a number that divides one period of data received at 1,600 bps by 64. Nominal clock duration NCD is also determined by whether the received data is 1,600 bps or 3200 bps or 6400 bps.

부연하면, (4c)의 에지검출펄스 d1, d2, d3, d4, d5, ... 각각에 (4d)의 데이터 클럭 c1, c2, c3, c4, c5, ...가 일대일 대응된다. 에지검출펄스 d1이 발생되고 나서 초기 위상 옵셋 IPO 만큼의 지연이 있은 다음 카운터(80)가 리셋되어 카운팅을 실시함으로써 데이터 클럭 c1이 발생된다. 이어서 발생되는 에지검출펄스 d2에 의해 초기 위상 옵셋 IPO 만큼의 지연이 또 있은 다음 카운터(80)가 리셋되어 카운팅을 실시함으로써 데이터 클럭 c2가 발생한다. 또 이어서 발생되는 에지검출펄스 d3에 의해 초기 위상 옵셋 IPO 만큼의 지연이 또 있은 다음 카운터(80)가 리셋되어 카운팅을 실시함으로써 데이터 클럭 c3가 발생되는데, 상기 데이터 클럭 c3의 경우 도시된 바와 같이 노미날 클럭 듀레이션 NCD와 일치되도록 50:50이 되지 못한다. 이는 곧 이어서 에지검출펄스 d4가 발생되어 그에 대응한 초기 위상 옵셋이 상기 노미날 클럭 듀레이션 NCD를 만족시키기도 전에 시작되기 때문이다. 결과적으로 상기 각 데이터 클럭의 상승에지는 해당 수신 데이터의 중앙보다 약간 앞쪽에서 발생됨으로써 데이터 검출의 정확도를 높이고 있는데, 이는 초기 위상 옵셋에 의해 결정된다.In other words, the edge detection pulses d1, d2, d3, d4, d5, ... of (4c) correspond to the data clocks c1, c2, c3, c4, c5,. After the edge detection pulse d1 is generated, there is a delay of the initial phase offset IPO, and then the counter 80 is reset and counting is performed to generate the data clock c1. Thereafter, the edge detection pulse d2 is delayed by the initial phase offset IPO, and then the counter 80 is reset and counting is performed to generate the data clock c2. In addition, the counter 80 is reset by the edge detection pulse d3 generated by the subsequent edge detection pulse d3, and the counter 80 is counted to generate the data clock c3. In the case of the data clock c3, It is not 50:50 to match the clock duration NCD. This is because the subsequent edge detection pulse d4 is generated and the corresponding initial phase offset starts before the Nominal Clock Duration NCD is satisfied. As a result, the rising edge of each data clock is generated slightly ahead of the center of the received data, thereby increasing the accuracy of data detection, which is determined by the initial phase offset.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but is capable of various modifications within the scope of the invention. Therefore, the scope of the present invention should not be limited by the described embodiments, but should be determined by the scope of the appended claims and equivalents thereof.

신호 대 잡음 비가 낮은 환경에서도 최적의 수신 시점을 포착할 수 있다.It is possible to acquire an optimum reception time even in a low signal-to-noise ratio environment.

Claims

In a bit synchronous circuit of a wireless communication system,

A reception data synchronizing unit for receiving reception data and synchronizing with a predetermined local oscillation clock;

Determining a duty ratio of the data synchronized with the local oscillation clock to determine a glitch when the duty ratio is less than a predetermined ratio of the basic clock duty and removing the glitch;

An edge detecting unit for detecting rising and falling edges from the reception data from which the glitch is removed;

Wherein the edge detection unit counts the local oscillation clocks every time an edge is detected by the edge detection unit to generate a data clock corresponding to each received data and has a predetermined initial phase offset so that each data clock is shifted forward And a counter configured to generate the bit synchronous signal.

The bit synchronous circuit according to claim 1, wherein the clock control circuit determines that the clock signal is glitch when the duty of data synchronized with the local oscillation clock is less than 5/16 of the basic clock duty.

The bit synchronous circuit as claimed in claim 1, further comprising a duty compensating unit for inputting data from which the glitch has been removed and compensating for a certain degree of duty, in front of the edge detecting unit.

4. The bit synchronous circuit according to any one of claims 1 to 3, wherein the counter determines a clock duration according to a result of detection of a received data rate.