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KR102743804B1 - 반도체 메모리 장치, 컨트롤러, 이들을 포함하는 저장 장치 및 그들의 동작 방법 - Google Patents

반도체 메모리 장치, 컨트롤러, 이들을 포함하는 저장 장치 및 그들의 동작 방법 Download PDF

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KR102743804B1
KR102743804B1 KR1020180165483A KR20180165483A KR102743804B1 KR 102743804 B1 KR102743804 B1 KR 102743804B1 KR 1020180165483 A KR1020180165483 A KR 1020180165483A KR 20180165483 A KR20180165483 A KR 20180165483A KR 102743804 B1 KR102743804 B1 KR 102743804B1
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에스케이하이닉스 주식회사
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Abstract

컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 소거 페이지 탐색 제어부, 커맨드 생성부 및 데이터 수신부를 포함한다. 상기 소거 페이지 탐색 제어부는 상기 반도체 메모리 장치의 탐색 모드를 결정하고, 탐색할 페이지를 선택하여 대응하는 탐색 제어 신호를 생성한다. 상기 커맨드 생성부는 상기 탐색 제어 신호에 기초하여, 상기 선택된 페이지에 대한 탐색 리드 커맨드를 생성한다. 상기 데이터 수신부는 상기 탐색 리드 커맨드에 대응하는 탐색 리드 데이터를 수신한다. 상기 탐색 리드 커맨드는 상기 선택된 페이지에 대응하는 워드 라인을 포함하는 복수의 워드 라인들에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 커맨드이다.

Description

반도체 메모리 장치, 컨트롤러, 이들을 포함하는 저장 장치 및 그들의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE, CONTROLLER, STORAGE DEVICE HAVING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치, 컨트롤러, 이들을 포함하는 저장 장치 및 그들의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있으며, 반도체 메모리 장치와 컨트롤러는 저장 장치를 구성할 수 있다.
대한민국 공개특허공보 제10-2017-0130657호(2017.11.29 공개)
본 발명의 실시 예는 리드 디스터브에 따른 성능 악화를 개선할 수 있는 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치를 제공한다.
본 발명의 다른 실시 예는 리드 디스터브에 따른 성능 악화를 개선할 수 있는 반도체 메모리 장치 및 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 소거 페이지 탐색 제어부, 커맨드 생성부 및 데이터 수신부를 포함한다. 상기 소거 페이지 탐색 제어부는 상기 반도체 메모리 장치의 탐색 모드를 결정하고, 탐색할 페이지를 선택하여 대응하는 탐색 제어 신호를 생성한다. 상기 커맨드 생성부는 상기 탐색 제어 신호에 기초하여, 상기 선택된 페이지에 대한 탐색 리드 커맨드를 생성한다. 상기 데이터 수신부는 상기 탐색 리드 커맨드에 대응하는 탐색 리드 데이터를 수신한다. 상기 탐색 리드 커맨드는 상기 선택된 페이지에 대응하는 워드 라인을 포함하는 복수의 워드 라인들에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 커맨드이다.
일 실시 예에서, 상기 데이터 수신부는 상기 탐색 리드 데이터를 상기 소거 페이지 탐색 제어부로 전달할 수 있다. 상기 소거 페이지 탐색 제어부는 상기 탐색 리드 데이터에 기초하여 상기 선택된 페이지가 최초 소거 페이지인지 여부를 결정할 수 있다.
일 실시 예에서, 상기 최초 소거 페이지는 상기 선택된 메모리 블록에 포함되는 복수의 페이지들 중 프로그램 상태와 소거 상태의 경계가 되는 소거 페이지일 수 있다.
일 실시 예에서, 상기 선택된 페이지가 최초 소거 페이지가 아닌 경우, 상기 소거 페이지 탐색 제어부는 탐색할 페이지를 변경하여 탐색 리드 커맨드를 생성할 수 있다.
일 실시 예에서, 상기 소거 페이지 탐색 제어부는 바이너리 서치 방식에 의해 탐색할 페이지를 변경할 수 있다.
일 실시 예에서, 상기 소거 페이지 탐색 제어부는 리니어 서치 방식에 의해 탐색할 페이지를 변경할 수 있다.
알 실시 예에서, 상기 컨트롤러는 일반 동작 제어부를 더 포함할 수 있다. 상기 일반 동작 제어부는 호스트로부터의 요청을 수신하여, 상기 요청에 대응하는 일반 제어 신호를 생성할 수 있다. 상기 커맨드 생성부는 상기 일반 제어 신호에 기초하여 상기 반도체 메모리 장치의 일반 동작을 제어하는 일반 동작 커맨드를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 탐색 리드 동작을 수행한다. 상기 제어 로직은 컨트롤러로부터 수신한 탐색 리드 커맨드에 기초하여, 상기 메모리 셀 어레이에 대한 상기 탐색 리드 동작을 수행하도록 상기 주변 회로를 제어한다. 상기 탐색 리드 동작 시, 상기 주변 회로는 선택된 메모리 블록과 연결된 워드 라인들 중 복수의 워드 라인들에 리드 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가하여 리드 동작을 수행한다.
일 실시 예에서, 상기 선택된 메모리 블록은 제1 내지 제n 페이지를 포함할 수 있다. 상기 제1 내지 제n 페이지 중 낮은 숫자에 대응하는 페이지가 먼저 프로그램 될 수 있다. 여기에서, n은 1보다 큰 자연수일 수 있다.
일 실시 예에서, 제i 페이지에 대한 상기 탐색 리드 커맨드를 수신한 경우, 상기 제어 로직은, 제1 내지 제(i-1) 페이지와 연결된 워드 라인들에 패스 전압을 인가하고, 제i 내지 제n 페이지와 연결된 워드 라인들에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다. 여기에서, i는 1보다 크거나 같고 n보다 작거나 같은 자연수일 수 있다.
일 실시 예에서, 상기 제어 로직은 일반 리드 커맨드의 수신에 응답하여, 상기 메모리 셀 어레이에 대한 일반 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다. 상기 일반 리드 동작 시, 상기 주변 회로는 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하고, 선택되지 않은 워드 라인들에 패스 전압을 인가하여 리드 동작을 수행할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록은 제1 내지 제n 페이지를 포함할 수 있다. 제i 페이지에 대한 상기 일반 리드 커맨드를 수신한 경우 상기 제어 로직은, 제1 내지 제(i-1) 페이지 및 제(i+1) 내지 제n 페이지와 연결된 워드 라인들에 패스 전압을 인가하고, 제i 페이지와 연결된 워드 라인에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 주변 회로를 제어할 수 있다. 여기에서, n은 1보다 큰 자연수이고, i는 1보다 크거나 같고 n보다 작거나 같은 자연수일 수 있다.
본 발명의 또 다른 실시 예에 따른 저장 장치는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 탐색 모드 시, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함되는 제1 선택 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달한다. 상기 반도체 메모리 장치는 상기 탐색 리드 커맨드에 응답하여, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 상기 제1 선택 페이지에 대응하는 워드 라인을 포함하는 적어도 두 워드 라인들에 리드 전압을 인가하는 탐색 리드 동작을 수행한다.
일 실시 예에서, 상기 반도체 메모리 장치는 상기 탐색 리드 동작의 결과인 탐색 리드 데이터를 상기 컨트롤러로 전달할 수 있다. 상기 컨트롤러는 상기 탐색 리드 데이터에 기초하여 상기 제1 선택 페이지가 최초 소거 페이지인지 여부를 결정할 수 있다.
일 실시 예에서, 상기 제1 선택 페이지가 최초 소거 페이지가 아닌 경우, 상기 컨트롤러는 상기 선택된 메모리 블록에 포함되는 제2 선택 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달할 수 있다.
일 실시 예에서, 상기 컨트롤러는 바이너리 서치 방식에 의해 상기 제1 선택 페이지 및 상기 제2 선택 페이지를 결정할 수 있다.
일 실시 예에서, 상기 컨트롤러는 리니어 서치 방식에 의해 상기 제1 선택 페이지 및 상기 제2 선택 페이지를 결정할 수 있다.
본 발명의 또 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해 반도체 메모리 장치의 동작을 제어한다. 상기 동작 방법에 의하여, 상기 반도체 메모리 장치의 탐색 모드를 결정하고, 상기 탐색 리드 커맨드를 이용하여, 상기 반도체 메모리 장치의 선택된 메모리 블록에 대한 최초 소거 페이지를 탐색한다. 상기 탐색 리드 커맨드는, 상기 선택된 페이지에 대응하는 워드 라인을 포함하는 복수의 워드 라인들에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 커맨드이다.
일 실시 예에서, 상기 최초 소거 페이지를 탐색하는 단계는, 상기 선택된 메모리 블록에 포함된 복수의 페이지들 중, 탐색 대상으로 선택된 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 단계, 상기 반도체 메모리 장치로부터 상기 탐색 리드 커맨드에 대응하는 탐색 리드 데이터를 수신하는 단계 및 상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계에서는, 상기 탐색 리드 데이터에 포함된 모든 비트가 소거 상태에 대응하는 데이터를 가리키는 경우, 상기 선택된 페이지 및 상기 후순위 페이지들이 모두 소거 페이지인 것으로 결정할 수 있다.
일 실시 예에서, 상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계에서는, 상기 탐색 리드 데이터에 포함된 비트들이 프로그램 상태에 대응하는 데이터를 포함하는 경우, 상기 선택된 페이지 및 상기 후순위 페이지들 중 적어도 하나의 페이지가 프로그램 페이지인 것으로 결정할 수 있다.
본 발명의 또 다른 실시 예에 따른, 복수의 페이지들을 포함하는 메모리 블록을 갖는 반도체 메모리 장치의 동작 방법에 의하여, 상기 복수의 페이지들 중 선택된 페이지에 대한 탐색 리드 커맨드를 수신하고, 상기 탐색 리드 커맨드의 수신에 응답하여, 상기 메모리 블록과 연결된 복수의 워드 라인들 중 상기 선택된 페이지 및 후순위 페이지들에 대응하는 워드 라인들을 선택하며, 상기 선택된 워드 라인들에 리드 전압을 인가하고, 상기 복수의 워드 라인들 중 비선택된 워드 라인들에 패스 전압을 인가한며, 상기 메모리 블록과 연결된 복수의 비트 라인들에 대한 비트 라인 센싱 동작을 수행한다.
일 실시 예에서, 상기 동작 방법은 상기 비트 라인 센싱 동작의 결과로서 생성된 데이터를 탐색 리드 데이터로서 출력하는 단계를 더 포함할 수 있다. 상기 탐색 리드 데이터는 상기 선택된 페이지 및 상기 후순위 페이지들 중 적어도 하나의 페이지가 프로그램 페이지인지 여부를 나타낼 수 있다.
본 발명의 실시 예에 의하면, 리드 디스터브에 따른 성능 악화를 개선할 수 있는 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 리드 디스터브에 따른 성능 악화를 개선할 수 있는 반도체 메모리 장치 및 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러 및 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 탐색 리드 동작의 효과를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 11은 도 10의 단계(S240)를 설명하기 위한 순서도이다.
도 12a, 도 12b, 도 12c 및 도 12d는 바이너리 서치 방식에 따라 탐색 리드 동작을 통해 최초 소거 페이지를 결정하는 방법을 설명하기 위한 도면이다.
도 13a, 도 13b, 도 13c 및 도 13d는 리니어 서치 방식에 따라 탐색 리드 동작을 통해 최초 소거 페이지를 결정하는 방법을 설명하기 위한 도면이다.
도 14는 탐색 리드 동작과 구별되는 일반 리드 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 16은 멀티-레벨 셀(MLC)들의 문턱 전압 분포를 나타내는 도면이다.
도 17은 도 7에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 18은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러 및 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트(300)와 통신한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 요청들에 기초하여, 커맨드들(CMDs)을 전달함으로써 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한, 컨트롤러(200)는 각 커맨드들(CMDs)에 대응하는 데이터(DATA)를 반도체 메모리 장치(100)로 전달하거나, 또는 반도체 메모리 장치(100)로부터 수신한다. 예를 들어, 호스트(300)로부터 프로그램 요청 및 프로그램 데이터를 수신한 경우, 컨트롤러(200)는 이에 대응하는 프로그램 커맨드 및 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 다른 예에서, 호스트(300)로부터 리드 요청을 수신한 경우, 컨트롤러(200)는 이에 대응하는 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 이후, 반도체 메모리 장치(100)는 리드 커맨드에 대응하는 리드 데이터를 컨트롤러(200)로 전달한다.
리드 동작을 위해 컨트롤러(200)로부터 반도체 메모리 장치(100)로 리드 커맨드가 전달된다. 반도체 메모리 장치(100)는 상기 리드 커맨드에 응답하여 데이터를 리드한다. 리드된 데이터는 반도체 메모리 장치(100)로부터 컨트롤러(200)로 전달된다.
프로그램 동작을 위해 컨트롤러(200)로부터 반도체 메모리 장치(100)로 프로그램 데이터가 전달된다. 상기 프로그램 데이터는 반도체 메모리 장치(100)의 페이지 버퍼에 저장된다. 상기 페이지 버퍼는 반도체 메모리 장치(100)의 읽기 및 쓰기 회로에 포함될 수 있다. 읽기 및 쓰기 회로 및 페이지 버퍼에 대해서는 도 2를 참조하여 후술하기로 한다. 이후, 페이지 버퍼에 저장된 프로그램 데이터에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들이 프로그램 된다.
컨트롤러(200)에서 반도체 메모리 장치(100)의 프로그램 동작을 제어하는 도중에 갑작스럽게 전원의 공급이 차단되는 상황, 즉, 서든 파워 오프(sudden power off : SPO) 상황이 발생할 수 있다. 예컨대, 컨트롤러(200)가 생성한 프로그램 커맨드에 의해 반도체 메모리 장치(100)에 포함된 특정 메모리 블록에 데이터를 프로그램 하는 동작을 수행하는 도중에 서든 파워 오프 상황이 발생할 수 있다.
위와 같은 서든 파워 오프 상황이 발생한 후, 다시 전원이 공급되는 상황, 즉, 파워 온(power on) 상황이 되면, 컨트롤러(200)는 서든 파워 오프 상황이 발생했었다는 것을 인식하여 서든 파워 오프 상황이 발생하기 이전에 수행하던 반도체 메모리 장치(100)의 프로그램 동작을 이어서 수행한다. 예컨대, 컨트롤러(200)는, 서든 파워 오프 상황이 발생하기 전에 수행하는 중이었던 반도체 메모리 장치(100)의 메모리 블록에 데이터를 프로그램하는 동작을 이어서 수행한다.
구체적으로, 컨트롤러(200)에서 서든 파워 오프 상황이 발생하기 이전에 수행하던 반도체 메모리 장치(100)의 프로그램 동작을 이어서 수행하기 위해서, 파워 온 이후 스캔 모드에 진입하여 프로그램 동작을 수행하기 이전에 반도체 메모리 장치(100)에 포함된 다수의 메모리 블록에 대한 스캔 동작을 수행할 수 있다.
이때, 컨트롤러(200)의 스캔 동작은, 서든 파워 오프 상황이 발생하기 이전에 수행되던 프로그램 동작이 어떤 상태까지 이뤄져 있는지를 파악하기 위한 동작이다. 즉, 컨트롤러(200)의 제어를 통해 반도체 메모리 장치(100)로 입력된 다수의 데이터(미도시) 중 얼마만큼의 데이터가 실제로 메모리 블록에 프로그램 되었는지 여부를 파악하기 위한 동작이다.
이를 위해, 컨트롤러(200)는 메모리 블록에 포함된 각 페이지의 프로그램 상태 또는 소거 상태를 확인할 수 있다. 보다 구체적으로, 컨트롤러는 메모리 블록에 포함된 복수의 페이지들 중 프로그램 상태 또는 소거 상태의 경계가 되는 소거 페이지를 확인하기 위해, 해당 메모리 블록에 포함된 물리 페이지들 중 적어도 일부의 물리 페이지들에 대한 리드 동작을 수행할 수 있다.
예를 들어, 컨트롤러(200)는 메모리 블록에 포함된 제1 페이지에 대한 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 리드 동작의 결과 리드된 데이터가 프로그램 데이터를 포함하는 경우, 해당 페이지는 프로그램 페이지인 것으로 판별될 수 있다. 리드 동작의 결과 리드된 데이터가 소거 데이터만을 포함하는 경우, 해당 페이지는 소거 페이지인 것으로 판별될 수 있다.
본 발명의 실시 예에 따른 컨트롤러는 메모리 블록에 포함된 페이지들 중 최초 소거 페이지를 탐색하기 위해, 일반적인 리드 동작과 구별되는 탐색 리드 동작을 이용할 수 있다. 탐색 리드 동작의 경우, 선택된 페이지를 포함하는 복수의 페이지들과 연결된 복수의 워드 라인들에 리드 전압이 동시에 인가될 수 있다. 따라서, 반복된 리드 동작에도 불구하고 리드 디스터브의 효과를 완화시킬 수 있다. 결과적으로 반도체 메모리 장치 및 이를 포함하는 저장 장치의 성능이 개선된다. 탐색 리드 동작에 대해서는 도 7 내지 도 16을 참조하여 자세히 설명하기로 한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 일반 리드 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 리드 전압(Vread)를 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
한편, 어드레스 디코더(120)는 탐색 리드 동작 중 리드 전압 인가 시 선택된 메모리 블록 중 복수의 선택된 워드 라인들에 리드 전압(Vread)을 인가하고, 나머지 워드 라인들에 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 일반 리드 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 일반 리드 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 리드 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 리드 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 리드 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 리드 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 리드 동작, 쓰기 동작 및 소거 동작을 수행한다.
제어 로직(140)은 컨트롤러(200)로부터 수신한 커맨드(CMD)가 일반 리드 커맨드인 경우, 일반 리드 동작을 수행하도록 주변 회로를 제어한다. 또한, 제어 로직(140)은 컨트롤러(200)로부터 수신한 커맨드(CMD)가 탐색 리드 커맨드인 경우, 탐색 리드 동작을 수행하도록 주변 회로를 제어한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는, 탐색 리드 동작 시 선택된 페이지와 연결된 워드 라인을 포함하는 복수의 워드 라인들에 리드 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가한다. 이에 따라, 리드 동작 시 패스 전압 보다 낮은 전압 레벨을 갖는 리드 전압이 복수의 워드 라인들에 인가되므로, 리드 디스터브에 따른 반도체 메모리 장치(100)의 성능 저하를 개선할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 일반 동작 제어부(215), 소거 페이지 탐색 제어부(235), 커맨드 생성부(255) 및 데이터 수신부(275)를 포함할 수 있다.
일반 동작 제어부(215)는 호스트로부터 요청들(RQs)을 수신한다. 상기 요청들(RQs)은 데이터의 기입 요청 또는 데이터의 리드 요청일 수 있다. 또한, 일반 동작 제어부(215)는 수신한 요청들(RQs)에 대응하는 일반 제어 신호(CTR_N)를 생성하여 커맨드 생성부(255)로 전달한다. 커맨드 생성부(255)는 수신한 일반 제어 신호(CTR_N)에 기초하여, 일반 동작을 수행하도록 반도체 메모리 장치(100)를 제어하기 위한 일반 동작 커맨드(CMD_NMR)를 생성할 수 있다. 일반 동작 커맨드(CMD_NMR)는 프로그램 커맨드, 리드 커맨드 및 소거 커맨드 중 어느 하나를 포함할 수 있다. 일반 동작 커맨드(CMD_NMR)에 포함되는 리드 커맨드는 일반 리드 커맨드일 수 있다. 생성된 일반 동작 커맨드(CMD_NMR)는 반도체 메모리 장치(100)로 전달될 수 있다. 반도체 메모리 장치(100)는 수신한 일반 동작 커맨드(CMD_NMR)에 기초하여 이에 대응하는 동작을 수행할 수 있다. 예를 들어, 일반 동작 커맨드(CMD_NMR)가 프로그램 커맨드인 경우, 반도체 메모리 장치(100)는 프로그램 동작을 수행할 수 있다. 예를 들어, 일반 동작 커맨드(CMD_NMR)가 리드 커맨드인 경우, 반도체 메모리 장치(100)는 리드 동작을 수행할 수 있다. 예를 들어, 일반 동작 커맨드(CMD_NMR)가 소거 커맨드인 경우, 반도체 메모리 장치(100)는 소거 동작을 수행할 수 있다.
소거 페이지 탐색 제어부(235)는 상술한 서든 파워 오프(SPO) 상황이 발생한 이후에, 특정 메모리 블록의 소거 페이지를 탐색하기 위한 탐색 제어 신호(CTR_S)를 생성하여 커맨드 생성부(255)로 전달한다. 탐색 제어 신호(CTR_S)는 소거 여부를 판단하기 위한 페이지에 대응하는 주소 정보를 포함할 수 있다. 커맨드 생성부(255)는 수신한 탐색 제어 신호(CTR_S)에 기초하여, 소거 페이지 탐색 동작을 수행하도록 반도체 메모리 장치(100)를 제어하기 위한 탐색 리드 커맨드(CMD_SR)를 생성할 수 있다. 생성된 탐색 리드 커맨드(CMD_SR)는 반도체 메모리 장치(100)로 전달될 수 있다. 반도체 메모리 장치(100)는 수신한 탐색 리드 커맨드(CMD_SR)에 기초하여 탐색 리드 동작을 수행할 수 있다. 탐색 리드 동작은 일반 리드 동작과 구별되는 동작일 수 있다. 일 실시 예에서, 상기 탐색 리드 동작은 선택된 메모리 블록의 특정 페이지 및 후순위 페이지에 프로그램 페이지가 포함되는지 여부를 결정하기 위한 동작일 수 있다.
반도체 메모리 장치(100)의 동작적인 측면에서, 일반 리드 동작은 선택된 메모리 블록의 선택된 워드 라인에 리드 전압을 인가하고 나머지 워드 라인에 패스 전압을 인가하여 수행되는 데이터 리드 동작일 수 있다. 반면에, 본 발명의 실시 예들에 따른 탐색 리드 동작은, 선택된 페이지에 대응하는 워드 라인 및 그 후순위 워드 라인들을 모두 선택하여 리드 전압을 인가하고, 나머지 워드 라인들, 즉 선순위 워드 라인들은 비선택 워드 라인으로서 패스 전압을 인가할 수 있다.
본 발명의 실시 예들에서, 탐색 대상인 워드 라인을 기준으로 구분되는 선순위 워드 라인들 및 후순위 워드 라인들은 각 워드 라인들에 대응하는 페이지의 프로그램 순서에 따라 결정될 수 있다. 탐색 대상인 워드 라인을 기준으로 구분되는 선순위 워드 라인들 및 후순위 워드 라인들에 대해서는 도 12a 내지 도 14를 참조하여 후술하기로 한다.
데이터 수신부(275)는 반도체 메모리 장치(100)로부터 리드 데이터(RDATA)를 수신할 수 있다. 리드 데이터(RDATA)는 반도체 메모리 장치(100)의 일반 리드 동작에 따른 결과 데이터 또는 탐색 리드 동작에 따른 결과 데이터일 수 있다.
리드 데이터(RDATA)가 반도체 메모리 장치(100)의 일반 리드 동작에 따른 결과 데이터인 경우, 이는 호스트(300)로부터의 요청(RQs)에 따른 리드 데이터일 것이다. 따라서 이 경우 리드 데이터(RDATA)는 호스트로 전달될 수 있다.
리드 데이터(RDATA)가 반도체 메모리 장치(100)의 탐색 리드 동작에 따른 결과 데이터인 경우, 이는 소거 페이지 탐색 제어부(235)로 전달될 수 있다. 소거 페이지 탐색 제어부(235)는 데이터 수신부(275)로부터 수신되는 리드 데이터(RDATA)에 기초하여, 현재 선택된 페이지가 최초 소거 페이지인 것으로 결정하거나, 또는 추가적인 탐색 리드 동작을 수행하기 위한 탐색 제어 신호(CTRL_S)를 생성할 수 있다.
소거 페이지 탐색 제어부(235)라 수신된 리드 데이터(RDATA)에 기초하여 최초 소거 페이지를 결정하거나 추가적인 탐색 리드 동작을 수행하기 위한 제어 신호를 생성하는 방법에 대해서는 도 10을 참조하여 후술하기로 한다.
도 8은 본 발명의 실시 예에 따른 탐색 리드 동작의 효과를 설명하기 위한 도면이다. 도 8을 참조하면, 1 비트의 데이터를 각각 저장하는 싱글-레벨 셀(SLC)들의 프로그램 동작 이후 문턱 전압 분포가 도시되어 있다. 1 비트의 데이터를 저장하기 위해, 프로그램 동작이 완료된 후 싱글-레벨 셀들의 문턱 전압은 소거 상태(E) 또는 프로그램 상태(P) 중 어느 하나의 상태를 갖게 된다.
일반 리드 동작에 있어서, 선택된 페이지의 데이터를 리드하기 위해서 선택된 페이지에 대응하는 선택된 워드 라인에 리드 전압(Vread)을 인가하고, 선택된 워드 라인을 제외한 나머지 워드 라인에 패스 전압(Vpass)을 인가하여 데이러 리드 동작을 수행한다. 도 8에 도시된 바와 같이, 리드 동작에 있어서 패스 전압(Vpass)은 리드 전압(Vread)보다 높은 레벨의 전압이다. 따라서 일반 리드 동작에 있어서, 비선택된 워드 라인과 연결된 메모리 셀들에는 상대적으로 높은 레벨의 패스 전압(Vpass)이 인가된다. 메모리 셀들에 높은 레벨의 패스 전압(Vpass)이 다수 회 인가되는 경우 리드 디스터브가 발생할 수 있다. 이에 따라 메모리 셀들의 문턱 전압 분포가 열화될 수 있으며 이는 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 성능을 하락시킬 수 있다.
본 발명의 실시 예들에 따른 컨트롤러(200) 및 반도체 메모리 장치(100)에 의하면, 소거 페이지 탐색을 위한 리드 시 일반 리드 동작 대신 탐색 리드 동작을 사용한다. 탐색 리드 동작에서 선택된 메모리 블록의 선택된 워드 라인 및 후순위 워드 라인들에 리드 전압(Vread)을 인가하고 선순위 워드 라인들에 패스 전압(Vpass)을 인가하여 데이터 리드 동작을 수행한다. 일반 리드 동작에서는 후순위 워드 라인들에도 패스 전압(Vpass)이 인가되나 탐색 리드 동작에서는 후순위 워드 라인들에 리드 전압(Vread)이 인가된다.
이와 같이, 본 발명의 실시 예들에 의할 경우, 리드 동작 시 선택된 워드 라인보다 후순위에 위치하는 워드 라인들과 연결된 메모리 셀들은 비선택된 페이지의 메모리 셀들임에도 불구하고, 패스 전압(Vpass)보다 낮은 리드 전압(Vread)이 인가된다. 따라서, 반복되는 리드 동작 시 리드 디스터브에 따른 영향을 줄을 수 있으며, 결과적으로 메모리 셀들의 문턱 전압 분포가 열화되는 것을 방지할 수 있다. 결과적으로, 반도체 메모리 장치(100)및 이를 포함하는 저장 장치(1000)의 성능이 개선된다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은 반도체 메모리 장치의 탐색 모드를 결정하는 단계(S110) 및 탐색 리드 커맨드를 이용하여 선택된 메모리 블록의 최초 소거 페이지를 탐색하는 단계(S130)를 포함한다.
단계(S110)에서, 컨트롤러(200)는 서든 파워 오프 상황이 발생한 후, 다시 전원이 공급되는 상황, 즉, 파워 온(power on) 상황이 되었음을 감지할 수 있다. 이 경우, 컨트롤러(200)는 서든 파워 오프 상황이 발생했었다는 것을 인식하고, 이에 따라 반도체 메모리 장치의 탐색 모드를 결정할 수 있다. 반도체 메모리 장치의 탐색 모드가 결정됨에 따라, 단계(S110)에서는 최초 소거 페이지를 탐색하기 위한 메모리 블록을 선택할 수 있다. 예시적으로, 컨트롤러(200)는, 스캔 모드에 진입하는 것에 응답하여 메모리 장치(100)에 포함된 다수의 메모리 블록들(BLK1, BLK2, ..., BLKz)을 클로즈드(close) 블록과 오픈(open) 블록 및 프리(free) 블록으로 구분할 수 있다. 클로즈드 블록은 데이터가 모두 기입되어 더 이상 프로그램 동작을 수행할 페이지가 남아있지 않은 메모리 블록을 의미할 수 있다. 오픈 블록은 일부 페이지에 데이터가 프로그램되어 있고, 일부 페이지는 소거 상태로서 추가적으로 데이터가 프로그램될 수 있는 상태인 메모리 블록을 의미할 수 있다. 프리 블록은 모든 페이지가 소거 상태인 메모리 블록을 의미할 수 있다. 컨트롤러(200)는 메모리 블록들(BLK1, BLK2, ..., BLKz) 중 적어도 하나의 오픈 블록을 최초 소거 페이지를 탐색하기 위한 메모리 블록으로 선택할 수 있다.
단계(S130)에서는 선택된 메모리 블록에 대하여 최초 소거 페이지를 탐색한다. 이 과정에서, 본 발명의 실시 예들에 따른 컨트롤러는 탐색 리드 커맨드를 이용하여 선택된 메모리 블록의 최초 소거 페이지를 탐색한다. 전술한 바와 같이, 탐색 리드 커맨드를 수신한 반도체 메모리 장치(100)는, 선택된 메모리 블록의 선택된 워드 라인 및 후순위 워드 라인들에 리드 전압을 인가하고, 나머지 워드 라인들, 즉 선순위 워드 라인들에 패스 전압을 인가하여 수행되는 탐색 리드 동작을 수행할 수 있다. 탐색 리드 동작 동안, 선택된 워드 라인을 기준으로 후순위 워드 라인들에 패스 전압(Vpass)보다 낮은 리드 전압(Vread)이 인가되므로, 반복된 리드 동작에 따른 리드 디스터브가 완화된다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 10을 참조하면, 컨트롤러의 동작 방법은 반도체 메모리의 탐색 모드를 결정하고, 초기 i 값을 결정하는 단계(S210)로 시작될 수 있다. 단계(S210)는 도 9의 단계(S110)에 대응할 수 있다. 한편, 도 9의 나머지 단계들(S220~S280)은 도 9의 단계(S130)에 대응할 수 있다.
단계(S210)에서, 컨트롤러(200)는 서든 파워 오프 상황이 발생한 후, 다시 전원이 공급되는 상황, 즉, 파워 온(power on) 상황이 되었음을 감지할 수 있다. 이 경우, 컨트롤러(200)는 서든 파워 오프 상황이 발생했었다는 것을 인식하고, 이에 따라 반도체 메모리 장치의 탐색 모드를 결정할 수 있다. 소거 페이지 탐색을 위한 초기 i 값을 결정할 수 있다. 상기 i값은 프로그램/소거 여부를 판단하기 위해 탐색 리드 동작을 수행하는 페이지 어드레스에 대응하는 값일 수 있다. 예를 들어, 도 4의 예시에서, 초기 i 값은 워드 라인의 인덱스에 대응하는 1 내지 n 중 어느 하나의 값일 수 있다. 초기 i 값은 소거 페이지의 탐색 방식에 따라 다양하게 결정될 수 있다. 예를 들어 리니어 서치 방식에서 초기 i 값은 1로 결정될 수 있다. 다른 예에서, 바이너리 서치 방식에서 초기 i 값은 n/2로 결정되거나, n/2가 정수가 아닌 경우 이와 근접한 정수값으로 될 수 있다. 단계(S210)는 도 7의 소거 페이지 탐색 제어부(235)에 의해 수행될 수 있다.
한편, 도 10에서 메모리 블록의 프로그램 순서와 각 페이지에 대응하는 숫자와 관련하여, 제1 내지 제n 페이지 중 제1 페이지부터 프로그램되는 것으로 가정한다. 즉, 낮은 숫자에 대응하는 페이지가 먼저 프로그램 되고, 큰 숫자에 대응하는 페이지는 나중에 프로그램 된다.
단계(S220)에서, 선택된 메모리 블록의 제i 페이지에 대한 탐색 리드 커맨드를 반도체 메모리 장치로 전달할 수 있다. 단계(S220)는 도 7의 커맨드 생성부(255)에 의해 수행될 수 있다.
탐색 리드 커맨드를 수신한 반도체 메모리 장치(100)는 제i 페이지에 대한 탐색 리드 동작을 수행할 것이다. 반도체 메모리 장치(100)는 탐색 리드 동작의 결과로서, 탐색 리드 데이터를 생성하여 컨트롤러(200)로 전달할 것이다.
본 발명의 실시 예들에 따른 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 저장 장치에 의하면, 제i 페이지에 대응하는 탐색 리드 데이터는 제i 내지 제n 페이지가 프로그램 페이지를 적어도 하나 포함하는지 여부를 나타낼 수 있다.
도 8을 함께 참조하여, 소거 상태(E)에 해당하는 메모리 셀들이 1의 데이터를 저장하고 프로그램 상태(P)에 해당하는 메모리 셀들이 0의 데이터를 저장하는 것으로 가정하자. 이와 같은 예시에서, 탐색 리드 데이터에 포함되는 모든 비트 데이터가 1인 경우, 이는 제i 내지 제n 페이지가 모두 소거 페이지임을 나타낸다. 한편, 탐색 리드 데이터에 0의 비트 데이터가 포함되는 경우, 이는 제i 내지 제n 페이지가 적어도 하나의 프로그램 페이지를 포함함을 나타낸다. 따라서, 제1 페이지가 가장 먼저 프로그램되고 이후 제n 페이지까지 순차적으로 프로그램 되는 프로그램 순서를 고려할 때, 이 경우 제i 페이지는 프로그램 페이지가 된다.
다른 예시로서, 도 8의 소거 상태(E)에 해당하는 메모리 셀들이 0의 데이터를 저장하고 프로그램 상태(P)에 해당하는 메모리 셀들이 1의 데이터를 저장하는 것으로 가정하자. 이와 같은 예시에서, 탐색 리드 데이터에 포함되는 모든 비트 데이터가 0인 경우, 이는 제i 내지 제n 페이지가 모두 소거 페이지임을 나타낸다. 한편, 탐색 리드 데이터에 1의 비트 데이터가 포함되는 경우, 이는 제i 내지 제n 페이지가 적어도 하나의 프로그램 페이지를 포함함을 나타낸다. 따라서, 메모리 블록 내 페이지들의 프로그램 순서를 고려할 때, 이 경우 제i 페이지는 프로그램 페이지가 된다.
반도체 메모리 장치의 탐색 리드 동작과, 이에 따른 탐색 리드 데이터의 특징에 대해서는 도 12a 내지 도 12d를 참조하여 후술하기로 한다.
단계(S230)에서, 컨트롤러는 반도체 메모리 장치로부터 제i 페이지에 대한 탐색 리드 데이터를 수신할 것이다. 단계(S230)는 도 7의 데이터 수신부(275)에 의해 수행될 수 있다. 수신된 데이터가 탐색 리드 데이터이므로, 데이터 수신부(275)는 이를 소거 페이지 탐색 제어부(235)로 전달할 것이다.
단계(S240)에서, 제i 내지 제n 페이지가 모두 소거 상태인지 여부를 판단한다. 단계(S240)는 도 7의 소거 페이지 탐색 제어부(235)에 의해 수행될 수 있다. 단계(S240)에 대해서는 도 11을 참조하여 보다 자세히 설명하기로 한다.
단계(S240)의 판단 결과 제i 내지 제n 페이지가 모두 소거 상태인 경우, i 값을 감소시킨다(S260). 이후 감소된 i 값에 대하여 단계들(S220~S240)을 반복 수행한다.
단계(S240)의 판단 결과 제i 내지 제n 페이지 중 적어도 하나의 페이지가 프로그램 페이지인 경우, i 값을 증가 시킨다(S250). 이후 증가된 i 값이 이전에 선택되었던 값인지 여부를 판단한다(S270). 이는 증가된 i값에 대응하는 페이지가 최초 소거 페이지인지 또는 프로그램 페이지인지 여부를 판단하기 위함이다. 단계(S270)의 판단 결과, i가 이전에 선택되었던 값인 경우, 선택된 메모리 블록의 제i 페이지를 최초 소거 페이지로 결정한다(S280).
단계(S270)의 판단 결과, i가 이전에 선택되었던 적이 없는 값인 경우, 단계들(S220~S250)을 다시 수행한다. 단계들(S240, S250, S260, S270)을 통해, i 값을 변경하고 변경된 i 값이 이전에 선택되었던 값인지 여부에 따라 수행되는 단계들에 대해서는 도 12a 내지 도 12d, 또는 도 13a 내지 도 13d를 참조하여 후술하기로 한다.
한편, i 값을 증가시키거나 또는 감소시키는 단계들(S250, S260)에서는 다양한 방식에 의해 i 값을 결정할 수 있다.
i 값을 결정하는 방식 중 하나로서, 바이너리 서치 방식을 사용할 수 있다. 바이너리 서치 방식에 의할 경우, 페이지 번호의 최대값과 최소값을 기준으로 하여 처음에는 i를 중간값으로 선택한다. 선택된 i값에 대응하는 페이지가 프로그램 페이지인 경우, 해당 i값은 새로운 최소값이 된다. 반면, 선택된 i값에 대응하는 페이지가 소거 페이지인 경우, 해당 i값은 새로운 최대값이 된다. 이후 새로운 최대값 또는 최소값을 기준으로 중간값을 선택하여 i 값으로 결정하여 위의 과정을 반복한다. 바이너리 서치 방식은 리니어 서치 방식에 대해서는 도 13a 내지 도 13d를 참조하여 후술하기로 한다.
i 값을 결정하는 방식 중 하나로서, 리니어 서치 방식을 사용할 수 있다. 리니어 서치 방식은 i 값을 1씩 순차적으로 증가시키는 방식이다. 리니어 서치 방식에 대해서는 도 13a 내지 도 13d를 참조하여 후술하기로 한다.
리니어 서치 방식과 비교하여 볼 때, 바이너리 서치 방식은 알고리즘의 구현이 복잡한 단점이 있으나, 리니어 서치 방식에 비해 속도가 빠르다는 장점이 있다.
위에 설명한 리니어 서치 방식 및 바이너리 서치 방식 이외에도 다양한 방식에 의하여 최초 소거 페이지 탐색을 위한 i 값이 결정될 수 있다.
도 11은 도 10의 단계(S240)를 설명하기 위한 순서도이다.
도 11을 참조하면, 단계(S240)는 탐색 리드 데이터가 소거 데이터인지 여부를 판단하는 단계(S310)를 포함한다. 즉, 단계(S310)에서는 탐색 리드 데이터에 포함된 모든 비트가 도 8의 소거 상태(E)에 대응하는 데이터인지 여부를 판단한다. 탐색 리드 데이터가 소거 데이터인 경우, 전술한 바와 같이 이는 제i 내지 제n 페이지가 모두 소거 페이지임을 의미한다. 따라서 단계(S330)로 진행하여 제i 내지 제n 페이지가 모두 소거 상태인 것으로 결정한다.
전술한 바와 같이, 탐색 리드 데이터가 도 8의 프로그램 상태(P)에 대응하는 비트 데이터를 포함하는 경우, 이는 제i 내지 제n 페이지가 모두 소거 페이지임을 의미한다. 따라서 이 경우 단계(S330)로 진행하여 제i 내지 제n 페이지 중 적어도 하나의 페이지가 프로그램 된 것으로 결정한다. 한편, 낮은 숫자에 대응하는 페이지가 먼저 프로그램 되고, 큰 숫자에 대응하는 페이지가 나중에 프로그램 되는 프로그램 순서에 의하여, 이 경우 제i 페이지는 프로그램 페이지가 된다.
도 12a, 도 12b, 도 12c 및 도 12d는 바이너리 서치 방식에 따라 탐색 리드 동작을 통해 최초 소거 페이지를 결정하는 방법을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 12a, 도 12b, 도 12c 및 도 12d에서는 메모리 블록이 제1 내지 제16 페이지를 포함하는 것으로 도시하였다. 한편, 도 12a, 도 12b, 도 12c 및 도 12d에서 프로그램 페이지는 해칭 표시되었고, 소거 페이지는 해칭 표시가 되지 않았다. 즉, 제1 내지 제13 페이지는 프로그램 페이지이고, 제14 내지 제16 페이지는 소거 페이지이다. 이하에서는 도 10, 도 11, 도 12a, 도 12b, 도 12c 및 도 12d를 함께 참조하여 설명하기로 한다.
도 10의 단계(S210)에서, 초기 i 값을 결정한다. 바이너리 서치 방식에서 초기 i 값은 최대값과 최소값의 중간값으로 결정될 수 있다. 초기 최대값은 16이고, 초기 최소값은 1이므로 초기 i값은 8로 결정될 수 있다.
도 12a에서, 8이 i값으로 결정되었으므로, 컨트롤러(200)는 제8 페이지에 대한 탐색 리드 커맨드를 반도체 메모리 장치(100)로 전달한다(S220). 반도체 메모리 장치(100)는 수신한 탐색 리드 커맨드에 응답하여 제8 페이지에 대한 탐색 리드 동작을 수행한다. 제8 페이지에 대한 탐색 리드 동작을 수행하기 위해, 제1 내지 제7 페이지에 대응하는 제1 내지 제7 워드 라인들(WL1~WL7)에는 패스 전압(Vpass)을 인가하고, 제8 내지 제16 페이지에 대응하는 제8 내지 제16 워드 라인들(WL8~WL16)에는 리드 전압을 인가한다. 이 경우, 패스 전압(Vpass)이 인가되는 제1 내지 제7 워드 라인들은 비선택된 워드 라인으로 지칭하고, 리드 전압(Vread)이 인가되는 제8 내지 제16 워드 라인들은 선택된 워드 라인으로 지칭할 수 있다. 즉, 본 발명의 실시 예들에 따른 탐색 리드 동작에서, 탐색 대상이 되는 제8 워드 라인에 대하여, 선순위 워드 라인인 제1 내지 제7 워드 라인들에 패스 전압(Vpass)이 인가되고, 후순위 워드 라인인 제9 내지 제16 워드 라인들에 리드 전압(Vread)이 인가될 수 있다. 탐색 대상이 되는 제8 워드 라인에도 리드 전압(Vread)이 인가된다.
제8 내지 제13 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)에 의해 수신된 탐색 리드 데이터는 실제 제8 페이지에 저장되어 있는 데이터와는 다른 데이터이다. 그러나 탐색 리드 데이터는 제8 페이지가 프로그램 페이지인지 소거 페이지인지 여부를 판별하기 위한 데이터이므로, 실제 제8 페이지의 데이터가 아니어도 무방하다.
일반 리드 동작은 선택된 페이지에 저장된 데이터를 리드하기 위한 동작이다. 따라서 선택된 페이지와 연결된 워드 라인에는 리드 전압이 인가되고, 나머지 워드 라인들에는 패스 전압이 인가된 상태에서 리드 동작을 수행하여야 한다.
반면 탐색 리드 동작은 선택된 페이지가 소거 페이지인지 프로그램 페이지인지 여부를 판단하기 위한 동작이며 실제 정확한 데이터를 리드하여야 할 필요는 없다. 따라서 제8 페이지 내지 제16 페이지 중 적어도 하나의 페이지가 프로그램 되었는지 여부만을 판별하면, 페이지들의 프로그램 순서 상 제8 페이지가 프로그램 되었는지 여부 또한 판별할 수 있다. 낮은 숫자의 페이지가 높은 숫자의 페이지보다 먼저 프로그램되므로, 제8 페이지 내지 제16 페이지 중 적어도 하나의 페이지가 프로그램 된 경우, 제8 페이지는 항상 프로그램 페이지가 될 것이다.
따라서, 컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제8 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 바이너리 서치 방식에 의해, 8이 새로운 최소값이 되고 최대값은 16이므로, 새로운 i의 값으로 12가 선택될 수 있다. 단계(S270)의 판단 결과, 12는 이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
도 12b를 참조하면, 컨트롤러(200)는 새롭게 선택된 12의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제12 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 내지 제11 워드 라인에 패스 전압(Vpass)이 인가되고, 제12 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제12 및 제13 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제12 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 바이너리 서치 방식에 의해, 12가 새로운 최소값이 되고 최대값은 16이므로, 새로운 i의 값으로 14가 선택될 수 있다. 단계(S270)의 판단 결과, 14는 이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
도 12c를 참조하면, 컨트롤러(200)는 새롭게 선택된 14의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제14 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 내지 제13 워드 라인에 패스 전압(Vpass)이 인가되고, 제14 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제14 내지 제16 페이지는 모두 소거 페이지이므로, 탐색 리드 데이터는 소거 상태(E)를 나타내는 비트 데이터만을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제14 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 소거 상태(E)를 나타내는 비트 데이터만을 포함할 것이므로, 단계(S260)로 진행하여 i 값을 감소시킨다. 바이너리 서치 방식에 의해, 14가 새로운 최대값이 되고 최소값은 기존의 12를 유지한다. 따라서, 새로운 i의 값으로 13이 선택될 수 있다. 단계(S270)의 판단 결과, 13은 이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
도 12d를 참조하면, 컨트롤러(200)는 새롭게 선택된 13의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제13 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 내지 제12 워드 라인에 패스 전압(Vpass)이 인가되고, 제13 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제13 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제13 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 바이너리 서치 방식에 의해, 13이 새로운 최소값이 되고 최대값은 14이므로, 새로운 i의 값으로 14가 선택될 수 있다. 단계(S270)의 판단 결과, 14는 이전에 선택되었던 적이 있으므로, 단계(S280)로 진행하여 현재 선택된 제14 페이지를 최초 소거 페이지로 결정한다.
도 12a 내지 도 12d를 참조하면, 바이너리 서치 방식에 따라 최초 소거 페이지를 탐색하기 위해 4회의 리드 동작이 수행된다. 탐색 리드 동작이 수행될 때, 4회의 리드 동작 동안 각 워드 라인의 패스 전압 인가 횟수는 아래 표 1과 같다.
워드 라인 패스 전압(Vpass)
인가 횟수
WL1 4
WL2 4
WL3 4
WL4 4
WL5 4
WL6 4
WL7 4
WL8 3
WL9 3
WL10 3
WL11 3
WL12 2
WL13 1
WL14 0
WL15 0
WL16 0
반면에, 탐색 리드 동작이 아닌 일반 리드 동작을 이용하여 최초 소거 페이지를 탐색할 경우 4회의 리드 동작 동안 각 워드 라인의 패스 전압 인가 횟수는 아래 표 2와 같을 것이다.
워드 라인 패스 전압(Vpass)
인가 횟수
WL1 4
WL2 4
WL3 4
WL4 4
WL5 4
WL6 4
WL7 4
WL8 3
WL9 4
WL10 4
WL11 4
WL12 3
WL13 3
WL14 3
WL15 4
WL16 4
표 1 및 2를 비교하여 보면, 일반 리드 동작을 이용한 최초 소거 페이지 탐색 동작과 비교하여 볼 때, 본 발명에 따른 탐색 리드 동작을 이용할 경우 제9 내지 제12 워드 라인(WL9~WL12)의 경우 패스 전압의 인가 횟수가 1회 감소하며, 제13 워드 라인(WL13)의 경우 패스 전압의 인가 횟수가 2회 감소하고, 제14 워드 라인(WL14)의 경우 패스 전압의 인가 횟수가 3회 감소하며, 제15 및 제16 워드 라인(WL15, 16)의 경우 패스 전압의 인가 횟수가 4회 감소함을 알 수 있다. 워드 라인의 개수가 증가하여 최초 소거 페이지의 탐색을 위한 리드 동작이 증가할수록, 패스 전압의 인가 횟수가 감소하는 워드 라인의 범위, 및 패스 전압의 인가 횟수 감소폭 또한 증가할 것이다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 컨트롤러, 메모리 장치 및 이들을 포함하는 저장 장치에 의하면, 최초 소거 페이지의 탐색 시 탐색 리드 동작을 이용하므로 패스 전압의 인가 횟수를 줄여 리드 디스터브를 감소시킬 수 있다.
한편, 도 12a 내지 도 12d에 도시된 실시 예에서는 탐색 리드 동작 시 제i 내지 제16 워드 라인들에 리드 전압이 인가되는 것으로 도시되어 있다. 즉, 도 12a 내지 도 12d에 도시된 실시 예에서는 제i 워드 라인부터 마지막 워드 라인(WL16)까지 모두 리드 전압이 인가되는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제i 워드 라인과 후순위 워드 라인들 중 일부 워드 라인들에 리드 전압이 인가될 수 있다. 예를 들어, 도 12a의 예시에서 i의 값이 8인 경우 제8 내지 제16 워드 라인에 리드 전압이 인가되는 것으로 도시되어 있으나, 실시 예에 따라 제8 내지 제12 워드 라인에 리드 전압이 인가되고 제13 내지 제16 워드 라인에는 패스 전압이 인가될 수도 있다. 또 다른 예어서, i의 값이 8인 경우 제8 및 제9 워드 라인에 리드 전압이 인가되고 제10 내지 제16 워드 라인에는 패스 전압이 인가될 수도 있다.
도 13a, 도 13b, 도 13c 및 도 13d는 리니어 서치 방식에 따라 탐색 리드 동작을 통해 최초 소거 페이지를 결정하는 방법을 설명하기 위한 도면이다. 이하에서는 도 10, 도 11, 도 13a, 도 13b, 도 13c 및 도 13d를 함께 참조하여 설명하기로 한다.
도 10의 단계(S210)에서, 초기 i 값을 결정한다. 리니어 서치 방식에서 초기 i 값은 1로 결정될 수 있다.
도 13a에서, 1이 i값으로 결정되었으므로, 컨트롤러(200)는 제1 페이지에 대한 탐색 리드 커맨드를 반도체 메모리 장치(100)로 전달한다(S220). 반도체 메모리 장치(100)는 수신한 탐색 리드 커맨드에 응답하여 제1 페이지에 대한 탐색 리드 동작을 수행한다. 제1 페이지에 대한 탐색 리드 동작을 수행하기 위해, 제1 내지 제16 페이지에 대응하는 제1 내지 제16 워드 라인들(WL1~WL16)에는 리드 전압을 인가한다.
제1 내지 제16 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제1 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 리니어 서치 방식에 의해, 새로운 i의 값으로 2가 선택될 수 있다. 단계(S270)의 판단 결과, 12는 이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
도 13b를 참조하면, 컨트롤러(200)는 새롭게 선택된 2의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제12 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 워드 라인에 패스 전압(Vpass)이 인가되고, 제2 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제2 내지 제13 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제2 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 리니어 서치 방식에 의해, 새로운 i의 값으로 3이 선택될 수 있다. 단계(S270)의 판단 결과, 3은 이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
이와 같은 리니어 서치 방식을 반복하여, 제3 내지 제12 페이지에 대한 탐색 리드 동작을 수행할 수 있다. 도 13a 내지 도 13d에서는 제3 내지 제12 페이지에 대한 탐색 리드 동작의 도시는 생략하였다.
제12 페이지 또한 프로그램 페이지이므로, 도 13c에 도시된 것과 같이 컨트롤러(200)는 새롭게 선택된 13의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제13 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 내지 제12 워드 라인에 패스 전압(Vpass)이 인가되고, 제13 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제13 페이지가 프로그램 페이지이므로, 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제13 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다. 탐색 리드 데이터는 프로그램 상태(P)를 나타내는 비트 데이터들을 포함할 것이므로, 단계(S250)로 진행하여 i 값을 증가시킨다. 리니어 서치 방식에 의해, 새로운 i의 값으로 14가 선택될 수 있다. 단계(S270)의 판단 결과, 14는이전에 선택되었던 적이 없는 값이므로 단계(S220)로 진행할 것이다.
도 13d를 참조하면, 컨트롤러(200)는 새롭게 선택된 14의 i 값에 대하여 탐색 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다(S220). 반도체 메모리 장치는 제14 페이지를 탐색 대상으로 하는 탐색 리드 동작을 수행한다. 이에 따라, 제1 내지 제13 워드 라인에 패스 전압(Vpass)이 인가되고, 제14 내지 제16 워드 라인에 리드 전압(Vread)이 인가된 상태에서 리드 동작이 수행된다.
제14 내지 제16 페이지는 모두 소거 페이지이므로, 탐색 리드 데이터는 소거 상태(E)를 나타내는 비트 데이터만을 포함할 것이다. 반도체 메모리 장치(100)는 탐색 리드 데이터를 컨트롤러(200)로 전달할 것이다.
컨트롤러(200)의 소거 페이지 탐색 제어부(235)는 탐색 리드 데이터에 기초하여 제14 내지 제16 페이지가 모두 소거 상태인지 여부를 판단한다.
탐색 리드 데이터는 소거 상태(E)를 나타내는 비트 데이터만을 포함할 것이므로, 단계(S260)로 진행하여 i 값을 감소시킨다. 따라서, 새로운 i의 값으로 13이 선택될 수 있다. 이후 단계(S220)로 진행하여 도 13c에 도시된 것과 같이 다시 탐색 리드 동작을 수행할 것이다. 이후 단계(S250)를 통해 i가 다시 14로 선택되고, 단계(S270)의 판단 결과 14가 이전에 선택되었던 값이므로 제14 페이지를 최초 소거 페이지로 결정한다.
도 10은 리니어 서치 및 바이너리 서치가 모두 적용될 수 있는 실시 예이다. 다른 실시 예에서, 제13 페이지를 반복 리드하게 되는 상황을 방지하기 위해 도 10의 실시 예를 변경할 수 있을 것이다. 예를 들어, 리니어 서치 방식을 이용하는 경우, 단계(S240)의 판단 결과 제i 내지 제n 페이지가 모두 소거 상태인 경우, 단계(S260)로 진행하여 i값을 감소하는 것이 아니라, 바로 단계(S280)로 진행하여 현재 i값에 대응하는 페이지를 최초 소거 페이지로 결정할 수 있다. 이 경우, 도 13d에 도시된 바와 같이 탐색 리드 결과 제14 내지 제16 페이지가 모두 소거 페이지로 판별되면, 단계(S280)로 진행하여 제14 페이지를 최초 소거 페이지로 결정할 수 있다.
도 12a 내지 도 12d, 그리고 도 13a 내지 도 13d에 도시된 바와 같이, 탐색 리드 동작을 이용한 최초 소거 페이지의 탐색 방법은 바이너리 서치 방식에 적용될 수도 있고 리니어 서치 방식에 적용될 수도 있다. 한편, 도 12a 내지 도 12d, 그리고 도 13a 내지 도 13d에 도시되지 않은 다른 다양한 방식에 탐색 리드 동작을 적용하여 최초 소거 페이지를 탐색할 수 있음을 알 수 있을 것이다.
도 14는 탐색 리드 동작과 구별되는 일반 리드 동작을 설명하기 위한 도면이다. 도 14에는 컨트롤러(200)가 제7 페이지에 대하여 일반 리드 동작을 수행하도록 하는 리드 커맨드를 전달한 경우의 반도체 메모리 장치(100)의 동작이 도시되어 있다. 이 경우, 상기 리드 커맨드는 도 7에 도시된 일반 동작 커맨드(CMD_NMR)일 수 있다.
도 14를 참조하면, 제7 페이지에 대한 리드 커맨드에 응답하여, 반도체 메모리 장치(100)는 제1 내지 제6 워드 라인(WL1~WL6) 및 제8 내지 제16 워드 라인(WL8~WL16)에는 패스 전압(Vpass)을 인가하고, 제7 워드 라인(WL7)에는 리드 전압(Vread)을 인가한다. 이 경우, 제7 워드 라인(WL7)을 기준으로 선순위 워드 라인들(WL1~WL6)에 패스 전압(Vpass)이 인가되고, 제7 워드 라인(WL7)에 리드 전압(Vread)이 인가되는 것은 탐색 리드 동작과 동일하다. 그러나 후순위 워드 라인들(WL8~WL16)의 경우, 탐색 리드 동작에서 리드 전압(Vread)이 인가되는 것과 달리 일반 리드 동작에서는 패스 전압(Vpass)이 인가된다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
먼저 반도체 메모리 장치(100)는 컨트롤러(200)로부터 제i 페이지에 대응하는 리드 커맨드를 수신한다(S410). 상기 리드 커맨드는 도 2의 제어 로직(140)으로 전달될 수 있다. 제어 로직은 수신된 리드 커맨드의 타입을 확인할 수 있다(S420). 본 발명의 경우, 컨트롤러(200)가 반도체 메모리 장치(100)로 전달할 수 있는 커맨드는 일반 동작 커맨드(CMD_NMR)와 탐색 리드 커맨드(CMD_SR)이다. 일반 동작 커맨드(CMD_NMR)는 통상적인 프로그램 커맨드, 리드 커맨드 및 소거 커맨드를 포함하기 때문에, 제어 로직은 수신한 리드 커맨드가 일반 동작 커맨드(CMD_NMR)에 포함되는 리드 커맨드인지, 또는 탐색 리드 커맨드(CMD_SR)인지를 판단한다.
수신한 커맨드가 일반 리드 커맨드인 경우, 단계(S430)로 진행하여 제i 워드 라인을 선택한다. 이에 따라, 도 14에 도시된 바와 같이 제i 페이지에 대응하는 제i 워드 라인만이 선택되고, 나머지 워드 라인들은 선택되지 않는다.
수신한 커맨드가 탐색 리드 커맨드인 경우, 단계(S440)로 진행하여 제i 내지 제n 워드 라인을 선택한다. 이에 따라, 도 12a 내지 도 12d 또는 도 13a 내지 도 13d에 도시된 바와 같이 제i 내지 제n 페이지에 대응하는 제i 내지 제n 워드 라인이 선택되고, 제1 내지 제(i-1) 워드 라인들은 선택되지 않는다.
이후 단계(S450)에서 선택된 워드 라인에 리드 전압을 인가하고, 선택되지 않은 워드 라인에 패스 전압을 인가한다. 수신한 커맨드가 일반 리드 커맨드인 경우, 제i 워드 라인에 리드 전압이 인가되고 나머지 워드 라인에 패스 전압이 인가될 것이다. 수신한 커맨드가 탐색 리드 커맨드인 경우, 제i 내지 제n 워드 라인들에 리드 전압이 인가되고, 제1 내지 제(i-1) 워드 라인들에 패스 전압이 인가될 것이다.
이후 단계(S460)에서 비트 라인 센싱 동작을 수행한다. 이에 따라, 비트 라인 센싱 결과에 따른 리드 데이터가 생성될 것이다. 수신한 커맨드가 일반 리드 커맨드인 경우, 리드 데이터는 제i 페이지에 저장된 데이터일 수 있다. 수신한 커맨드가 탐색 리드 커맨드인 경우, 리드 데이터는 제i 내지 제n 페이지가 소거되었는지 여부를 나타내는 탐색 리드 데이터일 수 있다.
도 15에는 도시되지 않았으나, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 생성된 리드 데이터는 컨트롤러(200)로 전달하는 단계를 더 포함할 수 있다.
도 16은 멀티-레벨 셀(MLC)들의 문턱 전압 분포를 나타내는 도면이다. 이상에서는 도 8에 도시된 싱글-레벨 셀(SLC)을 기준으로 컨트롤러, 반도체 메모리 장치 및 이를 포함하는 저장 장치 및 그 동작을 설명하였으나 본 발명은 이에 한정되지 않는다. 도 16에 도시된 바와 같이, 멀티-레벨 셀(MLC)들의 문턱 전압은 경우 제1 내지 제3 리드 전압(Vread1~Vread3)에 의해 구분되는 네 상태들(E, P1, P2, P3) 중 어느 하나에 해당된다. 멀티-레벨 셀들에 대한 탐색 리드 동작 시, 탐색 대상 페이지 및 후순위 페이지에 연결된 워드 라인들에는 리드 전압이 인가되고, 선순위 페이지에 연결된 워드 라인들에는 패스 전압(Vpass)이 인가될 수 있다. 이 경우, 탐색 대상 페이지 및 후순위 페이지에 연결된 워드 라인들에 인가되는 리드 전압은 제1 내지 제3 리드 전압(Vread1~Vread3) 중 어느 하나일 수 있다. 예시적인 실시 예에서, 탐색 대상 페이지 및 후순위 페이지에 연결된 워드 라인들에 인가되는 리드 전압은 제1 리드 전압(Vread1)일 수 있다. 탐색 리드 동작 시 인가되는 리드 전압으로서 제1 리드 전압(Vread1)을 이용하는 경우, 소거 상태(E) 및 나머지 프로그램 상태들(P1~P3)을 구분하여 탐색 리드 데이터를 생성할 수 있다.
한편, 도 8 및 도 16에는 도시되지 않았으나, 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC) 또는 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)을 포함하는 반도체 메모리 장치에 대하여서도 본 발명에 따른 탐색 리드 동작이 적용될 수 있음을 알 수 있을 것이다. 또한, 5 비트 이상의 데이터를 저장하는 메모리 셀들을 포함하는 반도체 메모리 장치에 대하여서도 본 발명에 따른 탐색 리드 동작이 적용될 수 있다.
도 17은 도 7에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 컨트롤러(200)는 도 1 또는 도 7의 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 예시적인 실시 예로서, 도 7에 도시된 일반 동작 제어부(215), 소거 페이지 탐색부(235) 및 커맨드 생성부(255)는 프로세싱 유닛(220)에 의해 실행되는 펌웨어(Firmware)의 형태로서 구현될 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다. 예시적인 실시 예로서, 도 7에 도시된 일반 동작 제어부(275)는 도 17의 호스트 인터페이스(230)로서 구현될 수 있다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다. 예시적인 실시 예로서, 도 7에 도시된 데이터 수신부(275)는 도 17의 메모리 인터페이스(240)로서 구현될 수 있다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 리드 전압을 조절하고, 재 리드를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 17을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 215: 일반 동작 제어부
235: 소거 페이지 탐색 제어부 255: 커맨드 생성부
275: 데이터 수신부 300: 호스트

Claims (20)

  1. 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    상기 반도체 메모리 장치의 탐색 모드를 결정하고, 탐색할 페이지를 선택하여 대응하는 탐색 제어 신호를 생성하는 소거 페이지 탐색 제어부;
    상기 탐색 제어 신호에 기초하여, 상기 선택된 페이지에 대한 탐색 리드 커맨드를 생성하는 커맨드 생성부; 및
    상기 탐색 리드 커맨드에 대응하는 탐색 리드 데이터를 수신하는 데이터 수신부를 포함하고,
    상기 탐색 리드 커맨드를 이용하여, 상기 선택된 페이지에 대응하는 워드 라인을 포함하는 적어도 두 워드 라인들에 리드 전압을 인가하고, 상기 적어도 두 워드 라인들을 제외한 나머지 워드 라인들에 상기 리드 전압보다 큰 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는, 컨트롤러.
  2. 제1 항에 있어서,
    상기 데이터 수신부는 상기 탐색 리드 데이터를 상기 소거 페이지 탐색 제어부로 전달하고,
    상기 소거 페이지 탐색 제어부는 상기 탐색 리드 데이터에 기초하여 상기 선택된 페이지가 최초 소거 페이지인지 여부를 결정하는 것을 특징으로 하는, 컨트롤러.
  3. 제2 항에 있어서, 상기 최초 소거 페이지는 상기 선택된 메모리 블록에 포함되는 복수의 페이지들 중 프로그램 상태와 소거 상태의 경계가 되는 소거 페이지인 것을 특징으로 하는, 컨트롤러.
  4. 제3 항에 있어서,
    상기 선택된 페이지가 최초 소거 페이지가 아닌 경우, 상기 소거 페이지 탐색 제어부는 탐색할 페이지를 변경하여 탐색 리드 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
  5. 제4 항에 있어서, 상기 소거 페이지 탐색 제어부는 바이너리 서치 방식 또는 리니어 서치 방식에 의해 탐색할 페이지를 변경하는 것을 특징으로 하는, 컨트롤러.
  6. 제1 항에 있어서, 호스트로부터의 요청을 수신하여, 상기 요청에 대응하는 일반 제어 신호를 생성하는 일반 동작 제어부를 더 포함하고,
    상기 커맨드 생성부는 상기 일반 제어 신호에 기초하여 상기 반도체 메모리 장치의 일반 동작을 제어하는 일반 동작 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
  7. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 탐색 리드 동작을 수행하는 주변 회로; 및
    컨트롤러로부터 수신한 탐색 리드 커맨드에 응답하여, 상기 메모리 셀 어레이에 대한 상기 탐색 리드 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함하고,
    상기 탐색 리드 동작 시, 상기 주변 회로는, 선택된 메모리 블록과 연결된 복수의 워드 라인들 중 적어도 두 워드 라인들에 리드 전압을 인가하고, 상기 복수의 워드 라인들 중 상기 적어도 두 워드 라인들을 제외한 나머지 워드 라인들에 상기 리드 전압보다 큰 패스 전압을 인가하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 선택된 메모리 블록은 제1 내지 제n 페이지를 포함하고,
    상기 제1 내지 제n 페이지 중 낮은 숫자에 대응하는 페이지가 먼저 프로그램 되는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, n은 1보다 큰 자연수)
  9. 제7 항에 있어서, 제i 페이지에 대한 상기 탐색 리드 커맨드를 수신한 경우, 상기 제어 로직은,
    제1 내지 제(i-1) 페이지와 연결된 워드 라인들에 패스 전압을 인가하고,
    제i 내지 제n 페이지와 연결된 워드 라인들에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, i는 1보다 크거나 같고 n보다 작거나 같은 자연수)
  10. 제7 항에 있어서, 상기 제어 로직은 일반 리드 커맨드의 수신에 응답하여, 상기 메모리 셀 어레이에 대한 일반 리드 동작을 수행하도록 상기 주변 회로를 제어하고,
    상기 일반 리드 동작 시, 상기 주변 회로는 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하고, 선택되지 않은 워드 라인들에 패스 전압을 인가하여 리드 동작을 수행하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 선택된 메모리 블록은 제1 내지 제n 페이지를 포함하고,
    제i 페이지에 대한 상기 일반 리드 커맨드를 수신한 경우 상기 제어 로직은,
    제1 내지 제(i-1) 페이지 및 제(i+1) 내지 제n 페이지와 연결된 워드 라인들에 패스 전압을 인가하고,
    제i 페이지와 연결된 워드 라인에 리드 전압을 인가하여 리드 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
    (여기에서, n은 1보다 큰 자연수이고, i는 1보다 크거나 같고 n보다 작거나 같은 자연수)
  12. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서,
    상기 컨트롤러는 상기 반도체 메모리 장치의 탐색 모드 시, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함되는 제1 선택 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달하고,
    상기 반도체 메모리 장치는, 상기 탐색 리드 커맨드에 응답하여, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중, 상기 제1 선택 페이지에 대응하는 워드 라인을 포함하는 적어도 두 워드 라인들에 리드 전압을 인가하고, 상기 복수의 워드 라인들 중 상기 적어도 두 워드 라인들을 제외한 나머지 워드 라인들에 상기 리드 전압보다 큰 패스 전압을 인가하는, 저장 장치.
  13. 제12 항에 있어서, 상기 반도체 메모리 장치는 상기 탐색 리드 커맨드에 대응하는 탐색 리드 동작의 결과인 탐색 리드 데이터를 상기 컨트롤러로 전달하고,
    상기 컨트롤러는 상기 탐색 리드 데이터에 기초하여 상기 제1 선택 페이지가 최초 소거 페이지인지 여부를 결정하는 것을 특징으로 하는, 저장 장치.
  14. 제13 항에 있어서, 상기 제1 선택 페이지가 최초 소거 페이지가 아닌 경우, 상기 컨트롤러는 상기 선택된 메모리 블록에 포함되는 제2 선택 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 것을 특징으로 하는, 저장 장치.
  15. 제14 항에 있어서, 상기 컨트롤러는 바이너리 서치 방식에 의해 상기 제1 선택 페이지 및 상기 제2 선택 페이지를 결정하는 것을 특징으로 하는, 저장 장치.
  16. 제14 항에 있어서, 상기 컨트롤러는 리니어 서치 방식에 의해 상기 제1 선택 페이지 및 상기 제2 선택 페이지를 결정하는 것을 특징으로 하는, 저장 장치.
  17. 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치의 탐색 모드를 결정하는 단계;
    탐색 리드 커맨드를 이용하여, 상기 반도체 메모리 장치의 선택된 메모리 블록에 대한 최초 소거 페이지를 탐색하는 단계를 포함하고,
    상기 최초 소거 페이지를 탐색하는 단계는,
    상기 탐색 리드 커맨드를 이용하여, 상기 선택된 페이지에 대응하는 워드 라인을 포함하는 적어도 두 워드 라인들에 리드 전압을 인가하고, 상기 적어도 두 워드 라인들을 제외한 나머지 워드 라인들에 상기 리드 전압보다 큰 패스 전압을 인가하도록 상기 반도체 메모리 장치를 제어하는 단계;를 포함하는, 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 제어하는 단계는:
    상기 선택된 메모리 블록에 포함된 복수의 페이지들 중, 탐색 대상으로 선택된 페이지에 대응하는 탐색 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 단계;
    상기 반도체 메모리 장치로부터 상기 탐색 리드 커맨드에 대응하는 탐색 리드 데이터를 수신하는 단계; 및
    상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계를 포함하는, 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계에서는,
    상기 탐색 리드 데이터에 포함된 모든 비트가 소거 상태에 대응하는 데이터를 가리키는 경우, 상기 선택된 페이지 및 상기 후순위 페이지들이 모두 소거 페이지인 것으로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  20. 제18 항에 있어서, 상기 탐색 리드 데이터에 기초하여, 상기 선택된 페이지 및 후순위 페이지들이 소거 페이지인지 여부를 판단하는 단계에서는,
    상기 탐색 리드 데이터에 포함된 비트들이 프로그램 상태에 대응하는 데이터를 포함하는 경우, 상기 선택된 페이지 및 상기 후순위 페이지들 중 적어도 하나의 페이지가 프로그램 페이지인 것으로 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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