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KR102701214B1 - 갈륨 함유 발광 장치의 성능 향상 방법 - Google Patents

갈륨 함유 발광 장치의 성능 향상 방법 Download PDF

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KR102701214B1
KR102701214B1 KR1020227014728A KR20227014728A KR102701214B1 KR 102701214 B1 KR102701214 B1 KR 102701214B1 KR 1020227014728 A KR1020227014728 A KR 1020227014728A KR 20227014728 A KR20227014728 A KR 20227014728A KR 102701214 B1 KR102701214 B1 KR 102701214B1
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매튜 에스. 웡
조던 엠. 스미쓰
스티븐 피. 덴바스
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더 리전츠 오브 더 유니버시티 오브 캘리포니아
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Publication date
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Abstract

갈륨 함유 반도체 층들이 기재 상에 성장되고, 그 다음, 장치 제작 동안 갈륨 함유 반도체 층들의 건식 에칭이 수행된다. 건식 에칭 후, 표면 처리들이 수행되어, 장치의 측벽들로부터 손상을 제거한다. 표면 처리들 후, 유전체 재료들이 장치의 측벽들 상에 침착되어, 장치의 측벽들을 패시베이션한다. 이러한 단계들을 통해, 장치의 순방향 전류-전압 특성의 개선 및 누설 전류의 감소가 발생하며, 뿐만 아니라, 장치의 광 출력 및 효율의 향상이 발생된다.

Description

갈륨 함유 발광 장치의 성능 향상 방법
관련 출원의 상호 참조
본 출원은 다음의 동시계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장한다:
미국 임시 출원 제62/927,859호(filed on October 30, 2019, by Matthew S. Wong, Jordan M. Smith and Steven P. DenBaars, entitled “METHOD TO IMPROVE THE PERFORMANCE OF GALLIUM-CONTAINING LIGHT-EMITTING DEVICES,” attorneys’ docket number G&C 30794.0754USP1 (UC 2020-086-1));
이 미국 임시 출원은 인용에 의해 본 명세서에 통합된다.
기술분야
본 발명은 대략적으로 발광다이오드(LED)에 관한 것이며, 더욱 상세하게는, 갈륨 함유 LED의 성능을 향상시키는 방법에 관한 것이다.
최근 몇 년 동안, 우수한 해상도 및 색 재현율(color gamut)을 갖는 디스플레이의 개발이 많은 연구의 주목을 받고 있다. 마이크로-크기 LED(마이크로 LED 또는 μLED라고도 지칭됨)는 차세대 디스플레이 적용분야를 위한 가장 유망한 디스플레이 기술인 것으로 여겨지고 있다. 그러나, 이 기술을 상업적 생산에 적용하기 전에 해결되어야 할 난제들이 존재한다.
모든 난제들 중에서도 특히, 적색 μLED를 위한 재료 선택이 μLED 디스플레이 관련 주요 문제들 중 하나이다. 풀 컬러 디스플레이의 경우, 적색(~630 nm), 녹색(~525 nm), 및 청색(~480 nm)이 요구된다. InGaN 재료 시스템을 사용하는 고효율 청색 및 녹색 발광 μLED들이 실증되었으며 상업적으로 입수가능하지만, InGaN 재료 시스템을 사용하는 고성능 적색 발광 LED는 아직 개발되지 않았으며 재료 관련 이유로 인해 실현되기가 매우 어렵다.
반면에, 종래의 III-V족 반도체 재료, 예를 들어 AlGaInP/GaAs 재료 시스템은 다양한 상업적 용도를 위한 성숙한 적색 방출기(red emitters)로서 사용되고 있다. AlGaInP 장치는 큰 치수에서는 잘 작동하지만, 장치가 축소됨에 따라 효율성이 급격히 감소하는데, 이는, AlGaInP 재료 시스템이 누설 전류 및 비복사적 재결합(non-radiative recombination)과 같은 문제점들을 일으키는 높은 소수 캐리어 확산 길이(high minority carrier diffusion length)를 갖기 때문이다.
따라서, AlGaInP 기반 μLED를 제작하기 위한 개선된 방법이 당해 기술분야에서 요구되고 있다. 본 발명은 이러한 요구를 만족시킨다.
본 발명은 갈륨 함유 LED의 성능을 개선하는 방법을 개시한다. 갈륨 함유 반도체 층들이 기재 상에 성장되고, 그 다음, 장치(device) 제작 동안, 갈륨 함유 반도체 층들의 건식 에칭이 수행된다. 건식 에칭 후, 표면 처리들을 수행하여, 장치의 측벽들로부터 손상을 제거한다. 표면 처리들 후, 유전체 재료가 장치의 측벽들 상에 침착되어, 장치의 측벽들을 패시베이션한다. 이러한 단계들을 통해, 장치의 순방향 전류-전압 특성의 향상 및 누설 전류의 감소가 발생하며, 뿐만 아니라, 장치의 광 출력 및 효율의 향상이 발생된다.
도 1은 기재 상에 성장된 반도체 재료의 개략도를 보여준다.
도 2는 n형 도핑층, 활성층, 및 p형 도핑층을 포함하는 반도체 재료의 개략도를 보여준다.
도 3은 질소 플라즈마 처리 후 장치의 측벽 프로파일의 다이어그램을 보여준다.
도 4 및 도 5는 20×20 μm2 AlGaInP μLED들의 0 V 내지 3.5 V 및 -4 V 내지 3.5 V의 순방향 전류-전압 특성을 보여준다.
도 6 및 도 7은 100×100 및 20×20 μm2 AlGaInP μLED들의 광 출력 및 효율 곡선들을 나타낸다.
도 8 및 도 9는, 다양한 측벽 패시베이션 기술들에 따른, 다양한 장치 치수들에 대한 누설 전류 밀도 및 효율을 실증한다.
도 10은 본 발명의 공정 단계들의 흐름도이다.
바람직한 구현예의 다음 설명에서, 본 발명의 일 부분을 형성하는 첨부 도면들이 참조되며, 첨부 도면들에서는, 본 발명이 실시될 수 있는 특정 구현예가 예시로서 도시된다. 이해되어야 하는 바와 같이, 본 발명의 범위를 벗어나지 않은 채, 다른 구현예들이 활용될 수 있고, 구조적 변경이 이루어질 수 있다.
기술적 설명
본 발명에서, 무기 반도체 재료들이 기재 상에 성장되며, 여기서, 무기 반도체 재료는 화학식 AlxGayInzNvPwAsu를 갖도록 III족 및 V족 원소들을 포함하며, 여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, 0 ≤ v ≤ 1, 0 ≤ w ≤ 1, 0 ≤ u ≤ 1, v + w + u = 1, 및 x + y + z = 1이다. 사용되는 기재는 광학적으로 투명하거나, 반투명하거나, 또는 불투명할 수 있으며, 전기 전도성, 반절연성, 또는 절연성일 수 있다.
도 1은, 기재(100), 및 기재(100) 상에 성장된 AlxGayIn1-x-yPwAs1-w(101)로 구성된 반도체 재료의 개략도를 보여준다.
도 2는, 기재(200), 기재(200) 상에 성장된 n형 도핑된 AlxGayIn1-x-yPwAs1-w(201), 그 다음 성장된 활성 영역(203), 및 p형 도핑된 AlxGayIn1-x-yPwAs1-w(204)로 구성된 반도체 재료의 개략도를 보여준다.
빛이 방출되는 활성 영역을 관통 에칭함으로써, 메사(mesa)라고도 알려진, 반도체 재료의 발광 영역을 한정(define)하기 위해, 플라즈마 기반 건식 에칭이 사용된다. 에칭 단계 후에, 반도체 재료는 측벽 처리를 위해 진공 챔버로 보내지며, 여기서, 진공 챔버는 에칭 및 침착(deposition) 능력(abilities)을 갖는다.
메사 에칭 후에 반도체 재료가 주변 조건에 노출되는 경우, 반도체 재료는 에칭 챔버로 보내질 수 있는데, 이는, 산소가 반도체 재료의 비복사적 부위(non-radiative sites)로서 작용하기 때문이다. 에칭 챔버에서, 나노미터 규모 정도의 반도체 재료의 얇은 층이, 노출된 표면들 상의 산소 원자들의 존재를 제거하기 위해, 저전력 건식 에칭에 의해 제거될 수 있다. 이 에칭 단계는 장치 성능을 추가적으로 향상시킨다.
그 다음, 에칭된 반도체 재료의 표면은 트리메틸 알루미늄(TMA) 및 질소/수소 플라즈마의 교번 펄스 사이클로 처리된다. 이 TMA 및 플라즈마 표면 처리는, 비복사적 결합 부위를 제거하여 표면 부위를 감소시키고 질소로 공공(vacancies)을 채움으로써, 건식 손상의 영향을 억제한다. 수소 플라즈마는 기재의 다른 성분과 반응할 수 있기 때문에, 수소 플라즈마의 사용은 질소 플라즈마만큼 중요하지는 않다. 표면 처리에서 사용되는 질소 플라즈마는 저전력이며, 그에 따라, 장치는 손상되지 않고, 금속유기물 및 플라즈마로부터의 침착이 발생하지 않는다.
도 3은 질소 플라즈마 처리 후 AlGaInP 장치의 측벽 프로파일의 다이어그램을 도시하며, 이는 AlxGayIn1-x-yPwAs1-w 장치 측벽(300), AlxGayIn1-x-yPwNvAs1-v-w 측벽 계면(301) 및 AlxGayIn1-x-yNv 측벽 표면(302)을 포함한다.
메사를 한정(defining)할 때 발생된 측벽 손상의 영향을 줄이는 것 외에도, 질소 플라즈마의 사용은 반도체 재료 계면에서 질소 원자들을 혼입하고, AlGaInP 재료의 표면 및 계면에서 밴드 갭을 증가시킨다. 니트라이드는 포스파이드 및 아르세나이드보다 3족 원소와 더 강한 화학 결합을 형성하므로, 니트라이드의 밴드 갭은 포스파이드 및 아르세나이드보다 더 크며, 그에 따라, 질소 플라즈마 처리 후, 주입된 전류가 측벽에 도달하는 것이 덜 용이해진다. AlGaInP 재료 시스템은 산성 또는 염기성 습식 화학적 처리에 대한 다양한 반응성 및 민감도를 갖기 때문에, 플라즈마 접근법은 AlGaInP 장치 제작의 경우에 더 매력적이며, 따라서, 플라즈마 기반 표면 처리는 더 신뢰할 수 있고 반복가능한 방법이다.
니트라이드 반도체 재료(예를 들어, AlxGayIn1-x-yNv)의 경우, 메사의 건식 식각 후에 질소 공공이 발생되며, 이러한 질소 공공은 누출 경로 및 비복사적 재결합 부위로서 작용한다. 니트라이드 반도체 재료의 측벽 상에서 질소 플라즈마를 사용함으로써, 질소 플라즈마는 질소 공공을 보상하고 장치 성능을 향상시킨다.
TMA 및 질소 플라즈마 표면 처리 후 유전체 측벽 패시베이션을 사용하여, 반도체 재료의 표면을 유전체 재료로 덮어서, 임의의 표면 재결합 부위를 종결시킨다. 유전체 침착 방법은, 우수한 유전체 재료 품질을 제공하면서도 장치에 손상을 일으키지 않아야 한다. 원자층 증착(ALD)은 우수한 재료 품질을 달성하면서도 손상 없는 재료 침착을 제공한다.
그러한 측벽 처리들의 이점은, 더 우수한 순방향 및 역방향 전류-전압 장치 특성 및 광 출력의 향상을 포함한다. 결과적으로, 소형 장치의 효율도 측벽 처리에 의해 현저하게 향상된다.
도 4 및 도 5는 20×20 μm2 AlGaInP μLED들의 0 V 내지 3.5 V 및 -4 V 내지 3.5 V의 순방향 전류-전압 특성을 보여주는 전류(mA) 대 전압(V)의 그래프들이고, 여기서 "참조"(reference)는 측벽 처리가 없는 μLED들을 지칭하고, "ALD" 및 "ALD+N"은, TMA 및 질소 플라즈마 표면 처리들을 갖지 않는 ALD 및 이들을 갖는 ALD에 의한 Al2O3 측벽 패시베이션을 갖는 장치들을 지칭한다.
도 6 및 도 7은, 100×100 및 20×20 μm2 AlGaInP μLED들의 광 출력 및 효율 곡선들을 나타내는 광 출력(Light Output Power: LOP)(μW) 대 전류 밀도(A/cm2)의 그래프들이고, 여기서 "참조"(reference)는 측벽 처리가 없는 μLED들을 지칭하고, "ALD" 및 "ALD+N"은, TMA 및 질소 플라즈마 표면 처리들을 갖지 않는 ALD 및 이들을 갖는 ALD에 의한 Al2O3 측벽 패시베이션을 갖는 장치들을 지칭한다.
도 8 및 도 9는 100 A/cm2에서의 상대 외부 양자 효율(EQE)(%) 대 장치 길이(μm)의 그래프들이고, 여기서 "참조"(reference)는 측벽 처리가 없는 μLED들을 지칭하고, "ALD" 및 "ALD+N"은, TMA 및 질소 플라즈마 표면 처리들을 갖지 않는 ALD 및 이들을 갖는 ALD에 의한 Al2O3 측벽 패시베이션을 갖는 장치들을 지칭한다. 이 그래프들은, 다양한 측벽 패시베이션 기술들에 따른, 다양한 장치 치수들에 대한 누설 전류 밀도 및 효율을 실증한다.
도 10은 위에서 기재된 본 발명의 공정 단계들의 흐름도이다.
블록(1000)은 기재 상에 하나 이상의 갈륨 함유 반도체 층들을 성장시키는 단계를 나타낸다. 갈륨 함유 반도체 층들은 상대 원자로서 하나 이상의 질소, 인, 및/또는 비소 원자를 포함한다.
블록(1001)은 장치의 제작 동안 갈륨 함유 반도체 층들의 플라즈마 기반 건식 에칭 단계를 나타낸다.
블록(1002)은, 갈륨 함유 반도체 층들의 건식 에칭 후에, 장치의 측벽으로부터 손상을 제거하거나 또는 장치의 측벽의 표면 화학 특성을 변경하기 위한 하나 이상의 표면 처리들을 수행하는 단계를 나타낸다. 표면 처리들은 열 기반 또는 플라즈마 기반 질화, 산화, 및/또는 다른 표면 화학 특성 개질 기술들을 포함할 수 있다. 하나 이상의 구현예들에서, 표면 처리들은 25 ℃ 초과의 온도에서 일어난다. 하나 이상의 구현예들에서, 플라즈마의 공급원는 가스, 금속유기물, 및/또는 다른 휘발성 화학물질로부터 유래할 수 있다. 하나 이상의 구현예들에서, 표면 처리들은 장치에 대한 물리적 침착 및 손상을 방지하기 위해 낮은 전력 수준에서 수행된다.
블록(1003)은, 측벽들의 표면 처리 후에, 장치의 측벽들을 패시베이션하기 위해, 장치의 측벽들 상에 하나 이상의 유전체 재료들을 침착시키는 단계를 나타낸다. 하나 이상의 구현예들에서, 유전체 재료 침착은 측벽들을 덮는데 있어서 공형적(conformal)이거나 균일하다. 하나 이상의 구현예들에서, 유전체는 원자층 증착, 스퍼터링, 플라즈마 강화 화학 기상 증착, 및/또는 다른 화학 기상 증착에 의해 침착된다. 하나 이상의 구현예들에서, 이 단계는, 재료 품질 및 유전체 재료들과 측벽들 사이의 계면을 개선하기 위한 유전체 재료 침착 후 공정(post-dielectric deposition)(예를 들어, 어닐링)을 더 포함할 수 있다.
하나 이상의 구현예들에서, 표면 처리를 수행하고 유전체 재료들을 침착하기 전에, 장치의 표면에서 재료가 제거된다.
블록(1004)은 결과적으로 발생된 장치를 나타내며, 여기서, 상기 수행 및 상기 침착 단계들은, 결과적으로 발생된 장치의 순방향 전류-전압 특성의 개선 및 누설 전류의 감소를 발생시키며, 뿐만 아니라, 결과적으로 발생된 장치의 광 출력 및 효율의 향상을 발생시킨다. 하나 이상의 구현예들에서, 장치는 0.04 ㎛-1보다 큰 측벽 둘레 대 발광 면적 비율을 갖고, 장치는 80 ㎛ 미만의 길이를 갖는 하나 이상의 에지들을 갖는다.
이점 및 장점
AlGaInP/GaAs 시스템은 장치 크기가 큰 전형적인 조명 적용 분야를 위한 매우 성숙한 재료 시스템이다. 그럼에도 불구하고, 고유한 재료 특성으로 인해, μLED들에 이 재료를 사용하는 것에 대한 주요 장애물은 작은 장치 치수들에서의 높은 누설 전류 및 낮은 에너지 효율이다. 본 발명은, 채택하기 쉬운 장치 제작 기술들을 사용함으로써, AlGaInP μLED의 누설 전류 및 효율 문제를 해결한다. 누설 전류가 낮고 효율이 좋기 때문에, AlGaInP μLED는 μLED 디스플레이에서 적색 방출기로서 사용될 수 있다.
참고문헌
다음의 적용 분야들 및 간행물들은 인용에 의해 본 명세서에 통합된다:
1. U.S. Utility Patent Application No. 16/757,920, filed on April 21, 2020, by Matthew S. Wong, David Hwang, Abdullah Alhassan, and Steven P. DenBaars, entitled “REDUCTION IN LEAKAGE CURRENT AND INCREASE IN EFFICIENCY OF III-NITRIDE LEDS BY SIDEWALL PASSIVATION USING ATOMIC LAYER DEPOSITION,” attorney’s docket number 30794.0667USWO (UC 2018-256-2), which claims the benefit under 35 U.S.C. Section 365(c) of PCT International Patent Application No. PCT/US18/58362, filed on October 31, 2018, by Matthew S. Wong, David Hwang, Abdullah Alhassan, and Steven P. DenBaars, entitled “REDUCTION IN LEAKAGE CURRENT AND INCREASE IN EFFICIENCY OF III-NITRIDE LEDS BY SIDEWALL PASSIVATION USING ATOMIC LAYER DEPOSITION,” attorney’s docket number 30794.0667WOU1 (UC 2018-256-2), which application claims the benefit under 35 U.S.C. Section 119(e) of U.S. Provisional Patent Application No. 62/580,287, filed on November 1, 2017, by Matthew S. Wong, David Hwang, Abdullah Alhassan, and Steven P. DenBaars, entitled “REDUCTION IN LEAKAGE CURRENT AND INCREASE IN EFFICIENCY OF III-NITRIDE LEDS BY SIDEWALL PASSIVATION USING ATOMIC LAYER DEPOSITION,” attorney’s docket number 30794.0667USP1 (UC 2018-256-1).
2. PCT International Application Serial No. PCT/US19/59163, filed on October 31, 2019, by Tal Margalith, Matthew S. Wong, Lesley Chan, and Steven P. DenBaars, entitled “MICRO-LEDS WITH ULTRA-LOW LEAKAGE CURRENT,” attorneys’ docket number G&C 30794.0707WOU1 (UC 2019-393-2), which application claims the benefit under 35 U.S.C. Section 119(e) of U.S. Provisional Application Serial No. 62/756,252, filed on November 6, 2018, by Tal Margalith, Matthew S. Wong, Lesley Chan, and Steven P. DenBaars, entitled “MICRO-LEDS WITH ULTRA-LOW LEAKAGE CURRENT,” attorneys’ docket number G&C 30794.0707USP1 (UC 2019-393-1).
3. High Efficiency of III-Nitride Micro-Light-Emitting Diodes by Sidewall Passivation Using Atomic Layer Deposition, Optics Express, 26(16), 21324 (2018).
4. Size-independent Peak Efficiency of III-Nitride Micro-Light-Emitting Diodes using Chemical Treatment and Sidewall Passivation, Applied Physics Express, 12, 097004 (2019).
결론
이것으로 본 발명의 바람직한 구현예의 설명을 마친다. 본 발명의 하나 이상의 구현예들에 대한 앞에서 기재된 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 완결적인 것으로 의도되지 않으며, 또한, 개시된 정확한 형태로 본 발명을 제한하는 것으로 의도되지 않는다. 앞의 가르침에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 범위는 이러한 상세한 설명이 아니라 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (32)

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  16. 장치(device)로서,
    상기 장치는 기재 상에 성장된 하나 이상의, 알루미늄 함유 및 갈륨 함유 반도체 층들을 포함하고,
    상기 알루미늄 함유 및 갈륨 함유 반도체 층들은 건식 에칭되어 상기 알루미늄 함유 및 갈륨 함유 반도체 층들의 메사를 한정하고,
    상기 알루미늄 함유 및 갈륨 함유 반도체 층들의 상기 건식 에칭된 메사의 측벽들은, 상기 측벽들로부터 손상을 제거하기 위해, 또는 상기 측벽들의 표면 화학 특성을 변경하기 위해, 트리메틸 알루미늄(TMA) 및 적어도 질소 플라즈마의 교번 펄스 사이클에 의해 표면 처리되었으며,
    Al2O3를 포함하는 하나 이상의 유전체 재료들이 상기 표면 처리된 측벽들 상에 침착되어 상기 표면 처리된 측벽들을 패시베이션하고 있는, 장치.
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  18. 제 16 항에 있어서, 상기 알루미늄 함유 및 갈륨 함유 반도체 층들은 상대 원자(counter atoms)로서 하나 이상의 질소, 인, 또는 비소 원자들을 포함하는, 장치.
  19. 제 16 항에 있어서, 상기 장치는 0.04 ㎛-1보다 큰 측벽 둘레(sidewall-perimeter) 대 발광 면적(light-emitting area) 비율을 갖는, 장치.
  20. 제 16 항에 있어서, 상기 장치는 길이가 80 ㎛ 미만인 하나 이상의 에지들(edges)을 갖는, 장치.
  21. 제 16 항에 있어서, 상기 유전체 재료들은 상기 표면 처리된 측벽들을 덮는데 있어서 공형적(conformal)이거나 균일한(uniform), 장치.
  22. 제 16 항에 있어서, 상기 유전체 재료들은 원자층 증착, 스퍼터링, 플라즈마 강화 화학 기상 증착, 또는 다른 화학 기상 증착에 의해 침착된, 장치.
  23. 제 16 항에 있어서, 상기 유전체 재료들과 상기 측벽들 사이의 계면 및 재료 품질을 개선하기 위한 유전체 재료 침착 후 공정(post-dielectric deposition)을 더 거친 장치.
  24. 제 16 항에 있어서, 상기 알루미늄 함유 및 갈륨 함유 반도체 층들은 화학식 AlxGayInzNvPwAsu를 갖도록 III족 및 V족 원소들을 포함하며, 여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, 0 ≤ v ≤ 1, 0 ≤ w ≤ 1, 0 ≤ u ≤ 1인, 장치.
  25. 장치로서,
    상기 장치는 마이크로 발광 다이오드(microLED)를 포함하고,
    상기 마이크로 발광 다이오드는 메사(mesa)를 포함하고,
    상기 메사는 알루미늄 함유 및 갈륨 함유 반도체 층들을 포함하고,
    또한, 상기 메사는:
    10 제곱마이크로미터 이하의 면적을 갖는, 또는 10 마이크로미터 이하의 직경, 최대 폭 또는 최대 치수 중 적어도 하나를 갖는, 상부 표면(top surface);
    상기 상부 표면에 연결된 측면 표면(side surface)으로서, 상기 측면 표면은 상기 메사의 측벽이고, 상기 메사의 상기 측벽은 상기 메사의 상기 측벽으로부터 손상을 제거하기 위해 또는 상기 메사의 상기 측벽의 표면 화학 특성을 변경하기 위해 트리메틸 알루미늄(TMA) 및 적어도 질소 플라즈마의 교번 펄스 사이클에 의해 표면 처리된, 측면 표면; 및
    상기 메사의 상기 측벽을 패시베이션하기 위해 상기 표면 처리된 상기 메사의 상기 측벽 상에 침착된, Al2O3를 포함하는 유전체 재료; 중 적어도 하나를 갖는, 장치.
  26. 제 25 항에 있어서, 상기 알루미늄 함유 및 갈륨 함유 반도체층들은 상대 원자로서 하나 이상의 질소, 인, 또는 비소 원자들을 포함하는, 장치.
  27. 제 25 항에 있어서, 상기 마이크로 발광 다이오드는 0.04 ㎛-1보다 큰 측벽 둘레 대 발광 면적 비율을 갖는, 장치.
  28. 제 25 항에 있어서, 상기 마이크로 발광 다이오드는 80 ㎛ 미만의 길이를 갖는 하나 이상의 에지들을 갖는, 장치.
  29. 제 25 항에 있어서, 상기 유전체 재료는 상기 측벽을 덮는데 있어서 공형적이거나 균일한, 장치.
  30. 제 25 항에 있어서, 상기 유전체 재료는 원자층 증착, 스퍼터링, 플라즈마 강화 화학 기상 증착, 또는 다른 화학 기상 증착에 의해 침착된, 장치.
  31. 제 25 항에 있어서, 상기 유전체 재료와 상기 측벽 사이의 계면 및 재료 품질을 개선하기 위한 유전체 재료 침착 후 공정(post-dielectric deposition)을 더 거친 장치.
  32. 제 25 항에 있어서, 상기 알루미늄 함유 및 갈륨 함유 반도체 층들은 화학식 AlxGayInzNvPwAsu를 갖도록 III족 및 V족 원소들을 포함하며, 여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, 0 ≤ v ≤ 1, 0 ≤ w ≤ 1, 0 ≤ u ≤ 1인, 장치.
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