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KR102707003B1 - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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KR102707003B1
KR102707003B1 KR1020160108095A KR20160108095A KR102707003B1 KR 102707003 B1 KR102707003 B1 KR 102707003B1 KR 1020160108095 A KR1020160108095 A KR 1020160108095A KR 20160108095 A KR20160108095 A KR 20160108095A KR 102707003 B1 KR102707003 B1 KR 102707003B1
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Abstract

본 기술은 메모리 시스템이, 복수의 검색 영역들을 포함하며, 각 검색영역은 적어도 두 개의 그룹영역들을 포함하고, 각 그룹 영역은 프로그램 상태를 표시하는 플래그 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치 및 서든 파워 오프시 상기 메모리장치에 블록 플래그 셀 정보의 리드를 요청하며, 상기 메모리 장치에서 출력되는 플래그 셀 정보들에서 이레이즈 플래그 셀에 대응되는 그룹을 스캔하여 리빌드하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF THE MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 장치로 데이터를 처리하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 데이터를 프로그램하는 중에 서든 파워 오프(sudden power off: 이하 SPO라 칭함)가 발생되면 프로그램 동작을 중단하게 될 수 있다. 메모리 장치는 전원 공급이 재개되면, SPO 이후에 프로그램 중이던 블록에 어느 정도 데이터가 프로그램되어 있는지 확인하는 리빌드(rebuild) 동작을 수행할 수 있다.
SPO 후 리빌드(rebuild) 동작을 수행할 때, 메모리 장치는 마지막 오픈 블록(last open block)의 모든 페이지(page)들을 리드하여 유효한 데이터 영역을 탐색할 수 있다. 이때 블록의 앞 부분에 위치된 페이지를 프로그램하는 중에 SPO가 발생되면 리빌드 동작을 빠르게 수행할 수 있지만, 블록의 뒷 부분에 위치된 페이지를 프로그램하는 중에 SPO가 발생되면 리빌드 동작 시간이 많이 필요해질 수 있다. 또한 현재의 메모리 장치는 고밀도 고용량으로 발전하는 추세이다. 따라서 워드라인의 수가 증가하게 되면, 리드해야하는 페이지의 수가 더　많아져서 리빌드시 더 많은 시간이 소요될 수 있었다.　
본 발명의 다양한 실시예들에 따른 메모리 시스템은 SPO 이후에 리빌드 동작을 빠르게 수행할 있는 메모리 시스템 및 그 동작 방법을 제안한다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은 검색 영역을 복수의 그룹으로 분할하고, 리빌드 동작을 수행할 때 검색 영역에서 이레이즈(erase) 그룹을 탐색하고, 탐색된 이레이즈 그룹에 프로그램된 데이터를 리드하여 리빌드할 수 있는 메모리 시스템 및 그 동작 방법을 제안한다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은, 복수의 검색 영역들을 포함하며, 각 검색영역은 적어도 두 개의 그룹영역들을 포함하고, 각 그룹 영역은 프로그램 상태를 표시하는 플래그 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치 및 서든 파워 오프시 상기 메모리장치에 블록 플래그 셀 정보의 리드를 요청하며, 상기 메모리 장치에서 출력되는 플래그 셀 정보들에서 이레이즈 플래그 셀에 대응되는 그룹을 스캔하여 리빌드하는 컨트롤러를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템의 동작 방법은, 복수의 검색 영역들을 포함하며, 각 검색영역은 적어도 두 개의 그룹영역들을 포함하고, 각 그룹 영역은 프로그램 상태를 표시하는 플래그 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치의 서든 파워 오프를 인식하는 과정과, 상기 서든 파워 오프 이후 전원 공급이 재개되면 메모리장치에 블록 플래그 셀 정보들을 리드하는 과정 및 상기 메모리 장치에서 출력되는 플래그 셀 정보들에서 이레이즈 플래그 셀에 대응되는 그룹을 스캔하여 리빌드하는 과정을 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은 프로그램 동작 중 SPO 가 발생하는 경우, 프로그램 대상 메모리 블록에 포함 된 다수의 워드라인 중 어떤 워드라인을 프로그램 하는 도중에 SPO 가 발생하였는지 여부를 매우 빠르게 확인할 수 있다. 이로인해 본 발명의 다양한 실시예들에 따른 메모리 시스템은 SPO 후 리빌드 시간(rebuild time) 을 획기적으로 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 시스템의 구성을 도시하는 도면이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 메모리 장치의 구조를 도시하는 도면이다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따라 메모리 시스템의 리빌드 동작을 도시하는 도면이다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 프로그램 동작을 도시하는 흐름도이다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 시스템의 리빌드 동작을 도시하는 흐름도이다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 컨트롤러와 메모리 장치의 리빌드 동작을 나타내는 도면이다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 데이터 프로그램 동작을 도시하는 흐름도이다.
도 12는 본 발명의 실시예들에 따라 SPO를 감지할 수 있는 메모리 장치의 구성을 도시하는 도면이다.
도 13은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 리빌드 동작을 도시하는 흐름도이다.
도 14 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 시스템의 구성을 도시하는 도면이다.
도 5를 참조하면, 메모리 시스템은 메모리 장치(500)와 컨트롤러(590)을 포함할 수 있다. 메모리 장치(500)는 메모리 제어부(control logic)(510), 로우 디코더(row decoder)(520), 메모리 셀 어레이(memory cell array)(530), 컬럼 디코더(column decoder)(540) 및 프로그램/리드 회로(550)를 포함할 수 있다.
메모리 장치(500)를 살펴보면, 메모리 셀 어레이(530)는 복수의 워드라인 WL들 및 복수의 비트라인(bit line) BL들에 연결될 수 있다. 또한, 메모리 셀 어레이(530)는 복수의 WL들과 복수의 BL들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(530)는 커맨드(CMD)에 수반하여 엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(530)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(530)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 셀 어레이(530)는 복수의 검색 영역을 포함하며, 검색 영역은 적어도 두 개의 그룹 영역을 포함할 수 있으며, 각 그룹 영역은 해당하는 그룹 영역의 프로그램 완료 여부를 표시하는 플래그 셀이 할당될 수 있다. 한 실시예에 따르면, 검색 영역은 블록(block)이 될 수 있다. 검색 영역(예를들면, 블록)은 복수의 그룹 영역을 포함할 수 있으며, 그룹 영역은 검색 영역(블록)에 포함된 다수의 워드 라인들을 그룹핑하여 설정되는 영역이며, 그룹 영역의 특정 위치에는 플래그 셀이 할당될 수 있다. 한 실시예에 따르면, 그룹 영역은 페이지 영역보다 큰 영역을 가질 수 있으며, 그룹 영역의 플래그 셀은 해당하는 그룹 영역의 마지막 워드라인에 할당될 수 있다. 그룹 영역의 플래그 셀은 해당하는 그룹 영역에 데이터의 프로그램이 완료되면 세트(set, program)될 수 있다.
로우 디코더(520)는 워드 라인들(WL)을 통해 메모리 셀 어레이(530)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드라인들 중 적어도 하나를 선택할 수 있다. 컬럼 디코더(540)는 BL들을 통해 메모리 셀 어레이(530)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
프로그램/리드 회로(550)는 메모리 제어부(510)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(530)에 프로그램(program, write)하거나, 메모리 셀 어레이(530)에 프로그램된 데이터를 감지하여 컨트롤러(590)에 출력할 수 있다. 또한 프로그램/리드 회로(550)는 프로그램 또는 리드 결과를 메모리 제어부(510)에 제공할 수 있다. 예를 들어, 프로그램/리드 회로(550)는 프로그램 동작 시 프로그램 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과(예를들면, 패스 또는 페일(P/F(pass/fail)) 신호 등)를 메모리 제어부(510)에 제공할 수 있다. 또한 본 발명의 실시예들에 따르면, 프로그램/리드 회로(550)는 리드 동작 시 플래그 셀 리드 인에이블(flag cell read enable) 상태이면 메모리 셀 어레이(530)에 프로그램된 플래그 셀 정보를 리드하여 메모리 제어부(510)에 제공할 수 있다.
프로그램/리드 회로(550)는 프로그램 회로 및 리드 회로를 포함할 수 있다. 프로그램 회로는 컬럼 디코더(540)를 통해 선택된 비트 라인(BL)에 연결되어 메모리 셀 어레이(530)의 선택된 메모리 셀에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, data write operation)을 수행할 수 있다. 프로그램/리드회로(550)의 리드 회로는 칼럼 디코더(540)를 통해 선택된 BL에 연결되고, 메모리 셀 어레이(530)의 선택된 메모리 셀의 레벨을 센싱하여 저장된 데이터(DATA)를 리드(출력)할 수 있다. 또한 프로그램/리드 회로(550)의 리드회로는 리드 모드에서 리드되는 데이터(DATA)를 메모리 장치(500)의 외부로, 예를 들어, 컨트롤러(590)에 출력할 수 있다.
본 발명의 다양한 실시예들에 따르면, 프로그램/리드 회로(550)의 리드 회로는 메모리 셀 어레이(530)의 플래그 셀 정보를 리드할 수 있다. 리드 인에이블이 설정된 상태에서 리드 커맨드가 수신되면, 메모리 제어부(510)은 프로그램/리드회로(550)의 리드 회로를 통해 플래그 셀의 정보를 리드하는 동작을 수행할 수 있다. 프로그램/리드 회로(550)에서 리드되는 플래그 셀 정보는 메모리 제어부(510) 및/또는 컨트롤러(590)에 제공될 수 있다.
메모리 제어부(510)은 컨트롤러(590)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(530)에 데이터를 프로그램하거나 메모리 셀 어레이(530)로부터 데이터를 리드하기 위한 제어 신호들을 출력할 수 있다. 메모리 제어부(510)에서 출력된 제어 신호들은 프로그램/리드 회로(550), 로우 디코더(520) 및 컬럼 디코더(540)에 제공할 수 있다. 메모리 제어부(510)은 메모리 장치(500) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 메모리 제어부(510)은 커맨드(CMD) 및 제어 신호를 기초로 하여 동작 제어 신호들을 생성할 수 있고, 생성된 동작 제어 신호들을 프로그램/리드 회로(550)에 제공할 수 있다. 또한 메모리 제어부(510)은 또한 로우 디코더(520)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 컬럼 디코더(540)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 또한, 메모리 제어부(510)은 커맨드(CMD), 제어 신호(CTRL) 및 프로그램/리드 회로의 리드 회로로부터 수신한 패스/페일 신호를 기초로 하여 전압 제어 신호를 생성할 수 있다.
컨트롤러(590)는 메모리 장치(500)의 프로그램 및 리드 동작을 제어할 수 있다. 본 발명의 다양한 실시예들에 따른 컨트롤러(590)는 SPO에 의해 프로그램 동작이 중단되면, 메모리 장치(500)에서 프로그램이 중단된 위치를 탐색하여 리빌드하는 동작을 제어할 수 있다. 리빌드 동작을 수행할 때, 컨트롤러(59)는 메모리 장치(500)에 오픈 블록의 플래그 셀 리드 인에이블 명령할 수 있다. 메모리 장치(500)의 메모리 제어부(510)은 컨트롤러(590)으로부터 오픈 블록 정보 및 플래그 셀 리드 인에이블 명령을 수신하면, 메모리 셀 어레이(530)에서 오픈 블록의 플래그 셀 정보를 리드하여 출력할 수 있다. 컨트롤러(590)는 수신된 플래그 셀 정보(프로그램이 중단된 블록(예를들면 last open block)의 플래그 셀 정보)를 검색하여 오픈 블록에서 첫번째 이레이즈 상태의 그룹을 확인하고, 메모리 장치(500)에 오픈 블록의 해당 그룹의 데이터 리드를 명령할 수 있다. 이후 컨트롤러(590)는 메모리 장치(500)에서 리드되는 해당 그룹의 데이터에 기반하여 리빌드 동작을 수행할 수 있다.
컨트롤러(590)는 전자 장치의 제어부가 될 수 있다. 전자 장치는 예를 들면, 스마트폰, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 장치(wearable device) 중 적어도 하나를 포함할 수 있다.
한 실시예에 따르면, 컨트롤러(590)는 호스트 장치와 연결되는 SSD(solid state drive)가 될 수 있다. 호스트 장치는 전자장치가 될 수 있다.
메모리 장치(500)의 기술이 고도화됨에 따라 블록 당 워드라인 수도 증가할 수 있다. 위드라인 수가 증가하면, SPO 이후 리빌드 시간도 증가하게 될 수 있다. 예를들면, SPO 이후 메모리 장치가 준비된 상태로 천이하는 시간(rebuild time)이 설정된 사양을 벗어날 수(spec over) 있다. 따라서 SPO 이후 리빌드를 신속하게 수행할 수 있는 방법이 필요하다.
본 발명의 다양한 실시예들에서는 메모리 셀 어레이(530)의 블록에 포함된 다수의 워드라인들을 n개의 그룹으로 그룹핑하고, 각 그룹을 대표할 수 있는 하나의 대표 워드라인(예를들면, 해당하는 그룹의 last wordline) 에 해당 그룹의 프로그램 여부를 표시하는 플래그 셀을 할당할 수 있다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 메모리 장치의 구조를 도시하는 도면이다.
도 6a를 참조하면, 메모리 장치(500)의 메모리 셀 어레이(530)는 복수의 다이(die)를 포함할 수 있으며, 다이는 도 6a의 610과 같이 복수의 플레인들(plane 0 - plane x)을 포함할 수 있고, 플레인은 도 6a의 620과 같이 복수의 블록들(block 0 - block y)들을 포함할 수 있다. 블록은 복수의 페이지들을 포함할 수 있다. 블록(block 0 - block y)들은 프로그램된 데이터를 소거할 수 있는 단위 영역이 될 수 있으며, 도시되지 않은 블록 내의 페이지 영역들은 데이터를 프로그램 및 리드할 수 있는 단위 영역이 될 수 있다.
또한 각 블록(block 0 - block y)들은 도 6a의 630과 같이 복수의 그룹(group 0 - group n)을 포함할 수 있다. 그룹은 페이지 영역보다 큰 영역으로 설정될 수 있다. 도 6b에 도시된 바와 같이, 각 그룹들(650 - 654)은 각각 해당 그룹의 프로그램 여부를 표시할 수 있는 플래그 셀(660 - 664)을 포함할 수 있다. 도 6b는 하나의 블록이 5개의 그룹들(group 0 - group 4)로 그룹핑되는 예를 도시하고 있다. 각 그룹(group 0 - group 4)에서 플래그 셀은 해당하는 그룹의 설정된 위치에 할당될 수 있다. 도 6b는 플래그 셀(660 - 664)들이 해당하는 그룹(650 - 654)들의 마지막 워드라인에 할당된 예를 도시하고 있다. 본 발명의 다양한 실시예들에서 블록은 검색 영역이 될 수 있으며, 검색 영역은 리드 바이어스 레벨을 조절할 수 있는 단위 영역이 될 수 있다.
한 실시예에 따르면, 컨트롤러(590)에서 프로그램 커맨드가 수신되면, 메모리 장치(500)는 블록의 페이지 영역들에 데이터를 프로그램할 수 있다. 블록의 페이지 영역들에 데이터가 프로그램되는 중에 해당하는 그룹의 프로그램이 완료되면, 메모리 장치(500)는 해당하는 그룹의 플래그 셀을 세트할 수 있다. 예를들면, 메모리 장치(500)는 각 그룹의 마지막 WL 에 Flag Cell 을 할당한 경우, 해당 그룹의 설정된 WL(last WL)　이　프로그램될 때 플래그 셀이 프로그램될 수 있다. 그리고 리드 동작시 메모리 장치(500)는 현재　리드되는　WL 이후의 플래그 셀 정보들을 모두 리드하여, 해당하는 블록(현재 Read 되는 블록)이 몇 번째 그룹까지　프로그램되어 있는지를 검색할 수 있다.
본 발명의 다양한 실시예에 따른 메모리 시스템은 메모리 장치(500)의 블록 들을 분할하여 복수의 워드라인들을 그룹핑하고, 그룹핑된 영역(그룹)의 마지막 워드라인에 플래그 셀을 할당할 수 있다. 그리고 SPO 후 리빌드 동작을 수행할 때, 컨트롤러(590)는 메모리 장치(500)으로부터 플래그 셀을 리드하여 몇 번째 그룹까지 프로그램되었는가 확인하고, 해당 블록에서 첫번째로 이레이즈(erase) 상태인 플래그 셀의 그룹의 데이터를 리드하여 리빌드를 완료할 수 있다.
도 7a 및 도 7b는 본 발명의 다양한 실시예들에 따라 메모리 시스템의 리빌드 동작을 도시하는 도면이다.
도 7a를 참조하면, 프로그램 동작을 수행하는 중에 SPO가 발생되면, 메모리 시스템은 프로그램 동작을 중단하게 될 수 있다. SPO에 의해 프로그램 동작이 중단되면, 메모리 셀 어레이(530)에 프로그램 중이었던 블록은 도 7a에 도시된 바와 같은 오픈 블록 구조를 가질 수 있다. 도 7a는 하나의 블록이 5개의 그룹들(710 - 714)로 구성된 예가 될 수 있으며, 그룹들(710 - 714)은 각각 대응되는 플래그 셀(720 - 724)를 포함할 수 있다. 메모리 장치(500)는 블록을 프로그램할 때, 프로그램이 완료된 그룹들(예를들면 그룹 (710 - 712))의 대응되는 플래그 셀(예를들면 플래그 셀(720 - 722))을 세트(set, program)할 수 있다. 그리고 프로그램이 완료되지 않은 그룹들(예를들면 그룹(713 - 714))의 플래그 셀들(예를들면, 플래그 셀(723 - 724))은 리세트(reset, erase) 상태가 될 수 있다.
이때 프로그램을 수행하는 중에 도 7a의 730과 같이 SPO에 의해 프로그램이 중단되면, 메모리 시스템은 SPO가 발생된 지점(730)까지 스캔하여 데이터가 프로그램된 위치를 확인할 수 있다. 즉, 메모리 시스템은 프로그램이 중단된 오픈 블록을 스캔하여 프로그램이 비정상적으로 중단된 위치(SPO 발생된 지점 730)를 확인할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 리빌드 동작을 수행할 때, 프로그램이 완료된 그룹들은 스캔하지 않고, 프로그램이 완료되지 않은 그룹을 스캔하여 리빌드 동작을 수행할 수 있다. 메모리 시스템은 플래그 셀들(720 - 724)을 리드하여 프로그램이 완료된 그룹들을 확인할 수 있다. 예를들면, 도 7a와 같은 경우, 메모리 시스템은 플래그 셀들(720 - 722)이 프로그램된 상태(세트 상태)임을 인식하고, 이로인해 SPO가 발생된 블록의 그룹들(710 - 712)은 프로그램이 완료된 그룹들임을 인식할 수 있다. 또한 메모리 시스템은 블록에서 첫번째 이레이즈 상태(리세트 상태)인 플래그 셀(723)을 인식하고, 플래그 셀(723)에 대응하는 그룹(713)이 프로그램이 완료되지 않은 첫번째 그룹(즉, SPO에 의해 프로그램이 비정상적으로 중단된 그룹)임을 인식할 수 있다. 메모리 시스템은 이레이즈 상태의 플래그 셀(723)을 기반으로 프로그램 미완료 상태의 그룹(713)을 인식하고, 도 7a의 750과 같이 인식된 그룹(713)에 프로그램된 데이터를 스캔할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은 프로그램 동작을 수행하는 중에 SPO에 의해 도 7a와 같이 오픈 블록이 발생되면, 도 7a의 740과 같이 오픈 블록의 전체를 스캔하지 않고, 도 7a의 750과 같이 프로그램이 중단 그룹(713) 만을 스캔하여 리빌드 시간을 줄일 수 있다.
도 7b를 참조하면, 프로그램 중에 SPO가 발생되면, 메모리 시스템은 771단계에서 SPO의 발생을 인식할 수 있다. SPO 발생을 인식하면, 메모리 시스템은 773 단계에서 오픈 블록의 플래그 셀들을 리드하고, 775 단계에서 리드된 플래그 셀들 중에서 이레이즈 상태의 플래그 셀을 검사할 수 있다. 그리고 이레이즈 상태의 플래그 셀이 인식되면, 메모리 시스템은 777 단계에서 이레이즈 상태의 플래그 셀에 대응되는 그룹 영역을 스캔한 후, 779 단계에서 스캔 결과에 기반하여 리빌드하는 동작을 수행할 수 있다.
따라서 본 발명의 실시예들에 따른 메모리 시스템은 리빌드 동작을 수행할 때, 오픈 블록의 마지막 데이터(예를들면 도 7a의 730 위치의 데이터)를 찾기 위해 도 7a의 740과 같은 데이터가 프로그램된 전체 영역을 스캔하지 않고, 플래그 셀의 상태(프로그램 상태 또는 이레이즈 상태)를 검사하여 이레이즈 상태의 플래그 셀에 대응되는 그룹 영역을 스캔하여 리빌드 동작을 수행할 수 있다.
도 6a 및 도 6b와 같은 구조의 메모리 셀 어레이(530)을 포함하는 메모리 장치(500)을 구비하는 메모리 시스템은 프로그램 동작 중에 그룹의 프로그램을 완료하면 해당하는 그룹의 플래그 셀을 프로그램할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 블록에 포함된 다수의 워드라인을 N개의 그룹으로 그룹핑하고, 각 그룹을 대표할 수 있는 하나의 대표 워드라인(예를들면, 각 그룹의 LAST 워드라인)에만 해당 그룹의 프로그램 상태를 나타내는 플래그 셀을 설정할 수 있다. 즉, 다수의 워드라인 그룹 각각의 대표 워드라인은 초기에 이레이즈 상태를 갖고 있고, 해당 대표 워드라인에 데이터가 프로그램될 때, 그에 대응하는 플레그 셀에 해당 그룹이 프로그램 완료되었다는 정보를 함께 프로그램할 수 있다. 메모리 시스템은 오픈 블록을 리드할 때, 다수의 워드라인 그룹 각각의 대표 워드라인의 플래그 셀 값을 먼저 리드하고, 리드된 플래그 셀 정보에 기반하여 해당 블록의 데이터 프로그램 상태를 인식할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은 도 6a 및 도 6b와 같은 구조의 메모리 셀 어레이(530)을 포함할 수 있다. 메모리 셀 어레이(530)의 블록은 다수의 워드라인들이 그룹핑되는 복수의 그룹들로 구성될 수 있으며, 블록의 각 그룹들은 하나의 대표 워드라인(예컨대 각 그룹의 last wordline)에 해당 그룹의 프로그램 상태 여부를 표시하는 플래그 셀을 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템은 데이터 프로그램할 때 해당 그룹의 플래그 셀을 프로그램할 수 있다. 즉, 블록을 구성하는 다수의 그룹들의 대표 워드라인은 초기에 이레이즈 상태일 수 있다. 메모리 시스템을 각 그룹의 대표 워드라인에 데이터가 라이트(또는 프로그램)될 때, 그에 대응하는 플래그 셀에 해당 대표 워드라인이 라이트되었다는 것을 나타내는 정보(즉, 해당 그룹의 프로그램 완료 정보)를 함께 라이트(프로그램)할 수 있다.
본 발명의 댜양한 실시예들에 따른 메모리 시스템은 플래그 셀 정보에 기반하여 SPO 이후에 프로그램이 중단 된 블록을 리빌드할 수 있다. 메모리 시스템은 SPO 이후에 리빌드 동작을 수행할 때, 다수의 워드라인 그룹 각각의 대표 워드라인의 플래그 셀 값을 먼저 확인할 수 있으며, 확인된 플래그 셀 값에 기반하여 플래그 셀 값이 이레이즈 상태인 대표 워드라인이 확인되는 워드라인 그룹의 위치보다 한 단계 앞선 워드라인 그룹부터 프로그램이 중단된 워드라인을 스캔할 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 프로그램 동작을 도시하는 흐름도이다.
도 8을 참조하면, 메모리 시스템은 811단계에서 프로그램 동작을 수행할 수 있다. 프로그램 모드가 요청되면, 메모리 시스템은 813단계에서 오픈 블록 리스트에서 오픈 블록을 확인하고, 데이터를 프로그램할 오픈 블록의 그룹 영역들을 확인할 수 있다. 메모리 시스템은 815단계에서 블록의 그룹 영역에 데이터를 프로그램할 수 있다. 데이터를 프로그램하면서 그룹 영역의 프로그램 완료하면, 817단계에서 이를 인식하고, 819단계에서 해당 그룹의 플래그 셀을 프로그램할 수 있다. 예를들면 그룹 영역의 마지막 워드라인에 데이터를 프로그램하면, 메모리 시스템은 해당 그룹의 마지막 워드라인에 할당된 이레이즈 상태의 플래드셀을 세트(set, program)할 수 있다. 플래그 셀을 프로그램한 후, 메모리 시스템은 821단계에서 해당 그룹이 블록의 마지막 그룹인가 검사하며, 마지막 그룹이 아니면 823단계로 진행하여 다음 그룹을 설정할 수 있으며, 815단계로 되돌아가 설정된 다음 그룹의 데이터 프로그램 동작을 제어할 수 있다.
821단계에서 마지막 그룹이면, 메모리 시스템은 813단계로 진행하여 데이터 프로그램을 완료한 블록을 클로즈드 블록(closed block)으로 설정하고, 다음 오픈 블록을 선택할 수 있다. 이후 메모리 시스템은 선택된 다음 오픈 블록의 그룹들을 확인하고, 각 그룹들에 데이터 프로그램 동작을 수행할 수 있다. 또한 데이터를 프로그램하는 상태에서 프로그램 종료가 요청되면, 메모리 시스템은 825단계에서 이를 인지하고 프로그램 동작을 종료할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 시스템의 컨트롤러(200)는 프로그램 모드에서 오픈 블록 리스트(open block list)에서 오픈 블록을 확인하고, 메모리 장치(500)을 제어하여 메모리 셀 어레이(530)의 오픈 블록의 그룹 영역에 데이터를 프로그램하도록 제어할 수 있다. 이때 메모리 장치(500)은 그룹의 데이터 프로그램이 완료되면 해당하는 그룹의 플래그 셀을 프로그램(예를들면, 이레이즈 상태의 플래그 셀을 세트)하여 해당 그룹의 프로그램 완료를 표시할 수 있다. 블록의 모든 그룹 영역에 대하여 데이터 프로그램을 완료하면(즉, 블록의 마지막 그룹의 데이터 프로그램이 완료되면), 컨트롤러(590)는 해당 블록을 클로즈드 블록으로 설정하고, 오픈 블록 리스트에서 다른 오픈 블록을 선택하여 프로그램 동작을 수행할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 시스템의 리빌드 동작을 도시하는 흐름도이다.
도 9를 참조하면, 메모리 시스템은 911단계에서 SPO의 발생을 인식하면, 913단계에서 오픈 블록을 인식하고 인식된 오픈 블록의 플래그 셀 정보를 리드할 수 있다. 오픈 블록은 프로그램 동작이 중단된 블록이 될 수 있다. 메모리 시스템은 915단계에서 리드된 플래그 셀 정보에 기반하여 블록을 구성하는 복수의 그룹들의 데이터 프로그램 상태를 분석할 수 있다. 예를들면, 데이터 프로그램이 완료된 그룹의 플래그 셀은 프로그램 상태의 값을 가질 수 있으며, 데이터 프로그램이 완료되지 않은 그룹의 플래셀은 이레이즈 상태의 값을 가질 수 있다. 이레이즈 상태의 값을 가지는 그룹은 그룹의 일부 영역이 데이터 프로그램된 상태(또는 일부 영역이 이레이즈인 상태)일 수 있으며, 또는 그룹의 전체 영역이 이레이즈된 상태일 수 있다. 메모리 시스템은 917단계에서 이레이즈 상태인 플래그 셀이 존재하는 그룹의 데이터를 스캔할 수 있으며, 919단계에서 스캔된 데이터를 기반하여 해당 블록의 프로그램 정보를 리빌드할 수 있다. 메모리 시스템은 917 단계에서 이레이즈 상태인 셀 플래그가 복수 개이면, 복수 개의 플래그 셀들 중에서 첫번째 이레이즈 상태의 플래그 셀(즉, 해당 블록에서 첫번째 이레이즈 상태인 플래그 셀)에 대응되는 그룹을 선택하여 스캔할 수 있다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 시스템에서 컨트롤러와 메모리 장치의 리빌드 동작을 나타내는 도면이다.
도 10을 참조하면, 컨트롤러(590)은 1011 단계에서 프로그램 동작을 제어할 수 있다. 프로그램 동작에서 메모리 장치(500)은 컨트롤러(590)의 제어하에 데이터를 프로그램할 수 있다. 예를들면 메모리 시스템의 컨트롤러(590) 및 메모리 장치(500)은 도 8과 같은 동작을 수행하면서 메모리 셀 어레이(530)에 데이터를 프로그램할 수 있으며, 블록에서 그룹의 데이터 프로그램이 완료되면 대응되는 그룹의 플래그 셀도 프로그램할 수 있다.
프로그램 동작을 수행하는 중에 SPO가 발생되면, 컨트롤러(590)는 1013단계에서 SPO의 발생을 인식할 수 있다. 컨트롤러(590)는 SSD일 수 있으며, 호스트 장치인 전자 장치로부터 SPO 또는 SPO에 관련된 정보를 수신할 수 있다. 또한 컨트롤러(590)는 전자장치의 제어부가 될 수 있으며, 메모리 장치(500)는 비휘발성 메모리일 수 있다. 그리고 메모리 장치(500)는 내부에 서든 파워 오프를 감지할 수 있는 구성을 포함할 수 있으며, 컨트롤러(590)의 명령에 의해 서든 파워 오프 감지 데이터를 컨트롤러(590)에 전송할 수 있다.
SPO의 발생을 인식하면, 컨트롤러(590)는 1015단계에서 오픈 블록을 인식하고 메모리 장치(500)에 오픈 블록의 플래그 셀 리드를 명령할 수 있다. 오픈 블록은 프로그램 동작이 중단된 블록이 될 수 있으며, 플래그 셀 리드 명령은 해당 블록의 특정 위치에 할당된 플래그 셀들의 리드를 제어할 수 있는 명령이 될 수 있다. 한 실시예에 따르면, 컨트롤러(590)는 각 블록들의 그룹들의 영역 정보를 알 수 있으며, 각 그룹들에 할당된 플래그 셀들의 할당 위치 정보들을 알 수 있다. 이런 경우, 컨트롤러(590)는 오픈 블록의 검색하여 SPO에 의해 스캔할 블록의 주소를 확인하고, 해당 오픈 블록에서 할당된 각 플래그 셀들의 할당 주소 정보를 확인하여 상기 메모리 장치(500)에 리드 명령과 함께 주소 정보를 전송할 수 있다. 한 실시예에 따르면, 메모리 장치는 각 블록들의 그룹 영역에 할당된 플래그 셀들의 주소 정보를 알 수 있다. 이런 경우, 메모리 장치(500)는 오픈 블록의 주소 정보 및 플래그 셀 리드 명령을 수신하면, 메모리 장치(500)는 해당 오픈 블록에 할당된 플래그 셀들의 정보를 리드하여 컨트롤러(590)에 전송할 수 있다.
플래그 셀 리드 명령을 수신하는 메모리 장치(500)은 1017 단계에서 플래그 셀 리드 인에이블 명령 및 블록 정보에 기반하여 메모리 셀 어레이(530)의 해당 블록을 선택할 수 있다. 메모리 장치(500)은 1017단계에서 선택된 해당 블록의 그룹들을 확인하고, 확인된 그룹의 설정 위치에 할당(예를들면 각 그룹의 마지막 워드라인에 할당)된 플래그 셀 정보들을 리드할 수 있다. 그리고 메모리 장치(500)는 1019 단계에서 리드한 플래그 셀 정보들을 컨트롤러(590)에 출력할 수 있다. 컨트롤러(590)는1019단계에서 메모리 장치(500)에서 출력되는 블록의 플래그 셀 정보들을 수신할 수 있다.
컨트롤러(590)는 1021 단계에서 수신된 플래그 셀 정보에 기반하여 블록을 구성하는 복수의 그룹들의 데이터 프로그램 상태를 분석할 수 있다. 플래그 셀은 데이터 프로그램이 완료된 그룹이면 프로그램 상태의 값을 가질 수 있으며, 데이터 프로그램이 완료되지 않은 그룹이면 이레이즈 상태의 값을 가질 수 있다. 이레이즈 상태의 값을 가지는 그룹은 그룹의 일부 영역이 데이터 프로그램된 상태(또는 일부 영역이 이레이즈인 상태)일 수 있으며, 또는 그룹의 전체 영역이 이레이즈된 상태일 수 있다. 또한 수신된 플래그 셀 정보들 중에서 첫번째 이레이즈 상태의 플래그 셀에 대응되는 그룹은 SPO에 의해 프로그램이 중단된 그룹일 수 있으며, 두 번째 이후의 이레이즈 상태의 플래그 셀들은 그룹의 전체 영역이 이레이즈 상태일 수 있다. 따라서 컨트롤러(590)은 1021단계에서 플래그 셀 정보를 분석하고, 1023단계에서 메모리 장치(500)에 플래그 셀 정보들 중에서 첫번째 이레이즈 상태 값을 가지는 플래그 셀에 대응되는 그룹의 스캔을 명령할 수 있다.
컨트롤러(590)으로부터 리드 커맨드 및 그룹의 어드레스 정보가 수신되면, 메모리장치는 1025 단계에서 해당하는 그룹의 데이터를 리드할 수 있으며, 1027 단계에서 리드되는 해당 그룹의 데이터를 컨트롤러(590)에 전송할 수 있다. 메모리 장치(500)은 그룹의 데이터를 리드하여 출력할 때, 프로그램된 영역에서는 프로그램된 데이터를 리드하여 출력할 수 있으며, 프로그램되지 않은 영역(이레이즈 상태의 영역)에서는 이레이즈 값을 리드하여 출력할 수 있다. 메모리 장치(500)에서 출력되는 데이터를 수신하는 컨트롤러(500)은 1029 단계에서 리드되는 데이터들을 분석하여 리빌드 동작을 수행할 수 있다.
프로그램 동작을 수행하는 중에 SPO가 발생되면, 프로그램 중이던 블록은 도 7a와 같은 상태를 가질 수 있다. 이때 컨트롤러(590)이 도 7a와 같은 블록의 플래그 셀 정보를 전송을 명령하면, 메모리 장치(500)은 해당 블록의 플래그 셀(예를들면 720 - 724)들의 정보를 리드하여 컨트롤러(590)에 전송할 수 있다. 컨트롤러(590)은 수신되는 플래그 셀 정보들을 분석하여 SPO에 의해 프로그램이 중단된 그룹을 확인할 수 있다. 도 7a에서 플래그 셀(720 - 722)은 프로그램 상태의 값을 가질 수 있으며, 플래그 셀(723 - 724)은 이레이즈 상태의 값을 가질 수 있다. 컨트롤러(590)은 리빌드 동작을 수행할 때, 이레이즈 상태의 플래그 셀(723-724)에 대응되는 그룹(713-714)을 스캔하여 리빌드 동작을 수행할 수 있다.
이때 이레이즈 상태인 셀 플래그가 복수 개(예를들면, 플래그 셀 723 및 724)이면, 복수 개의 플래그 셀들 중에서 첫번째 이레이즈 상태의 플래그 셀(즉, 해당 블록에서 첫번째 이레이즈 상태인 플래그 셀, 예를들면 723)에 대응되는 그룹(예를들면 713)은 730과 같이 SPO에 의해 프로그램이 중단된 그룹일 수 있으며, 두 번째 이후의 이레이즈 상태의 플래그 셀(예를들면, 724)에 대응되는 그룹(예를들면 714)은 프로그램되지 않은 이레이즈 상태의 그룹이 될 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 도 7a와 같이 SPO에 의해 오픈 블록이 발생되면, 해당 블록의 플래그 셀 정보들에 기반하여 7a의 750과 같은 프로그램이 중단된 그룹만을 스캔할 수 있다. 즉, 본 발명의 다양한 실시예들에 따른 메모리 시스템은 SPO가 발생한 블록의 전체 영역(예를들면 도 7a의 740 영역)을 스캔하지 않고, 이레이즈 상태의 플래그 셀(last erase flag cell)에 대응되는 그룹의 프로그램 영역(예를들면 750)만을 스캔하여 리빌드 동작을 수행할 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 데이터 프로그램 동작을 도시하는 흐름도이다.
도 11은 참조하면, 프로그램 모드가 요청되면 메모리 시스템은 1111 단계에서 프로그램 모드 수행을 인식하고, 1113 단계에서 데이터 프로그램 동작을 수행할 수 있다. 데이터 프로그램 동작은 도 8과 같은 절차 및 방법으로 수행될 수 있다. 메모리 장치(500)이 비휘발성 메모리이며, 플래시 메모리일 수 있다. 메모리 장치(500)의 블록은 복수의 페이지들을 포함할 수 있으며, 데이터의 프로그램 및 리드는 페이지 단위로 수행될 수 있다. 본 발명의 다양한 실시예들에 따른 도 6a 및 도 6b와 같은 구조를 가질 수 있으며, 블록의 각 그룹은 해당 그룹의 프로그램 완료 여부를 표시하는 플래그 셀 영역이 할당될 수 있다. 메모리 시스템은 1113 단계에서 해당 그룹의 데이터 프로그램이 완료되면, 해당 그룹의 플래그 셀을 프로그램할 수 있다. 예를들면, 해당 그룹의 마지막 워드라인에 대하여 데이터 프로그램이 완료되면, 해당 그룹의 마지막 워드라인에 할당된 플래그 셀 영역을 세트하여 프로그램이 완료되었음을 표시할 수 있다.
1111단계 및 1113 단계를 수행하면서 프로그램 동작을 수행하는 중에 SPO가 발생되면, 메모리 시스템은 1115단계에서 SPO의 발생을 인식할 수 있다. 데이터 프로그램 동작 중에 SPO가 발생되면, 메모리 장치(500)는 데이터 프로그램 동작을 비정상적으로 중단할 수 있다. 따라서 메모리 시스템은 데이터 프로그램 동작에 SPO가 인식되면, 메모리 장치(500)에 데이터를 프로그램한 마지막 위치를 확인하기 위한 스캔 동작을 수행할 수 있다. SPO가 인식되면, 메모리 시스템은 1117단계에서 리빌드 동작을 수행할 수 있다. 메모리 시스템의 리빌드 동작은 도 9 및 도 10과 절차 및 방법으로 수행될 수 있다. 즉, 메모리 시스템은 SPO 이후에 프로그램이 중단 된 블록을 검색할 때, 다수의 워드라인 그룹 각각의 대표 워드라인의 플래그 셀 값을 먼저 확인하고, 그 결과로서 플래그 셀 값이 이레이즈 상태인 대표 워드라인이 확인되는 워드라인 그룹의 위치보다 한 단계 앞선 워드라인 그룹부터 프로그램이 중단된 워드라인을 스캔할 수 있다.
1117 단계에서 리빌드 동작을 수행한 후, 메모리 시스템은 1119단계에서 SPO에 의해 중단된 블록의 프로그램 동작을 연속하여 수행할 수 있다. SPO에 기인하여 리빌드되는 블록은 오픈 블록일 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 1117단계에서 리빌드 동작을 수행한 후, 1119단계에서 플래그 셀이 이레이즈 상태인 그룹에 프로그램된 마지막 데이터 위치에 이어서 연속하여 다음 데이터를 프로그램할 수 있다. 예를들면, 리빌드 동작을 수행한 후, 컨트롤러(590)은 프로그램 커맨드, 데이터 및 어드레스 정보(SPO 발생 이전에 프로그램된 데이터의 다음 위치 정보)를 메모리 장치(601)에 전송할 수 있으며, 메모리 장치(500)는 메모리 셀 어레이(530)에 연속하여 데이터를 프로그램할 수 있다. SPO에 의해 발생된 오픈 블록의 데이터 프로그램을 완료하면, 메모리 시스템은 1111 단계로 진행하여 프로그램 동작을 수행할 수 있다.
프로그램 모드가 아니면, 메모리 시스템은 1121 단계에서 해당하는 동작 모드를 수행할 수 있다. 메모리 시스템의 동작 모드는 리드 모드 및 소거 모드 등이 될 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 오픈 블록 및 클로즈드 블록의 리드 바이어스 전압을 다르게 공급할 수 있다. 메모리 시스템은 블록의 데이터를 리드할 때 클로즈드 블록을 기준으로 하여 설정된 리드 바이어스 전압을 사용할 수 있다. 이때 오픈 블록은 블록 전체 영역에 데이터가 프로그램되지 않은 블록이 될 수 있다. 따라서 오픈 블록인 경우, 블록에 프로그램된 데이터들의 분포에 따라 적절하게 조절된 리드 바이어스 전압을 공급할 수 있다.
메모리 시스템은 오픈 블록이면, 메모리 장치(500)의 플래그 셀 리드를 인에이블 시키고, 메모리 장치(500)에서 리드되는 오픈 블록의 플래그 셀 정보들에 기반하여 오픈 블록의 리드 바이어스 전압을 조절할 수 있다. 예를들면, 컨트롤러590)으로부터 리드 커맨드가 수신되면, 메모리 장치는 현재 리드되는 WL 이후의 플래그 셀들을 모두 리드할 수 있으며, 리드된 플래그 셀들의 정보를 토대로 현재 리드되는 블럭이 몇 번째 그룹까지 프로그램되어 있는지 확인할 수 있다. 메모리 장치는 현재 블록의 프로그램된 상태(예를들면 해당하는 블록에서 프로그램된 그룹들의 수)에 기반하여 해당하는 블록의 리드 바이어스 전압을 조절할 수 있다. 그리고 메모리 장치는 조절된 리드 바이어스 전압을 이용하여 블록(open block)의 데이터들을 리드할 수 있다.
컨트롤러(590)은 SPO 발생을 외부(예를들면, 전자장치 또는 SSD인 경우 호스트 장치)를 통해 인식할 수 있으며, 또는 내부(메모리 장치(500))를 통해 인식할 수 있다.
도 12는 SPO를 감지할 수 있는 메모리 장치의 구성을 도시하는 도면이다.
도 12를 참조하면, 메모리 시스템은 메모리 장치(500)와 컨트롤러(590)을 포함할 수 있다. 메모리 장치(500)는 메모리 제어부(510), 로우 디코더(row decoder)(520), 메모리 셀 어레이(memory cell array)(530), 컬럼 디코더(column decoder)(540), 프로그램/리드 회로(550) 및 서든 파워 오프 감지회로(560)을 포함할 수 있다.
도 12의 메모리 시스템에서 서든 파워 오프 감지회로(560)을 제외한 나머지 구성 및 동작은 도 5의 메모리 시스템의 구성 및 동작과 동일하거나 유사할 수 있다.
서든 파워 오프 감지회로(560)의 동작을 살펴보면, SPO 감지 회로(560)는 로우 디코더(520)의 신호 및 컬럼 디코더(540)의 신호를 분석하여 서든 파워 오프 여부를 감지할 수 있다. 메모리 장치(500)에 공급되는 전력이 전력 공급 계통의 정상적인 제어에 의해 차단(정상 파워 오프)되는 경우, 서든 파워 오프 감지회로(560)에 공급되는 로우 디코더(520)의 출력 신호 및 컬럼 디코더(540)의 출력 신호는 일정한 시간 간격을 두고 순차적으로 차단될 수 있다. 그러나 메모리 장치(500)가 서든 파워 오프에 의해 동작이 중단될 때, 서든 파워 오프 감지 회로(560)에 인가되는 로우 디코더(520)의 신호 및 컬럼 디코더(540)의 신호는 동시에 차단되거나 또는 아주 짧은 시간 간격을 두고 차단될 수 있다. 따라서 서든 파워 오프 감지회로(560)는 입력된 두 신호들의 차단되는 순서 및 시간 간격에 따라 서로 다른 데이터를 감지 데이터로서 저장할 수 있다. 이후, 메모리 제어부(510) 또는 컨트롤러(590)의 제어에 의해, 메모리 장치(500)는 서든 파워 오프 감지 회로(560)에 저장된 감지 데이터를 리드 출력할 수 있다. 그리고, 컨트롤러(590)는 메모리 장치(500)에서 출력되는 감지 데이터에 기반하여 메모리 장치(500)의 서든 파워 오프의 발생 여부를 판단할 수 있다.
도 12에서 서든 파워 오프 감지회로(560)는 메모리 셀 어레이(530)의 외부에 위치되는 예로 도시되고 있지만, 메모리 셀 어레이(530)의 내부에 메모리 셀을 이용하여 구현될 수 있다. 예를 들면, 서든 파워 오프 감지회로(560)이 메모리 셀 어레이(530)의 스페어 영역(미도시)에 있는 메모리 셀을 포함하도록 구현될 수 있다. 서든 파워 오프 감지회로(560)는 감지 데이터를 저장하기 위한 감지 셀을 포함할 수 있으며, 감지 셀은 메모리 셀 어레이(530)의 스페어 영역에 있는 메모리 셀을 사용할 수 있다. 또한 서든 파워 오프 감지회로(560)에 인가되는 로우 디코더(520)의 신호는 워드 라인 신호들(WLs)에 포함되어 전송될 수 있으며, 컬럼 디코더(540)의 신호는 비트 라인 신호(BLs)에 포함되어 전송될 수 있다. 그리고 이들 각각의 신호들은 워드 라인 신호들(WLs) 및 비트 라인 신호들(BLs)과 구분되는 별도의 신호선(미도시)을 통해 서든 파워 오프 감지회로(560)에 전달될 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 리빌드 동작을 도시하는 흐름도이다.
도 13을 참조하면, 컨트롤러(590)는 1311단계에서 메모리 장치(500)의 프로그램 동작을 제어할 수 있으며, 메모리 장치(500)는 컨트롤러(590)의 제어하에 데이터를 메모리 셀 어레이(530)에 프로그램하는 동작을 수행할 수 있다. 메모리 장치(500)은 도 12와 같은 구성을 가질 수 있으며, 1300단계에서 서든 파워 오프 감지회로(560)는 로우 디코더(520)의 출력과 컬럼 디코더(540)의 출력을 분석하여 파워 상태를 감지하고, 감지된 결과 값을 저장할 수 있다. 서든 파워 오프 감지회로(560)는 입력된 두 신호들의 차단되는 순서 및 시간 간격에 따라 서로 다른 데이터를 감지 데이터로서 저장할 수 있다.
컨트롤러(590)는 프로그램 모드를 수행하는 상태에서 메모리 장치(500)에 서든 파워 오프 감지회로(560)의 감지 데이터의 전송을 요구할 수 있다. 1313 단계에서 서든 파워 오프 감지 데이터의 전송 명령이 수신되면, 메모리 장치(500)는 1315 단계에서 서든 파워 오프 감지회로(560)에 저장된 감지 데이터를 컨트롤러(590)에 전송할 수 있다. 컨트롤러(590)는 1317단계에서 메모리 장치(500)에 전송되는 감지 데이터를 분석하여 서든 파워 오프의 발생 여부를 인식할 수 있다. 예를들면, 로우 디코더 및 컬럼 디코더에서 출력되는 두 신호들의 차단되는 순서 및 시간 간격이 비정상적인 값을 가지면, 컨트롤러(590)는 서든 파워 오프가 발생된 상태로 인식할 수 있다. 서든 파워 오프의 발생을 인식하면, 컨트롤러(590)은 1319 단계 - 1333 단계를 수행하면 리빌드 동작을 수행할 수 있다. 도 13의 1319 단계 - 1333 단계에서 수행되는 리빌드 동작은 도 10의 1015 단계 - 1029 단계에서 수행되는 리빌드 동작와 동일한 절차 및 방법으로 수행될 수 있다.
비휘발성 메모리 장치의 기술이 고도화 됨에 따라, 블록 당 워드라인 개수가 증가할 수 있다. 비휘발성 메모리 장치의 워드라인 개수가 증가함에 따라 SPO(Sudden Power Off) 이 후의 리빌드 타임이 크게 증가할 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 블록을 복수의 그룹들로 분할하고, 각 그룹 영역의 설정된 위치(예를들면 그룹의 마지막 워드라인)에 해당하는 그룹의 프로그램 완료 여부를 나타내는 플래그 셀 영역을 할당할 수 있다. 메모리 장치의 그룹은 프로그램이 완료되지 않은 상태에서 플래그 셀은 이레이즈 상태를 가질 수 있으며, 그룹의 데이터 프로그램이 완료되면 그에 대응하는 플래그 셀도 프로그램될 수 있다. 본 발명의 다양한 실시예들에 따른 메모리 시스템은 SPO 이후에 프로그램이 중단된 블록을 찾을 때, 해당 블록의 플래그 셀 값들을 먼저 확인하고, 그 결과로서 플래그 셀 값이 이레이즈 상태인 그룹부터 프로그램이 중단된 워드라인을 스캔하여 리빌드할 수 있다. 또한 본 발명의 따른 메모리 시스템은 SPO 이후 리빌드 동작을 수행한 상태에서, 리빌드된 오픈 블록의 마지막 쓰여진 위치부터 프로그램 동작을 연속하여 수행할 수 있다.
그러면 이하에서는, 도 14 내지 도 19를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 13에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 14를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 15를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 15에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 16을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 16에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 17을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 18을 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 16에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 19를 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 16 내지 도 18에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 메모리 시스템에 있어서,
    복수의 검색 영역들을 포함하며, 각 검색영역은 적어도 두 개의 그룹영역들을 포함하고, 각 그룹 영역은 복수의 페이지 및 하나의 플래그 셀 영역을 포함하고, 상기 하나의 플래그 셀 영역은 상기 복수의 페이지에 대한 프로그램 동작이 완료되면 프로그램 상태로 설정되는 플래그를 포함하는 메모리 셀 어레이를 포함하는 메모리 장치; 및
    서든 파워 오프시 상기 메모리 장치에 상기 플래그의 리드를 요청하며, 상기 메모리 장치에서 출력되는 플래그들에서 이레이즈 상태의 플래그에 대응되는 그룹을 스캔하여 리빌드하는 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이의 검색 영역은 블록이며, 상기 블록은 복수의 그룹 영역들을 포함하고, 상기 그룹 영역은 페이지보다 큰 영역을 가지는 메모리 시스템.
  3. 제2항에 있어서,
    상기 그룹 영역의 하나의 플래그 셀 영역은 상기 그룹 영역의 마지막 워드라인에 위치되는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 장치는 프로그램 모드시 상기 그룹 영역의 프로그램이 완료되면 해당 그룹 영역의 플래그를 프로그램하는 메모리 시스템,
  5. 제4항에 있어서,
    상기 컨트롤러는 서든 파워 오프시 오픈 블록을 검색하며, 플래그 리드 명령 및 검색된 오픈 블록의 주소 정보를 상기 메모리 장치에 전송하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 장치는 상기 플래그 리드 명령이 입력되면 상기 오픈 블록의 주소 정보에 대응되는 그룹들의 플래그를 리드하여 상기 컨트롤러에 전송하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는 수신되는 상기 플래그 셀들의 정보에서 첫번째 이레이즈 상태의 플래그에 대응되는 그룹의 주소 정보 및 리드 커맨드를 상기 메모리 장치에 전송하고, 상기 메모리 장치에서 리드 출력되는 데이터를 분석하여 상기 서든 파워 오프에 의해 중단된 그룹의 프로그램 영역을 리빌드하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는 상기 오픈 블록에서 데이터가 프로그램된 마지막 위치에 연속하여 데이터가 프로그램되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  9. 제3항에 있어서,
    상기 메모리 장치는 서든 파워 오프 감지회로를 더 포함하며, 상기 컨트롤러에서 서든 파워 오프 감지 커맨드가 수신되면 상기 서든 파워 오프 감지회로에 저장된 감지 데이터를 리드하여 상기 컨트롤러에 전송하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 서든 파워 오프 감지회로는 워드라인 신호 및 비트 라인 신호의 차단 순서 및 차단 시간 간격에 기반하여 서든 파워 오프를 감지하는 메모리 시스템.
  11. 메모리 시스템의 동작 방법에 있어서,
    복수의 검색 영역들을 포함하며, 각 검색영역은 적어도 두 개의 그룹영역들을 포함하고, 각 그룹 영역은 복수의 페이지 및 하나의 플래그 셀 영역을 포함하고, 상기 하나의 플래그 셀 영역은 상기 복수의 페이지에 대한 프로그램 동작이 완료되면 프로그램 상태로 설정되는 플래그를 포함하는 메모리 셀 어레이를 포함하는 메모리 장치의 서든 파워 오프를 인식하는 과정;
    상기 서든 파워 오프 이후 전원 공급이 재개되면 메모리 장치에 플래그들을 리드하는 과정; 및
    상기 메모리 장치에서 출력되는 플래그들에서 이레이즈 상태의 플래그에 대응되는 그룹을 스캔하여 리빌드하는 과정을 포함하는 방법.
  12. 제11항에 있어서,
    상기 메모리 셀 어레이의 검색 영역은 블록이며, 상기 블록은 복수의 그룹 영역들을 포함하고, 상기 그룹 영역은 페이지보다 큰 영역을 가지는 방법.
  13. 제12항에 있어서,
    상기 그룹 영역의 상기 하나의 플래그 셀 영역은 상기 그룹 영역의 마지막 워드라인에 위치되는 방법.
  14. 제12항에 있어서,
    프로그램 모드시 상기 그룹 영역의 프로그램이 완료되면 해당 그룹 영역의 플래그를 프로그램하는 과정을 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 플래그들을 리드하는 과정은,
    서든 파워 오프 후에 전원 공급이 재개되면 프로그램 중이었던 오픈 블록을 검색하는 과정; 및
    검색된 오픈 블록의 플래그들을 리드하는 과정을 포함하는 방법.
  16. 제15항에 있어서,
    상기 리빌드하는 과정은,
    상기 플래그들의 프로그램 또는 이레이즈 상태를 확인하는 과정; 및
    상기 플래그들에서 첫번째 이레이즈 상태를 가지는 플래그에 대응되는 그룹의 프로그램 상태를 스캔하여 리빌드하는 과정을 포함하는 방법.
  17. 제16항에 있어서,
    상기 리빌드하는 과정은,
    수신되는 상기 플래그들에서 프로그램된 셀들에 대응되는 그룹들은 스캔하지 않는 과정을 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 리빌드하는 과정을 수행한 후, 상기 오픈 블록에서 데이터가 프로그램된 마지막 위치에 연속하여 데이터가 프로그램하는 과정을 더 포함하는 방법.
  19. 제13항에 있어서,
    상기 서든 파워 오프 감지회로를 포함하는 상기 메모리 장치를 통해 서든 파워 오프를 인식하는 과정을 더 포함하며,
    상기 서든 파워 오프를 인식하는 과정은,
    메모리 장치에 서든 파워 오프 감지 커맨드를 전송하는 과정; 및
    상기 메모리 장치에서 전송되는 서든 파워 오프 감지 데이터를 리드하여 상기 서든 파워 오프를 인식하는 과정을 포함하는 방법.
  20. 제13항에 있어서,
    상기 메모리 시스템은 솔리드 스테이트 드라이브(solid state drive)이며, 호스트 장치에 의해 서든 파워 오프를 인식하는 과정을 더 포함하는 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10657051B2 (en) * 2017-12-14 2020-05-19 Macronix International Co., Ltd. Memory device and operation method thereof
KR102784807B1 (ko) * 2018-08-21 2025-03-24 삼성전자주식회사 저장 장치 및 그것의 동작 방법
KR102645740B1 (ko) * 2018-10-30 2024-03-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102746389B1 (ko) * 2018-11-20 2024-12-26 에스케이하이닉스 주식회사 메모리 시스템의 복구 동작 중 비휘발성 메모리 블록의 반복 접근을 줄이는 방법 및 장치
KR102676336B1 (ko) * 2018-11-26 2024-06-19 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102744552B1 (ko) 2019-04-11 2024-12-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 동작 방법
CN112530494B (zh) * 2019-09-17 2024-06-25 硅存储技术股份有限公司 具有存储的索引信息的非易失性存储器设备
KR20210083914A (ko) * 2019-12-27 2021-07-07 에스케이하이닉스 주식회사 메모리 시스템에서의 쓰기 레이턴시 관리 방법 및 장치
KR20210157544A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20220075936A (ko) 2020-11-30 2022-06-08 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR20220077689A (ko) 2020-12-02 2022-06-09 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11475969B2 (en) 2020-12-18 2022-10-18 Micron Technology, Inc. Scan optimization using data selection across wordline of a memory array
US11756597B2 (en) * 2021-08-03 2023-09-12 Micron Technology, Inc. Power-on read demarcation voltage optimization
CN114758689A (zh) * 2022-04-08 2022-07-15 珠海博雅科技股份有限公司 用于非易失性存储器的擦除方法和上电修复方法
US12159038B1 (en) * 2023-05-30 2024-12-03 Silicon Motion, Inc. Scheme for finding and checking whether page units in one block are empty pages by using flash memory device based on smaller search range
FR3152629A1 (fr) * 2023-08-31 2025-03-07 Stmicroelectronics International N.V. Procédé d'écriture dans une mémoire à changement de phase

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060018227A1 (en) * 2004-07-23 2006-01-26 Isamu Nakajima Controller, data memory system, data rewriting method, and computer program product

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7904635B2 (en) * 2003-03-04 2011-03-08 Netac Technology Co., Ltd. Power cut data recovery and data management method for flash media
KR20090042039A (ko) * 2007-10-25 2009-04-29 삼성전자주식회사 불휘발성 메모리 장치의 데이터 관리 방법
KR101416740B1 (ko) 2007-11-26 2014-07-09 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US8296506B2 (en) * 2009-11-09 2012-10-23 Lite-On It Corporation Method for managing a non-violate memory and computer readable medium thereof
US8612670B2 (en) * 2011-11-06 2013-12-17 Dsp Group Ltd. Method and system for managing flash write
KR20130084492A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 비휘발성 메모리 시스템
US9037820B2 (en) 2012-06-29 2015-05-19 Intel Corporation Optimized context drop for a solid state drive (SSD)
US9448896B2 (en) * 2013-08-07 2016-09-20 Seagate Technology Llc Torn write mitigation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060018227A1 (en) * 2004-07-23 2006-01-26 Isamu Nakajima Controller, data memory system, data rewriting method, and computer program product

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