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KR102687751B1 - Semiconductor package including bridge die - Google Patents

Semiconductor package including bridge die Download PDF

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KR102687751B1
KR102687751B1 KR1020190085391A KR20190085391A KR102687751B1 KR 102687751 B1 KR102687751 B1 KR 102687751B1 KR 1020190085391 A KR1020190085391 A KR 1020190085391A KR 20190085391 A KR20190085391 A KR 20190085391A KR 102687751 B1 KR102687751 B1 KR 102687751B1
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Abstract

반도체 패키지는 제1 및 제2반도체 다이들, 제1 및 제2재배선 구조층들, 브리지 다이, 및 수직 커넥터를 포함한다. 제1재배선 구조층 상에 제1반도체 다이 및 브리지 다이가 배치된다. 브리지 다이는 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 배치된다. 제2재배선 구조층은 제1반도체 다이 바깥으로 돌출 부분이 돌출되며 제1반도체 다이의 상측 표면에 하측 표면이 접촉한다. 수직 커넥터는 제2재배선 구조층의 돌출 부분과 브리지 다이 사이에서 돌출 부분을 지지한다. The semiconductor package includes first and second semiconductor dies, first and second redistribution structure layers, a bridge die, and a vertical connector. A first semiconductor die and a bridge die are disposed on the first redistribution structure layer. The bridge die is arranged to have a lower height than the first semiconductor die to provide a step difference. The second redistribution structure layer has a protruding portion that protrudes outside the first semiconductor die, and its lower surface contacts the upper surface of the first semiconductor die. The vertical connector supports the protruding portion between the protruding portion of the second redistribution structure layer and the bridge die.

Figure R1020190085391
Figure R1020190085391

Description

브리지 다이를 포함한 반도체 패키지{Semiconductor package including bridge die}Semiconductor package including bridge die}

본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 브리지 다이(bridge die)를 포함한 반도체 패키지에 관한 것이다. This application relates to semiconductor package technology, and in particular, to a semiconductor package including a bridge die.

현재의 반도체 패키지는 고밀도(high density) 및 고속 동작(high speed)을 구현하도록 요구되고 있다. 또한, 반도체 패키지는 보다 작은 폼 팩터(form factor)의 구조를 가지도록 요구되고 있다. 이러한 반도체 패키지를 구현하기 위해 플립 칩 스택(flip chip stack) 기술이 시도되고 있다. 또한, 보다 얇은 두께의 패키지 구조를 위해서 웨이퍼 레벨 패키지(wafer level package) 기술이 시도되고 있다. Current semiconductor packages are required to implement high density and high speed. Additionally, semiconductor packages are required to have a structure with a smaller form factor. Flip chip stack technology is being attempted to implement such semiconductor packages. Additionally, wafer level package technology is being attempted to create a thinner package structure.

본 출원은 반도체 다이와 이에 이격되어 배치되는 브리지 다이(bridge die)를 포함하는 서브 패키지(sub package)의 구조를 제시한다. 서브 패키지들이 실질적으로 서로 수직하게 스택(stack)되고, 상측의 서브 패키지가 하측의 서브 패키지에 실질적으로 밀착된 스택 구조의 반도체 패키지 구조를 제시하고자 한다. This application proposes the structure of a sub-package including a semiconductor die and a bridge die disposed spaced apart from the semiconductor die. We would like to present a semiconductor package structure in which sub-packages are stacked substantially perpendicular to each other, and the upper sub-package is substantially in close contact with the lower sub-package.

본 출원의 일 관점은, 제1재배선 구조층 상에 배치된 제1반도체 다이; 제1관통 비아를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 상기 제1반도체 다이 바깥으로 돌출 부분이 돌출되며 상기 제1반도체 다이의 상측 표면에 하측 표면이 접촉하도록 스택된 제2재배선 구조층; 상기 제2재배선 구조층 상에 배치된 제2반도체 다이; 및 상기 제2재배선 구조층의 상기 돌출 부분과 상기 제1브리지 다이 사이에서 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하는 반도체 패키지를 제시한다. One aspect of the present application includes a first semiconductor die disposed on a first redistribution structure layer; a first bridge die including a first through-via and disposed on the first redistribution structure layer to be lower than the first semiconductor die to provide a step; a second redistribution structure layer stacked so that a protruding portion protrudes outside the first semiconductor die and a lower surface contacts an upper surface of the first semiconductor die; a second semiconductor die disposed on the second redistribution structure layer; and a vertical connector supporting the protruding portion between the protruding portion of the second redistribution structure layer and the first bridge die.

본 출원의 일 관점은, 상측 표면 부분 보다 낮은 리세스된 표면 부분을 포함하는 제1서브 패키지; 상기 제1서브 패키지의 상기 상측 표면 부분에 하측 표면이 접촉하고, 상기 리세스된 표면 부분과 이격된 돌출 부분이 돌출되면서, 상기 제1서브 패키지 상에 스택된 제2서브 패키지; 및 상기 리세스된 표면 부분에 배치되고 상기 제2서브 패키지의 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하는 반도체 패키지를 제시한다. One aspect of the present application provides a first sub-package comprising a recessed surface portion lower than an upper surface portion; a second sub-package stacked on the first sub-package, with a lower surface contacting the upper surface portion of the first sub-package and a protruding portion spaced apart from the recessed surface portion protruding; and a vertical connector disposed on the recessed surface portion and supporting the protruding portion of the second sub-package.

상기 제1서브 패키지는 상기 제1재배선 구조층; 상기 제1재배선 구조층 상에 배치된 제1반도체 다이; 제1관통 비아 및 제1포스트 범프를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 및 상기 제1포스트 범프의 상단 표면이 노출되도록 상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층;을 포함할 수 있다., The first sub-package includes the first redistribution structure layer; a first semiconductor die disposed on the first redistribution structure layer; a first bridge die including a first through via and a first post bump, and disposed on the first redistribution structure layer to be lower than the first semiconductor die to provide a step; and a first molding layer surrounding the first bridge die and the first semiconductor die so that the upper surface of the first post bump is exposed.

상기 수직 커넥터는 상기 제1포스트 범프에 연결될 수 있다. The vertical connector may be connected to the first post bump.

본 출원의 실시예들에 따르면, 반도체 다이와 이에 이격되어 배치되는 브리지 다이를 포함하는 서브 패키지의 구조를 제시한다. 서브 패키지들이 실질적으로 서로 수직하게 스택되고, 상측의 서브 패키지가 하측의 서브 패키지에 실질적으로 밀착된 스택 구조의 반도체 패키지 구조를 제시하고자 한다. 반도체 패키지의 전체 두께는 상대적으로 감소할 수 있다. According to embodiments of the present application, a structure of a sub-package including a semiconductor die and a bridge die disposed spaced apart from the semiconductor die is presented. We would like to present a semiconductor package structure in which sub-packages are stacked substantially perpendicular to each other, and the upper sub-package is substantially in close contact with the lower sub-package. The overall thickness of the semiconductor package may be relatively reduced.

도 1은 일 예에 따른 반도체 패키지의 서브 패키지의 구조를 보여주는 개략적인 단면도이다.
도 2는 일 예에 따른 반도체 패키지의 서브 패키지의 평면 배치 구조를 보여주는 개략적인 평면도이다.
도 3은 일 예에 따른 반도체 패키지의 브리지 다이의 구조를 보여주는 개략적인 단면도이다.
도 4는 일 예에 따른 반도체 패키지의 서브 패키지의 구조를 보여주는 개략적인 단면도이다.
도 5는 일 예에 따른 반도체 패키지의 구조를 보여주는 개략적인 단면도이다.
도 6은 도 5의 반도체 패키지의 브리지 다이 부분을 확대 도시한 개략적인 단면도이다.
도 7은 일 예에 따른 반도체 패키지의 구조를 보여주는 개략적인 단면도이다. 1 is a schematic cross-sectional view showing the structure of a sub-package of a semiconductor package according to an example.
FIG. 2 is a schematic plan view showing the planar arrangement structure of a sub-package of a semiconductor package according to an example.
FIG. 3 is a schematic cross-sectional view showing the structure of a bridge die of a semiconductor package according to an example.
4 is a schematic cross-sectional view showing the structure of a sub-package of a semiconductor package according to an example.
Figure 5 is a schematic cross-sectional view showing the structure of a semiconductor package according to an example.
FIG. 6 is an enlarged schematic cross-sectional view of the bridge die portion of the semiconductor package of FIG. 5.
7 is a schematic cross-sectional view showing the structure of a semiconductor package according to an example.

본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. The terms used in the example description of this application are terms selected in consideration of the functions in the presented embodiments, and the meaning of the terms may vary depending on the intention or custom of the user or operator in the technical field. The meaning of the terms used, if specifically defined in this specification, follows the defined definition, and if there is no specific definition, the meaning may be interpreted as generally recognized by those skilled in the art.

본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 요소들을 구분하기 위한 것이며, 요소 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. In the example description of this application, descriptions such as "first" and "second", "side", "top", and "bottom or lower" are used to distinguish elements, and elements It is not used to limit itself or imply a specific order.

반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플리케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다. A semiconductor package may include electronic devices such as a semiconductor die or a semiconductor chip, and the semiconductor die or chip may include a semiconductor substrate with an integrated electronic circuit cut into a die or chip. A semiconductor chip is a memory chip with memory integrated circuits such as DRAM, SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM, or PcRAM, or a logic die or logic chip with logic circuits integrated on a semiconductor substrate. This may mean an ASIC chip, an application processor (AP), a graphics processing unit (GPU), a central processing unit (GPU), or a system on chip (SoC). You can. Semiconductor packages can be applied to information and communication devices such as mobile terminals, electronic devices related to bio or health care, and electronic devices wearable by humans. Semiconductor packages can be applied to the Internet of Things.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다. The same reference signs may refer to the same elements throughout the specification. The same or similar reference signs may be described with reference to other drawings even if they are not mentioned or described in the corresponding drawings. Additionally, even if reference signs are not indicated, description may be made with reference to other drawings.

도 1은 일 예에 따른 반도체 패키지의 제1서브 패키지(10)의 구조를 보여주는 개략적인 단면도이다. FIG. 1 is a schematic cross-sectional view showing the structure of a first sub-package 10 of a semiconductor package according to an example.

도 1을 참조하면, 제1서브 패키지(10)는 반도체 패키지를 구성하는 패키지 단위(unit)로 구성될 수 있다. 이러한 패키지 단위들이 서로 수직하게 스택(stack)되어 반도체 패키지를 구성할 수 있다. 제1서브 패키지(10)는 제1재배선 구조층(first redistribution layer structure: 100), 제1반도체 다이(200), 제1브리지 다이(first bridge die: 300) 및 제1몰딩층(molding layer: 400)을 포함하여 구성될 수 있다. 이하의 기재에서 "제1" 및 "제2" 등의 기재는 요소의 구별을 위한 것으로 그 순서를 의미하지는 않는다. Referring to FIG. 1, the first sub-package 10 may be composed of package units constituting a semiconductor package. These package units can be stacked perpendicular to each other to form a semiconductor package. The first sub-package 10 includes a first redistribution layer structure (100), a first semiconductor die (200), a first bridge die (300), and a first molding layer (molding layer). : 400). In the following description, descriptions such as “first” and “second” are used to distinguish elements and do not imply their order.

제1반도체 다이(200)는 제1재배선 구조층(100) 상에 배치된다. 제1재배선 구조층(100)은 상측 표면(102)과 이에 반대되는 반대측의 하측 표면(101)을 구비할 수 있다. 제1반도체 다이(200)는 하측 표면(201)과 반대측의 상측 표면(202)를 구비할 수 있다. 제1반도체 다이(200)의 하측 표면(201)이 제1재배선 구조층(100)의 상측 표면(102)을 마주보도록, 제1반도체 다이(200)가 제1재배선 구조층(100)에 실장될 수 있다. 제1반도체 다이(200)는 제1재배선 구조층(100)에 전기적으로 연결될 수 있다. The first semiconductor die 200 is disposed on the first redistribution structure layer 100 . The first redistribution structure layer 100 may have an upper surface 102 and an opposite lower surface 101 . The first semiconductor die 200 may have a lower surface 201 and an opposite upper surface 202. The first semiconductor die 200 is placed in the first redistribution structure layer 100 such that the lower surface 201 of the first semiconductor die 200 faces the upper surface 102 of the first redistribution structure layer 100. It can be mounted on . The first semiconductor die 200 may be electrically connected to the first redistribution structure layer 100 .

제1브리지 다이(300)는 제1재배선 구조층(100) 상에 배치된다. 제1브리지 다이(300)는 제1반도체 다이(200)에 일정 간격 측방향으로 이격된 위치에 배치될 수 있다. 제1브리지 다이(300)들이 제1반도체 다이(200)의 양측에 각각 이격되어 배치될 수 있다. 제1재배선 구조층(100)은 제1반도체 다이(200) 바깥으로 더 확장된 형태를 가질 수 있다. 이러한 제1재배선 구조층(100)의 확장 부분 상에 제1브리지 다이(300)가 배치될 수 있다. The first bridge die 300 is disposed on the first redistribution structure layer 100. The first bridge die 300 may be disposed at a position spaced laterally at a certain distance from the first semiconductor die 200 . The first bridge dies 300 may be arranged to be spaced apart from each other on both sides of the first semiconductor die 200 . The first redistribution structure layer 100 may have a shape that extends further outside the first semiconductor die 200 . The first bridge die 300 may be disposed on the expanded portion of the first redistribution structure layer 100.

제1몰딩층(400)이 제1재배선 구조층(100)의 상측 표면(102) 일부 부분을 덮도록 형성될 수 있다. 제1몰딩층(400)의 일부 부분이 제1재배선 구조층(100)의 상측 표면(102)에 접촉하도록 연장될 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)와 제1브리지 다이(300)를 잡아 고정시킬 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 측면(203) 일부 부분들을 덮도록 연장될 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 측면(203)들을 에워싸는 형태를 가질 수 있다. The first molding layer 400 may be formed to cover a portion of the upper surface 102 of the first redistribution structure layer 100 . Some portions of the first molding layer 400 may extend to contact the upper surface 102 of the first redistribution structure layer 100 . The first molding layer 400 may hold and secure the first semiconductor die 200 and the first bridge die 300. The first molding layer 400 may extend to cover a portion of the side surface 203 of the first semiconductor die 200. The first molding layer 400 may have a shape surrounding the side surfaces 203 of the first semiconductor die 200.

제1몰딩층(400)은 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)을 노출할 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 상측 표면(202)를 노출할 수 있다. 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U) 및 상측 표면(202)이 제1몰딩층(400) 바깥으로 노출되므로, 제1반도체 다이(200)가 동작할 때 발생될 수 있는 열은 제1반도체 다이(200) 바깥으로 원활하게 배출될 수 있다. 이에 따라, 제1반도체 다이(200) 내에 열이 트랩(trap)되고, 트랩된 열에 의해 제1반도체 다이(200)의 동작 성능이 저하되는 것이 억제되거나 감소될 수 있다. The first molding layer 400 may expose a portion 203U of the top of the side 203 of the first semiconductor die 200. The first molding layer 400 may expose the upper surface 202 of the first semiconductor die 200. Since the upper portion 203U and the upper surface 202 of the side 203 of the first semiconductor die 200 are exposed to the outside of the first molding layer 400, this occurs when the first semiconductor die 200 operates. Any heat that may be generated can be smoothly discharged to the outside of the first semiconductor die 200. Accordingly, heat is trapped within the first semiconductor die 200, and deterioration of the operating performance of the first semiconductor die 200 due to the trapped heat can be suppressed or reduced.

제1몰딩층(400)은 제1반도체 다이(200)와 제1브리지 다이(300) 사이의 이격 부분을 채우도록 연장될 수 있다. 제1몰딩층(400)은 제1브리지 다이(300)를 측방향에서 에워싸도록 연장될 수 있다. The first molding layer 400 may extend to fill the space between the first semiconductor die 200 and the first bridge die 300. The first molding layer 400 may extend to surround the first bridge die 300 in the lateral direction.

제1몰딩층(400)은 다양한 형태(type)의 밀봉 물질(encapsulant material) 또는 유전 물질을 포함하여 형성될 수 있다. 제1몰딩층(400)은 예컨대 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 이용한 몰딩 과정으로 형성될 수 있다. 제1반도체 다이(200) 및 제1브리지 다이(300)를 덮도록 EMC를 몰딩한 후, 리세스(recess) 과정을 수행하여 제1반도체 다이(200)의 상측 표면(202)을 노출시킬 수 있다. The first molding layer 400 may be formed including various types of encapsulant material or dielectric material. The first molding layer 400 may be formed through a molding process using, for example, epoxy molding compound (EMC: Epoxy Molding Compound). After molding the EMC to cover the first semiconductor die 200 and the first bridge die 300, a recess process can be performed to expose the upper surface 202 of the first semiconductor die 200. there is.

제1브리지 다이(300)를 덮는 EMC 부분의 일부 두께 부분을 선택적으로 식각 제거함으로써, 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)을 노출하도록 제1몰딩층(400)이 리세스될 수 있다. 제1몰딩층(400)은 제1브리지 다이(300)의 제1포스트 범프(post bump: 340)의 상단 표면(340U)을 노출하도록 리세스될 수 있다. The first molding layer 400 is formed to expose a portion 203U of the top of the side 203 of the first semiconductor die 200 by selectively etching and removing a portion of the thickness of the EMC portion covering the first bridge die 300. ) can be recessed. The first molding layer 400 may be recessed to expose the top surface 340U of the first post bump 340 of the first bridge die 300.

제1재배선 구조층(100)은 인쇄회로기판(PCB: Printed Circuit Board)이나 실리콘 인터포저(silicon interposer)와 같은 부품과 달리, 제1반도체 다이(200)와 제1브리지 다이(200) 및 제1몰딩층(400)에 제1재배선 구조층의 상측 표면(102)이 직접적으로 접촉하는 구조를 가진다. 제1재배선 구조층(100)은 제1유전층(110), 제2유전층(120), 이들 유전층들 사이 층위(layered level)에 위치하는 제1재배선 패턴(130)들을 포함하는 복합층 구조를 가진다. Unlike components such as a printed circuit board (PCB) or a silicon interposer, the first redistribution structure layer 100 includes the first semiconductor die 200, the first bridge die 200, and The upper surface 102 of the first redistribution structure layer is in direct contact with the first molding layer 400. The first redistribution structure layer 100 is a composite layer structure including a first dielectric layer 110, a second dielectric layer 120, and first redistribution patterns 130 located at a layered level between these dielectric layers. has

제1유전층(110), 제1재배선 패턴(130)들, 및 제2유전층(120)들이 집적(integrate)된 층 구조는, 제1반도체 다이(200)와 제1브리지 다이(200) 및 제1몰딩층(400)의 구조물 아래에 직접적으로 접촉하도록 적층된다. 이와 같이, 제1재배선 구조층(100)이 층들이 집적된 층 구조로 형성되므로, 제1재배선 구조층 대신에 인쇄회로기판이나 인터포저가 도입된 경우 보다, 제1서브 패키지(10)는 상대적으로 더 얇은 두께를 가질 수 있다. The layer structure in which the first dielectric layer 110, the first redistribution patterns 130, and the second dielectric layer 120 are integrated includes the first semiconductor die 200, the first bridge die 200, and It is laminated so as to directly contact under the structure of the first molding layer 400. In this way, since the first redistribution structure layer 100 is formed in a layer structure in which layers are integrated, the first subpackage 10 is more stable than when a printed circuit board or an interposer is introduced instead of the first redistribution structure layer. may have a relatively thinner thickness.

제1재배선 구조층(100)은 제1반도체 다이(200)를 제1브리지 다이(300)에 전기적으로 연결시키는 인터커넥트(interconnect) 구조를 제공한다. 제1재배선 구조층(100)의 제1재배선 패턴(130)은 제1반도체 다이(200)의 제1접속 패드(210)와 제1브리지 다이(300)의 제1비아 패드(via pad: 320)을 연결시키는 도전 패턴으로 구비될 수 있다. 제1반도체 다이(200)의 제1접속 패드(210)는 제1반도체 다이(200)의 하측 표면(201)에 배치된 전기적 접속 요소일 수 있다. 제1브리지 다이(300)의 제1비아 패드(320)는, 제1브리지 다이(300)의 하측 표면, 즉, 제1몸체부(310)의 하측 표면(311)에 배치된 전기적 접속 요소일 수 있다. The first redistribution structure layer 100 provides an interconnect structure that electrically connects the first semiconductor die 200 to the first bridge die 300. The first redistribution pattern 130 of the first redistribution structure layer 100 is connected to the first connection pad 210 of the first semiconductor die 200 and the first via pad of the first bridge die 300. : 320) can be provided as a conductive pattern that connects. The first connection pad 210 of the first semiconductor die 200 may be an electrical connection element disposed on the lower surface 201 of the first semiconductor die 200. The first via pad 320 of the first bridge die 300 is an electrical connection element disposed on the lower surface of the first bridge die 300, that is, the lower surface 311 of the first body portion 310. You can.

제1재배선 패턴(130)은 일단 단부가 제1접속 패드(210)에 본딩(bonding)되고, 반대측의 타단 단부가 제1비아 패드(320)에 본딩되도록 연장된 도전 패턴일 수 있다. 이러한 도전 패턴은 제1유전층(110) 아래에 도전 물질의 증착 및 식각 과정이나, 도금 과정 등으로 형성될 수 있다. 도전 패턴은 구리(Cu)와 같은 금속 물질의 층을 포함할 수 있다. The first rewiring pattern 130 may be a conductive pattern extended such that one end is bonded to the first connection pad 210 and the other end on the opposite side is bonded to the first via pad 320. This conductive pattern may be formed under the first dielectric layer 110 through a deposition and etching process of a conductive material, a plating process, etc. The conductive pattern may include a layer of a metal material such as copper (Cu).

또한, 제1재배선 구조층(100)은 제1반도체 다이(200)를 외부의 다른 기기나 외부의 다른 기판 또는 모듈(module)에 전기적으로 접속시키는 인터커넥트 구조를 제공할 수 있다. 제1재배선 구조층(100)의 제1재배선 패턴(130)에 외측 커넥터(outer connector: 500)가 전기적으로 접속될 수 있다. 외측 커넥터(500)는 솔더 볼(solder ball)과 같은 전기적 접속 요소일 수 있다. Additionally, the first redistribution structure layer 100 may provide an interconnect structure that electrically connects the first semiconductor die 200 to another external device or another external substrate or module. An outer connector 500 may be electrically connected to the first redistribution pattern 130 of the first redistribution structure layer 100. The outer connector 500 may be an electrical connection element such as a solder ball.

도 2는 일 예에 따른 제1서브 패키지(10)의 평면 배치 구조를 보여주는 개략적인 평면도이다. 도 1은 도 2의 X-X' 절단선을 따르는 단면도일 수 있다. 도 2는 도 1의 제1반도체 다이(200)의 하측 표면(201)을 바라보는 방향에서 보여지는 제1서브 패키지(10)의 평면 형상을 제시할 수 있다. FIG. 2 is a schematic plan view showing the planar arrangement structure of the first sub-package 10 according to an example. FIG. 1 may be a cross-sectional view taken along line X-X' of FIG. 2. FIG. 2 may present a planar shape of the first sub-package 10 as seen from a direction toward the lower surface 201 of the first semiconductor die 200 of FIG. 1 .

도 1 및 도 2를 참조하면, 추가의 다른 제1반도체 다이(도 2의 200-1)가 제1반도체 다이(200)와 이격되며 더 배치될 수 있다. 또한, 복수의 제1브리지 다이(300)들이 제1반도체 다이(200, 200-1)들의 양측에 이격되며 배치될 수 있다. 제1브리지 다이(300)는 복수의 제1관통 비아(through via: 330)들을 포함하고, 제1관통 비아(330)들에 각각 연결된 제1비아 패드(320)들을 포함하여 구성될 수 있다. Referring to FIGS. 1 and 2 , another first semiconductor die ( 200 - 1 in FIG. 2 ) may be further disposed spaced apart from the first semiconductor die 200 . Additionally, a plurality of first bridge dies 300 may be arranged to be spaced apart from each other on both sides of the first semiconductor dies 200 and 200-1. The first bridge die 300 may include a plurality of first through vias 330 and first via pads 320 respectively connected to the first through vias 330.

도 3은 일 예에 따른 반도체 패키지의 제1브리지 다이(300)의 구조를 보여주는 개략적인 단면도이다.FIG. 3 is a schematic cross-sectional view showing the structure of the first bridge die 300 of a semiconductor package according to an example.

도 3 및 도 1을 참조하면, 제1브리지 다이(300)는 제1몸체부(310), 제1비아 패드(320), 제1관통 비아(330) 및 제1포스트 범프(340)을 포함하여 구성될 수 있다. 제1몸체부(310)는 하측 표면(311) 및 이에 반대되는 반대측 상측 표면(312)를 가지는 기판 또는 칩(chip) 또는 다이(die)일 수 있다. 제1몸체부(310)는 실리콘(Si)과 같은 반도체 물질의 기판으로 구성될 수 있다. 제1몸체부(310)는 유전 물질로도 형성될 수 있지만, 실리콘 기판으로 구성된 것이 반도체 공정을 적용하여 제1관통 비아(330)들을 형성하는 데 유리하다. 3 and 1, the first bridge die 300 includes a first body portion 310, a first via pad 320, a first through via 330, and a first post bump 340. It can be configured as follows. The first body portion 310 may be a substrate, chip, or die having a lower surface 311 and an opposite upper surface 312. The first body portion 310 may be composed of a substrate made of a semiconductor material such as silicon (Si). Although the first body portion 310 may be formed of a dielectric material, it is advantageous to form the first through vias 330 by applying a semiconductor process to the first body portion 310 if it is made of a silicon substrate.

제1관통 비아(330)들은 제1몸체부(310)을 실질적으로 수직하게 관통한다. 즉, 제1관통 비아(330)는 제1몸체부(310)의 하측 표면(311)으로부터 상측 표면(312)까지 연장된다. 이와 같은 제1관통 비아(330)를 형성할 때, 실리콘 웨이퍼에 대한 포토리소그래피(photolithography) 공정을 포함하는 반도체 공정을 적용할 수 있다. The first through vias 330 penetrate the first body portion 310 substantially perpendicularly. That is, the first through via 330 extends from the lower surface 311 to the upper surface 312 of the first body portion 310. When forming such a first through via 330, a semiconductor process including a photolithography process on a silicon wafer can be applied.

이에 따라, 제1관통 비아(330)는 미세한 직경(D1)을 가지는 관통 실리콘 비아(TSV: Through Silicon Via) 구조로 형성될 수 있다. 제1관통 비아(330)는 구리층을 포함하여 형성될 수 있다. 이러한 TSV 구조는 몰드층을 관통하는 알려진 쓰루몰드비아(TMV: Through Mold Via)에 비해 상대적으로 작은 직경을 가질 수 있다. 이에 따라, 제한된 크기를 가지는 제1몸체부(310) 내에 보다 많은 수의 제1관통 비아(330)들을 형성하는 것이 가능하다. 쓰루몰드비아는 제1관통 비아(330)의 직경(D1) 보다 더 큰 직경을 가질 수 밖에 없어, 제한된 영역 크기 내에 제1관통 비아(330)들의 개수만큼 형성되기 어렵다. Accordingly, the first through via 330 may be formed as a through silicon via (TSV) structure having a fine diameter D1. The first through via 330 may be formed to include a copper layer. This TSV structure may have a relatively small diameter compared to the known through mold via (TMV) that penetrates the mold layer. Accordingly, it is possible to form a greater number of first through vias 330 within the first body portion 310 having a limited size. The through molded via inevitably has a diameter larger than the diameter D1 of the first through via 330, so it is difficult to form the number of first through vias 330 within a limited area size.

이와 같이 제1브리지 다이(300)의 제1관통 비아(330)들이 TSV 공정에 의해 형성될 수 있어, 제1관통 비아(330)들이 다수의 인풋/아웃풋 단자(I/O) 및 전원, 접지 전극에 대응될 수 있도록, 제1몸체부(310)의 제한된 크기의 영역 내에 다수 개 형성하는 것이 가능하다. In this way, the first through vias 330 of the first bridge die 300 can be formed by the TSV process, so that the first through vias 330 are connected to a plurality of input/output terminals (I/O), power, and ground. It is possible to form a plurality of electrodes within a limited-sized area of the first body portion 310 so that they can correspond to the electrodes.

제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)이 감소할수록, 제1관통 비아(330)의 길이(L)는 감소될 수 있다. 제1몸체부(310)는 제1관통 비아(330)가 실질적으로 관통하는 코어 부분(core portion: 315)과, 코어 부분(315)을 덮는 제3유전층(316) 부분을 포함하여 구성될 수 있다. 제3유전층(316) 부분은 제1비아 패드(320)을 전기적으로 격리하는 유전층을 포함하여 구성될 수 있다. 코어 부분(315)은 실리콘 물질의 기판 부분일 수 있다. 제1비아 패드(320)는 제1관통 비아(330)를 제1재배선 구조층(도 1의 100)의 제1재배선 패턴(130)에 접속하는 접속 요소일 수 있다. As the diameter D1 of the first through via 330 of the first bridge die 300 decreases, the length L of the first through via 330 may decrease. The first body portion 310 may include a core portion 315 through which the first through via 330 substantially penetrates, and a third dielectric layer 316 covering the core portion 315. there is. The third dielectric layer 316 may include a dielectric layer that electrically isolates the first via pad 320. The core portion 315 may be a substrate portion of a silicon material. The first via pad 320 may be a connection element that connects the first through via 330 to the first redistribution pattern 130 of the first redistribution structure layer (100 in FIG. 1).

제1관통 비아(330)는 제1몸체부(310)의 두께(T2) 중 코어 부분(315)의 두께(T2-1)를 관통하는 길이(L)를 가지도록 형성된다. 이때, 종횡비(aspect ratio)의 제약에 의해서 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 감소시키는 것은 한계가 있다. 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 보다 작게 구현하기 위해서, 제1브리지 다이(300)의 제1몸체부(310)의 두께(T2) 또는 코어 부분(315)의 두께(T2-1)를 줄여 종횡비 제약을 극복할 수 있다. 제1브리지 다이(300)의 제1몸체부(310)의 두께(T2)를 제1반도체 칩(200)의 두께(도 1의 T1) 보다 얇게 함으로써, 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 상대적으로 더 작게 줄일 수 있다. 이에 따라, 보다 많은 수의 제1관통 비아(330)들을 제1브리지 다이(300)의 제1몸체부(310)에 형성할 수 있다. The first through via 330 is formed to have a length L that penetrates the thickness T2-1 of the core portion 315 among the thickness T2 of the first body portion 310. At this time, there is a limit to reducing the diameter D1 of the first through via 330 of the first bridge die 300 due to limitations in the aspect ratio. In order to make the diameter D1 of the first through via 330 of the first bridge die 300 smaller, the thickness T2 or the core portion of the first body portion 310 of the first bridge die 300 The aspect ratio limitation can be overcome by reducing the thickness (T2-1) of (315). By making the thickness T2 of the first body portion 310 of the first bridge die 300 thinner than the thickness (T1 in FIG. 1) of the first semiconductor chip 200, the first bridge die 300 The diameter D1 of the through via 330 can be reduced to a relatively smaller size. Accordingly, a greater number of first through vias 330 can be formed in the first body portion 310 of the first bridge die 300.

제1브리지 다이(300)의 제1비아 패드(320)는 제1브리지 다이(300)의 하측 표면, 즉, 제1몸체부(310)의 하측 표면(311)에서, 제1관통 비아(330)에 연결되도록 배치될 수 있다. 제1비아 패드(320)는 제1관통 비아(330)에 중첩된 위치에 배치된 전기적 접속 요소일 수 있다. The first via pad 320 of the first bridge die 300 is a first through via 330 on the lower surface of the first bridge die 300, that is, on the lower surface 311 of the first body portion 310. ) can be arranged to be connected to. The first via pad 320 may be an electrical connection element disposed at a position overlapping the first through via 330.

제1포스트 범프(340)가 제1관통 비아(330)에 연결된다. 제1포스트 범프(340)는 제1관통 비아(330)를 사이에 두고 제1비아 패드(320)와 마주보도록 위치할 수 있다. 제1포스트 범프(340)는 제1몸체부(310)의 상측 표면(312) 상으로 돌출된 형상을 가질 수 있다. 제1포스트 범프(340)는 제1관통 비아(330)의 직경(D1) 보다 더 큰 직경(D2)를 가질 수 있다. 제1포스트 범프(340)는 일정 높이 또는 두께(T3)를 가지도록 제1몸체부(310)의 상측 표면(312) 상으로 돌출됨으로써, 제1몸체부(310)의 얇은 두께(T2)를 보상할 수 있다. The first post bump 340 is connected to the first through via 330. The first post bump 340 may be positioned to face the first via pad 320 with the first through via 330 interposed therebetween. The first post bump 340 may have a shape that protrudes onto the upper surface 312 of the first body portion 310. The first post bump 340 may have a diameter D2 that is larger than the diameter D1 of the first through via 330. The first post bump 340 protrudes onto the upper surface 312 of the first body 310 to have a certain height or thickness T3, thereby reducing the thin thickness T2 of the first body 310. Compensation is possible.

이에 따라, 제1브리지 다이(300)는 제1몸체부(310)의 두께(T2)와 제1포스트 범프(340)의 두께(T3)를 포함하는 제1높이(H1)를 제공할 수 있다. 제1포스트 범프(340)에 의해서 제1브리지 다이(300)의 제1높이(H1)를 일정 수준으로 유지하면서, 제1몸체부(310)의 두께(T2)를 감소시킬 수 있다. 이에 따라, 제1관통 비아(330)의 직경(D1)을 더 작게 구현할 수 있어, 보다 많은 수의 제1관통 비아(330)들을 제1몸체부(310)의 제한된 영역 크기 내에 도입하는 것이 가능하다. Accordingly, the first bridge die 300 can provide a first height H1 including the thickness T2 of the first body 310 and the thickness T3 of the first post bump 340. . By using the first post bump 340, the thickness T2 of the first body portion 310 can be reduced while maintaining the first height H1 of the first bridge die 300 at a certain level. Accordingly, the diameter D1 of the first through via 330 can be made smaller, making it possible to introduce a greater number of first through vias 330 within the limited area size of the first body portion 310. do.

도 1을 다시 참조하면, 제1브리지 다이(300)는 제1높이(H1)를 가지며 제1재배선 구조층(100) 상에 배치될 수 있다. 제1높이(H1)는 제1재배선 구조층(100)의 상측 표면(102)으로부터 제1포스트 범프(340)의 상단 표면(340U)까지의 높이일 수 있다. 제1반도체 다이(200)는 제2높이(H2)를 가지며 제1브리지 다이(300) 옆에 배치될 수 있다. 제2높이(H2)는 제1재배선 구조층(100)의 상측 표면(102)으로부터 제1반도체 다이(200)의 상측 표면(202)까지의 높이일 수 있다. 제1브리지 다이(300)는 제1높이(H1)가 제1반도체 다이(200)의 제2높이(H2)보다 낮아, 제1브리지 다이(300)와 제1반도체 다이(200) 사이에 낮은 단차(H3)를 제공하도록 배치된다. 제1브리지 다이(300)와 제1반도체 다이(200) 사이의 낮은 단차(H3)는 제1브리지 다이(300)의 제1높이(H1)가 제1반도체 다이(200)의 제2높이(H2) 보다 낮아, 이들 높이 차이만큼 유발될 수 있다. 제1브리지 다이(300)의 제1포스트 범프(340)의 상단 표면(340U)은 낮은 단차(H3)만큼 제1반도체 다이(200)의 상측 표면(202) 보다 낮은 높이 수준(height level)에 위치한다. Referring again to FIG. 1 , the first bridge die 300 has a first height H1 and may be disposed on the first redistribution structure layer 100 . The first height H1 may be a height from the upper surface 102 of the first redistribution structure layer 100 to the upper surface 340U of the first post bump 340. The first semiconductor die 200 has a second height H2 and may be placed next to the first bridge die 300. The second height H2 may be a height from the top surface 102 of the first redistribution structure layer 100 to the top surface 202 of the first semiconductor die 200. The first bridge die 300 has a first height (H1) lower than the second height (H2) of the first semiconductor die 200, and has a low height between the first bridge die 300 and the first semiconductor die 200. It is arranged to provide a step (H3). The low step H3 between the first bridge die 300 and the first semiconductor die 200 means that the first height H1 of the first bridge die 300 is the second height of the first semiconductor die 200 ( H2), can be caused by these height differences. The upper surface 340U of the first post bump 340 of the first bridge die 300 is at a height level lower than the upper surface 202 of the first semiconductor die 200 by the low step H3. Located.

제1브리지 다이(300)와 제1반도체 다이(200) 사이에 높이 단차(H3)가 존재하므로, 제1서브 패키지(10)는 중앙의 상측 표면 부분(10H) 보다 낮은 리세스(recess)된 표면 부분(10R)을 구비할 수 있다. 제1서브 패키지(10)에서 중앙의 상측 표면 부분(10H)과 리세스된 표면 부분(10R)은 단차(H3)를 제공하는 계단 형상을 이룰 수 있다. Since there is a height difference H3 between the first bridge die 300 and the first semiconductor die 200, the first sub-package 10 is recessed lower than the central upper surface portion 10H. It may have a surface portion 10R. In the first sub-package 10, the central upper surface portion 10H and the recessed surface portion 10R may form a step shape providing a step H3.

제1서브 패키지(10)의 중앙의 상측 표면 부분(10H)은 제1반도체 다이(200)가 배치된 영역일 수 있다. 제1서브 패키지(10)의 상측 표면은 제1반도체 다이(200)의 상측 표면(202)일 수 있다. 제1서브 패키지(10)의 리세스된 표면 부분(10R)은 제1브리지 다이(300)가 배치된 영역일 수 있다. 제1서브 패키지(10)의 리세스된 표면 부분(10R)의 바닥은 제1포스트 범프(340)의 상단 표면(340U)과 제1몰딩층(400) 표면을 포함하는 표면으로 이루어질 수 있다. 제1포스트 범프(340)의 상단 표면(340U)은 제1몰딩층(400) 표면으로부터 드러날 수 있다. 제1몰딩층(400)은 제1포스트 범프(340)를 에워싸면서 제1브리지 다이(300)의 제1몸체부(310)를 덮는 형상을 가질 수 있다. The central upper surface portion 10H of the first sub-package 10 may be an area where the first semiconductor die 200 is disposed. The top surface of the first sub-package 10 may be the top surface 202 of the first semiconductor die 200. The recessed surface portion 10R of the first sub-package 10 may be an area where the first bridge die 300 is disposed. The bottom of the recessed surface portion 10R of the first sub-package 10 may be formed of a surface including the top surface 340U of the first post bump 340 and the surface of the first molding layer 400. The top surface 340U of the first post bump 340 may be exposed from the surface of the first molding layer 400. The first molding layer 400 may have a shape that covers the first body portion 310 of the first bridge die 300 while surrounding the first post bump 340.

도 4는 일 예에 따른 반도체 패키지의 제2서브 패키지(20)의 구조를 보여주는 개략적인 단면도이다. FIG. 4 is a schematic cross-sectional view showing the structure of the second sub-package 20 of a semiconductor package according to an example.

도 4를 참조하면, 제2서브 패키지(20)는 도 1의 제1서브 패키지(10)와 실질적으로 동일한 형태로 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)와 실질적으로 동일한 요소들로 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)와 실질적으로 동일한 구조를 가질 수 있다. 제2서브 패키지(20)는 제2재배선 구조층(S100), 제2반도체 다이(S200), 제2브리지 다이(S300) 및 제2몰딩층(S400)을 포함하여 구성될 수 있다. Referring to FIG. 4 , the second sub-package 20 may be configured in substantially the same form as the first sub-package 10 of FIG. 1 . The second sub-package 20 may be composed of substantially the same elements as the first sub-package 10. The second sub-package 20 may have substantially the same structure as the first sub-package 10. The second sub-package 20 may include a second redistribution structure layer (S100), a second semiconductor die (S200), a second bridge die (S300), and a second molding layer (S400).

제2브리지 다이(S300)는 제4높이(H4)를 가지며 제1재배선 구조층(100) 상에 배치될 수 있다. 제4높이(H4)는 제2재배선 구조층(S100)의 상측 표면(S102)으로부터 제2브리지 다이(S300)의 제2포스트 범프(S340)의 상단 표면(S340U)까지의 높이일 수 있다. 제2반도체 다이(S200)는 제5높이(H5)를 가지며 제1브리지 다이(S300) 옆에 배치될 수 있다. 제5높이(H5)는 제2재배선 구조층(S100)의 상측 표면(S102)으로부터 제2반도체 다이(S200)의 상측 표면(S202)까지의 높이일 수 있다. 제2브리지 다이(S300)의 제4높이(H4)는 제2반도체 다이(S200)의 제5높이(H5)보다 낮아, 제2브리지 다이(S300)와 제2반도체 다이(S200) 사이에 낮은 단차(H6)를 제공하도록 배치된다. 제2브리지 다이(S300)는 제2반도체 다이(S200) 보다 높이가 낮아 단차(H6)를 제공한다. The second bridge die S300 has a fourth height H4 and may be disposed on the first redistribution structure layer 100 . The fourth height H4 may be the height from the upper surface S102 of the second redistribution structure layer S100 to the upper surface S340U of the second post bump S340 of the second bridge die S300. . The second semiconductor die (S200) has a fifth height (H5) and can be placed next to the first bridge die (S300). The fifth height H5 may be the height from the upper surface S102 of the second redistribution structure layer S100 to the upper surface S202 of the second semiconductor die S200. The fourth height (H4) of the second bridge die (S300) is lower than the fifth height (H5) of the second semiconductor die (S200), so there is a low height between the second bridge die (S300) and the second semiconductor die (S200). It is arranged to provide a step (H6). The second bridge die (S300) is lower in height than the second semiconductor die (S200) and provides a step (H6).

제2브리지 다이(S300)와 제2반도체 다이(S200) 사이에 높이 단차(H6)가 존재하므로, 제2서브 패키지(20)는 중앙의 상측 표면 부분(20H) 보다 낮은 리세스된 표면 부분(20R)을 구비할 수 있다. 제2서브 패키지(20)에서 중앙의 상측 표면 부분(20H)과 리세스된 표면 부분(20R)은 단차(H6)를 제공하는 계단 형상을 이룰 수 있다. Since there is a height step H6 between the second bridge die S300 and the second semiconductor die S200, the second sub-package 20 has a recessed surface portion lower than the central upper surface portion 20H ( 20R) can be provided. In the second sub-package 20, the central upper surface portion 20H and the recessed surface portion 20R may form a step shape providing a step H6.

제2브리지 다이(S300)는 제2몸체부(S310), 제2비아 패드(S320), 제2관통 비아(S330) 및 제2포스트 범프(S340)을 포함하여 구성될 수 있다. 제2몰딩층(S400)은 제2포스트 범프(S340)의 상단 표면(S340U)이 노출되도록, 제2브리지 다이(S300)와 제2반도체 다이(S200)를 에워싸는 형상을 가질 수 있다. 제2재배선 구조층(S100)은 제2재배선 패턴(S130)과, 제2재배선 패턴(S130)을 전기적으로 격리하는 제3유전층(S110) 및 제4유전층(S120)을 구비할 수 있다. The second bridge die (S300) may include a second body portion (S310), a second via pad (S320), a second through via (S330), and a second post bump (S340). The second molding layer S400 may have a shape surrounding the second bridge die S300 and the second semiconductor die S200 so that the top surface S340U of the second post bump S340 is exposed. The second redistribution structure layer (S100) may include a second redistribution pattern (S130) and a third dielectric layer (S110) and a fourth dielectric layer (S120) that electrically isolate the second redistribution pattern (S130). there is.

이러한 제2재배선 구조층(S100)은 제2반도체 다이(S200)를 외부의 다른 기기나 제1반도체 다이(도 1의 200) 또는 제1브리지 다이(도 1의 300)에 전기적으로 접속시키는 인터커넥트 구조를 제공할 수 있다. 제2재배선 구조층(S100)의 제2재배선 패턴(S130)에 수직 커넥터(vertical connector: S500)가 전기적으로 접속될 수 있다. 수직 커넥터(S500)는 서로 상하에 각각 위치하는 전기적 요소들을 실질적으로 수직하게 상호 연결시키는 접속 요소로 도입될 수 있다. 수직 커넥터(S500)는 솔더 볼 또는 도전성 범프와 같은 전기적 접속 요소일 수 있다. This second redistribution structure layer (S100) electrically connects the second semiconductor die (S200) to another external device, the first semiconductor die (200 in FIG. 1), or the first bridge die (300 in FIG. 1). An interconnect structure may be provided. A vertical connector (S500) may be electrically connected to the second redistribution pattern (S130) of the second redistribution structure layer (S100). The vertical connector S500 may be introduced as a connection element that substantially vertically connects electrical elements located above and below each other. The vertical connector S500 may be an electrical connection element such as a solder ball or conductive bump.

도 5는 일 예에 따른 반도체 패키지(30)의 구조를 보여주는 개략적인 단면도이다. 도 6은 도 5의 반도체 패키지(30)의 제1 및 제2브리지 다이들(300, S300)이 스택된 부분을 확대 도시한 개략적인 단면도이다. FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor package 30 according to an example. FIG. 6 is a schematic cross-sectional view showing an enlarged portion of the semiconductor package 30 of FIG. 5 where the first and second bridge dies 300 and S300 are stacked.

도 5를 참조하면, 반도체 패키지(30)는 제1서브 패키지(10) 상에 제2서브 패키지(20)가 스택되어 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)에 실질적으로 수직하게 스택될 수 있다. 제2서브 패키지(20)의 하측 표면이 제1서브 패키지(10)의 상측 표면에 직접적으로 접촉할 수 있다. 제2서브 패키지(20)의 하측 표면은 제2재배선 구조층(S100)의 하측 표면(S121)일 수 있다. 제1서브 패키지(10)의 상측 표면은 제1반도체 다이(200)의 상측 표면(202)일 수 있다. 따라서, 제2재배선 구조층(S100)의 하측 표면(S121)이 제1반도체 다이(200)의 상측 표면(202)에 직접적으로 접촉할 수 있다. 제1서브 패키지(10)의 중앙의 상측 표면 부분(10H)이 제2재배선 구조층(S100)의 하측 표면(S121)인 제2서브 패키지(20)의 하측 표면에 직접적으로 접촉할 수 있다. Referring to FIG. 5, the semiconductor package 30 may be configured by stacking the second sub-package 20 on the first sub-package 10. The second sub-package 20 may be stacked substantially perpendicular to the first sub-package 10 . The lower surface of the second sub-package 20 may directly contact the upper surface of the first sub-package 10. The lower surface of the second sub-package 20 may be the lower surface S121 of the second redistribution structure layer S100. The top surface of the first sub-package 10 may be the top surface 202 of the first semiconductor die 200. Accordingly, the lower surface S121 of the second redistribution structure layer S100 may directly contact the upper surface 202 of the first semiconductor die 200. The central upper surface portion 10H of the first sub-package 10 may directly contact the lower surface of the second sub-package 20, which is the lower surface S121 of the second redistribution structure layer S100. .

제2서브 패키지(20)의 하측 표면이 제1서브 패키지(10)의 상측 표면(202)에 직접적으로 접촉하고 있어, 제1 및 제2서브 패키지들(10, 20)의 전체 두께, 즉, 반도체 패키지(30)의 전체 두께(T4)는 감소된 두께를 가질 수 있다. 제1 및 제2서브 패키지들 사이가 이격되는 비교예에 비해, 서로 밀착하여 스택된 제1 및 제2서브 패키지들(10, 20)의 스택 구조는 감소된 두께(T4)를 가질 수 있다. The lower surface of the second sub-package 20 is in direct contact with the upper surface 202 of the first sub-package 10, so that the total thickness of the first and second sub-packages 10 and 20, that is, The overall thickness T4 of the semiconductor package 30 may have a reduced thickness. Compared to the comparative example in which the first and second sub-packages are spaced apart, the stack structure of the first and second sub-packages 10 and 20 stacked in close contact with each other may have a reduced thickness T4.

도 5와 함께 도 6을 참조하면, 반도체 패키지(30)의 구조에서, 제2서브 패키지(20)의 일부 부분인 리세스된 표면 부분(20R)은 제1서브 패키지(10)의 리세스된 표면 부분(10R) 상측으로 돌출된다. 이하, 제2서브 패키지(20)의 리세스된 표면 부분(20R)을 제2서브 패키지(20)의 돌출 부분(20R)으로 지칭한다. 제2서브 패키지(20)의 돌출 부분(20R)은 제1서브 패키지(10)의 리세스된 표면 부분(10R) 상측으로 돌출된다. 제2서브 패키지(20)의 돌출 부분(20R)은 제2재배선 구조층(S100)의 돌출 부분을 포함할 수 있다. 제2재배선 구조층(S100)의 돌출 부분은 제1반도체 다이(200) 와 중첩되지 않는 영역으로 돌출될 수 있다. Referring to FIG. 6 together with FIG. 5 , in the structure of the semiconductor package 30, the recessed surface portion 20R, which is a portion of the second sub-package 20, is a recessed surface portion 20R of the first sub-package 10. The surface portion 10R protrudes upward. Hereinafter, the recessed surface portion 20R of the second sub-package 20 will be referred to as the protruding portion 20R of the second sub-package 20. The protruding portion 20R of the second sub-package 20 protrudes upward from the recessed surface portion 10R of the first sub-package 10. The protruding portion 20R of the second sub-package 20 may include a protruding portion of the second redistribution structure layer S100. The protruding portion of the second redistribution structure layer S100 may protrude into an area that does not overlap the first semiconductor die 200.

제2서브 패키지(20)의 돌출 부분(20R)은 아래의 제1서브 패키지(10)의 리세스된 표면 부분(10R)과 상하로 일정 간격 이격될 수 있다. 제1서브 패키지(10)가 중앙의 상측 표면 부분(10H) 보다 낮은 리세스(recess)된 표면 부분(10R)을 가져 계단 형상을 제공한 구조를 가지므로, 제1서브 패키지(10) 상에 밀착된 제2서브 패키지(20)의 가장 자리 부분이 돌출 부분(20R)은 제1반도체 다이(200) 바깥으로 돌출된 형상 또는 오버행(overhang)된 형상을 가질 수 있다. The protruding portion 20R of the second sub-package 20 may be spaced apart from the recessed surface portion 10R of the first sub-package 10 below at a certain distance up and down. Since the first sub-package 10 has a structure that provides a stepped shape by having a recessed surface portion 10R lower than the central upper surface portion 10H, The protruding portion 20R at the edge of the closely adhered second sub-package 20 may have a shape that protrudes out of the first semiconductor die 200 or has an overhang.

제2서브 패키지(20)의 돌출 부분(20R)과 제1서브 패키지(10)의 리세스된 표면 부분(10R) 사이에 수직 커넥터(S500)가 배치된다. 수직 커넥터(S500)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)에서 오버행된 제2서브 패키지(20)의 돌출 부분(20R)을 지지하는 역할을 할 수 있다. A vertical connector S500 is disposed between the protruding portion 20R of the second sub-package 20 and the recessed surface portion 10R of the first sub-package 10. The vertical connector S500 may serve to support the protruding portion 20R of the second sub-package 20 overhanging the recessed surface portion 10R of the first sub-package 10.

수직 커넥터(S500)는 제3높이(CH)를 가지도록 도입될 수 있다. 제3높이(CH)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)으로부터 제2서브 패키지(20)의 하측 표면, 즉, 제2재배선 구조층(S100)의 하측 표면(S121)까지의 높이일 수 있다. 수직 커넥터(S500)의 제3높이는 제2서브 패키지(20)의 돌출 부분(20R)과 제1서브 패키지(10)의 리세스된 표면 부분(10R) 사이의 간격일 수 있는 단차(H3)를 보상하는 높이일 수 있다. 수직 커넥터(S500)가 단차(H3)를 보상하므로, 수직 커넥터(S500)의 제3높이(CH)는 제1반도체 다이(200)의 제2높이(H2)와 제1브리지 다이(300)의 제1높이(H1)의 차이만큼의 높이일 수 있다. The vertical connector S500 may be introduced to have a third height CH. The third height CH is the lower surface of the second sub-package 20 from the recessed surface portion 10R of the first sub-package 10, that is, the lower surface of the second redistribution structure layer S100 ( It can be as high as S121). The third height of the vertical connector (S500) has a step (H3), which may be the gap between the protruding portion (20R) of the second sub-package (20) and the recessed surface portion (10R) of the first sub-package (10). It may be a compensating height. Since the vertical connector S500 compensates for the step H3, the third height CH of the vertical connector S500 is the difference between the second height H2 of the first semiconductor die 200 and the first bridge die 300. The height may be equal to the difference in the first height (H1).

수직 커넥터(S500)는 제1서브 패키지(10)의 제1브리지 다이(300)의 제1포스트 범프(340)과, 제2서브 패키지(20)의 제2재배선 구조층(S100)의 제2재배선 패턴(S130)을 전기적으로 연결시킨다. 이에 따라, 수직 커넥터(S500)는 제1서브 패키지(10)와 제2서브 패키지(20)을 수직하게 그리고 전기적으로 연결시킨다. 수직 커넥터(S500)는 제1반도체 다이(200)와 제2반도체 다이(S200)을 전기적으로 상호 연결시킨다. 수직 커넥터(S500)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)에 위치한다. 이에 따라, 수직 커넥터(S500)는 측면 부분(S503)이 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)에 마주보게 된다. The vertical connector S500 is connected to the first post bump 340 of the first bridge die 300 of the first sub-package 10 and the second redistribution structure layer S100 of the second sub-package 20. 2. Electrically connect the rewiring pattern (S130). Accordingly, the vertical connector S500 vertically and electrically connects the first sub-package 10 and the second sub-package 20. The vertical connector S500 electrically connects the first semiconductor die 200 and the second semiconductor die S200 to each other. The vertical connector S500 is located in the recessed surface portion 10R of the first subpackage 10. Accordingly, the side portion S503 of the vertical connector S500 faces the upper portion 203U of the side 203 of the first semiconductor die 200.

도 5 및 도 6을 다시 참조하면, 제1서브 패키지(10)가 중앙의 상측 표면 부분(10H) 보다 낮은 리세스된 표면 부분(10R)을 계단 형상으로 구비하고 있어, 수직 커넥터(S500)가 제1서브 패키지(10)의 상측 표면(202) 아래로 연장된 형태로 도입될 수 있다. 이에 따라, 제1서브 패키지(10)의 상측 표면(202)에 제2서브 패키지(20)의 하측 표면이 접촉할 수 있다. 비교예에서 제1서브 패키지가 중앙의 상측 표면 부분과 리세스된 표면 부분의 높이가 실질적으로 동일하다면, 수직 커넥터는 제1서브 패키지의 상측 표면 위로 돌출되게 된다. 이 비교예에서는 제1서브 패키지와 제2서브 패키지는 서로 수직 커넥터의 높이만큼 이격되게 된다. 이와 같이, 제1서브 패키지와 제2서브 패키지가 수직 커넥터에 의해 일정 간격 이격되면서 스택된 비교예는, 도 5의 반도체 패키지(30)의 두께(T4) 보다 더 증가된 두께를 가지게 된다. 도 5의 반도체 패키지(30)의 두께(T4)는 비교에의 두께 보다 감소된 두께를 가져, 상대적으로 얇은 두께의 패키지 구조를 제공할 수 있다. Referring again to FIGS. 5 and 6, the first sub-package 10 has a recessed surface portion 10R lower than the central upper surface portion 10H in a stepped shape, so that the vertical connector S500 It may be introduced in a form extending below the upper surface 202 of the first sub-package 10. Accordingly, the lower surface of the second sub-package 20 may contact the upper surface 202 of the first sub-package 10. In the comparative example, if the height of the central upper surface portion and the recessed surface portion of the first sub-package are substantially the same, the vertical connector protrudes above the upper surface of the first sub-package. In this comparative example, the first sub-package and the second sub-package are spaced apart from each other by the height of the vertical connector. In this way, the comparative example in which the first sub-package and the second sub-package are stacked while being spaced at a predetermined distance by a vertical connector has a thickness that is further increased than the thickness T4 of the semiconductor package 30 of FIG. 5. The thickness T4 of the semiconductor package 30 in FIG. 5 is reduced compared to the thickness in comparison, thereby providing a package structure with a relatively thin thickness.

도 7은 일 예에 따른 반도체 패키지(40)의 구조를 보여주는 개략적인 단면도이다. FIG. 7 is a schematic cross-sectional view showing the structure of a semiconductor package 40 according to an example.

도 7을 참조하면, 반도체 패키지(40)는 제1서브 패키지(10)의 상측 표면(202) 부분과 제2서브 패키지(20)의 하측 표면, 즉, 제2재배선 구조층(S100)의 하측 표면(S121) 사이에 유기 물질층(600)을 더 도입한다. 유기 물질층(600)은 필름 형태로 도입될 수 있다. 유기 물질층(600)은 제1서브 패키지(10)에 제2서브 패키지(20)를 접착시키는 접착층으로 도입될 수 있다. 접착층은 제1서브 패키지(10)에 제2서브 패키지(20)를 고정시켜, 제2서브 패키지(20)가 유동되어 그 위치가 원하지 않게 틀어지는 것을 막아주고 억제하는 역할을 할 수 있다. Referring to FIG. 7, the semiconductor package 40 has the upper surface 202 of the first sub-package 10 and the lower surface of the second sub-package 20, that is, the second redistribution structure layer S100. An organic material layer 600 is further introduced between the lower surfaces S121. The organic material layer 600 may be introduced in the form of a film. The organic material layer 600 may be introduced as an adhesive layer for adhering the second sub-package 20 to the first sub-package 10 . The adhesive layer may play a role in fixing the second sub-package 20 to the first sub-package 10 and preventing and suppressing the second sub-package 20 from being undesirably distorted due to movement.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.As described above, the embodiments of the present application are described by way of example drawings, but this is for the purpose of explaining what is intended to be presented in the present application, and is not intended to limit what is intended to be presented in the present application to the shapes presented in detail. Various other modifications will be possible as long as the technical idea presented in this application is reflected.

10, 20: 서브 패키지,
100, S100: 재배선 구조층,
200, S200: 반도체 다이,
300, 300S: 브리지 다이,
S500: 수직 커넥터. 10, 20: subpackage,
100, S100: rewiring structure layer,
200, S200: semiconductor die,
300, 300S: bridge die,
S500: Vertical connector.

Claims (20)

제1재배선 구조층 상에 배치된 제1반도체 다이;
제1관통 비아를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이;
상기 제1반도체 다이 바깥으로 돌출 부분이 돌출되도록 상기 제1반도체 다이에 스택된 제2재배선 구조층;
상기 제2재배선 구조층 상에 접촉하면서 배치된 제2반도체 다이; 및
상기 제2재배선 구조층의 상기 돌출 부분과 상기 제1브리지 다이 사이에서 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하고,
상기 제2재배선 구조층은
재배선 패턴; 및
상기 제1반도체 다이로부터 상기 재배선 패턴을 절연하는 유전층을 포함하고,
상기 유전층은 하측 표면이 상기 제1반도체 다이의 상기 상측 표면에 접촉하도록 형성된 반도체 패키지. a first semiconductor die disposed on the first redistribution structure layer;
a first bridge die including a first through-via and disposed on the first redistribution structure layer to be lower than the first semiconductor die to provide a step;
a second redistribution structure layer stacked on the first semiconductor die so that a protruding portion protrudes outside the first semiconductor die;
a second semiconductor die disposed in contact with the second redistribution structure layer; and
It includes a vertical connector supporting the protruding portion between the protruding portion of the second redistribution structure layer and the first bridge die,
The second redistribution structure layer is
rewiring pattern; and
A dielectric layer that insulates the redistribution pattern from the first semiconductor die,
A semiconductor package wherein the dielectric layer is formed such that its lower surface contacts the upper surface of the first semiconductor die. 제1항에 있어서,
상기 제1브리지 다이는
상기 제1관통 비아가 수직하게 관통하는 제1몸체부; 및
상기 제1관통 비아에 전기적으로 연결되고, 상기 제1몸체부 상으로 돌출된 제1포스트 범프를 포함하고,
상기 수직 커넥터는 상기 제2재배선 구조층의 상기 돌출 부분에 상기 제1포스트 범프를 전기적으로 연결하는 반도체 패키지. According to paragraph 1,
The first bridge die is
a first body portion through which the first through via passes vertically; and
It is electrically connected to the first through via and includes a first post bump protruding onto the first body portion,
The vertical connector electrically connects the first post bump to the protruding portion of the second redistribution structure layer. 제2항에 있어서,
상기 단차는
상기 제1재배선 구조층으로부터 상기 제1포스트 범프의 상단 표면까지의 제1높이가
상기 제1재배선 구조층으로부터 상기 제1반도체 다이의 상기 상측 표면까지의 제2높이 보다 낮아 유발된 반도체 패키지. According to paragraph 2,
The above step is
The first height from the first redistribution structure layer to the top surface of the first post bump is
A semiconductor package caused to be lower than a second height from the first redistribution structure layer to the upper surface of the first semiconductor die. 제3항에 있어서,
상기 수직 커넥터는
상기 제2높이와 상기 제1높이 차이만큼의 제3높이를 가지는 반도체 패키지. According to paragraph 3,
The vertical connector is
A semiconductor package having a third height equal to the difference between the second height and the first height. 제4항에 있어서,
상기 수직 커넥터는
솔더 볼(solder ball)을 포함하는 반도체 패키지. According to paragraph 4,
The vertical connector is
A semiconductor package containing a solder ball. 제2항에 있어서,
상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층을 더 포함하고,
상기 제1몰딩층은
상기 제1포스트 범프를 에워싸면서 상기 제1브리지 다이의 상기 제1몸체부를 덮는 반도체 패키지. According to paragraph 2,
Further comprising a first molding layer surrounding the first bridge die and the first semiconductor die,
The first molding layer is
A semiconductor package surrounding the first post bump and covering the first body portion of the first bridge die. 제6항에 있어서,
상기 제1몰딩층은
상기 제1반도체 다이의 측면의 상단 일부 부분 및 상기 상측 표면을 노출하는 반도체 패키지. According to clause 6,
The first molding layer is
A semiconductor package exposing an upper portion of a side surface of the first semiconductor die and the upper surface. 제2항에 있어서,
상기 제1포스트 범프는
상기 제1관통 비아의 제1직경 보다 큰 제2직경을 가지는 반도체 패키지. According to paragraph 2,
The first post bump is
A semiconductor package having a second diameter larger than the first diameter of the first through via. 삭제delete 제1항에 있어서,
상기 수직 커넥터는
상기 제1반도체 다이의 측면과 상기 수직 커넥터의 측면 부분이 마주보도록 배치된 반도체 패키지. According to paragraph 1,
The vertical connector is
A semiconductor package arranged so that a side surface of the first semiconductor die faces a side surface of the vertical connector. 삭제delete 제1항에 있어서,
상기 제2반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제2재배선 구조층 상에 배치되고, 제2관통 비아 및 제2포스트 범프를 포함한 제2브리지 다이; 및
상기 제2포스트 범프의 상단 표면이 노출되도록 상기 제2브리지 다이와 상기 제2반도체 다이를 에워싸는 제2몰딩층을 더 포함하는 반도체 패키지. According to paragraph 1,
a second bridge die disposed on the second redistribution structure layer to be lower than the second semiconductor die to provide a step, and including a second through-via and a second post bump; and
A semiconductor package further comprising a second molding layer surrounding the second bridge die and the second semiconductor die so that the upper surface of the second post bump is exposed. 상측 표면 부분 보다 낮은 리세스된 표면 부분을 포함하는 제1서브 패키지;
상기 제1서브 패키지의 상기 리세스된 표면 부분과 이격된 돌출 부분이 돌출되면서 상기 제1서브 패키지 상에 스택된 제2서브 패키지; 및
상기 리세스된 표면 부분에 배치되고 상기 제2서브 패키지의 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하고,
상기 제1서브 패키지는
제1재배선 구조층;
상기 제1재배선 구조층 상에 배치된 제1반도체 다이;
제1관통 비아 및 제1포스트 범프를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 및
상기 제1포스트 범프의 상단 표면이 노출되도록 상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층;을 포함하고,
상기 수직 커넥터는 상기 제1포스트 범프에 연결되고,
상기 제2서브 패키지는 제2재배선 구조층을 포함하고,
상기 제2재배선 구조층은
재배선 패턴; 및
상기 제1반도체 다이로부터 상기 재배선 패턴을 절연하는 유전층을 포함하고,
상기 유전층은 하측 표면이 상기 제1반도체 다이의 상기 상측 표면에 접촉하도록 형성된 반도체 패키지. a first sub-package including a recessed surface portion lower than the upper surface portion;
a second sub-package stacked on the first sub-package with a protruding portion spaced apart from the recessed surface portion of the first sub-package protruding; and
A vertical connector disposed in the recessed surface portion and supporting the protruding portion of the second sub-package,
The first subpackage is
a first redistribution structure layer;
a first semiconductor die disposed on the first redistribution structure layer;
a first bridge die including a first through via and a first post bump, and disposed on the first redistribution structure layer to be lower than the first semiconductor die to provide a step; and
A first molding layer surrounding the first bridge die and the first semiconductor die so that the top surface of the first post bump is exposed,
The vertical connector is connected to the first post bump,
The second sub-package includes a second redistribution structure layer,
The second redistribution structure layer is
rewiring pattern; and
A dielectric layer that insulates the redistribution pattern from the first semiconductor die,
A semiconductor package wherein the dielectric layer is formed such that its lower surface contacts the upper surface of the first semiconductor die. 제13항에 있어서,
상기 단차는
상기 제1재배선 구조층으로부터 상기 제1포스트 범프의 상단 표면까지의 제1높이가
상기 제1재배선 구조층으로부터 상기 제1반도체 다이의 상기 상측 표면까지의 제2높이 보다 낮아 유발된 반도체 패키지. According to clause 13,
The above step is
The first height from the first redistribution structure layer to the top surface of the first post bump is
A semiconductor package caused to be lower than a second height from the first redistribution structure layer to the upper surface of the first semiconductor die. 제14항에 있어서,
상기 수직 커넥터는
상기 제2높이와 상기 제1높이 차이만큼의 제3높이를 가지는 반도체 패키지.According to clause 14,
The vertical connector is
A semiconductor package having a third height equal to the difference between the second height and the first height. 삭제delete 제13항에 있어서,
상기 수직 커넥터는
상기 제1반도체 다이의 측면과 상기 수직 커넥터의 측면 부분이 마주보도록 배치된 반도체 패키지. According to clause 13,
The vertical connector is
A semiconductor package arranged so that a side surface of the first semiconductor die faces a side surface of the vertical connector. 삭제delete 제13항에 있어서,
상기 제2서브 패키지는
제2재배선 구조층;
상기 제2재배선 구조층 상에 배치된 제2반도체 다이;
상기 제2반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제2재배선 구조층 상에 배치되고, 제2관통 비아 및 제2포스트 범프를 포함한 제2브리지 다이; 및
상기 제2포스트 범프의 상단 표면이 노출되도록 상기 제2브리지 다이와 상기 제2반도체 다이를 에워싸는 제2몰딩층을 포함하는 반도체 패키지. According to clause 13,
The second subpackage is
a second redistribution structure layer;
a second semiconductor die disposed on the second redistribution structure layer;
a second bridge die disposed on the second redistribution structure layer to be lower than the second semiconductor die to provide a step, and including a second through-via and a second post bump; and
A semiconductor package including a second molding layer surrounding the second bridge die and the second semiconductor die so that the upper surface of the second post bump is exposed. 제13항에 있어서,
상기 제2서브 패키지는
상기 제1서브 패키지와 실질적으로 동일한 구조를 가지는 반도체 패키지.
According to clause 13,
The second subpackage is
A semiconductor package having substantially the same structure as the first sub-package.
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