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KR102686531B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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KR102686531B1
KR102686531B1 KR1020190027086A KR20190027086A KR102686531B1 KR 102686531 B1 KR102686531 B1 KR 102686531B1 KR 1020190027086 A KR1020190027086 A KR 1020190027086A KR 20190027086 A KR20190027086 A KR 20190027086A KR 102686531 B1 KR102686531 B1 KR 102686531B1
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semiconductor
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substrate
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영석 김
병득 장
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가부시기가이샤 디스코
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Abstract

(과제) 봉지제로 봉지된 반도체 패키지의 방열성을 향상시키는 것.
(해결 수단) 반도체 패키지의 제조 방법으로, 배선 기판 상에 본딩한 반도체 칩을 수지층으로 봉지한 봉지 기판을 제작하여 유지 테이프에 의해 유지하고, 총형 지석으로 수지층을 절입하여 수지층 상면에 요철 형상을 형성하여 표면적을 증가시키고, 봉지 기판을 분할 예정 라인을 따라서 개개의 반도체 패키지로 개편화하는 구성으로 하였다.

Description

반도체 패키지의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은, 반도체 칩을 봉지제로 봉지한 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지로서, 반도체 칩을 봉지제로 봉지한 것이 제조되고 있다 (예를 들어, 특허문헌 1 참조). 특허문헌 1 에 기재된 반도체 패키지의 제조 방법에서는, 배선 기판에 복수의 반도체 칩이 탑재되고, 몰드 수지 등의 봉지제로 복수의 반도체 칩이 일괄 봉지되어 봉지 기판이 형성된다. 그리고, 봉지 기판이 분할 예정 라인을 따라서 다이싱됨으로써, 반도체 칩을 개개로 패키징한 1 패키지마다 분할되어 반도체 패키지가 제조된다.
일본 공개특허공보 2001-23936호
그런데, 반도체 패키지에서는, 충격이나 이물질 등의 외부 환경으로부터의 반도체 칩의 보호 외에도, 반도체 칩에서 발생한 열을 외부로 방출시키는 방열성이 요구되고 있다. 그러나, 단순히 봉지제로 반도체 칩을 봉지한 구성에서는 방열성에 한계가 있어, 반도체 패키지의 추가적인 방열성의 개선이 요구되고 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 봉지제로 봉지된 반도체 패키지의 방열성을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는 것을 하나의 목적으로 한다.
본 발명의 일 양태의 반도체 패키지의 제조 방법은, 봉지제에 의해 봉지된 반도체 패키지를 제작하는 반도체 패키지의 제조 방법으로서, 교차하는 분할 예정 라인에 의해 구획된 배선 기재 표면 상에 복수의 반도체 칩을 본딩하고 그 배선 기재의 표면측에 봉지제를 공급하여 봉지된 봉지 기판의 그 배선 기재 이면측을 유지 지그 또는 유지 테이프에 의해 유지하는 유지 스텝과, 그 유지 스텝을 실시한 후에, 요철 형상의 가공면을 갖는 총형 지석에 의해 그 반도체 칩에 도달하지 않는 깊이로 그 봉지제에 절입 (切入) 하여, 그 봉지제 표면에 요철을 형성하여 표면적을 증가시키는 요철 형성 스텝과, 그 분할 예정 라인을 따라서 그 봉지 기판을 개개의 반도체 패키지로 개편화하는 개편화 스텝을 구비한다.
이 구성에 의하면, 총형 지석의 요철 형상의 가공면에 의해 반도체 칩에 도달하지 않는 깊이로 봉지제를 절입함으로써, 반도체 칩을 손상시키지 않고서 봉지제 표면의 표면적을 증가시킬 수 있다. 따라서, 반도체 칩에서 발생한 열이 봉지제 표면에 전달되고, 봉지제 표면의 요철면에서 효율적으로 열이 방산되어 반도체 패키지의 방열성이 향상된다.
본 발명의 다른 양태의 반도체 패키지의 제조 방법은, 봉지제에 의해 봉지된 반도체 패키지를 제작하는 반도체 패키지의 제조 방법으로서, 교차하는 분할 예정 라인에 의해 구획된 배선 기재 표면 상에 복수의 반도체 칩을 본딩하고 그 배선 기재의 표면측에 봉지제를 공급하여 봉지된 봉지 기판을 그 봉지 기판의 그 배선 기재 이면측을 유지 지그 또는 유지 테이프에 의해 유지하는 유지 스텝과, 그 유지 스텝을 실시한 후에, 총형 지석에 의해 그 분할 예정 라인을 따라서 그 유지 테이프 도중까지 또는 그 유지 지그 안까지 절입하여, 그 봉지 기판을 개개의 반도체 패키지로 개편화하는 개편화 스텝을 구비하고, 그 총형 지석은, 그 분할 예정 라인에 대응하여 적어도 2 개의 돌기가 형성되고, 그 2 개의 돌기 사이는 요철 형상의 가공면을 갖고, 그 개편화 스텝에 있어서, 그 돌기를 그 분할 예정 라인을 따라서 절입하여 개개의 반도체 패키지로 개편화함과 함께, 개편화된 반도체 패키지의 그 반도체 칩에 도달하지 않는 깊이에 그 봉지제 표면에 요철을 형성하여 표면적을 증가시킨다.
이 구성에 의하면, 총형 지석에는 2 개의 돌기가 형성되어 있기 때문에, 2 개의 돌기에 의해 분할 예정 라인을 따라서 봉지 기판이 절입되어 개개의 반도체 패키지로 개편화된다. 또, 총형 지석의 요철 형상의 가공면에 의해 반도체 칩에 도달하지 않는 깊이로 봉지제를 절입함으로써, 개편화된 반도체 칩을 손상시키지 않고서, 봉지제 표면에 요철을 형성하여 표면적을 증가시킬 수 있다. 따라서, 반도체 칩에서 발생한 열이 봉지제 표면으로 전달되고, 봉지제 표면의 요철면에서 효율적으로 열이 방산된다. 이와 같이, 봉지 기판이 분할되는 것과 동시에 봉지제 표면에 요철이 형성되기 때문에, 작업 공정수를 저감시킬 수 있음과 함께, 반도체 패키지의 방열성이 향상된다.
본 발명의 다른 양태의 반도체 패키지의 제조 방법은, 봉지제에 의해 봉지된 반도체 패키지를 제작하는 반도체 패키지의 제조 방법으로서, 교차하는 분할 예정 라인에 의해 구획된 배선 기재 표면 상에 복수의 반도체 칩을 본딩하는 칩 본딩 스텝과, 천장면에 요철 형상이 형성된 금형을, 그 반도체 칩의 표면과의 사이에 공간이 형성되도록 배선 기재 표면측에 배치하고, 그 금형과 그 반도체 칩의 표면 사이의 그 공간 내에 봉지제를 공급하여 봉지하여, 그 봉지제 표면에 요철 형상이 형성된 봉지 기판을 제작하는 봉지 기판 제작 스텝과, 그 봉지 기판 제작 스텝을 실시한 후에, 그 분할 예정 라인을 따라서 그 배선 기재를 분할하여 그 분할 예정 라인을 따라서 개개의 반도체 패키지로 개편화하는 개편화 스텝을 구비한다.
이 구성에 의하면, 천장면에 요철 형상이 형성된 금형을 사용하여 반도체 칩을 봉지제로 봉지함으로써, 봉지제 표면이 요철면이 되어 표면적이 증가한 봉지 기판이 형성된다. 따라서, 반도체 칩에서 발생한 열이 봉지제 표면으로 전달되고, 봉지제 표면의 요철면에서 효율적으로 열이 방산된다. 또, 가공을 실시하지 않고서 봉지제 표면의 표면적이 증가하기 때문에, 봉지제 표면에 요철을 형성할 때에 오퍼레이터의 부담이 증가하지 않는다. 이와 같이, 금형을 사용하여 요철을 형성함으로써, 작업 공정수를 늘리지 않고, 반도체 패키지의 방열성을 향상시킬 수 있다.
본 발명의 일 양태 및 다른 양태의 반도체 패키지의 제조 방법에 있어서, 그 개편화 스텝을 실시한 후에, 개편화 후의 반도체 패키지의 측면에 ID 마크를 형성하는 ID 마크 형성 스텝을 포함해도 된다.
본 발명에 의하면, 봉지제 표면을 요철로 하여 표면적을 증가시킴으로써, 반도체 칩에서 발생한 열이 봉지제 표면으로 전달되고, 봉지제 표면의 요철면에서 효율적으로 열이 방산되어 반도체 패키지의 방열성이 향상된다.
도 1 은 본 실시형태의 반도체 패키지의 단면 모식도이다.
도 2 는 통상적인 반도체 패키지의 방열성의 설명도이다.
도 3(a) 는 제 1 실시형태에 관련된 칩 본딩 스텝의 일례를 나타내는 도면이고, 도 3(b) 는 제 1 실시형태에 관련된 봉지 기판 제작 스텝의 일례를 나타내는 도면이고, 도 3(c) 는 제 1 실시형태에 관련된 유지 스텝의 일례를 나타내는 도면이다.
도 4(a) 는 제 1 실시형태에 관련된 요철 형성 스텝의 일례를 나타내는 도면이고, 도 4(b) 는 제 1 실시형태에 관련된 개편화 스텝의 일례를 나타내는 도면이고, 도 4(c) 는 제 1 실시형태에 관련된 ID 마크 형성 스텝의 일례를 나타내는 도면이다.
도 5 는 제 2 실시형태의 반도체 패키지의 제조 방법의 설명도이다.
도 6(a) 는 제 3 실시형태에 관련된 봉지 기판 제작 스텝의 일례를 나타내는 도면이고, 도 6(b) 는 제 3 실시형태에서 제작된 봉지 기판의 일례를 나타내는 도면이다.
도 7(a) 는 제 4 실시형태에 관련된 V 홈 형성 스텝의 일례를 나타내는 도면이고, 도 7(b) 는 제 4 실시형태에 관련된 개편화 스텝의 일례를 나타내는 도면이고, 도 7(c) 및 도 7(d) 는 제 4 실시형태에 관련된 실드층 형성 스텝의 일례를 나타내는 도면이다.
도 8 은 시험체에 형성한 실드층의 두께를 나타내는 도면이다.
도 9 는 시험체의 측면의 경사각과 실드층의 두께의 관계를 나타내는 도면이다.
도 10 은 개편화 스텝의 변형예를 나타내는 도면이다.
도 11(a) 및 도 11(b) 는 반도체 패키지의 변형예를 나타내는 도면이다.
도 12(a), 도 12(b) 및 도 12(c) 는 V 홈 형성 스텝의 변형예를 나타내는 도면이다.
도 13 은 개편화 스텝의 변형예를 나타내는 도면이다.
도 14 는 반도체 패키지의 요철 형상의 변형예를 나타내는 도면이다.
도 15 는 V 블레이드의 변형예를 나타내는 도면이다.
이하, 첨부 도면을 참조하여, 본 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 도 1 은, 본 실시형태의 반도체 패키지의 단면 모식도이다. 도 2 는, 통상적인 반도체 패키지의 방열성의 설명도이다. 또한, 이하의 실시형태는 어디까지나 일례를 나타내는 것으로, 각 스텝 사이에 다른 스텝을 구비해도 되고, 스텝의 순서를 적절히 교체해도 된다.
도 1 에 나타내는 바와 같이, 반도체 패키지 (10) 는, 반도체 칩 (12) 을 수지층 (봉지제) (13) 으로 패키징한 반도체 장치로서, 수지층 (13) 에 의해 외부 환경으로부터 반도체 칩 (12) 을 보호하고 있다. 반도체 패키지 (10) 는, 배선 기판 (배선 기재) (11) 의 표면에 실장된 반도체 칩 (12) 이 수지층 (13) 으로 봉지되고, 배선 기판 (11) 의 이면에 범프 (14) 가 배치 형성되어 있다. 배선 기판 (11) 에는, 반도체 칩 (12) 에 접속되는 전극이나 그라운드 라인 (17) 을 포함하는 각종 배선이 형성되어 있다. 반도체 패키지 (10) 의 측면에는, 패키지 식별용의 ID 마크 (도시 생략) 가 부가되어 있다.
일반적으로 반도체 패키지에서는, 진동, 충격, 수분, 먼지, 자기 등에 의해 반도체 칩 (12) 에 동작 불량이 야기되는 경우가 있어, 이와 같은 외부 환경으로부터 반도체 칩 (12) 을 적절히 보호해야 한다. 또, 반도체 칩 (12) 이 동작하면 발열되고, 칩 자체의 온도가 상승하면 정상 동작하지 않을 뿐만 아니라 파손될 우려가 있어, 반도체 칩 (12) 을 동작 보장 온도 이하로 유지할 필요가 있다. 이와 같이, 반도체 패키지 (10) 에는 충격이나 이물질 등의 외부 환경으로부터의 반도체 칩 (12) 의 보호 외에도, 반도체 칩 (12) 에서 발생한 열을 외부로 방출시키는 방열성이 요구되고 있다.
그런데, 도 2 의 비교예에 나타내는 바와 같이, 통상적인 반도체 패키지 (110) 는, 배선 기판 (111) 상의 반도체 칩 (112) 이 수지층 (113) 에 의해 봉지되고, 반도체 패키지 (110) 의 패키지 상면 (114) 이 평탄하게 형성되어 있다. 반도체 패키지 (110) 내의 반도체 칩 (112) 에서 발열하면, 수지층 (113) 으로 열이 전달되어 평탄한 패키지 상면 (114) 으로부터 방산된다. 그러나, 반도체 칩 (112) 의 발열량이 커지면, 패키지 상면 (114) 으로부터 열을 충분히 방산시켜 반도체 칩 (112) 의 열을 적정하게 제거하기가 어렵다. 이 때문에, 반도체 패키지 (110) 의 방열성을 더욱 개선할 필요가 있다.
이 경우, 반도체 칩 (112) 상의 수지층 (113) 을 얇게 함으로써 방열성을 개선하는 구성도 고려되지만, 반도체 패키지 (110) 의 기계적 강도가 저하되어, 물리적인 데미지 등으로부터 반도체 칩 (112) 을 보호하지 못할 우려가 있다. 그래서 도 1 에 나타내는 바와 같이, 본 실시형태에서는 반도체 패키지 (10) 의 패키지 상면 (25) 을 요철상으로 하여 표면적을 증가시키고 있다. 반도체 칩 (12) 의 발열이 패키지 상면 (25) 에 전달되고, 패키지 상면 (25) 의 요철에서 효율적으로 열이 방산되어 반도체 패키지 (10) 의 방열성이 향상된다. 기계적 강도의 저하를 억제하면서 방열성을 향상시키는 것이 가능하게 되어 있다.
이하, 도 3 및 도 4 를 참조하여, 제 1 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 도 3 및 도 4 는, 제 1 실시형태의 반도체 패키지의 제조 방법의 설명도이다. 또한, 도 3(a) 는 칩 본딩 스텝, 도 3(b) 는 봉지 기판 제작 스텝, 도 3(c) 는 유지 스텝의 각각 일례를 나타내는 도면이다. 도 4(a) 는 요철 형성 스텝, 도 4(b) 는 개편화 스텝, 도 4(c) 는 ID 마크 형성 스텝의 각각 일례를 나타내는 도면이다.
도 3(a) 에 나타내는 바와 같이, 먼저 칩 본딩 스텝이 실시된다. 칩 본딩 스텝에서는, 교차하는 분할 예정 라인에 의해 배선 기판 (11) 의 표면이 격자상으로 구획되어 있고, 구획된 각 디바이스 영역에서 배선 기판 (11) 의 표면에 복수의 반도체 칩 (12) 이 본딩된다. 이 경우, 반도체 칩 (12) 의 상면의 전극에 와이어 (19) 의 일단이 접속되고, 배선 기판 (11) 의 표면의 전극 (18) 에 와이어 (19) 의 타단이 접속된다. 또, 배선 기판 (11) 내에는 그라운드 라인 (17) 등의 각종 배선이 형성되어 있고, 배선 기판 (11) 의 이면에는 반도체 칩 (12) 에 외부로부터의 신호 등을 전달하는 범프 (14) 가 배치 형성되어 있다.
도 3(b) 에 나타내는 바와 같이, 칩 본딩 스텝이 실시된 후에 봉지 기판 제작 스텝이 실시된다. 봉지 기판 제작 스텝에서는, 복수의 반도체 칩 (12) 이 본딩된 배선 기판 (11) 의 상면측에 봉지제 (34) 가 공급되고, 각 반도체 칩 (12) 이 봉지제 (34) 에 의해 일괄 봉지되어 봉지 기판 (15) (도 3(c) 참조) 이 제작된다. 이 경우, 반도체 칩 (12) 이 실장된 배선 기판 (11) 의 이면이 유지 지그 (도시 생략) 에 유지되어 있고, 배선 기판 (11) 의 상면 (표면) 을 덮도록 금형 (31) 이 배치되어 있다. 금형 (31) 의 천장면에는 주입구 (32) 가 개구되어 있고, 주입구 (32) 의 상방에는 봉지제 (34) 를 공급하기 위한 공급 노즐 (33) 이 위치되어 있다.
그리고, 공급 노즐 (33) 로부터 주입구 (32) 를 통해서, 배선 기판 (11) 의 상면에 봉지제 (34) 가 공급되어 반도체 칩 (12) 이 봉지된다. 이 상태에서, 봉지제 (34) 가 가열 또는 건조됨으로써 경화되어, 배선 기판 (11) 의 상면에 수지층 (13) (도 3(c) 참조) 이 형성된 봉지 기판 (15) 이 제작된다. 또한, 봉지제 (34) 에는 경화성을 갖는 것이 사용되고, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르 수지, 아크릴 우레탄 수지, 또는 폴리이미드 수지 등에서 선택할 수 있다. 또, 봉지제 (34) 는 액상에 한정되지 않고, 시트상, 파우더상의 수지를 사용할 수도 있다. 또한, 봉지 기판 (15) 이 미리 준비되어 있는 경우에는, 칩 본딩 스텝, 봉지 기판 제작 스텝을 생략해도 된다.
도 3(c) 에 나타내는 바와 같이, 봉지 기판 제작 스텝이 실시된 후에 유지 스텝이 실시된다. 유지 스텝에서는, 환상 프레임 (도시 생략) 의 중앙을 막도록 유지 테이프 (36) 가 첩착 (貼着) 되고, 이 유지 테이프 (36) 에 봉지 기판 (15) 의 배선 기판 이면측이 유지된다. 이 경우, 봉지 기판 (15) 의 범프 (14) 가 유지 테이프 (36) 의 점착층으로 파고 들어가, 유지 테이프 (36) 를 통하여 봉지 기판 (15) 이 환상 프레임에 양호하게 지지된다. 또한, 유지 스텝은, 마운터 등의 전용 장치에 의해 기계적으로 실시되어도 되고, 오퍼레이터의 수작업으로 실시되어도 된다. 또, 환상 프레임은, 상면 (上面) 에서 보아 링 형상으로 형성되어도 되고, 상면에서 보아때 사각형의 틀 형상으로 형성되어도 된다.
도 4(a) 에 나타내는 바와 같이, 유지 스텝이 실시된 후에 요철 형성 스텝이 실시된다. 요철 형성 스텝에서는, 요철 형상의 가공면 (42) 을 갖는 대략 원통상의 총형 지석 (41) 이 사용된다. 총형 지석 (41) 의 외주면은 측면에서 보아 산 (山) 형상과 골 (谷) 형상을 축 방향으로 번갈아 반복시킨 요철 형상으로 되어 있고, 요철 형상의 외주면에 다이아몬드 등의 지립이 전착 (電着) 되어 가공면 (42) 이 형성되어 있다. 가공면 (42) 의 산 형상의 높이와 골 형상의 깊이의 차분은, 칩 상면 (21) 으로부터 수지층 상면 (봉지제 표면) (22) 까지의 높이보다 작아, 가공면 (42) 의 골 형상까지 절입하여도 산 형상이 반도체 칩 (12) 에 도달하지 않도록 형성되어 있다.
봉지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (36) 를 통하여 척 테이블 (도시 생략) 에 유지되면, 봉지 기판 (15) 의 외측에서 총형 지석 (41) 이 반도체 칩 (12) 에 도달하지 않는 깊이까지 하강된다. 총형 지석 (41) 에 대해 봉지 기판 (15) 이 수평 방향으로 가공 이송됨으로써, 총형 지석 (41) 의 가공면 (42) 의 산 형상과 골 형상이 수지층 상면 (22) 에 전사된다. 이로써, 수지층 상면 (22) 에 산 형상과 골 형상으로 이루어지는 요철 형상이 형성되어 수지층 상면 (22) 의 표면적이 증가한다. 또, 총형 지석 (41) 이 반도체 칩 (12) 에 닿지 않기 때문에, 요철 형성시에 반도체 칩 (12) 을 손상시키지도 않는다.
이 총형 지석 (41) 에 의한 절입 동작이 반복됨으로써, 수지층 상면 (22) 의 전역에 복수 열의 산 형상과 골 형상이 번갈아 형성된다. 척 테이블을 90 도 회전시켜, 산 형상과 골 형상을 가로지르도록 총형 지석 (41) 에 의해 동일한 가공 동작이 반복된다. 이로써, 봉지 기판 (15) 의 수지층 상면 (22) 에는 사각뿔 형상의 다수의 요철이 형성되어서, 외기와 접촉하는 수지층 (13) 의 표면적이 증가하여 방열성이 향상된다. 또한, 총형 지석 (41) 의 절입량은, 분할 후의 반도체 패키지 (10) (도 4(b) 참조) 에 충분한 방열성이 얻어짐과 함께, 이 반도체 패키지 (10) 의 기계적 강도가 충분히 확보되는 깊이로 조정되고 있다.
도 4(b) 에 나타내는 바와 같이, 요철 형성 스텝이 실시된 후에 개편화 스텝이 실시된다. 개편화 스텝에서는, 다이아몬드 지립 등을 결합제에 의해 원판상으로 굳힌 스트레이트 블레이드 (44) 가 사용된다. 봉지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (36) 를 통해서 척 테이블 (도시 생략) 에 유지되고, 스트레이트 블레이드 (44) 가 봉지 기판 (15) 의 분할 예정 라인에 위치가 맞춰진다. 그리고, 봉지 기판 (15) 의 외측에서 스트레이트 블레이드 (44) 가 유지 테이프 (36) 의 두께 방향 도중의 깊이까지 하강되고, 스트레이트 블레이드 (44) 에 대해 봉지 기판 (15) 이 수평 방향으로 가공 이송된다.
이로써, 스트레이트 블레이드 (44) 에 의해 수지층 (13) 측으로부터 유지 테이프 (36) 의 도중까지 절입되어 봉지 기판 (15) 이 풀 컷팅된다. 1 개의 분할 예정 라인을 따라서 봉지 기판 (15) 이 풀 컷팅되면, 이웃하는 분할 예정 라인에 대해 스트레이트 블레이드 (44) 의 위치가 맞춰지고 봉지 기판 (15) 이 풀 컷팅된다. 이 절단 동작이 봉지 기판 (15) 에 대해 반복됨으로써, 봉지 기판 (15) 이 분할 예정 라인을 따라서 개개의 반도체 패키지 (10) 로 개편화된다. 이와 같이 하여, 수지층 상면 (22) 에 요철 형상을 형성하여, 방열성을 향상시킨 반도체 패키지 (10) 가 제조된다.
도 4(c) 에 나타내는 바와 같이, 개편화 스텝이 실시된 후에 ID 마크 형성 스텝이 실시된다. ID 마크 형성 스텝에서는, 개편화 후의 반도체 패키지 (10) 의 패키지 측면 (26) 에 ID 마크가 형성된다. 이 경우, 패키지 측면 (26) 을 상방을 향하게 한 상태에서, 반도체 패키지 (10) 가 가공 헤드 (46) 의 하방에 위치되고, 레이저 마킹에 의해 패키지 측면 (26) 에 ID 마크가 형성된다. 이로써, 반도체 패키지 (10) 의 패키지 상면 (25) 에 요철 형상이 형성되어 있어도, 개개의 반도체 패키지 (10) 에 ID 마크를 형성하는 것이 가능하도록 되어 있다.
이상과 같이, 본 실시형태의 반도체 패키지 (10) 의 제조 방법에 의하면, 총형 지석 (41) 의 요철 형상의 가공면 (42) 에 의해 반도체 칩 (12) 에 도달하지 않는 깊이로 수지층 (13) 을 절입함으로써, 반도체 칩 (12) 을 손상시키지 않고서 수지층 상면 (22) 의 표면적을 증가시킬 수 있다. 따라서, 반도체 칩 (12) 에서 발생한 열이 수지층 상면 (22) 으로 전달되고, 수지층 상면 (22) 의 요철면에서 효율적으로 열이 방산되어 반도체 패키지 (10) 의 방열성이 향상된다.
도 5 를 참조하여, 제 2 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 제 2 실시형태는, 개편화 스텝에서 봉지 기판에 요철 형상을 형성하면서 봉지 기판을 개편화하는 점에서 제 1 실시형태와 상이하다. 따라서, 개편화 스텝 이외의 각 스텝에 대해서는 설명을 생략한다. 도 5 는, 제 2 실시형태의 반도체 패키지의 제조 방법의 설명도이다.
도 5 에 나타내는 바와 같이, 칩 본딩 스텝, 봉지 기판 제작 스텝, 유지 스텝이 실시된 후에 개편화 스텝이 실시된다. 개편화 스텝에서는, 요철 형상의 가공면 (54) 과 개편화용의 한 쌍의 돌기 (53) 를 갖는 총형 지석 (51) 이 사용된다. 총형 지석 (51) 의 기대 (基臺) (52) 는 원통상으로 형성되어 있고, 기대 (52) 의 외주면으로부터 한 쌍의 돌기 (53) 가 원환상으로 돌출되어 있다. 한 쌍의 돌기 (53) 의 사이는, 측면에서 보아 산 형상과 골 형상을 축 방향으로 번갈아 반복시킨 요철 형상으로 되어 있고, 한 쌍의 돌기 (53) 에 더하여, 한 쌍의 돌기 (53) 사이의 요철 형상에도 다이아몬드 등의 지립이 전착되어 가공면 (54) 이 형성되어 있다. 가공면 (54) 의 높이와 골 형상의 깊이의 차분은, 반도체 칩 (12) 의 칩 상면 (21) 으로부터 수지층 상면 (봉지제 표면) (22) 까지의 높이보다 작게 형성되어 있다.
봉지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (36) 를 통해서 척 테이블 (도시 생략) 에 유지되면, 봉지 기판 (15) 의 외측에서 총형 지석 (51) 의 한 쌍의 돌기 (53) 가 각각 분할 예정 라인에 위치가 맞춰진다. 즉, 한 쌍의 돌기 (53) 의 간격은 분할 예정 라인의 간격에 대응되어 있다. 또, 봉지 기판 (15) 의 외측에 있어서, 한 쌍의 돌기 (53) 에 의해 유지 테이프 (36) 의 도중까지 절입 가능하여, 요철 형상의 가공면 (54) 이 수지층 상면 (22) 을 절입 가능하면서 또한 반도체 칩 (12) 에 도달하지 않는 깊이까지 총형 지석 (51) 이 하강된다. 그리고, 총형 지석 (51) 에 대해 봉지 기판 (15) 이 수평 방향으로 가공 이송됨으로써, 봉지 기판 (15) 이 분할 예정 라인을 따라서 가공된다.
총형 지석 (51) 에 의해 봉지 기판 (15) 이 절입되어 분할됨과 함께, 분할된 봉지 기판 (15) 의 수지층 상면 (22) 에 총형 지석 (51) 의 요철 형상이 전사된다. 척 테이블을 90 도 회전시키고, 총형 지석 (51) 에 의해 동일한 가공 동작이 실시됨으로써, 봉지 기판 (15) 이 개개의 반도체 패키지 (10) 로 분할됨과 함께, 개편화된 반도체 패키지 (10) 의 수지층 상면 (22) 에 사각뿔 형상의 요철 형상이 형성된다. 요철 형상에 의해 수지층 상면 (22) 의 표면적이 증가하여 방열성이 향상된다. 또, 총형 지석 (51) 이 반도체 칩 (12) 에 닿지 않기 때문에, 요철 형성시에 반도체 칩 (12) 이 손상되지도 않는다. 개편화 스텝 후에는, ID 마크 형성 스텝에서 개편화 후의 패키지 측면 (26) 에 ID 마크가 형성된다 (도 4(c) 참조).
이상과 같이, 본 실시형태의 반도체 패키지 (10) 의 제조 방법에서는, 총형 지석 (51) 에 2 개의 돌기 (53) 가 형성되어 있기 때문에, 이 2 개의 돌기 (53) 에 의해 분할 예정 라인을 따라서 봉지 기판 (15) 이 절입되어 개개의 반도체 패키지 (10) 로 개편화된다. 총형 지석 (51) 의 요철 형상의 가공면 (54) 에 의해 반도체 칩 (12) 에 도달하지 않는 깊이로 수지층 (13) 을 절입함으로써, 반도체 칩 (12) 을 손상시키지 않고서, 수지층 상면 (22) 에 요철을 형성하여 표면적이 증가한다. 따라서, 반도체 칩 (12) 에서 발생한 열이 수지층 상면 (22) 에 전달되고, 수지층 상면 (22) 의 요철면에서 효율적으로 열이 방산된다. 이와 같이, 봉지 기판 (15) 이 분할되는 것과 동시에 수지층 상면 (22) 에 요철이 형성되기 때문에, 작업 공정수를 저감시킬 수 있음과 함께, 반도체 패키지 (10) 의 방열성이 향상된다.
도 6 을 참조하여, 제 3 실시형태의 반도체 패키지의 제조 방법에 대해 설명한다. 제 3 실시형태는, 봉지 기판 제작 스텝에서 금형에 의해 봉지 기판의 상면에 요철 형상을 형성하는 점에서 제 1 실시형태와 상이하다. 따라서, 봉지 기판 제작 스텝 이외의 각 스텝에 대해서는 설명을 생략한다. 도 6 은, 제 3 실시형태의 반도체 패키지의 제조 방법의 설명도이다.
도 6(a) 에 나타내는 바와 같이, 칩 본딩 스텝이 실시된 후에 봉지 기판 제작 스텝이 실시된다. 봉지 기판 제작 스텝에서는, 복수의 반도체 칩 (12) 이 본딩된 배선 기판 (11) 의 상면측에 봉지제 (34) 가 공급되고, 각 반도체 칩 (12) 이 봉지제 (34) 로 일괄 봉지되어 봉지 기판 (15) (도 6(b) 참조) 이 제작된다. 이 경우, 반도체 칩 (12) 이 실장된 배선 기판 (11) 의 이면이 유지 지그 (도시 생략) 에 유지되고, 반도체 칩 (12) 의 칩 상면 (21) 과 공간을 갖고, 배선 기판 (11) 을 덮도록 금형 (61) 이 재치 (載置) 된다. 즉, 금형 (61) 은, 반도체 칩 (12) 의 칩 상면 (21) 과 금형 (61) 의 사이에 공간이 형성되도록 배선 기재 (11) 의 표면측에 배치된다. 금형 (61) 의 천장면 (62) 에는, 사각뿔 형상의 다수의 오목부에 의해 요철 형상이 형성되어 있다.
또, 금형 (61) 의 천장면 (62) 에는 주입구 (63) 가 개구되어 있고, 주입구 (63) 의 상방에는 봉지제 (34) 의 공급 노즐 (33) 이 위치되어 있다. 주입구 (63) 는 분할 예정 라인의 상방에 위치되어지기 때문에, 봉지제 (34) 의 경화 후에 주입구 (63) 의 수지 기둥 (65) (도 6(b) 참조) 이 반도체 칩 (12) 의 상방에 형성되지 않는다. 또, 주입구 (63) 는 후단의 개편화 스텝에서 사용되는 스트레이트 블레이드 (44) (도 6(b) 참조) 의 블레이드 폭보다 소직경으로 형성되어 있다. 그리고, 공급 노즐 (33) 로부터 주입구 (63) 를 통해서, 금형 (61) 의 천장면 (62) 과 반도체 칩 (12) 의 상면 사이의 공간 내에 봉지제 (34) 가 공급되어 복수의 반도체 칩 (12) 이 봉지된다.
도 6(b) 에 나타내는 바와 같이, 복수의 반도체 칩 (12) 이 봉지제 (34) 로 봉지되면, 봉지제 (34) 가 가열 또는 건조됨으로써 경화된다. 배선 기판 (11) 으로부터 금형 (61) 이 분리됨으로써, 배선 기판 (11) 의 상면에 수지층 (13) (도 3(c) 참조) 을 형성한 봉지 기판 (15) 이 제작된다. 수지층 상면 (22) 에는 천장면 (62) (도 6(a) 참조) 의 요철 형상이 전사되어, 수지층 상면 (22) 에 사각뿔 형상의 요철 형상이 형성되고, 수지층 상면 (22) 의 표면적이 증가되어 방열성이 향상된다. 분할 예정 라인 상에는 수지 기둥 (65) 이 형성되지만, 후단의 개편화 스텝에서 스트레이트 블레이드 (44) 에 의해 봉지 기판 (15) 이 분할될 때에 수지 기둥 (65) 이 제거된다.
또한, 봉지제 (34) 에는 경화성을 갖는 것이 사용되고, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르 수지, 아크릴 우레탄 수지, 또는 폴리이미드 수지 등에서 선택할 수 있다. 또, 봉지제 (34) 는 액상에 한정되지 않고, 시트상, 파우더상의 수지를 사용할 수도 있다. 봉지 기판 제작 스텝 후에는, 유지 스텝에서 봉지 기판 (15) 의 배선 기판 이면측이 유지 테이프 (36) 에 의해 유지되고, 개편화 스텝에서 봉지 기판 (15) 이 개개의 반도체 패키지 (10) 로 개편화된다. 그리고, ID 마크 형성 스텝에서 개편화 후의 패키지 측면 (26) 에 ID 마크가 형성된다.
이상과 같이, 본 실시형태의 반도체 패키지 (10) 의 제조 방법에 의하면, 천장면 (62) 에 요철 형상이 형성된 금형 (61) 을 사용하여 반도체 칩 (12) 을 봉지제 (34) 로 봉지함으로써, 수지층 상면 (22) 이 요철면이 되어 표면적이 증가한 봉지 기판 (15) 이 형성된다. 따라서, 반도체 칩 (12) 에서 발생한 열이 수지층 상면 (22) 으로 전달되고, 수지층 상면 (22) 의 요철면에서 효율적으로 열이 방산된다. 가공을 실시하지 않고서 수지층 상면 (22) 의 표면적이 증가하기 때문에, 수지층 (13) 에 요철을 형성할 때에 오퍼레이터의 부담이 증가하지 않는다. 이와 같이, 금형 (61) 을 사용하여 요철을 형성함으로써, 작업 공정수를 늘리지 않고, 반도체 패키지 (10) 의 방열성을 향상시킬 수 있다.
또한, 상기한 제 1 - 제 3 실시형태의 반도체 패키지의 제조 방법은, 이른바 EMI (Electro-Magnetic Interference) 의 방지가 필요한 반도체 패키지의 제조 방법에도 적용 가능하다. 제 1 - 제 3 실시형태에서, 개편화 스텝 전에 V 홈 형성 스텝을 실시하고, 개편화 스텝 후에 실드층 형성 스텝을 실시함으로써, 반도체 패키지의 외면에 EMI 실드를 형성하여 전자 노이즈의 누설을 방지할 수 있다.
이하, 도 7 을 참조하여, 실드층이 형성된 반도체 패키지의 제조 방법에 대해 설명한다. 도 7 은, 제 4 실시형태의 반도체 패키지의 제조 방법의 설명도이다. 여기서는, 제 1 실시형태의 반도체 패키지의 제조 방법에 V 홈 형성 스텝, 실드층 형성 스텝을 추가한 일례에 대해 설명한다. 따라서, V 홈 형성 스텝, 개편화 스텝, 실드층 형성 스텝 이외의 각 스텝에 대해서는 설명을 생략한다. 또한, 도 7(a) 는 V 홈 형성 스텝, 도 7(b) 는 개편화 스텝, 도 7(c) 및 도 7(d) 는 실드층 형성 스텝의 각각 일례를 나타내는 도면이다.
도 7(a) 에 나타내는 바와 같이, 칩 본딩 스텝, 봉지 기판 제작 스텝, 유지 스텝, 요철 형성 스텝이 실시된 후에 V 홈 형성 스텝이 실시된다. V 홈 형성 스텝에서는, 다이아몬드 지립 등을 결합제에 의해 원판상으로 굳히고, 선단 (선단의 단면) 을 V 자 형상으로 한 V 블레이드 (66) 가 사용된다. 봉지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (36) 를 통해서 척 테이블 (도시 생략) 에 유지되고, V 블레이드 (66) 가 봉지 기판 (15) 의 분할 예정 라인에 위치가 맞춰진다. 봉지 기판 (15) 의 외측에서 V 블레이드 (66) 가 봉지 기판 (15) 의 두께 방향 도중의 깊이까지 하강되고, V 블레이드 (66) 에 대해 봉지 기판 (15) 이 수평 방향으로 가공 이송된다. 이로써, 분할 예정 라인을 따라서 수지층 상면 (22) 이 하프 컷팅되어 V 홈 (68) 이 형성된다.
또한, 본 실시형태에서는, V 블레이드 (66) 의 선단이 뾰족한 V 자 형상으로 형성되었지만, 이 구성으로 한정되지 않는다. V 블레이드 (66) 의 선단은, 봉지 기판 (15) 에 대해 V 홈 (68) 을 형성 가능한 형상이면 된다. 예를 들어, 도 15 에 나타내는 바와 같이, V 블레이드 (99) 의 선단이 평탄한 V 자 형상으로 형성되어 있어도 된다. 따라서, 절삭 블레이드의 선단이 V 자 형상이란, 절삭 블레이드의 선단까지 뾰족한 완전한 V 자 형상에 한정되지 않고, 절삭 블레이드의 선단이 평탄한 대략 V 자 형상을 포함하는 형상이다. 또, V 블레이드의 선단의 V 자면은 직선적으로 경사져 있을 필요는 없으며, 약간 둥그스름해도 된다.
도 7(b) 에 나타내는 바와 같이, V 홈 형성 스텝이 실시된 후에 개편화 스텝이 실시된다. 개편화 스텝에서는, 봉지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (36) 를 통해서 척 테이블 (도시 생략) 에 유지되고, 스트레이트 블레이드 (67) 가 봉지 기판 (15) 의 V 홈 (68) 에 위치가 맞춰진다. 봉지 기판 (15) 의 외측에서 스트레이트 블레이드 (67) 가 유지 테이프 (36) 의 두께 방향 도중의 깊이까지 하강되고, 스트레이트 블레이드 (67) 에 대해 봉지 기판 (15) 이 수평 방향으로 가공 이송된다. 이로써, 분할 예정 라인을 따라서 봉지 기판 (15) 이 풀 컷팅되어, 개개의 반도체 패키지 (10) 로 개편화된다.
도 7(c) 에 나타내는 바와 같이, 개편화 스텝이 실시된 후에 실드층 형성 스텝이 실시된다. 실드층 형성 스텝에서는, 복수의 반도체 패키지 (10) 의 패키지 외면에 도전성 재료에 의해 실드층 (69) 이 형성된다. 이 경우, 각 반도체 패키지 (10) 가 유지 테이프 (36) 를 통해서 플라즈마 장치 (도시 생략) 내에 반입되고, 소정의 형성 조건으로 각 반도체 패키지 (10) 에 대해 상방으로부터 스퍼터 등의 플라즈마 처리에 의해 도전성 재료로 이루어지는 실드층 (69) 이 성막된다. 이로써, 각 반도체 패키지 (10) 의 패키지 상면 (25) 및 패키지 측면 (26) 에 원하는 두께로 실드층 (69) 이 형성된다.
이 때, 도 7(d) 에 나타내는 바와 같이, 패키지 측면 (26) 의 경사면 (27) 이 패키지 상면 (25) 으로부터 하방을 향하여 외측으로 넓어지고 있고, 경사면 (27) 이 실드층 (69) 의 형성 방향 (연직 방향) 에 대해 비스듬하게 교차하고 있다. 따라서, 반도체 패키지 (10) 에 실드층 (69) 을 형성할 때에, 패키지 상면 (25) 뿐만 아니라 패키지 측면 (26) 의 경사면 (27) 에도, 충분한 실드 효과가 발휘되는 두께로 실드층 (69) 이 형성된다. 패키지 상면 (25) 에는 요철 형상이 형성되어 있지만, 요철 형상이 사면으로 형성되어 있기 때문에, 요철 형상의 사면에도 적당한 두께로 실드층 (69) 이 형성된다.
또, 패키지 측면 (26) 의 연직면 (28) 이나 패키지 사이의 홈 바닥 (29) 에도 실드층 (69) 이 형성되기 때문에, 유지 테이프 (36) 로부터 반도체 패키지 (10) 를 픽업할 때에, 반도체 패키지 (10) 의 하부에 실드층 (69) 에 의한 버가 생기는 경우가 있다. 이 경우, 실드층 (69) 의 성막 조건에 추가하여, 패키지 사이의 애스펙트비 (종횡비) 를 조정함으로써, 반도체 패키지 (10) 의 버의 발생을 억제하는 것이 가능하다. 패키지 사이의 애스펙트비는, 스트레이트 블레이드 (67) (도 7(b) 참조) 의 폭 치수 및 절입량에 의해 조정된다.
패키지 사이의 애스펙트비는, 패키지 측면 (26) 의 경사면 (27) 의 하단으로부터 유지 테이프 (36) 에 절입된 홈 바닥 (29) 까지의 깊이를 Y ㎜, 패키지 측면 (26) 의 연직면 (28) 의 대향 간격을 X ㎜ 로 했을 때에 Y/X 로 표현된다. 패키지 측면 (26) 의 연직면 (28) 의 하측이나 패키지 사이의 홈 바닥 (29) 은 애스펙트비의 영향을 받기 쉬워, 패키지 사이의 애스펙트비가 높아짐에 따라서 실드층 (69) 이 얇게 형성된다. 따라서, 애스펙트비를 높임으로써, 애스펙트비가 영향을 미치기 힘든 경사면 (27) 에 실드층 (69) 이 적당한 두께로 형성되고, 애스펙트비가 영향을 미치기 쉬운 연직면 (28) 의 하측이나 홈 바닥 (29) 에 실드층 (69) 이 얇게 형성되어 버의 발생이 억제된다.
배선 기판 (11) 의 그라운드 라인 (17) 은, 패키지 측면 (26) 의 경사면 (27) 의 하측에서 외부로 노출되어 있다. 경사면 (27) 의 하측에서 적당한 두께의 실드층 (69) 에 그라운드 라인 (17) 이 접속되기 때문에, 반도체 패키지 (10) 에서 발생한 전자 노이즈가 그라운드 라인 (17) 을 통해서 반도체 패키지 (10) 밖으로 방출된다. 또한, 패키지 측면 (26) 의 연직면 (28) 의 하측에서는 실드층 (69) 이 얇아지지만, 배선 기판 (11) 의 다수의 배선 (도시 생략) 에 의해 전자 노이즈가 차단되고 있다. 따라서, 반도체 패키지 (10) 의 주위의 전자 부품에 대한 전자 노이즈의 누설이 전체적으로 방지된다.
배선 기판 (11) 의 그라운드 라인 (17) 은, 실드층 (69) 에 접속되어 있으면 되고, 패키지 측면 (26) 의 연직면 (28) 에서 실드층 (69) 에 접속되어도 된다. 실드층 (69) 은, 구리, 티탄, 니켈, 금 등 중에서 하나 이상의 도전성 재료로 이루어지는 두께 수 ㎛ 이상의 금속층이고, 스퍼터법, 이온 플레이팅법, 플라즈마 CVD (chemical Vapor Deposition) 법 등의 플라즈마 처리에 의해 형성되어도 된다. 이와 같이 하여, 패키지 상면 (25) 및 패키지 측면 (26) 이 실드층 (69) 으로 커버된 반도체 패키지 (10) 가 제조된다.
또한, 본 실시형태에서는, 유지 테이프 (36) 로서, 실드층 형성 스텝의 플라즈마 처리에 대한 내성을 갖는 재료로 형성된 것이 사용된다. 플라즈마 처리에 대한 내성이란, 내플라즈마성, 내열성, 내진공성을 포함한 플라즈마 내성을 나타내고 있다. 유지 테이프 (36) 의 테이프 기재는, 150 도 - 170 도의 내열 온도의 재료로 형성되는 것이 바람직하고, 예를 들어, 폴리에틸렌나프탈레이트 수지, 폴리이미드 수지에서 선택할 수 있다.
계속해서, 반도체 패키지의 측면의 경사 각도와 실드층의 관계에 대해 설명한다. 도 8 은, 시험체에 형성한 실드층의 두께를 나타내는 도면이다. 도 9 는, 시험체의 측면의 경사각과 실드층의 두께의 관계를 나타내는 도면이다.
도 8 에 나타내는 바와 같이, 측면 (72) 의 경사 각도 (θ) 를 변경한 복수의 시험체 (70) 를 준비하고, 180 ℃, 8×10-4 Pa 의 조건하에서 이온 플레이팅법에 의해 실드층을 형성하였다. 측면 (72) 의 경사 각도 (θ) 는, 90°, 82°, 68°, 60°, 45°중 어느 것으로 하였다. 또, 상면 (71) 에 형성된 상부 실드층 (73) 의 두께 (t1), 및 측면 (72) 에 형성된 측부 실드층 (74) 의 두께 (t2) 를, 주사형 전자 현미경의 관찰 화상에 기초하여 측정하였다. 상부 실드층 (73) 및 측부 실드층 (74) 의 두께 (t1, t2) 는, 다음 식 (1) 에 나타내는 스텝 커버리지 (step coverage) 의 값으로서 산출하고, 이 값과 경사 각도 (θ) 의 관계를 도 9 에 정리하였다.
(1) 스텝 커버리지 = (t2/t1) × 100
이 결과, 경사 각도 (θ) 가 90°부터 작아짐에 따라서 스텝 커버리지의 값이 서서히 커지고, 경사 각도 (θ) 가 45°가 되면 스텝 커버리지의 값이 100 ％ 가 되었다. 구체적으로는, 경사 각도 (θ) 가 45°가 되도록 설정한 경우, 상부 실드층 (73) 의 두께 (t1) 와 측부 실드층 (74) 의 두께 (t2) 가 일치하여, 시험체 (70) 의 상면 (71) 및 측면 (72) 에 균일한 두께의 실드층이 확인되었다. 또, 발명자의 실험에 따르면, 스텝 커버리지의 값이 50 ％ 를 밑돌면, 측부 실드층 (74) 의 성막에 시간을 필요로 하여 프로세스 비용이 증대되기 때문에, 스텝 커버리지의 값이 50 ％ 이상이 되는 범위가 바람직하다. 따라서, 반도체 패키지의 측면의 경사 각도 (θ) 는 45°이상이면서 또한 82°이하인 것이 바람직하다.
이상과 같이, 본 실시형태의 반도체 패키지 (10) 의 제조 방법에 의하면, 반도체 패키지 (10) 의 방열성을 향상시키면서, 패키지 외면에 충분한 실드 효과를 발휘할 수 있는 소정의 두께로 실드층 (69) 을 형성할 수 있다.
또한, 제 1 실시형태의 반도체 패키지의 제조 방법에서, 반도체 패키지에 실드층을 형성하는 일례에 대해 설명했지만, 이 구성으로 한정되지 않는다. 제 2, 제 3 실시형태의 반도체 패키지의 제조 방법에 V 홈 형성 스텝, 실드층 형성 스텝을 추가해도, 반도체 패키지에 실드층을 형성하는 것이 가능하다. 또, 전용의 총형 지석을 사용함으로써, 요철 형성 스텝, V 홈 형성 스텝, 개편화 스텝을 동시에 실시해도 된다.
구체적으로는, 도 10 에 나타내는 바와 같이, 총형 지석 (81) 의 원통상 기대 (82) 의 외주면으로부터 한 쌍의 돌기 (83) 가 원환상으로 돌출되어 있다. 한 쌍의 돌기 (83) 의 각각은, 기단으로부터 돌출 방향을 향하여 폭이 좁아지고, 돌출 방향의 도중에서부터 선단까지는 일정한 폭으로 형성되어 있다. 즉, 돌기 (83) 의 측면의 기단측은 경사면 (84) 으로 되어 있고, 돌기 (83) 의 측면의 선단측은 연직면 (85) 으로 되어 있다. 한 쌍의 돌기 (83) 의 사이에는, 측면에서 보아 산 형상과 골 형상을 축 방향으로 번갈아 반복시킨 요철 형상이 형성되어 있다. 총형 지석 (81) 의 돌기 (83) 의 양측면 및 선단면에 추가하여, 한 쌍의 돌기 (83) 의 사이에도 다이아몬드 등의 지립이 전착되어 가공면 (86) 이 형성되어 있다.
이와 같은 전용의 총형 지석 (81) 을 사용하여 개편화 스텝이 실시되면, 총형 지석 (81) 에 의해 봉지 기판 (15) 이 절입되어 분할됨과 함께, 분할된 봉지 기판 (15) 의 수지층 상면 (22) 에 총형 지석 (81) 의 요철 형상이 전사된다. 따라서, 봉지 기판 (15) 이 개개의 반도체 패키지 (10) 로 개편화됨과 함께, 각 반도체 패키지 (10) 의 수지층 상면 (22) 의 표면적이 증가한다. 돌기 (83) 측면의 기단측이 경사면 (84) 으로 되어 있기 때문에, 반도체 패키지 (10) 가 상면측보다 하면측에서 커지도록 패키지 측면 (26) 에 경사가 부여된다. 이와 같이, 패키지 측면 (26) 에 경사를 부여하면서 봉지 기판 (15) 을 개개의 반도체 패키지 (10) 로 개편화하여, 각 반도체 패키지 (10) 의 방열성을 향상시킬 수 있다.
또한, 본 실시형태에서는, 배선 기판에 1 개의 반도체 칩을 실장한 반도체 패키지를 예시했지만, 이 구성으로 한정되지 않는다. 배선 기판에 복수의 반도체 칩을 실장한 반도체 패키지를 제조해도 된다. 예를 들어, 도 11(a) 에 나타내는 바와 같이, 배선 기판 (93) 에 복수 (예를 들어, 3 개) 의 반도체 칩 (92a - 92c) 을 실장하여, 반도체 칩 (92a - 92c) 을 하나로 합친 반도체 패키지 (91) 를 제조하도록 해도 된다. 또한, 반도체 칩 (92a - 92c) 은 동일 기능을 가져도 되고, 상이한 기능을 가져도 된다.
또, 도 11(b) 에 나타내는 바와 같이, 배선 기판 (97) 에 복수 (예를 들어, 2 개) 의 반도체 칩 (96a, 96b) 을 실장하여, 반도체 칩 (96a, 96b) 을 개별적으로 실드한 반도체 패키지 (95) 를 제조하도록 해도 된다. 이 경우, 칩 단위로 봉지 기판에 홈이 형성되고, 패키지 단위로 봉지 기판이 분할된다. 또한, 반도체 칩 (96a, 96b) 은 동일 기능을 가져도 되고, 상이한 기능을 가져도 된다.
또, 본 실시형태에서는, V 홈 형성 스텝에서 V 홈 형성 수단으로서 V 블레이드가 사용되는 구성으로 했지만, 이 구성으로 한정되지 않는다. 예를 들어, 도 12(a) 에 나타내는 바와 같이, V 홈 형성 수단으로서 통상적인 스트레이트 블레이드 (101) 를 사용하여 봉지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 이 경우, 봉지 기판 (15) 의 분할 예정 라인 상의 연직면 (P) 에 대해 스트레이트 블레이드 (101) 를 소정 각도만큼 일방측으로 기울여 절삭한 후에, 연직면 (P) 에 대해 스트레이트 블레이드 (101) 를 소정 각도만큼 타방측으로 기울여 절삭한다. 이로써, 스트레이트 블레이드 (101) 에 의해 봉지 기판 (15) 의 상면이 V 형상으로 잘려 나가고, 분할 예정 라인을 따라서 V 홈이 형성된다.
또, 도 12(b) 에 나타내는 바와 같이, V 홈 형성 수단으로서 레이저 어블레이션용의 가공 헤드 (102) 를 사용하여 봉지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 이 경우, 봉지 기판 (15) 의 분할 예정 라인 상의 연직면 (P) 에 대해 가공 헤드 (102) 를 소정 각도만큼 일방향으로 기울여 어블레이션 가공을 실시한 후에, 연직면 (P) 에 대해 가공 헤드 (102) 를 소정 각도만큼 타방측으로 기울여 어블레이션 가공을 실시한다. 봉지 기판 (15) 에 대해 흡수성을 갖는 레이저 광선에 의해, 봉지 기판 (15) 의 상면이 V 자 형상으로 잘려 나가고, 분할 예정 라인을 따라서 V 홈이 형성된다.
또, 도 12(c) 에 나타내는 바와 같이, V 홈 형성 수단으로서 프로파일러 (103) 를 사용하여 봉지 기판 (15) 에 V 홈을 형성하도록 해도 된다. 프로파일러 (103) 는 알루미늄 기대 (104) 의 대략 V 자 형상의 가공면에 다이아몬드 지립으로 이루어지는 지립층을 전착하여 구성되어 있다. 프로파일러 (103) 는, V 블레이드와 비교하여 잘 소모되지 않아, V 자 형상을 계속해서 길게 유지할 수 있다.
또, 본 실시형태에서는, 개편화 스텝에서 분할 수단으로서 스트레이트 블레이드가 사용되는 구성으로 했지만, 이 구성으로 한정되지 않는다. 예를 들어, 도 13 에 나타내는 바와 같이, 분할 수단으로서 레이저 어블레이션용의 가공 헤드 (106) 를 사용하여 봉지 기판 (15) 을 분할하도록 해도 된다. 또, 제 2 실시형태에서는, 분할 수단으로서 한 쌍의 돌기를 갖는 총형 지석이 사용되는 구성으로 했지만, 이 총형 지석 대신에 멀티 블레이드가 사용되어도 된다.
또, 본 실시형태에서는, 수지층 상면에 사각뿔 형상의 요철 형상을 형성하는 구성에 대해 설명했지만, 수지층 상면의 요철 형상은 표면적이 증가하는 형상이면 된다. 예를 들어, 도 14 에 나타내는 바와 같이, 반도체 패키지 (108) 의 수지층 상면 (109) 의 요철 형상이 각기둥 형상으로 형성되어도 된다. 또한, 반도체 패키지 (108) 에 실드층을 형성하는 경우에는, 각기둥 형상의 요철 형상이 애스펙트비를 고려하여 형성되는 것이 바람직하다. 이웃하는 각기둥의 간격과 각기둥의 높이와의 애스펙트비를 낮게 함으로써 각기둥의 측면에도 실드층을 형성할 수 있다.
또, 본 실시형태에서는, 반도체 칩이 와이어를 통해서 배선 기판의 전극에 와이어 본딩된 반도체 패키지를 제조하는 구성에 대해 설명했지만, 이 구성으로 한정되지 않는다. 반도체 패키지는, 반도체 칩이 배선 기판의 전극에 직접 접속되어 플립 칩 본딩되어 있어도 된다.
또, 본 실시형태에서는, 전극으로서 범프가 형성된 봉지 기판을 가공하는 구성으로 했지만, 이 구성으로 한정되지 않는다. 봉지 기판의 전극은 특별히 한정되지 않고, 예를 들어, 전극으로서 랜드가 형성된 봉지 기판이 가공되어도 된다.
또, 본 실시형태에서는, 유지 스텝에서 유지 테이프에 봉지 기판의 수지층과 반대의 면이 첩착되는 구성으로 했지만, 이 구성으로 한정되지 않는다. 예를 들어, 봉지 기판의 수지층과 반대의 면에 유지 테이프가 첩착되는 대신에, 봉지 기판의 수지층과 반대의 면이 유지 지그에 의해 흡인 유지되고, 유지 지그에 유지된 상태로 후단의 스텝이 실시되어도 된다. 유지 지그는 기판을 유지 가능하면 되고, 예를 들어, 척 테이블이나 서브 스트레이트로 구성되어도 된다.
또, 제 1 실시형태에서는, 요철 형성 스텝이 실시된 후에 개편화 스텝이 실시되는 구성으로 했지만, 이 구성으로 한정되지 않는다. 개편화 스텝이 실시된 후에 요철 형성 스텝이 실시되어도 된다.
또, 제 4 실시형태에서는, 봉지 기판에 첩착된 유지 테이프를 바꿔 붙이지 않고 각 스텝을 실시하는 구성으로 했지만, 이 구성으로 한정되지 않는다. V 홈 형성 스텝 및 개편화 스텝에서는 절삭용의 유지 테이프를 사용하고, 실드층 형성 스텝에서는 플라즈마 처리용의 유지 테이프를 사용해도 된다.
또, 제 4 실시형태에서는, 봉지 기판에 대한 V 홈의 형성과 봉지 기판의 개편화가 동일 장치에 의해 실시되어도 되고, 별개의 장치에 의해 실시되어도 된다.
또, 반도체 패키지는, 휴대 전화 등의 휴대 통신 기기에 사용되는 구성으로 한정되지 않고, 카메라 등의 다른 전자 기기에 사용되어도 된다.
또, 봉지 기판은, 실드층이 형성 가능한 워크이면 특별히 한정되지 않는다. 예를 들어, CSP (Chip Size Package), WLCSP (Wafer Level Chip Size Package), SIP (System In Package), FOWLP (Fan Out Wafer Level Package) 용의 각종 기판이 사용되어도 된다. FOWLP 기판의 경우에는, 재배선층 상에 반도체 칩을 실장하는 구성으로 해도 된다. 따라서, 배선 기재는, PCB 기판 등의 배선 기판으로 한정되지 않고, FOWLP 기판의 재배선층을 포함하는 개념이다.
또, 본 실시형태 및 변형예를 설명했지만, 본 발명의 다른 실시형태로서, 상기 각 실시형태 및 변형예를 전체적 또는 부분적으로 조합한 것이어도 된다.
또, 본 발명의 실시형태는 상기 실시형태 및 변형예로 한정되는 것이 아니라, 본 발명의 기술적 사상의 취지를 일탈하지 않는 범위에 있어서 여러가지로 변경, 치환, 변형되어도 된다. 나아가서는, 기술의 진보 또는 파생되는 별도 기술에 의해, 본 발명의 기술적 사상을 다른 방법으로 실현할 수 있다면, 그 방법을 사용하여 실시되어도 된다. 따라서, 특허청구범위는, 본 발명의 기술적 사상의 범위 내에 포함될 수 있는 모든 실시형태를 커버하고 있다.
또, 본 실시형태에서는, 본 발명을 반도체 패키지의 제조 방법에 적용한 구성에 대해 설명했지만, 다른 패키지의 제조 방법에 적용할 수도 있다.
이상 설명한 바와 같이, 본 발명은, 봉지제로 봉지된 반도체 패키지의 방열성을 향상시킬 수 있다는 효과를 갖고, 특히, 휴대 통신 기기에 사용되는 반도체 패키지의 제조 방법에 유용하다.
10, 108 : 반도체 패키지
11 : 배선 기판 (배선 기재)
12 : 반도체 칩
13 : 수지층
15 : 봉지 기판
22, 109 : 수지층 상면 (봉지제 표면)
34 : 봉지제
36 : 유지 테이프
41, 51, 81 : 총형 지석
42, 54, 86 : 가공면
53, 83 : 돌기
61 : 금형
62 : 천장면

Claims (4)

  1. 봉지제에 의해 봉지된 반도체 패키지를 제작하는 반도체 패키지의 제조 방법으로서,
    교차하는 분할 예정 라인에 의해 구획된 배선 기재 표면 상에 복수의 반도체 칩을 본딩하고 그 배선 기재의 표면측에 그 봉지제를 공급하여 봉지된 봉지 기판의 그 배선 기재 이면측을 유지 지그 또는 유지 테이프에 의해 유지하는 유지 스텝과,
    그 유지 스텝을 실시한 후에, 요철 형상의 가공면을 갖는 총형 지석에 의해 그 반도체 칩에 도달하지 않는 깊이로 그 봉지제에 절입하여, 그 봉지제 표면에 사각뿔 형상의 다수의 요철을 형성하여 표면적을 증가시키는 요철 형성 스텝과,
    그 분할 예정 라인을 따라서 그 봉지 기판을 개개의 반도체 패키지로 개편화하는 개편화 스텝과,
    개편화 후의 상기 반도체 패키지의 외면에 도전성 재료로 실드층을 형성하는 실드층 형성 스텝을 구비하는, 반도체 패키지의 제조 방법.
  2. 봉지제에 의해 봉지된 반도체 패키지를 제작하는 반도체 패키지의 제조 방법으로서,
    교차하는 분할 예정 라인에 의해 구획된 배선 기재 표면 상에 복수의 반도체 칩을 본딩하고 그 배선 기재의 표면측에 봉지제를 공급하여 봉지된 봉지 기판을 그 봉지 기판의 그 배선 기재 이면측을 유지 지그 또는 유지 테이프에 의해 유지하는 유지 스텝과,
    그 유지 스텝을 실시한 후에, 총형 지석에 의해 그 분할 예정 라인을 따라서 그 유지 테이프 도중까지 또는 그 유지 지그 안까지 절입하여, 그 봉지 기판을 개개의 반도체 패키지로 개편화하는 개편화 스텝과,
    개편화 후의 상기 반도체 패키지의 외면에 도전성 재료로 실드층을 형성하는 실드층 형성 스텝을 구비하고,
    그 총형 지석은, 그 분할 예정 라인에 대응하여 적어도 2 개의 돌기가 형성되고, 그 2 개의 돌기 사이는 요철 형상의 가공면을 갖고,
    그 개편화 스텝에 있어서, 그 돌기를 그 분할 예정 라인을 따라서 절입하여 개개의 반도체 패키지로 개편화함과 함께, 개편화된 반도체 패키지의 그 반도체 칩에 도달하지 않는 깊이에 그 봉지제 표면에 사각뿔 형상의 다수의 요철을 형성하여 표면적을 증가시키는, 반도체 패키지의 제조 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    그 개편화 스텝을 실시한 후에, 개편화 후의 반도체 패키지의 측면에 ID 마크를 형성하는 ID 마크 형성 스텝을 포함하는, 반도체 패키지의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7056226B2 (ja) * 2018-02-27 2022-04-19 Tdk株式会社 回路モジュール
WO2022153789A1 (ja) * 2021-01-12 2022-07-21 株式会社村田製作所 回路モジュール
US11935777B2 (en) * 2021-12-01 2024-03-19 STATS ChipPAC Pte Ltd. Semiconductor manufacturing equipment and method of providing support base with filling material disposed into openings in semiconductor wafer for support

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329815A (ja) * 2001-05-01 2002-11-15 Sony Corp 半導体装置と、その製造方法、及びその製造装置
JP2004151377A (ja) * 2002-10-30 2004-05-27 Nikon Corp 光学素子及び光学素子の製造方法及びこの光学素子を具えた光学系
JP2007253277A (ja) * 2006-03-23 2007-10-04 Tdk Corp 研切削体及び研削体セット、これらを用いた研削装置及び研削方法
JP2015109325A (ja) * 2013-12-04 2015-06-11 株式会社ディスコ パッケージ基板の加工方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316350A (ja) * 1995-05-23 1996-11-29 Rohm Co Ltd 半導体装置
JP4312304B2 (ja) 1999-07-13 2009-08-12 株式会社ディスコ Ｃｓｐ基板分割装置
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7933128B2 (en) * 2007-10-10 2011-04-26 Epson Toyocom Corporation Electronic device, electronic module, and methods for manufacturing the same
TW200919565A (en) * 2007-10-26 2009-05-01 Powertech Technology Inc Method for wafer cutting, die structure and its die package structure
US20090166831A1 (en) * 2007-12-28 2009-07-02 Siliconware Precision Industries Co., Ltd. Sensor semiconductor package and method for fabricating the same
TWI358116B (en) * 2008-02-05 2012-02-11 Advanced Semiconductor Eng Packaging structure and packaging method thereof
JP3143888U (ja) * 2008-05-29 2008-08-07 株式会社村田製作所 部品内蔵モジュール
KR100877551B1 (ko) * 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
JP5465042B2 (ja) * 2010-03-01 2014-04-09 株式会社ディスコ パッケージ基板の加工方法
US9166126B2 (en) * 2011-01-31 2015-10-20 Cree, Inc. Conformally coated light emitting devices and methods for providing the same
US8629043B2 (en) * 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for de-bonding carriers
KR101939641B1 (ko) * 2012-05-04 2019-01-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP6131664B2 (ja) * 2013-03-25 2017-05-24 日亜化学工業株式会社 発光装置の製造方法および発光装置
US9704769B2 (en) * 2014-02-27 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming encapsulated wafer level chip scale package (EWLCSP)
US9922935B2 (en) * 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
KR102424402B1 (ko) * 2015-08-13 2022-07-25 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10548228B2 (en) * 2016-03-03 2020-01-28 International Business Machines Corporation Thermal interface adhesion for transfer molded electronic components
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329815A (ja) * 2001-05-01 2002-11-15 Sony Corp 半導体装置と、その製造方法、及びその製造装置
JP2004151377A (ja) * 2002-10-30 2004-05-27 Nikon Corp 光学素子及び光学素子の製造方法及びこの光学素子を具えた光学系
JP2007253277A (ja) * 2006-03-23 2007-10-04 Tdk Corp 研切削体及び研削体セット、これらを用いた研削装置及び研削方法
JP2015109325A (ja) * 2013-12-04 2015-06-11 株式会社ディスコ パッケージ基板の加工方法

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