KR102671259B1 - 인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 - Google Patents
인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 Download PDFInfo
- Publication number
- KR102671259B1 KR102671259B1 KR1020160176506A KR20160176506A KR102671259B1 KR 102671259 B1 KR102671259 B1 KR 102671259B1 KR 1020160176506 A KR1020160176506 A KR 1020160176506A KR 20160176506 A KR20160176506 A KR 20160176506A KR 102671259 B1 KR102671259 B1 KR 102671259B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrically connected
- node
- output node
- post
- inverter
- Prior art date
Links
- 210000000225 synapse Anatomy 0.000 claims abstract description 61
- 210000002569 neuron Anatomy 0.000 claims abstract description 42
- 230000001242 postsynaptic effect Effects 0.000 claims abstract description 34
- 210000005215 presynaptic neuron Anatomy 0.000 claims abstract description 23
- 238000003491 array Methods 0.000 claims description 11
- 230000000946 synaptic effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 7
- 238000003909 pattern recognition Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000881 depressing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- General Physics & Mathematics (AREA)
- Artificial Intelligence (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및 상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 포스트-시냅틱 뉴런을 포함하는 뉴로모픽 소자가 설명된다. 상기 포스트-시냅틱 뉴런은 출력 노드와 전기적으로 연결된 바디들을 갖는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함하는 제1 인버터를 포함할 수 있다.
Description
본 발명은 뉴로모픽 소자들에 관한 것으로서, 특히 인버팅 회로들을 가진 프리-시냅틱 뉴런들, 인버팅 회로들을 가진 포스트-시냅틱 뉴런들, 및 인버팅 회로들을 가진 시냅스 어레이들을 포함하는 뉴로모픽 소자들에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다.
본 발명이 해결하고자 하는 과제는 시그모이드 함수처럼 스무드한 출력 변화를 보이는 시냅스 어레이를 가진 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인버팅 회로를 갖는 프리-시냅틱 뉴런들, 포스트-시냅틱 뉴런들, 및 인터-시냅스 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다양한 회로적 구성을 갖는 인버팅 회로들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및 상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 포스트 시냅틱 뉴런을 포함할 수 있다. 상기 포스트-시냅틱 뉴런은 출력 노드와 전기적으로 연결된 바디들을 갖는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함하는 제1 인버터를 포함할 수 있다.
상기 제1 풀-업 트랜지스터는 전원 전압 노드와 전기적으로 연결된 소스 전극, 상기 출력 노드와 전기적으로 연결된 드레인 전극, 및 상기 컬럼 라인과 전기적으로 연결된 게이트 전극을 가진 PMOS 트랜지스터를 포함할 수 있다.
상기 제1 풀-다운 트랜지스터는 그라운드 전압 노드와 전기적으로 연결된 소스 전극, 상기 출력 노드와 전기적으로 연결된 드레인 전극, 및 상기 컬럼 라인과 전기적으로 연결된 게이트 전극을 가진 NMOS 트랜지스터를 포함할 수 있다.
상기 포스트-시냅틱 뉴런은 상기 출력 노드와 전기적으로 연결된 게이트 전극들을 갖는 제2 풀-업 트랜지스터 및 제2 풀-다운 트랜지스터를 더 포함할 수 있다.
상기 제2 풀-업 트랜지스터는 상기 전원 전압 노드와 전기적으로 연결된 소스 전극, 출력 단자와 전기적으로 연결된 드레인 전극, 및 상기 출력 노드와 전기적으로 연결된 게이트 전극을 가진 PMOS 트랜지스터를 포함할 수 있다.
상기 제2 풀-다운 트랜지스터는 상기 그라운드 전압 노드와 전기적으로 연결된 소스 전극, 출력 단자와 전기적으로 연결된 드레인 전극, 및 상기 출력 노드와 전기적으로 연결된 게이트 전극을 가진 NMOS 트랜지스터를 포함할 수 있다.
상기 제1 풀-업 트랜지스터는 직렬 연결된 적어도 두 개의 PMOS 트랜지스터들을 포함할 수 있다.
상기 제1 풀-다운 트랜지스터는 직렬 연결된 적어도 두 개의 NMOS 트랜지스터들을 포함할 수 있다.
상기 포스트-시냅틱 뉴런은 상기 컬럼 라인과 전기적으로 연결된 입력 단자 및 상기 상기 제1 인버터의 입력 노드와 전기적으로 연결된 출력 단자를 갖는 적분기를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및 상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 포스트 시냅틱 뉴런을 포함할 수 있다. 상기 포스트-시냅틱 뉴런은 전원 전압 노드와 전기적으로 연결된 소스 전극 및 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제1 PMOS 트랜지스터; 및 그라운드 전압 노드와 전기적으로 연결된 소스 전극 및 상기 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제1 NMOS 트랜지스터를 포함하는 제1 인버터를 포함할 수 있다.
상기 포스트-시냅틱 뉴런은 상기 전원 전압 노드와 전기적으로 연결된 소스 전극 및 출력 단자와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제2 PMOS 트랜지스터; 및 상기 그라운드 전압 노드와 전기적으로 연결된 소스 전극 및 상기 출력 단자와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제2 NMOS 트랜지스터를 포함하는 제2 인버터를 더 포함할 수 있다.
상기 제1 인버터의 상기 출력 노드는 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 게이트 전극들과 전기적으로 연결될 수 있다.
상기 제2 PMOS 트랜지스터는 직렬로 연결된 다수 개의 PMOS 트랜지스터들을 포함하고, 상기 다수 개의 PMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 출력 노드와 전기적으로 연결될 수 있다.
상기 제1 NMOS 트랜지스터는 직렬로 연결된 다수 개의 NMOS 트랜지스터들을 포함하고, 상기 다수 개의 NMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 출력 노드와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 입력 디바이스 및 출력 디바이스; 상기 입력 디바이스와 상기 출력 디바이스 사이의 다수 개의 시냅스 어레이들; 및 상기 다수 개의 시냅스 어레이들 사이의 인터-시냅스 회로를 포함할 수 있다. 상기 인터-시냅스 회로는 제1 인버터를 포함할 수 있다.
상기 제1 인버터는 제1 풀-업 트랜지스터 및 제1 풀-다운 트랜지스터를 포함할 수 있다. 상기 제1 풀-업 트랜지스터는 상기 제1 인버터의 출력 노드와 전기적으로 연결된 바디들을 갖는 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 풀-다운 트랜지스터는 상기 제1 인버터의 상기 출력 노드와 전기적으로 연결된 바디들을 갖는 NMOS 트랜지스터를 포함할 수 있다.
상기 인터-시냅스 회로는 상기 제1 인버터와 직렬 연결된 제2 인버터를 더 포함할 수 있다. 상기 제2 인버터는 제2 풀-업 트랜지스터 및 제2 풀-다운 트랜지스터를 포함할 수 있다. 상기 제2 풀-업 트랜지스터는 상기 제2 인버터의 출력 단자와 전기적으로 연결된 바디들을 갖는 PMOS 트랜지스터를 포함할 수 있다. 상기 제2 풀-다운 트랜지스터는 상기 제2 인버터의 상기 출력 단자와 전기적으로 연결된 바디들을 갖는 NMOS 트랜지스터를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면 시냅스 어레이는 시그모이드 함수처럼 스무드한 출력 변화를 보이는 시냅스 어레이들을 포함할 수 있다. 따라서, 시냅스 신호들이 멀티 레벨들을 가질 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 블록다이아그램이다.
도 2a 내지 2c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이들의 일부들을 개념적으로 도시한 블록다이아그램이다.
도 3a 내지 3c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들을 개념적으로 도시한 블록 다이아그램들이다.
도 4a 내지 4c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들을 개념적으로 도시한 블록 다이아그램들이다.
도 5는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로를 개념적으로 도시한 블록 다이아그램이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 포스트-시냅틱 뉴런들을 개념적으로 도시한 블록 다이아그램들이다.
도 7은 도 4b 및 5에 도시된 인버팅 회로들를 포함하는 뉴로모픽 소자의 시냅스 어레이의 출력들을 보이는 그래프이다.
도 8은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이 시스템을 개념적으로 도시한 블록 다이아그램이다.
도 9는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
도 2a 내지 2c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이들의 일부들을 개념적으로 도시한 블록다이아그램이다.
도 3a 내지 3c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들을 개념적으로 도시한 블록 다이아그램들이다.
도 4a 내지 4c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들을 개념적으로 도시한 블록 다이아그램들이다.
도 5는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로를 개념적으로 도시한 블록 다이아그램이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 포스트-시냅틱 뉴런들을 개념적으로 도시한 블록 다이아그램들이다.
도 7은 도 4b 및 5에 도시된 인버팅 회로들를 포함하는 뉴로모픽 소자의 시냅스 어레이의 출력들을 보이는 그래프이다.
도 8은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이 시스템을 개념적으로 도시한 블록 다이아그램이다.
도 9는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 블록다이아그램이다. 도 1a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자(neuromorphic device)의 시냅스 어레이(synapse array)는 다수 개의 프리-시냅틱 뉴런들(10)(pre-synaptic neurons), 다수 개의 포스트-시냅틱 뉴런들(20)(post-synaptic neurons), 및 시냅스들(30)(synapses)을 포함할 수 있다. 시냅스들(30)은 프리-시냅틱뉴런들(10)로부터 로우 방향으로 연장하는 로우 라인들(R)(row lines) 및 포스트-시냅틱 뉴런들(20)로부터 컬럼 방향으로 연장하는 컬럼 라인들(C)(column lines)의 교차점들 상에 각각 배치될 수 있다.
프리-시냅틱 뉴런들(10)은 학습 모드, 리셋 모드, 또는 독출 모드 에서 로우 라인들(R)을 통하여 시냅스들(10)로 전기적 펄스들을 전송할 수 있다.
포스트-시냅틱 뉴런들(20)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(C)을 통하여 시냅스들(30)로부터 전기적 펄스를 수신할 수 있다.
각 시냅스들(30)은 가변 저항기를 포함할 수 있다. 예를 들어, 시냅스들(30)은 셋 펄스들을 받아 점진적으로 낮은 저항을 가질 수 있고, 및 리셋 펄스들을 받아 점진적으로 높은 저항을 가질 수 있다.
도 2a 내지 2c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이들의 일부들을 개념적으로 도시한 블록다이아그램이다. 도 2a 내지 2c를 참조하면, 본 발명의 다양한 실시예에 의한 뉴로모픽 소자의 시냅스 어레이들은 각각, 프리-시냅틱 뉴런(10), 프리-시냅틱 뉴런(10)과 로우 라인(R)을 통하여 전기적으로 연결된 시냅스(30), 및 시냅스(30)와 컬럼 라인(C)을 통하여 전기적으로 연결된 포스트-시냅틱 뉴런(20)을 포함할 수 있다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 프리-시냅틱 뉴런(10)은 전기적으로 직렬로 연결된 프리-뉴런 인버팅 회로(40a) 및 프리-뉴런 회로(11)를 포함할 수 있다. 프리-뉴런 인버팅 회로(40a)는 펄스 형태의 입력 신호를 시그모이드(sigmoid) 함수처럼 시간에 따른 전압(또는 전류)의 변화를 스무드하게 변화시켜 프리-뉴런 회로(11)로 입력시킬 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 포스트-시냅틱 뉴런(20)은 전기적으로 직렬로 연결된 포스트-뉴런 회로(21) 및 포스트-뉴런 인버팅 회로(40b)를 포함할 수 있다. 포스트-뉴런 인버팅 회로(40b)는 포스트-뉴런 회로(21)로부터 출력되는 펄스 형태의 출력 신호를 시그모이드 함수처럼 시간에 따른 전압(또는 전류)의 변화를 스무드하게 변화시켜 출력할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 프리-시냅틱 뉴런(10)은 전기적으로 직렬로 연결된 프리-뉴런 인버터 회로(40a) 및 프리-뉴런 회로(11)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)은 전기적으로 직렬로 연결된 포스트-뉴런 회로(21) 및 포스트-뉴런 인버팅 회로(40b)를 포함할 수 있다.
도 3a 내지 3c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들(41a-41c)을 개념적으로 도시한 블록 다이아그램들이다. 인버팅 회로들(41a-41c)는 도 2a 내지 2c에 도시된 프리-뉴런 인버팅 회로(40a) 및/또는 포스트-뉴런 인버팅 회로(40b)에 포함될 수 있다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(41a)는 직렬 연결된 풀-업(pull-up) 트랜지스터(PU) 및 풀-다운(pull-down) 트랜지스터(PD)를 포함할 수 있다. 풀-업 트랜지스터(PU) 및 풀-다운 트랜지스터(PD)의 게이트 전극들은 입력 단자(Vin)와 전기적으로 연결될 수 있다. 풀-업 트랜지스터(PU)의 소스 전극은 전원 전압 노드(Vdd)과 전기적으로 연결될 수 있고, 및 풀-다운 트랜지스터(PD)의 소스 전극은 그라운드 전압 노드(GND)과 전기적으로 연결될 수 있다. 풀-업 트랜지스터(PU) 및 풀-다운 트랜지스터(PD)의 드레인 전극들은 서로 전기적으로 연결될 수 있다. 또한, 풀-업 트랜지스터(PU) 및 풀-다운 트랜지스터(PD)의 드레인 전극들 및 바디들은 출력 노드(N)와 전기적으로 연결될 수 있다. 즉, 풀-업 트랜지스터(PU) 및 풀-다운 트랜지스터(PD)의 바디들은 드레인 전극들과 각각, 전기적으로 연결될 수 있다. 출력 노드(N)는 출력 단자(Vout)와 전기적으로 연결될 수 있다. 풀-업 트랜지스터(PU)는 PMOS를 포함할 수 있고, 및 풀-다운 트랜지스터(PD)는 NMOS를 포함할 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(41b)는 직렬로 연결된 두 개의 인버터들(I1, I2)을 포함할 수 있다. 각 인버터들(I1, I2)은 도 3a의 인버팅 회로(41a)를 참조하여 이해될 수 있을 것이다. 따라서, 제1 인버터(I1)의 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 바디들은 제1 출력 노드(N1)와 전기적으로 연결될 수 있고, 및 제2 인버터(I2)의 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 바디들은 제2 출력 노드(N2)와 전기적으로 연결될 수 있다. 즉, 풀-업 트랜지스터들(PU1, PU2) 및 풀-다운 트랜지스터들(PD1, PD2)의 바디들은 각각, 드레인 전극들과 전기적으로 연결될 수 있다. 제1 인버터(I1)의 제1 출력 노드(N1)는 제2 인버터(I2)의 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 게이트 전극들과 전기적으로 연결될 수 있다. 제2 인버터(I2)의 제2 출력 노드(N2)는 출력 단자(Vout)와 전기적으로 연결될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(41c)는 직렬로 연결된 다수 개의 인버터들(I1, I2, …, In)을 포함할 수 있다. 각 인버터들(I1, I2, …, In)은 도 3a의 인버팅 회로(41a)를 참조하면 이해될 수 있을 것이다. 즉, 각 인버터들(I1, I2, …, In)의 풀-업 트랜지스터들(PU1, PU2, …, PUn) 및 풀-다운 트랜지스터들(PD1, PD2, …, PDn)의 바디들은 각 드레인 전극들 또는 출력 노드들(N1, N2, …, Nn)과 전기적으로 연결될 수 있다.
도 4a 내지 4c는 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로들(42a-42c)을 개념적으로 도시한 블록 다이아그램들이다. 도 4a를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(42a)는 직렬로 연결된 다수 개의 풀-업 트랜지스터들(PUs) 및 직렬로 연결된 다수 개의 풀-다운 트랜지스터들(PDs)을 포함할 수 있다. 풀-업 트랜지스터들(PUs) 및 풀-다운 트랜지스터들(PDs)의 바디들은 출력 노드(N)와 전기적으로 연결될 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(42b)는 직렬로 연결된 두 개의 인버터들(I1, I2)을 포함할 수 있다. 각 인버터들(I1, I2)은 직렬로 연결된 다수 개의 풀-업 트랜지스터들(PUs1, PUs2) 및 직렬로 연결된 다수 개의 풀-다운 트랜지스터들(PDs1, PDs2)을 포함할 수 있다. 각 인버터들(I1, I2)은 도 4a의 인버팅 회로(42a)를 참조하면 이해될 수 있을 것이다. 따라서, 제1 인버터(I1)의 제1 풀-업 트랜지스터들(PUs1) 및 제1 풀-다운 트랜지스터들(PDs1)의 바디들은 제1 출력 노드(N1)와 전기적으로 연결될 수 있고, 및 제2 인버터(I2)의 제2 풀-업 트랜지스터들(PUs2) 및 제2 풀-다운 트랜지스터들(PDs2)의 바디들은 제2 출력 노드(N2)와 전기적으로 연결될 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(42c)는 직렬로 연결된 다수 개의 인버터들(I1, I2, …, In)을 포함할 수 있다. 각 인버터들(I1, I2, …, In)은 도 4a의 인버팅 회로(42a)를 참조하면 이해될 수 있을 것이다. 즉, 각 인버터들(I1, I2, …, In)은 직렬로 연결된 다수 개의 풀-업 트랜지스터들(PUs1, PUs2, …, PUsn) 및 풀-다운 트랜지스터들(PDs1, PDs2, …, PDsn)을 포함할 수 있다. 풀-업 트랜지스터들(PUs1, PUs2, …, PUsn) 및 풀-다운 트랜지스터들(PDs1, PDs2, …, PDsn)의 바디들은 출력 노드들(N1, N2, …, Nn)과 각각, 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(43)를 개념적으로 도시한 블록 다이아그램이다. 도 5를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 인버팅 회로(43)는 직렬 연결된 두 개의 인버터들(I1, I2)을 포함할 수 있고, 및 각 인버터들(I1, I2)은 풀-업 트랜지스터 스트링들(PUTS1, PDTS2) 및 풀-다운 트랜지스터 스트링들(PDTS1, PDTS2)를 포함할 수 있다. 풀-업 트랜지스터 스트링(PUTS1, PDTS2) 및 풀-다운 트랜지스터 스트링(PDTS1, PDTS2)는 각각, 직렬 연결된 다수 개의 PMOS 트랜지스터들 및 NMOS 트랜지스터들을 포함할 수 있다. 풀-업 트랜지스터 스트링(PUTS1, PDTS2) 및 풀-다운 트랜지스터 스트링(PDTS1, PDTS2)의 다수 개의 트랜지스터들의 바디들은 출력 노드들(N1, N2)과 각각, 전기적으로 연결될 수 있다. 입력 단자(Vin)는 제1 인버터(I1)의 제1 풀-업 트랜지스터 스트링(PUTS1) 및 제1 풀-다운 트랜지스터 스트링(PDTS1)의 트랜지스터들의 게이트 전극들과 전기적으로 연결될 수 있다. 제1 인버터(I1)의 출력 노드(N1)는 제2 인버터(I2)의 제2 풀-업 트랜지스터 스트링(PUTS2) 및 제2 풀-다운 트랜지스터 스트링(PDTS2)의 트랜지스터들의 게이트 전극들과 전기적으로 연결될 수 있다. 본 발명의 다른 실시예에서, 제2 인버터(I2)의 출력 노드(N2)는 출력 단자(Vout)와 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터 스트링(PUTS1)과 제2 풀-업 트랜지스터 스트링(PUTS2)의 서로 다른 수의 PMOS 트랜지스터들을 포함할 수 있다. 또한, 제1 풀-다운 트랜지스터 스트링(PDTS1)과 제2 풀-다운 트랜지스터 스트링(PDTS2)의 서로 다른 수의 NMOS 트랜지스터들을 포함할 수 있다.
도 5를 참조하여 설명된 본 발명의 기술적 사상(inventive concepts)은 도 3a 내지 3c 및 도 4a 내지 4c를 참조하여 설명된 인버팅 회로들(41a-41c, 42a-42c)과 다양하게 조합될 수 있다.
도 6a 및 6b는 본 발명의 실시예들에 의한 포스트-시냅틱 뉴런들(30a, 30b)을 개념적으로 도시한 블록 다이아그램들이다. 도 6a을 참조하면, 본 발명의 일 실시예에 의한 포스트-시냅틱 뉴런(30a)은 적분기(INT) 및 인버터들(I1, I2)을 포함할 수 있다. 포스트-시냅틱 뉴런(30a)은 적어도 두 개의 인버터들(I1, I2)을 포함할 수 있다. 적분기(INT)의 입력 포트들 중 하나는 컬럼 라인(C)과 전기적으로 연결될 수 있다. 적분기(INT)의 출력 포트는 제1 인버터(I1)의 입력 포트와 전기적으로 연결될 수 있다. 인버터들(I1, I2)은 직렬로 연결될 수 있다. 최후 단의 인버터(I2)의 출력 포트는 포스트-시냅틱 뉴런(30a)의 출력 단자(Vout)와 전기적으로 연결될 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 포스트-시냅틱 뉴런(30b)은 적분기(INT), 비교기(CMP), 및 인버터들(I1, I2)을 포함할 수 있다. 도 6a와 비교하여, 적분기(INT)의 출력 포트는 비교기(CMP)의 입력 단자들 중 하나와 전기적으로 연결될 수 있다. 비교기(CMP)의 출력 단자는 제1 인버터(I1)의 입력 포트와 전기적으로 연결될 수 있다.
도 7은 도 4b 및 5에 도시된 인버팅 회로들(42b, 43)를 포함하는 뉴로모픽 소자의 시냅스 어레이의 출력들을 보이는 그래프이다. 도 7을 참조하면, 인버팅 회로들(42a, 43)의 출력 전압들이 시그모이드 함수처럼 스무드하게 변화된 것을 알 수 있다. 상세하게, 2개의 풀-업 트랜지스터 및 2개의 풀-다운 트랜지스터를 가진 인버터(41b)의 출력(○1), 2개의 풀-업 트랜지스터 및 2개의 풀-다운 트랜지스터를 가진 인버터(42b)의 출력(②), 및 4개의 풀-업 트랜지스터 및 4개의 풀-다운 트랜지스터를 가진 인버터(43)의 출력(③)이 도시되었다. 즉, 풀-업 트랜지스터들 및 풀-다운 트랜지스터들을 가진 인버터의 조합을 이용하여 뉴로모픽 소자의 시냅스 어레이의 출력들을 시그모이드 함수처럼 스무드하게 변화시킬 수 있다.
도 8은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이 시스템을 개념적으로 도시한 블록 다이아그램이다. 도 8을 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이 시스템은 입력 디바이스(ID), 다수 개의 시냅스 어레이들(SA) 인터-시냅스 회로들(ISC), 및 출력 디바이스(OD)를 포함할 수 있다. 인터-시냅스 회로들(ISC)은 시냅스 어레이들(SA) 사이에 배치될 수 있다. 인터-시냅스 회로들(ISC)은 도 3a 내지 3c, 도 4a 내지 4c, 및 도 5에 도시된 본 발명의 다양한 실시예들에 의한 인버팅 회로들(41a-41c, 42a-42c, 43) 중 적어도 하나를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다. 도 9를 참조하면, 본 발명의 일 실시예의 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다. 상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다. 메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다. 통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다. 출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다. 입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다. 아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다. 뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 프리-시냅틱 뉴런
11: 프리-뉴런 회로
20: 포스트-시냅스 뉴런
21: 포스트-뉴런 회로
30: 시냅스
40a: 프리-뉴런 인버팅 회로
40b: 포스트-뉴런 인버팅 회로
41a-41c, 42a-42c, 43: 인버팅 회로
45: 인터-시냅스 회로
I1, I2: 인버터
PU: 풀-업 트랜지스터
PD: 풀-다운 트랜지스터
PUTS: 풀-업 트랜지스터 스트링
PDTS: 풀-다운 트랜지스터 스트링
C: 컬럼 라인
R: 로우 라인
11: 프리-뉴런 회로
20: 포스트-시냅스 뉴런
21: 포스트-뉴런 회로
30: 시냅스
40a: 프리-뉴런 인버팅 회로
40b: 포스트-뉴런 인버팅 회로
41a-41c, 42a-42c, 43: 인버팅 회로
45: 인터-시냅스 회로
I1, I2: 인버터
PU: 풀-업 트랜지스터
PD: 풀-다운 트랜지스터
PUTS: 풀-업 트랜지스터 스트링
PDTS: 풀-다운 트랜지스터 스트링
C: 컬럼 라인
R: 로우 라인
Claims (17)
- 프리-시냅틱 뉴런;
상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및
상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 포스트-시냅틱 뉴런을 포함하고,
상기 포스트-시냅틱 뉴런은 직렬로 연결된 포스트-뉴런 회로 및 포스트-뉴런 인버팅 회로를 포함하고,
상기 포스트-뉴런 회로는 상기 컬럼 라인과 전기적으로 연결된 입력 포트를 갖는 적분기를 포함하고,
상기 포스트-뉴런 인버팅 회로는 상기 적분기의 출력 포트와 전기적으로 연결된 입력 노드 및 상기 포스트-시냅틱 뉴런의 출력 단자와 전기적으로 연결된 출력 노드를 갖는 인버터를 포함하고,
상기 인버터는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고,
상기 풀-업 트랜지스터는:
전원 전압 노드와 전기적으로 연결된 소스 전극;
상기 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 입력 노드와 전기적으로 연결된 게이트 전극을 갖고,
상기 풀-다운 트랜지스터는:
그라운드 전압 노드와 전기적으로 연결된 소스 전극;
상기 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 입력 노드와 전기적으로 연결된 게이트 전극을 포함하는 뉴로모픽 소자.
- 삭제
- 삭제
- 프리-시냅틱 뉴런;
상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및
상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 포스트-시냅틱 뉴런을 포함하고,
상기 포스트-시냅틱 뉴런은 직렬로 연결된 포스트-뉴런 회로 및 포스트-뉴런 인버팅 회로를 포함하고,
상기 포스트-뉴런 회로는 상기 컬럼 라인과 전기적으로 연결된 입력 포트를 갖는 적분기를 포함하고,
상기 포스트-뉴런 인버팅 회로는:
상기 적분기의 출력 포트와 전기적으로 연결된 제1 입력 노드를 갖는 제1 인버터; 및
상기 제1 인버터의 제1 출력 노드와 연결된 제2 입력 노드 및 상기 포스트-시냅틱 뉴런의 출력 단자와 전기적으로 연결된 제2 출력 노드를 갖는 제2 인버터를 포함하고,
상기 제1 인버터는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터는:
전원 전압 노드와 전기적으로 연결된 소스 전극;
상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 제1 입력 노드와 전기적으로 연결된 게이트 전극을 갖고,
상기 제1 NMOS 트랜지스터는:
그라운드 전압 노드와 전기적으로 연결된 소스 전극;
상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 제1 입력 노드와 전기적으로 연결된 게이트 전극을 갖고,
상기 제2 인버터는 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고,
상기 제2 PMOS 트랜지스터는:
상기 전원 전압 노드와 전기적으로 연결된 소스 전극;
상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 제2 입력 노드와 전기적으로 연결된 게이트 전극을 갖고,
상기 제2 NMOS 트랜지스터는:
상기 그라운드 전압 노드와 전기적으로 연결된 소스 전극;
상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디; 및
상기 제2 입력 노드와 전기적으로 연결된 게이트 전극을 포함하는 뉴로모픽 소자.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 프리-시냅틱 뉴런;
상기 프리-시냅틱 뉴런과 로우 라인을 통하여 전기적으로 연결된 시냅스; 및
상기 시냅스와 컬럼 라인을 통하여 전기적으로 연결된 입력 포트를 갖는 포스트-시냅틱 뉴런을 포함하고,
상기 포스트-시냅틱 뉴런은 제1 인버터를 포함하고,
상기 제1 인버터는:
상기 컬럼 라인과 전기적으로 연결된 제1 입력 노드;
제1 출력 노드;
상기 제1 입력 노드와 전기적으로 연결된 게이트 전극, 전원 전압 노드와 전기적으로 연결된 소스 전극, 및 상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제1 PMOS 트랜지스터; 및
상기 제1 입력 노드와 전기적으로 연결된 게이트 전극, 그라운드 전압 노드와 전기적으로 연결된 소스 전극, 및 상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제1 NMOS 트랜지스터를 포함하는 뉴로모픽 소자.
- 제10항에 있어서,
상기 포스트-시냅틱 뉴런은 제2 인버터를 더 포함하고,
상기 제2 인버터는:
상기 제1 출력 노드와 전기적으로 연결된 제2 입력 노드;
제2 출력 노드;
상기 제2 입력 노드와 전기적으로 연결된 게이트 전극, 상기 전원 전압 노드와 전기적으로 연결된 소스 전극, 및 상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제2 PMOS 트랜지스터; 및
상기 제2 입력 노드와 전기적으로 연결된 게이트 전극, 상기 그라운드 전압 노드와 전기적으로 연결된 소스 전극, 및 상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 갖는 제2 NMOS 트랜지스터를 포함하는 뉴로모픽 소자.
- 삭제
- 제11항에 있어서,
상기 제2 PMOS 트랜지스터는 상기 전원 전압 노드와 상기 제2 출력 노드 사이에 직렬로 연결된 다수 개의 PMOS 트랜지스터들을 포함하고, 상기 다수 개의 PMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 제2 출력 노드와 전기적으로 연결되고, 및
상기 제2 NMOS 트랜지스터는 상기 그라운드 전압 노드와 상기 제2 출력 노드 사이에서 직렬로 연결된 다수 개의 NMOS 트랜지스터들을 포함하고, 상기 다수 개의 NMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 제2 출력 노드와 전기적으로 연결된 뉴로모픽 소자.
- 제10항에 있어서,
상기 제1 PMOS 트랜지스터는 상기 전원 전압 노드와 상기 제1 출력 노드 사이에서 직렬로 연결된 다수 개의 PMOS 트랜지스터들을 포함하고, 상기 다수 개의 PMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 제1 출력 노드와 전기적으로 연결되고, 및
상기 제1 NMOS 트랜지스터는 상기 그라운드 전압 노드와 상기 제1 출력 노드 사이에서 직렬로 연결된 다수 개의 NMOS 트랜지스터들을 포함하고, 상기 다수 개의 NMOS 트랜지스터들의 바디 전극들은 모두 공통적으로 상기 제1 출력 노드와 전기적으로 연결된 뉴로모픽 소자.
- 입력 디바이스 및 출력 디바이스;
상기 입력 디바이스와 상기 출력 디바이스 사이의 다수 개의 시냅스 어레이들; 및
상기 다수 개의 시냅스 어레이들 사이의 인터-시냅스 회로를 포함하고,
상기 인터-시냅스 회로는 제1 입력 단자 및 제1 출력 노드를 갖는 제1 인버터를 포함하고,
상기 제1 인버터는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터는:
상기 제1 입력 단자와 전기적으로 연결된 게이트 전극;
전원 전압 노드와 전기적으로 연결된 소스 전극; 및
상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 포함하고, 및
상기 제1 NMOS 트랜지스터는:
상기 제1 입력 단자와 전기적으로 연결된 게이트 전극;
그라운드 전압 노드와 전기적으로 연결된 소스 전극; 및
상기 제1 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 포함하는 뉴로모픽 소자.
- 삭제
- 제15항에 있어서,
상기 인터-시냅스 회로는 상기 제1 인버터의 상기 제1 출력 노드와 전기적으로 연결된 제2 입력 노드, 및 제2 출력 노드를 갖는 제2 인버터를 더 포함하고,
상기 제2 인버터는 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고,
상기 제2 PMOS 트랜지스터는:
상기 제2 입력 노드와 연결된 게이트 전극;
상기 전원 전압 노드와 전기적으로 연결된 소스 전극; 및
상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 포함하고, 및
상기 제2 NMOS 트랜지스터는:
상기 제2 입력 노드와 연결된 게이트 전극;
상기 그라운드 전압 노드와 전기적으로 연결된 소스 전극; 및
상기 제2 출력 노드와 전기적으로 연결된 드레인 전극 및 바디를 포함하는 뉴로모픽 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160176506A KR102671259B1 (ko) | 2016-12-22 | 2016-12-22 | 인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 |
| US15/595,832 US11093823B2 (en) | 2016-12-22 | 2017-05-15 | Neuromorphic device including a synapse array with inverting circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160176506A KR102671259B1 (ko) | 2016-12-22 | 2016-12-22 | 인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180073070A KR20180073070A (ko) | 2018-07-02 |
| KR102671259B1 true KR102671259B1 (ko) | 2024-06-03 |
Family
ID=62629843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160176506A KR102671259B1 (ko) | 2016-12-22 | 2016-12-22 | 인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11093823B2 (ko) |
| KR (1) | KR102671259B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180120511A (ko) | 2017-04-27 | 2018-11-06 | 에스케이하이닉스 주식회사 | 전달 함수 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120109864A1 (en) * | 2010-10-29 | 2012-05-03 | International Business Machines Corporation | Neuromorphic and synaptronic spiking neural network with synaptic weights learned using simulation |
| KR101512370B1 (ko) * | 2014-01-16 | 2015-04-15 | 광주과학기술원 | 뉴로모픽 시스템 및 뉴로모픽 시스템의 동작방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359888B2 (en) | 2003-01-31 | 2008-04-15 | Hewlett-Packard Development Company, L.P. | Molecular-junction-nanowire-crossbar-based neural network |
| KR101085698B1 (ko) | 2004-09-08 | 2011-11-22 | 조지아 테크 리서치 코오포레이션 | 주파수 혼합 장치 |
| KR20180120511A (ko) | 2017-04-27 | 2018-11-06 | 에스케이하이닉스 주식회사 | 전달 함수 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 |
-
2016
- 2016-12-22 KR KR1020160176506A patent/KR102671259B1/ko active IP Right Grant
-
2017
- 2017-05-15 US US15/595,832 patent/US11093823B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120109864A1 (en) * | 2010-10-29 | 2012-05-03 | International Business Machines Corporation | Neuromorphic and synaptronic spiking neural network with synaptic weights learned using simulation |
| KR101512370B1 (ko) * | 2014-01-16 | 2015-04-15 | 광주과학기술원 | 뉴로모픽 시스템 및 뉴로모픽 시스템의 동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20180073070A (ko) | 2018-07-02 |
| US11093823B2 (en) | 2021-08-17 |
| US20180181856A1 (en) | 2018-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11361216B2 (en) | Neural network circuits having non-volatile synapse arrays | |
| US11157803B2 (en) | Neuromorphic device including a synapse having a variable resistor and a transistor connected in parallel with each other | |
| JP6477924B2 (ja) | メモリスタ神経形態学的回路及びメモリスタ神経形態学的回路をトレーニングするための方法 | |
| US11443172B2 (en) | Synapse array of neuromorphic device including synapses having ferro-electric field effect transistors and operation method of the same | |
| Kadetotad et al. | Parallel architecture with resistive crosspoint array for dictionary learning acceleration | |
| TW201837917A (zh) | 神經形態權重單元及其形成的方法以及人工神經網路 | |
| KR102221763B1 (ko) | 이진 신경망에서의 저항성 메모리 기반 배치 정규화 장치 | |
| CN111656371B (zh) | 具有非易失性突触阵列的神经网络电路 | |
| US10902316B2 (en) | Neuromorphic device having inverting circuits | |
| KR102668199B1 (ko) | 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법 | |
| US11227211B2 (en) | Neuromorphic device including a synapse having a plurality of synapse cells | |
| KR20170025715A (ko) | 시냅스 및 이를 포함하는 뉴로모픽 장치 | |
| US11210581B2 (en) | Synapse and a synapse array | |
| US11017286B2 (en) | Neuromorphic device including a synapse having a variable resistor and a transistor connected in parallel with each other | |
| Donahue et al. | Design and analysis of neuromemristive echo state networks with limited-precision synapses | |
| KR102354286B1 (ko) | 신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이 | |
| KR102671259B1 (ko) | 인버팅 회로들을 가진 시냅스 어레이를 포함하는 뉴로모픽 소자 | |
| KR101510991B1 (ko) | 저항변화 메모리를 이용한 신경회로망 형태 분류기 및 형태 분류 방법 | |
| KR20170117861A (ko) | 뉴럴 네트워크 시스템 | |
| US20180287056A1 (en) | Synapse and synapse array | |
| US11106971B2 (en) | Neuromorphic device and a synapse network including a post-synaptic neuron having a subtracting circuit | |
| US20170300810A1 (en) | Neural network system | |
| US20170193364A1 (en) | Learning method for synapses of a neuromorphic device | |
| CN114761973A (zh) | 电容性处理单元 | |
| KR20170080425A (ko) | 적분기들, 증폭기들, 또는 샘플링 소자들 중 적어도 하나를 가진 포스트-시냅틱 뉴런들을 포함하는 뉴로모픽 소자들 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |