KR102663067B1

KR102663067B1 - Display device

Info

Publication number: KR102663067B1
Application number: KR1020180164815A
Authority: KR
Inventors: 박재희
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-19
Filing date: 2018-12-19
Publication date: 2024-05-07
Also published as: KR20200076096A

Abstract

본 발명은 고전압의 정전기가 유입되더라도 이를 빠른 시간에 방전시켜 표시패널 내부의 소자를 보호할 수 있는 표시장치를 제공하기 위한 것으로, 서로 교차하는 복수의 스캔 라인들과 복수의 데이터 라인들을 포함하는 표시영역과, 상기 표시영역 외측의 비표시 영역을 포함하는 표시패널; 상기 비표시 영역의 둘레에 위치하며 제1 전원이 공급되는 제1 전원배선; 및 상기 비표시 영역에서 상기 제1 전원배선과 각각의 데이터 라인 사이에 접속되는 제1 정전기 보호회로를 포함하며,상기 제1 정전기 보호회로는 상기 데이터 라인을 통해 유입되는 정전기를 방전시키도록 상기 제1 전원배선과 상기 데이터 라인의 제1 노드 사이에 접속되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 제1 소스전극, 상기 제2 박막 트랜지스터의 제2 소스전극, 및 제2 게이트 전극은 상기 제1 노드에 공통으로 접속되고, 상기 제2 박막 트랜지스터의 제2 드레인 전극과 상기 제1 박막 트랜지스터의 제1 게이트 전극은 제2 노드에 접속되며, 상기 제1 박막 트랜지스터의 제1 드레인 전극은 상기 제1 전원배선에 접속되는 것을 특징으로 한다.The present invention is intended to provide a display device that can protect elements inside a display panel by quickly discharging high-voltage static electricity even if it is introduced, and includes a display including a plurality of scan lines and a plurality of data lines that intersect each other. a display panel including an area and a non-display area outside the display area; a first power wire located around the non-display area and supplied with first power; and a first static electricity protection circuit connected between the first power wiring and each data line in the non-display area, wherein the first static electricity protection circuit is configured to discharge static electricity flowing in through the data line. 1 Comprising a first thin film transistor and a second thin film transistor connected between a power wiring and a first node of the data line, a first source electrode of the first thin film transistor, a second source electrode of the second thin film transistor, and a second gate electrode is commonly connected to the first node, and a second drain electrode of the second thin film transistor and a first gate electrode of the first thin film transistor are connected to the second node, and the first thin film transistor The first drain electrode is connected to the first power wiring.

Description

Display device {DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 특히 정전기 보호회로를 포함하는 표시장치에 관한 것이다. The present invention relates to a display device, and particularly to a display device including an electrostatic protection circuit.

최근, 음극선관(CRT: Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한, 평판 표시장치의 예로는, 액정 표시장치(LCD: Liquid Crystal Display), 전계방출 표시장치(FED: Field Emission Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel) 및 전계발광 표시장치(Electroluminescent Display) 등이 있다. Recently, various flat panel display devices are being developed that can reduce the weight and volume, which are disadvantages of cathode ray tubes (CRTs). Examples of such flat panel displays include liquid crystal displays (LCDs), field emission displays (FEDs), plasma display panels (PDPs), and electroluminescent displays. ), etc.

이들 표시장치는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될 때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함하는 표시패널을 포함한다. These display devices are display panels that include data lines, gate lines, and a plurality of pixels that are formed at the intersection of the data lines and the gate lines and receive the data voltages of the data lines when gate signals are supplied to the gate lines. Includes.

이와 같은 표시패널은 제조공정 중 또는 사용 중 발생하는 고전압의 정전기로 인해 표시패널 내부 소자들이 손상될 수 있어 이에 대한 다양한 대책이 강구되고 있다. In such display panels, internal elements of the display panel may be damaged due to high-voltage static electricity generated during the manufacturing process or during use, so various countermeasures are being taken to deal with this.

본 발명은 표시장치에 고전압의 정전기가 유입되더라도 이를 빠른 시간에 방전시켜 표시패널 내부의 소자를 보호할 수 있는 표시장치를 제공하기 위한 것이다.The present invention is intended to provide a display device that can protect elements inside a display panel by quickly discharging even if high-voltage static electricity flows into the display device.

상기 목적달성을 위한 본 발명의 특징에 따른 표시장치는,서로 교차하는 복수의 스캔 라인들과 복수의 데이터 라인들을 포함하는 표시영역과, 상기 표시영역 외측의 비표시 영역을 포함하는 표시패널; 상기 비표시 영역의 둘레에 위치하며 제1 전원이 공급되는 제1 전원배선; 및 상기 비표시 영역에서 상기 제1 전원배선과 각각의 데이터 라인 사이에 접속되는 제1 정전기 보호회로를 포함하며, 상기 제1 정전기 보호회로는 상기 데이터 라인을 통해 유입되는 정전기를 방전시키도록 상기 제1 전원배선과 상기 데이터 라인의 제1 노드 사이에 접속되는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 제1 소스전극, 상기 제2 박막 트랜지스터의 제2 소스전극, 및 제2 게이트 전극은 상기 제1 노드에 공통으로 접속되고, 상기 제2 박막 트랜지스터의 제2 드레인 전극과 상기 제1 박막 트랜지스터의 제1 게이트 전극은 제2 노드에 접속되며, 상기 제1 박막 트랜지스터의 제1 드레인 전극은 상기 제1 전원배선에 접속된다.A display device according to a feature of the present invention for achieving the above object includes: a display panel including a display area including a plurality of scan lines and a plurality of data lines crossing each other, and a non-display area outside the display area; a first power wire located around the non-display area and supplied with first power; and a first static electricity protection circuit connected between the first power wiring and each data line in the non-display area, wherein the first static electricity protection circuit is configured to discharge static electricity flowing in through the data line. 1 Comprising a first thin film transistor and a second thin film transistor connected between a power wiring and a first node of the data line, a first source electrode of the first thin film transistor, a second source electrode of the second thin film transistor, and a second gate electrode is commonly connected to the first node, and a second drain electrode of the second thin film transistor and a first gate electrode of the first thin film transistor are connected to the second node, and the first thin film transistor The first drain electrode of is connected to the first power wiring.

본 발명의 표시장치는 비표시 영역에서 상기 제1 전원배선의 둘레에 위치하며 상기 제1 전원보다 낮은 레벨의 제2 전원이 공급되는 제2 전원배선을 더 포함하며, 상기 제1 정전기 보호회로는 상기 스캔 라인을 통해 유입되는 정전기를 방전시키도록 상기 제2 전원배선과 상기 제1 노드 사이에 접속되는 제3 박막 트랜지스터 및 제4 박막 트랜지스터를 포함하고, 상기 제3 박막 트랜지스터의 제3 드레인전극은 상기 제1 노드에 접속되고, 상기 제3 박막 트랜지스터의 제3 소스 전극과 상기 제4 박막 트랜지스터의 제4 게이트 전극 및 제4 소스 전극은 상기 제2 전원라인에 접속되며, 상기 제3 박막 트랜지스터의 제3 게이트 전극과 상기 제4 박막 트랜지스터의 제4 드레인 전극은 제3 노드에 접속될 수 있다.The display device of the present invention further includes a second power wire located around the first power wire in a non-display area and supplied with a second power of a lower level than the first power, wherein the first static electricity protection circuit includes: It includes a third thin film transistor and a fourth thin film transistor connected between the second power wiring and the first node to discharge static electricity flowing in through the scan line, and a third drain electrode of the third thin film transistor is It is connected to the first node, and the third source electrode of the third thin film transistor and the fourth gate electrode and fourth source electrode of the fourth thin film transistor are connected to the second power line, and the third source electrode of the third thin film transistor is connected to the second power line. The third gate electrode and the fourth drain electrode of the fourth thin film transistor may be connected to the third node.

또한, 본 발명의 표시장치는 상기 비표시 영역에서 상기 제1 전원배선의 둘레에 위치하며 상기 제1 전원보다 낮은 레벨의 제2 전원이 공급되는 제2 전원배선; 및 상기 비표시 영역에서 상기 제2 전원배선과 각각의 스캔 라인 사이에 접속되는 제2 정전기 보호회로를 더 포함하며, 상기 제2 정전기 보호회로는 상기 스캔 라인을 통해 유입되는 정전기를 방전시키도록 상기 제1 전원배선과 상기 스캔 라인의 제4 노드 사이에 접속되는 제5 박막 트랜지스터 및 제6 박막 트랜지스터를 포함하고, 상기 제5 박막 트랜지스터의 제5 소스전극과, 상기 제6 박막 트랜지스터의 제6 소스전극 및 제6 게이트 전극은 상기 제4 노드에 공통으로 접속되고, 상기 제6 박막 트랜지스터의 제6 드레인 전극과 상기 제5 박막 트랜지스터의 제5 게이트 전극은 상기 제5 노드에 접속되며, 상기 제5 박막 트랜지스터의 제5 드레인 전극은 상기 제1 전원배선에 접속될 수 있다.Additionally, the display device of the present invention includes a second power wire located around the first power wire in the non-display area and supplied with a second power of a lower level than the first power. and a second static electricity protection circuit connected between the second power wiring and each scan line in the non-display area, wherein the second static electricity protection circuit is configured to discharge static electricity flowing in through the scan line. It includes a fifth thin film transistor and a sixth thin film transistor connected between a first power line and a fourth node of the scan line, a fifth source electrode of the fifth thin film transistor, and a sixth source of the sixth thin film transistor. The electrode and the sixth gate electrode are commonly connected to the fourth node, the sixth drain electrode of the sixth thin film transistor and the fifth gate electrode of the fifth thin film transistor are connected to the fifth node, and the fifth node is connected to the fifth node. The fifth drain electrode of the thin film transistor may be connected to the first power wiring.

또한, 제2 정전기 보호회로는 상기 스캔 라인을 통해 유입되는 정전기를 방전시키도록 상기 제2 전원배선과 상기 제4 노드 사이에 접속되는 제7 박막 트랜지스터 및 제8 박막 트랜지스터를 포함하고, 상기 제7 박막 트랜지스터의 제7 드레인 전극은 상기 제4 노드에 접속되고, 상기 제7 박막 트랜지스터의 제7 소스 전극과 상기 제8 박막 트랜지스터의 제8 게이트 전극 및 제8 소스 전극은 상기 제2 전원배선에 접속되며, 상기 제7 박막 트랜지스터의 제7 게이트 전극과 상기 제8 박막 트랜지스터의 제8 드레인 전극은 제6 노드에 접속될 수 있다.In addition, the second static electricity protection circuit includes a seventh thin film transistor and an eighth thin film transistor connected between the second power line and the fourth node to discharge static electricity flowing in through the scan line, and the seventh thin film transistor The seventh drain electrode of the thin film transistor is connected to the fourth node, and the seventh source electrode of the seventh thin film transistor and the eighth gate electrode and eighth source electrode of the eighth thin film transistor are connected to the second power line. The seventh gate electrode of the seventh thin film transistor and the eighth drain electrode of the eighth thin film transistor may be connected to the sixth node.

또한, 상기 제1 박막 트랜지스터는, 기판 상에 배치된 제1 액티브층; 상기 제1 액티브층을 커버하는 게이트 절연막; 상기 게이트 절연막 상에서 상기 제1 전원배선과 이격되어 배치되는 제1 게이트 전극; 상기 제1 게이트 전극을 커버하는 절연막 상에서 서로 이격되도록 배치된 제1 드레인 전극 및 제1 소스전극을 포함하며, 상기 제1 드레인 전극은 상기 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 전원배선에 접속되고, 상기 절연막과 상기 게이트 절연막을 관통하는 제2 콘택홀을 통해 상기 제1 액티브층의 드레인 영역에 접속되며, 상기 제1 소스전극은 상기 절연막과 상기 게이트 절연막을 관통하는 제3 콘택홀을 통해 상기 제1 액티브층의 소스 영역에 접속될 수 있다.Additionally, the first thin film transistor includes: a first active layer disposed on a substrate; a gate insulating layer covering the first active layer; a first gate electrode disposed on the gate insulating film and spaced apart from the first power wiring; It includes a first drain electrode and a first source electrode disposed to be spaced apart from each other on an insulating film covering the first gate electrode, wherein the first drain electrode is connected to the first power wiring through a first contact hole penetrating the insulating film. connected to the drain region of the first active layer through a second contact hole penetrating the insulating film and the gate insulating film, and the first source electrode is connected to a third contact hole penetrating the insulating film and the gate insulating film. It can be connected to the source area of the first active layer through.

또한, 상기 제1 소스전극은 상기 절연막 상에 배치되는 상기 데이터 라인에 접속될 수 있다.Additionally, the first source electrode may be connected to the data line disposed on the insulating film.

또한, 상기 제2 박막 트랜지스터는, 기판 상에 배치된 제2 액티브층; 상기 제2 액티브층을 커버하는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 제2 게이트 전극; 및 상기 제2 게이트 전극을 커버하는 절연막 상에서 서로 이격되도록 배치된 제2 드레인 전극 및 제2 소스전극을 포함하며,상기 제2 소스전극은 상기 절연막과 상기 게이트 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 액티브층의 소스 영역에 접속되고, 상기 절연막을 관통하는 제5 콘택홀을 통해 제2 게이트 전극에 접속되며, 상기 제2 드레인 전극은 상기 절연막과 상기 게이트 절연막을 관통하는 제6 콘택홀을 통해 상기 제2 액티브층의 드레인 영역에 접속되고, 상기 절연막을 관통하는 제 7 콘택홀을 통해 상기 제1 게이트 전극에 접속될 수 있다. Additionally, the second thin film transistor includes a second active layer disposed on a substrate; a gate insulating layer covering the second active layer; a second gate electrode disposed on the gate insulating film; and a second drain electrode and a second source electrode disposed to be spaced apart from each other on an insulating film covering the second gate electrode, wherein the second source electrode is formed through a fourth contact hole penetrating the insulating film and the gate insulating film. It is connected to the source region of the second active layer and to the second gate electrode through a fifth contact hole penetrating the insulating film, and the second drain electrode is connected to the insulating film and a sixth contact hole penetrating the gate insulating film. It may be connected to the drain region of the second active layer through and may be connected to the first gate electrode through a seventh contact hole penetrating the insulating film.

또한, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일 선상에서 데이터 라인의 배열방향으로 배치되고, 상기 제1 소스 전극은 상기 제1 게이트 전극의 일측에서 상기 데이터 라인으로부터 연장되어 상기 제1 게이트 전극과 나란하게 배치되며, 상기 제2 소스 전극은 상기 제2 게이트 전극의 일측에서 상기 데이터 라인으로부터 연장되어 상기 제2 게이트 전극과 나란하게 배치되고, 상기 제2 게이트 전극에 접속되도록 상기 데이터 라인과 교차하는 방향으로 연장되는 제1 연장부를 포함하며, 상기 제1 소스 전극과 상기 제2 소스전극은 동일 선상에서 상기 데이터 라인의 배열방향으로 배치되고, 상기 제1 드레인 전극은 상기 제1 게이트 전극의 타측에서 상기 제1 게이트 전극과 나란하게 배치되며, 상기 제2 드레인 전극은 상기 제2 게이트 전극의 타측에서 상기 제2 게이트 전극과 나란하게 배치되고, 제2 게이트 전극에 접속되도록 상기 데이터 라인과 교차하는 방향으로 연장되는 제2 연장부를 가지며, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 동일 선상에서 상기 데이터 라인의 배열방향으로 배치될 수 있다.Additionally, the first gate electrode and the second gate electrode are arranged on the same line in the arrangement direction of the data line, and the first source electrode extends from the data line on one side of the first gate electrode to form the first gate electrode. It is disposed in parallel with the electrode, and the second source electrode extends from the data line on one side of the second gate electrode and is disposed in parallel with the second gate electrode, and is connected to the data line and the second gate electrode. It includes a first extension extending in an intersecting direction, wherein the first source electrode and the second source electrode are arranged on the same line in the arrangement direction of the data line, and the first drain electrode is of the first gate electrode. It is arranged in parallel with the first gate electrode on the other side, and the second drain electrode is arranged in parallel with the second gate electrode on the other side of the second gate electrode and crosses the data line to be connected to the second gate electrode. It has a second extension part extending in a direction, and the first drain electrode and the second drain electrode may be arranged on the same line in the arrangement direction of the data line.

본 발명의 표시장치에 따르면, 데이터 라인들에 제1 정전기 보호회로가 연결되어 있고, 제1 정전기 보호회로는 제1 전원배선에 연결되어 있으므로, 고전압의 정전기가 데이터 라인들을 따라 표시패널 내로 유입하더라도, 제1 전원배선을 통해 빠르게 정전기를 방전시킬 수 있어 표시패널 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.According to the display device of the present invention, the first static electricity protection circuit is connected to the data lines, and the first static electricity protection circuit is connected to the first power wiring, so even if high voltage static electricity flows into the display panel along the data lines. , static electricity can be quickly discharged through the first power wiring, which has the effect of preventing damage to elements in the display panel.

또한, 스캔 라인들에 제2 정전기 보호회로가 연결되어 있고, 제2 정전기 보호회로는 제2 전원배선에 연결되어 있으므로, 고전압의 정전기가 스캔 라인들을 따라 표시패널 내로 유입하더라도, 제1 전원배선을 통해 빠르게 정전기를 방전시킬 수 있어 표시패널 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.In addition, a second static electricity protection circuit is connected to the scan lines, and the second static electricity protection circuit is connected to the second power wiring, so even if high-voltage static electricity flows into the display panel along the scan lines, the first power wiring is protected. By quickly discharging static electricity, you can achieve the effect of preventing damage to the elements in the display panel.

또한, 본 발명의 표시장치에 의하면, 제1 정전기 보호회로 및 제2 정전기 보호회로를 구성하는 박막 트랜지스터의 채널 영역의 폭을 줄일 수 있어 베젤영역을 줄일 수 있는 효과를 얻을 수 있다. In addition, according to the display device of the present invention, the width of the channel area of the thin film transistor constituting the first static electricity protection circuit and the second static electricity protection circuit can be reduced, thereby achieving the effect of reducing the bezel area.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 회로도,
도 2는 도 1에 도시된 표시장치의 제1 정전기 보호회로를 도시한 회로도,
도 3은 도 1에 도시된 표시장치의 제2 정전기 보호회로를 도시한 회로도,
도 4는 도 2 및 도 3에 도시된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 도시한 평면도,
도 5a는 도 4의 라인 I-I'를 따라 취한 단면도,
도 5b는 도 4의 라인 II-II'를 따라 취한 단면도,
도 6은 본 발명의 정전기 보호회로와 종래의 정전기 보호회로에 고전압의 정전기가 일정 시간 동안 유입되었을 경우의 방전특성을 도시한 그래프.1 is a circuit diagram schematically showing a display device according to an embodiment of the present invention;
FIG. 2 is a circuit diagram showing a first static electricity protection circuit of the display device shown in FIG. 1;
FIG. 3 is a circuit diagram showing a second static electricity protection circuit of the display device shown in FIG. 1;
Figure 4 is a plan view showing the first thin film transistor and the second thin film transistor shown in Figures 2 and 3;
Figure 5a is a cross-sectional view taken along line II' in Figure 4;
Figure 5b is a cross-sectional view taken along line II-II' in Figure 4;
Figure 6 is a graph showing discharge characteristics when high-voltage static electricity flows into the static electricity protection circuit of the present invention and the conventional static electricity protection circuit for a certain period of time.

이하, 첨부 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다. Hereinafter, a display device according to an embodiment of the present invention will be described with reference to the accompanying drawings. Like reference numerals refer to substantially the same elements throughout the specification. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted or explained briefly.

이하, 도 1을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 설명하기로 한다. Hereinafter, a display device according to an embodiment of the present invention will be described with reference to FIG. 1.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 회로도이다. 1 is a circuit diagram schematically showing a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시 패널(100)을 포함할 수 있다. Referring to FIG. 1, a display device according to an embodiment of the present invention may include a display panel 100.

표시패널(100)은 표시영역(DA)과 표시영역(DA) 외측의 비표시 영역을 포함한다. The display panel 100 includes a display area DA and a non-display area outside the display area DA.

표시영역(DA)에는 제 1 방향으로 배열되는 데이터 라인들(D1-Dm)(m은 양의 정수)과 제 1 방향과 교차하는 제 2 방향으로 배열되는 스캔 라인들(S1~Sn)(n은 양의 정수)에 의해 형성되는 영역들에 배치되는 매트릭스 타입의 복수의 픽셀들(P1~Pnm)(여기에서, n, m은 양의 정수)이 배치될 수 있다. The display area DA includes data lines D1-Dm (m is a positive integer) arranged in a first direction and scan lines S1-Sn (n) arranged in a second direction crossing the first direction. is a positive integer), and a plurality of matrix-type pixels P1 to Pnm (where n and m are positive integers) may be disposed.

비표시 영역에는 표시영역(DA) 둘레에 배치되는 제1 전원배선(Vdd)과, 제1 전원배선(Vdd) 둘레에 배치되는 제2 전원배선(Vss)이 배치될 수 있다. 제1 전원의 레벨은 별도의 전원을 공급할 필요 없이 표시패널(100)의 각 픽셀(P11~Pnm)에 공급되는 스캔신호의 하이 전압(Vgh) 레벨로 설정될 수 있다. 제2 전원배선(Vss)은 그라운드 전위를 갖는 제2 전원에 연결된다. 제2 전원배선(Vss)은 제1 전원보다 낮은 레벨의 전위를 공급받을 수 있다. A first power wire (Vdd) arranged around the display area (DA) and a second power wire (Vss) arranged around the first power wire (Vdd) may be disposed in the non-display area. The level of the first power source can be set to the high voltage (Vgh) level of the scan signal supplied to each pixel (P11 to Pnm) of the display panel 100 without the need to supply a separate power source. The second power line (Vss) is connected to a second power source having a ground potential. The second power wiring (Vss) may be supplied with a potential at a lower level than that of the first power source.

비표시 영역에는 복수의 제1 정전기 보호회로(ESD1)와 복수의 제2 정전기 보호회로(ESD2)가 더 배치될 수 있다.A plurality of first static electricity protection circuits (ESD1) and a plurality of second static electricity protection circuits (ESD2) may be further disposed in the non-display area.

복수의 제1 정전기 보호회로(ESD1)는 표시영역(DA)의 외각 둘레를 따라 배치될 수 있다. 복수의 제1 정전기 보호회로(ESD1)는 표시영역(DA)의 상측과 하측 중 적어도 1측에서 제1 전원배선(Vdd) 및 데이터 라인들(D1~Dm) 사이에 접속된다. A plurality of first electrostatic protection circuits (ESD1) may be arranged along the outer perimeter of the display area (DA). The plurality of first static electricity protection circuits ESD1 are connected between the first power line Vdd and the data lines D1 to Dm on at least one of the upper and lower sides of the display area DA.

복수의 제2 정전기 보호회로(ESD2)는 표시영역(DA)의 외각 둘레를 따라 배치될 수 있다. 복수의 제2 정전기 보호회로(ESD2)는 표시영역(DA)의 좌측과 우측 중 적어도 1측에서 제2 전원배선(Vss)과 스캔 라인들(S1~Sn) 사이에 접속된다.A plurality of second electrostatic protection circuits (ESD2) may be arranged along the outer perimeter of the display area (DA). A plurality of second electrostatic protection circuits (ESD2) are connected between the second power line (Vss) and the scan lines (S1 to Sn) on at least one side of the left and right sides of the display area (DA).

상술한 본원발명 실시예에 따르는 표시장치에 의하면, 모든 데이터 라인들(D1~Dm)에 제1 정전기 보호회로(ESD1)가 연결되어 있고, 제1 정전기 보호회로(ESD1)는 제1 전원배선(Vdd)에 연결되어 있으므로, 고전압의 정전기가 데이터 라인들(D1-Dm)을 따라 표시패널(100) 내로 유입하더라도, 복수의 제1 정전기 보호회로(ESD1)에 의해 제1 전원배선(Vdd)을 통해 빠르게 정전기를 방전시킬 수 있다. 따라서, 외부로부터 유입되는 고전압의 정전기로 인해 표시패널(100) 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.According to the display device according to the above-described embodiment of the present invention, a first static electricity protection circuit (ESD1) is connected to all data lines (D1 to Dm), and the first static electricity protection circuit (ESD1) is connected to the first power wiring ( Since it is connected to Vdd), even if high-voltage static electricity flows into the display panel 100 along the data lines (D1-Dm), the first power line (Vdd) is protected by the plurality of first static electricity protection circuits (ESD1). You can quickly discharge static electricity through this. Accordingly, it is possible to prevent elements in the display panel 100 from being damaged due to high-voltage static electricity flowing in from the outside.

또한, 모든 스캔 라인들(S1~Sn)에 제2 정전기 보호회로(ESD2)가 연결되어 있고, 제2 정전기 보호회로(ESD2)는 제2 전원배선(Vss)에 연결되어 있으므로, 고전압의 정전기가 스캔 라인들(S1~Sn)을 따라 표시패널(100) 내로 유입하더라도, 복수의 제2 정전기 보호회로(ESD2)에 의해 제2 전원배선(Vss)을 통해 빠르게 정전기를 방전시킬 수 있다. 따라서, 외부로부터 유입되는 고전압의 정전기로 인해 표시패널(100) 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다. In addition, a second static electricity protection circuit (ESD2) is connected to all scan lines (S1 to Sn), and the second static electricity protection circuit (ESD2) is connected to the second power wiring (Vss), so high voltage static electricity Even if static electricity flows into the display panel 100 along the scan lines (S1 to Sn), the static electricity can be quickly discharged through the second power wiring (Vss) by the plurality of second static electricity protection circuits (ESD2). Accordingly, it is possible to prevent elements in the display panel 100 from being damaged due to high-voltage static electricity flowing in from the outside.

다음은 도 1에 도시된 제1 및 제2 정전기 보호회로의 구성에 대해 도 2 및 도 3을 참조하여 보다 상세히 설명하기로 한다.Next, the configuration of the first and second static electricity protection circuits shown in FIG. 1 will be described in more detail with reference to FIGS. 2 and 3.

도 2는 도 1에 도시된 표시장치의 제1 정전기 보호회로를 도시한 회로도이고, 도 3은 도 1에 도시된 표시장치의 제2 정전기 보호회로를 도시한 회로도이다. FIG. 2 is a circuit diagram showing a first static electricity protection circuit of the display device shown in FIG. 1, and FIG. 3 is a circuit diagram showing a second static electricity protection circuit of the display device shown in FIG. 1.

우선, 도 2를 참조하면, 제1 정전기 보호회로(ESD1)는 제1 전원배선(Vdd)과 데이터 라인(Dn)의 제1 노드(n1) 사이에 접속되는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)와, 제2 전원배선(Vss)과 데이터 라인(Dn)의 제1 노드(n1) 사이에 접속되는 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4)를 포함한다.First, referring to FIG. 2, the first static electricity protection circuit (ESD1) includes a first thin film transistor (T1) connected between the first power line (Vdd) and the first node (n1) of the data line (Dn), and a first electrostatic protection circuit (ESD1). It includes a 2 thin film transistor (T2), a third thin film transistor (T3), and a fourth thin film transistor (T4) connected between the second power line (Vss) and the first node (n1) of the data line (Dn). .

제1 정전기 보호회로(ESD1)에서, 제1 박막 트랜지스터(T1)의 제1 소스전극과, 제2 박막 트랜지스터(T2)의 제2 소스전극 및 제2 게이트 전극은 데이터 라인(Dn)의 제1 노드(n1)에 공통으로 접속되고, 제2 박막 트랜지스터(T2)의 제2 드레인 전극과 제1 박막 트랜지스터(T1)의 제1 게이트 전극은 제2 노드(n2)에 접속되며, 제1 박막 트랜지스터(T1)의 제1 드레인 전극은 제1 전원배선(Vdd)에 접속된다. In the first static electricity protection circuit (ESD1), the first source electrode of the first thin film transistor (T1), the second source electrode and the second gate electrode of the second thin film transistor (T2) are connected to the first electrode of the data line (Dn). Commonly connected to the node n1, the second drain electrode of the second thin film transistor T2 and the first gate electrode of the first thin film transistor T1 are connected to the second node n2, and the first thin film transistor T2 The first drain electrode of (T1) is connected to the first power wiring (Vdd).

제1 정전기 보호회로(ESD1)에서, 제3 박막 트랜지스터(T3)의 제3 드레인전극은 데이터 라인(Dn)의 제1 노드(n1)에 접속되고, 제3 박막 트랜지스터(T3)의 제3 소스 전극과 제4 박막 트랜지스터(T4)의 제4 게이트 전극 및 제4 소스 전극은 제2 전원배선(Vss)에 접속되며, 제3 박막 트랜지스터(T3)의 제3 게이트 전극과 제4 박막 트랜지스터(T4)의 제4 드레인 전극은 제3 노드(n3)에 접속된다.In the first static electricity protection circuit (ESD1), the third drain electrode of the third thin film transistor (T3) is connected to the first node (n1) of the data line (Dn), and the third source of the third thin film transistor (T3) The electrode and the fourth gate electrode and fourth source electrode of the fourth thin film transistor (T4) are connected to the second power wiring (Vss), and the third gate electrode and the fourth thin film transistor (T4) of the third thin film transistor (T3) are connected to the second power wiring (Vss). ) of the fourth drain electrode is connected to the third node (n3).

이하, 도 2를 참조하여, 제1 정전기 보호회로(ESD1)에 고전압의 정전기가 데이터 라인(Dm)을 통해 유입되는 경우에 대해 구체적으로 설명하기로 한다. Hereinafter, with reference to FIG. 2, a case where high-voltage static electricity flows into the first static electricity protection circuit (ESD1) through the data line (Dm) will be described in detail.

제1 정전기 보호회로(ESD1)에 고전압의 정전기가 데이터 라인(Dm)을 통해 제1 노드(n1)로 유입되면, 제1 노드(n1)에 접속된 제1 박막 트랜지스터(T1)의 제1 소스전극과 제2 박막 트랜지스터(T2)의 제2 소스전극 및 제2 게이트 전극에 고전압의 정전기가 인가되므로, 제2 박막 트랜지스터(T2)가 턴온되어 제1 박막 트랜지스터(T1)의 제1 게이트 전극과 제2 박막 트랜지스터(T2)의 제2 드레인 전극이 연결되는 제2 노드(n2)로 공급된다. 이에 따라 제2 노드(n2)의 전압레벨은 상승하나 제1 박막 트랜지스터(T1)의 게이트-소스전압(Vgs)이 제1 박막 트랜지스터(T1)가 도통되는 임계값에 도달할 때까지 플로팅 상태를 유지한다. 제2 박막 트랜지스터(T2)의 턴온에 의해 제2 노드(n2)에는 지속적으로 전류가 공급되므로 제2 노드(n2)의 전압레벨은 상승하여 제1 박막 트랜지스터(T1)는 턴온되어 단시간에 많은 전류를 전위레벨이 낮은 제1 전원배선(Vdd)으로 흘려 보낼 수 있게 된다. When high voltage static electricity flows into the first static electricity protection circuit (ESD1) through the data line (Dm) to the first node (n1), the first source of the first thin film transistor (T1) connected to the first node (n1) Since high voltage static electricity is applied to the electrode and the second source electrode and the second gate electrode of the second thin film transistor (T2), the second thin film transistor (T2) is turned on and connected to the first gate electrode of the first thin film transistor (T1). It is supplied to the second node (n2) to which the second drain electrode of the second thin film transistor (T2) is connected. Accordingly, the voltage level of the second node (n2) increases, but the gate-source voltage (Vgs) of the first thin film transistor (T1) remains in a floating state until it reaches the threshold at which the first thin film transistor (T1) becomes conductive. maintain As the current is continuously supplied to the second node (n2) due to the turn-on of the second thin-film transistor (T2), the voltage level of the second node (n2) rises, and the first thin-film transistor (T1) is turned on, supplying a large amount of current in a short period of time. can be sent to the first power line (Vdd) with a low potential level.

따라서, 외부로부터 유입되는 고전압의 정전기로 인해 표시패널(100) 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.Accordingly, it is possible to prevent elements in the display panel 100 from being damaged due to high-voltage static electricity flowing in from the outside.

다음으로, 도 2를 참조하여, 제1 정전기 보호회로(ESD1)에 음의 정전기가 데이터 라인(Dm)을 통해 유입되는 경우에 대해 구체적으로 설명하기로 한다.Next, with reference to FIG. 2, a case where negative static electricity flows into the first static electricity protection circuit (ESD1) through the data line (Dm) will be described in detail.

제1 정전기 보호회로(ESD1)에 음의 정전기가 데이터 라인(Dm)을 통해 제1 노드(n1)로 유입되면, 제1 노드(n1)의 전위가 제2 전원배선(Vss)의 전위보다 낮기 때문에 제4 박막 트랜지스터(T4)가 턴온될 때 제3 노드(n3)에 전류가 지속적으로 공급된다. 이에 따라 제3 박막 트랜지스터(T3)의 게이트-소스전압이 제3 박막 트랜지스터(T3)의 임계값을 초과하게 되면, 제3 박막 트랜지스터(T3)가 턴온되므로, 제2 전원배선(Vss)의 전위가 제1 노드(n1)로 공급되므로 데이터 라인(Dm)을 따라 유입되는 음의 정전기는 표시패널 내부로 유입되지 못하게 된다. 따라서, 외부로부터 유입되는 음의 정전기로 인해 표시패널(100) 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.When negative static electricity flows into the first static electricity protection circuit (ESD1) through the data line (Dm) to the first node (n1), the potential of the first node (n1) is lower than the potential of the second power line (Vss). Therefore, when the fourth thin film transistor T4 is turned on, current is continuously supplied to the third node n3. Accordingly, when the gate-source voltage of the third thin film transistor (T3) exceeds the threshold of the third thin film transistor (T3), the third thin film transistor (T3) is turned on, so the potential of the second power line (Vss) Since is supplied to the first node (n1), negative static electricity flowing along the data line (Dm) is prevented from flowing into the display panel. Accordingly, it is possible to prevent elements in the display panel 100 from being damaged due to negative static electricity flowing in from the outside.

도 2의 실시예에서는 제1 정전기 보호회로(ESD1)가 4개의 트랜지스터(T1-T4)를 포함하는 것으로 설명하였으나, 제3 및 제4 박막 트랜지스터(T3, T4)를 제외한 제1 및 제2 박막 트랜지스터(T1, T2) 만으로 제1 방전 보호회로(ESD1)를 구성하여도, 데이터 라인(Dn)을 통해 음의 정전기가 표시패널(100)의 표시영역(DA) 내부로 유입되는 것을 방지할 수 있다. 이 경우, 도 1에 도시된 제2 전원배선(Vss)은 삭제될 수 있다. In the embodiment of Figure 2, the first static electricity protection circuit (ESD1) is described as including four transistors (T1-T4), but the first and second thin film transistors (T3, T4) excluding the third and fourth thin film transistors (T3, T4) Even if the first discharge protection circuit (ESD1) is configured with only the transistors (T1 and T2), negative static electricity can be prevented from flowing into the display area (DA) of the display panel 100 through the data line (Dn). there is. In this case, the second power wiring (Vss) shown in FIG. 1 can be deleted.

다음으로, 도 3을 참조하면, 제2 정전기 보호회로(ESD2)는 제1 전원배선(Vdd)과 스캔 라인(Sn)의 제4 노드(n4) 사이에 접속되는 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)와, 제2 전원배선(Vss)과 스캔 라인(Sn)의 제4 노드(n4) 사이에 접속되는 제7 박막 트랜지스터(T7) 및 제8 박막 트랜지스터(T8)를 포함한다.Next, referring to FIG. 3, the second static electricity protection circuit (ESD2) includes a fifth thin film transistor (T5) connected between the first power line (Vdd) and the fourth node (n4) of the scan line (Sn), and It includes a sixth thin film transistor (T6), a seventh thin film transistor (T7), and an eighth thin film transistor (T8) connected between the second power line (Vss) and the fourth node (n4) of the scan line (Sn). do.

제2 정전기 보호회로(ESD2)에서, 제5 박막 트랜지스터(T5)의 제5 소스전극과, 제6 박막 트랜지스터(T6)의 제6 소스전극 및 제6 게이트 전극은 스캔 라인(Sn)의 제4 노드(n4)에 공통으로 접속되고, 제6 박막 트랜지스터(T6)의 제6 드레인 전극과 제5 박막 트랜지스터(T5)의 제5 게이트 전극은 제5 노드(n5)에 접속되며, 제5 박막 트랜지스터(T5)의 제5 드레인 전극은 제1 전원배선(Vdd)에 접속된다. In the second electrostatic protection circuit (ESD2), the fifth source electrode of the fifth thin film transistor (T5), the sixth source electrode and the sixth gate electrode of the sixth thin film transistor (T6) are connected to the fourth electrode of the scan line (Sn). It is commonly connected to the node n4, and the sixth drain electrode of the sixth thin film transistor T6 and the fifth gate electrode of the fifth thin film transistor T5 are connected to the fifth node n5, and the fifth thin film transistor T6 is connected to the fifth node n5. The fifth drain electrode of (T5) is connected to the first power wiring (Vdd).

제2 정전기 보호회로(ESD2)에서, 제7 박막 트랜지스터(T7)의 제7 드레인 전극은 스캔 라인(Sn)의 제4 노드(n4)에 접속되고, 제7 박막 트랜지스터(T7)의 제7 소스 전극과 제8 박막 트랜지스터(T8)의 제8 게이트 전극 및 제8 소스 전극은 제2 전원배선(Vss)에 접속되며, 제7 박막 트랜지스터(T7)의 제7 게이트 전극과 제8 박막 트랜지스터(T8)의 제8 드레인 전극은 제6 노드(n6)에 접속된다.In the second electrostatic protection circuit (ESD2), the seventh drain electrode of the seventh thin film transistor (T7) is connected to the fourth node (n4) of the scan line (Sn), and the seventh source of the seventh thin film transistor (T7) The electrode and the eighth gate electrode and eighth source electrode of the eighth thin film transistor T8 are connected to the second power wiring (Vss), and the seventh gate electrode of the seventh thin film transistor T7 and the eighth thin film transistor T8 ) is connected to the sixth node (n6).

이하, 도 3을 참조하여, 제2 정전기 보호회로(ESD2)에 고전압의 정전기가 스캔 라인(Sn)을 통해 유입되는 경우에 대해 구체적으로 설명하기로 한다. Hereinafter, with reference to FIG. 3, a case in which high-voltage static electricity flows into the second static electricity protection circuit (ESD2) through the scan line (Sn) will be described in detail.

제2 정전기 보호회로(ESD2)에 고전압의 정전기가 스캔 라인(Sn)을 통해 제4 노드(n4)로 유입되면, 제4 노드(n4)에 접속된 제5 박막 트랜지스터(T5)의 제5 소스전극과 제6 박막 트랜지스터(T6)의 제6 소스전극 및 제6 게이트 전극에 고전압의 정전기가 인가되므로, 제6 박막 트랜지스터(T6)가 턴온되어 제5 박막 트랜지스터(T5)의 제5 게이트 전극과 제6 박막 트랜지스터(T6)의 제6 드레인 전극이 연결되는 제5 노드(n5)로 공급된다. 이에 따라 제5 노드(n5)의 전압레벨은 상승하나 제5 박막 트랜지스터(T5)의 게이트-소스전압(Vgs)이 제5 박막 트랜지스터(T5)가 도통되는 임계값에 도달할 때까지 플로팅 상태를 유지한다. 제6 박막 트랜지스터(T6)의 턴온에 의해 제5 노드(n5)에는 지속적으로 전류가 공급되므로 제5 노드(n5)의 전압레벨은 상승하여 제5 박막 트랜지스터(T5)는 턴온되어 단시간에 많은 전류를 전위레벨이 낮은 제1 전원배선(Vdd)로 흘려 보낼 수 있게 된다. When high-voltage static electricity flows into the second electrostatic protection circuit (ESD2) into the fourth node (n4) through the scan line (Sn), the fifth source of the fifth thin film transistor (T5) connected to the fourth node (n4) Since high voltage static electricity is applied to the electrode and the sixth source electrode and sixth gate electrode of the sixth thin film transistor (T6), the sixth thin film transistor (T6) is turned on and connected to the fifth gate electrode of the fifth thin film transistor (T5). It is supplied to the fifth node (n5) to which the sixth drain electrode of the sixth thin film transistor (T6) is connected. Accordingly, the voltage level of the fifth node (n5) increases, but the gate-source voltage (Vgs) of the fifth thin film transistor (T5) remains in a floating state until it reaches the threshold at which the fifth thin film transistor (T5) becomes conductive. maintain As the current is continuously supplied to the fifth node (n5) due to the turn-on of the sixth thin-film transistor (T6), the voltage level of the fifth node (n5) rises, and the fifth thin-film transistor (T5) is turned on, supplying a large amount of current in a short period of time. can be sent to the first power line (Vdd) with a low potential level.

다음으로, 도 3를 참조하여, 제2 정전기 보호회로(ESD2)에 음의 정전기가 스캔 라인(Sn)을 통해 유입되는 경우에 대해 구체적으로 설명하기로 한다.Next, with reference to FIG. 3, a case where negative static electricity flows into the second static electricity protection circuit (ESD2) through the scan line (Sn) will be described in detail.

제2 정전기 보호회로(ESD2)에 음의 정전기가 스캔 라인(Sn)을 통해 제4 노드(n4)로 유입되면, 제4 노드(n4)의 전위가 제2 전원배선(Vss)의 전위보다 낮기 때문에 제8 박막 트랜지스터(T8)가 턴온될 때 제6 노드(n6)에 전류가 지속적으로 공급된다. 이에 따라 제7 박막 트랜지스터(T7)의 게이트-소스전압이 제7 박막 트랜지스터(T7)의 임계값을 초과하게 되면, 제7 박막 트랜지스터(T7)가 턴온되므로, 제2 전원배선(Vss)의 전위가 제4 노드(n4)로 공급되므로 스캔 라인(Sn)을 따라 유입되는 음의 정전기는 표시패널 내부로 유입되지 못하게 된다. 따라서, 외부로부터 유입되는 음의 정전기로 인해 표시패널(100) 내의 소자가 손상되는 것을 방지할 수 있는 효과를 얻을 수 있다.When negative static electricity flows into the second static electricity protection circuit (ESD2) into the fourth node (n4) through the scan line (Sn), the potential of the fourth node (n4) is lower than the potential of the second power line (Vss). Therefore, when the eighth thin film transistor T8 is turned on, current is continuously supplied to the sixth node n6. Accordingly, when the gate-source voltage of the seventh thin film transistor (T7) exceeds the threshold of the seventh thin film transistor (T7), the seventh thin film transistor (T7) is turned on, so the potential of the second power line (Vss) Since is supplied to the fourth node (n4), negative static electricity flowing in along the scan line (Sn) is prevented from flowing into the display panel. Accordingly, it is possible to prevent elements in the display panel 100 from being damaged due to negative static electricity flowing in from the outside.

도 3의 실시예에서는 제2 정전기 보호회로(ESD2)가 4개의 트랜지스터(T5-T8)를 포함하는 것으로 설명하였으나, 제7 및 제8 박막 트랜지스터(T7, T8)를 제외한 제5 및 제6 박막 트랜지스터(T5, T6) 만으로 제2 방전 보호회로(ESD2)를 구성하여도, 스캔 라인(Sn)을 통해 음의 정전기가 표시패널(100)의 표시영역(DA) 내부로 유입되는 것을 방지할 수 있다. 이 경우, 도 1에 도시된 제2 전원배선(Vss)은 삭제될 수 있다. In the embodiment of FIG. 3, the second electrostatic protection circuit (ESD2) is described as including four transistors (T5-T8), but the fifth and sixth thin film transistors (T7, T8) excluding the seventh and eighth thin film transistors (T7, T8) Even if the second discharge protection circuit (ESD2) is configured with only the transistors (T5 and T6), it is possible to prevent negative static electricity from flowing into the display area (DA) of the display panel 100 through the scan line (Sn). there is. In this case, the second power wiring (Vss) shown in FIG. 1 can be deleted.

다음으로 도 4, 도 5a 및 도 5b를 참조하여, 본 발명의 실시예에 따르는 제1 정전기 보호회로(ESD1)의 제1 및 제2 박막 트랜지스터(T1, T2)의 구성에 대해 설명하기로 한다. 제2 정전기 보호회로(ESD2)의 구성은 제1 정전기 보호회로(ESD1)의 구성과 동일하므로 제1 정전기 보호회로(ESD1)의 설명으로 갈음하기로 한다.Next, with reference to FIGS. 4, 5A, and 5B, the configuration of the first and second thin film transistors T1 and T2 of the first static electricity protection circuit (ESD1) according to an embodiment of the present invention will be described. . Since the configuration of the second static electricity protection circuit (ESD2) is the same as that of the first static electricity protection circuit (ESD1), it will be replaced with the description of the first static electricity protection circuit (ESD1).

도 4는 도 2에 도시된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 도시한 평면도이다. 도 5a는 도 4의 라인 I-I'를 따라 취한 단면도이고, 도 5b는 도 4의 라인 II-II'를 따라 취한 단면도이다.FIG. 4 is a plan view showing the first thin film transistor and the second thin film transistor shown in FIG. 2. FIG. 5A is a cross-sectional view taken along line II-I' of FIG. 4, and FIG. 5B is a cross-sectional view taken along line II-II' of FIG. 4.

도 4 및 도 5a를 참조하면, 제1 박막 트랜지스터(T1)는 기판(SUB) 상에 배치된 제1 액티브층(TA1), 제1 액티브층(TA1)을 커버하는 게이트 절연막(GI), 게이트 절연막(GI) 상에서 제1 전원배선(Vdd)과 이격되어 배치되는 제1 게이트 전극(TG1), 제1 게이트 전극(TG1)을 커버하는 절연막(INT) 상에서 서로 이격된 제1 드레인 전극(TD1) 및 제1 소스전극(TS1)을 포함한다. 제1 드레인 전극(TD1)은 절연막(INT)을 관통하는 제1 콘택홀(CH1)을 통해 제1 전원배선(Vdd)에 접속되는 일단부와, 절연막(INT)과 게이트 절연막(GI)을 관통하는 제2 콘택홀(CH2)을 통해 제1 액티브층(TA1)의 드레인 영역에 접속되는 타단부를 포함한다. 제1 소스전극(TS1)은 절연막(INT)과 게이트 절연막(GI)을 관통하는 제3 콘택홀(CH3)을 통해 제1 액티브층(TA1)의 소스 영역에 접속된다. 제1 소스전극(TS1)은 절연막(INT) 상에 배치되는 데이터 라인(Dm)에 연결된다. Referring to FIGS. 4 and 5A, the first thin film transistor T1 includes a first active layer TA1 disposed on a substrate SUB, a gate insulating film GI covering the first active layer TA1, and a gate A first gate electrode (TG1) spaced apart from the first power line (Vdd) on the insulating film (GI), and a first drain electrode (TD1) spaced apart from each other on the insulating film (INT) covering the first gate electrode (TG1). and a first source electrode (TS1). The first drain electrode (TD1) has one end connected to the first power line (Vdd) through the first contact hole (CH1) penetrating the insulating film (INT) and penetrates the insulating film (INT) and the gate insulating film (GI). It includes the other end connected to the drain region of the first active layer (TA1) through the second contact hole (CH2). The first source electrode TS1 is connected to the source region of the first active layer TA1 through the third contact hole CH3 penetrating the insulating layer INT and the gate insulating layer GI. The first source electrode TS1 is connected to the data line Dm disposed on the insulating film INT.

도 4 및 도 5b를 참조하면, 제2 박막 트랜지스터(T2)는 기판(SUB) 상에 배치된 제2 액티브층(TA2), 제2 액티브층(TA2)을 커버하는 게이트 절연막(GI), 게이트 절연막(GI) 상에 배치되는 제2 게이트 전극(TG2), 제2 게이트 전극(TG2)을 커버하는 절연막(INT) 상에서 서로 이격된 제2 드레인 전극(TD2) 및 제2 소스전극(TS2)을 포함한다. 제2 소스전극(TS2)은 절연막(INT)과 게이트 절연막(GI)을 관통하는 제4 콘택홀(CH4)을 통해 제2 액티브층(TA2)의 소스 영역에 접속된다. 제2 소스전극(TS2)은 또한 절연막(INT)을 관통하는 제5 콘택홀(CH5)을 통해 제2 게이트 전극(TG2)에 접속된다. 제2 드레인 전극(TD2)은 절연막(INT)과 게이트 절연막(GI)을 관통하는 제6콘택홀(CH6)을 통해 제2 액티브층(TA2)의 드레인 영역에 접속되고, 절연막(INT)을 관통하는 제 7 콘택홀(CH7)을 통해 제1 게이트 전극(TG1)에 접속된다. Referring to FIGS. 4 and 5B, the second thin film transistor T2 includes a second active layer TA2 disposed on the substrate SUB, a gate insulating film GI covering the second active layer TA2, and a gate A second gate electrode (TG2) disposed on the insulating film (GI), a second drain electrode (TD2) and a second source electrode (TS2) spaced apart from each other on the insulating film (INT) covering the second gate electrode (TG2). Includes. The second source electrode TS2 is connected to the source region of the second active layer TA2 through the fourth contact hole CH4 penetrating the insulating film INT and the gate insulating film GI. The second source electrode TS2 is also connected to the second gate electrode TG2 through the fifth contact hole CH5 penetrating the insulating film INT. The second drain electrode TD2 is connected to the drain region of the second active layer TA2 through the sixth contact hole CH6 that penetrates the insulating film INT and the gate insulating film GI, and penetrates the insulating film INT. It is connected to the first gate electrode (TG1) through the seventh contact hole (CH7).

본 발명에 따르는 제1 및 제2 박막 트랜지스터(T1, T2)는 제1 게이트 전극(TG1) 및 제2 게이트 전극(TG2)이 동일 선상에서 데이터 라인(Dm)의 배열방향(예를 들면, 수직방향)으로 배치된다. The first and second thin film transistors (T1, T2) according to the present invention have the first gate electrode (TG1) and the second gate electrode (TG2) arranged in the same direction (for example, perpendicular to the data line Dm). direction).

제1 소스 전극(TS1)은 제1 게이트 전극(TG1)의 일측에서 데이터 라인(Dm)으로부터 연장되어 제1 게이트 전극(TG1)과 나란하게 배치된다. 제2 소스 전극(TS2)은 제2 게이트 전극(TG2)의 일측에서 데이터 라인(Dm)으로부터 연장되어 제2 게이트 전극(TG2)과 나란하게 배치된다. 제1 소스 전극(TS1)과 제2 소스 전극(TS2)은 모두 데이터 라인(Dm)으로부터 연장되므로 서로 연결되어 있다. 제2 소스 전극(TS2)은 데이터 라인(Dm)과 교차하는 방향(예를 들면, 수평방향)으로 연장되는 연장부를 가지며, 제2 소스전극(TS2)의 연장부가 제2 게이트 전극(TG2)에 접속된다. 제1 소스 전극(TS1)과 제2 소스전극(TS2)은 동일 선상에서 데이터 라인(Dm)의 배열방향(예를 들면, 수직방향)으로 배치된다. The first source electrode TS1 extends from the data line Dm on one side of the first gate electrode TG1 and is disposed in parallel with the first gate electrode TG1. The second source electrode TS2 extends from the data line Dm on one side of the second gate electrode TG2 and is disposed in parallel with the second gate electrode TG2. Both the first source electrode TS1 and the second source electrode TS2 extend from the data line Dm and are therefore connected to each other. The second source electrode TS2 has an extension extending in a direction (e.g., horizontal direction) intersecting the data line Dm, and the extension of the second source electrode TS2 is connected to the second gate electrode TG2. Connected. The first source electrode TS1 and the second source electrode TS2 are arranged on the same line in the arrangement direction (eg, vertical direction) of the data line Dm.

또한, 제1 드레인 전극(TD1)은 제1 게이트 전극(TG1)의 타측에서 제1 게이트 전극(TG1)과 나란하게 배치된다. 제2 드레인 전극(TD2)은 제2 게이트 전극(TG2)의 타측에서 제2 게이트 전극(TG2)과 나란하게 배치된다. 제2 드레인 전극(TD2)은 데이터 라인(Dm)과 교차하는 방향(예를 들면, 수평방향)으로 연장되는 연장부를 가지며, 제2 드레인 전극(TD2)의 연장부가 제2 게이트 전극(TG2)에 접속된다. 제1 드레인 전극(TD1)과 제2 드레인 전극(TD2)은 동일 선상에서 데이터 라인(Dm)의 배열방향(예를 들면, 수직방향)으로 배치된다.Additionally, the first drain electrode TD1 is disposed in parallel with the first gate electrode TG1 on the other side of the first gate electrode TG1. The second drain electrode TD2 is disposed in parallel with the second gate electrode TG2 on the other side of the second gate electrode TG2. The second drain electrode TD2 has an extension extending in a direction (e.g., horizontal direction) intersecting the data line Dm, and the extension of the second drain electrode TD2 is connected to the second gate electrode TG2. Connected. The first drain electrode TD1 and the second drain electrode TD2 are arranged on the same line in the arrangement direction (eg, vertical direction) of the data line Dm.

다음으로, 도 6을 참조하여 본 발명의 실시예에 따르는 정전기 보호회로의 효과에 대해 설명하기로 한다.Next, the effect of the static electricity protection circuit according to an embodiment of the present invention will be described with reference to FIG. 6.

도 6은 본 발명의 정전기 보호회로와 종래의 정전기 보호회로(예를 들면, 제1 전원배선(Vdd)과 데이터 라인(Dm) 사이에 4개의 박막 트랜지스터가 연결된 4T 회로)에 300kV의 정전기가 10㎲ 동안 유입되었을 경우의 방전특성을 도시한 그래프이다. Figure 6 shows that the static electricity of 300 kV in the static electricity protection circuit of the present invention and the conventional static electricity protection circuit (for example, a 4T circuit in which four thin film transistors are connected between the first power wiring (Vdd) and the data line (Dm)) is 10. This is a graph showing the discharge characteristics when injected for ㎲.

도 6을 참조하면, 종래의 정전기 보호회로는 정전기 유입후 20ns가 경과 후에 최고 620V가 검출된 후 이후 감소하여 600V 수준의 전압이 표시패널 내부로 유입되는 것을 보여주고 있는 반면, 본 발명의 실시예에 따르는 정전기 보호회로(ESD1, ESD2)에서는 17V 정도의 낮은 전압만이 표시패널 내부로 유입되는 것을 보여주고 있다.Referring to FIG. 6, in the conventional static electricity protection circuit, a maximum of 620V is detected 20ns after the static electricity is introduced, and then it decreases, showing that a voltage of 600V flows into the display panel, while the embodiment of the present invention shows that a maximum of 620V is detected. In the electrostatic protection circuit (ESD1, ESD2) according to , only a low voltage of about 17V is shown to flow into the display panel.

따라서, 본 발명의 실시예에 따르는 표시장치에 의하면, 고전압의 정전기가 유입되더라도 이를 빠른 시간에 방전시켜 표시패널 내부의 소자를 보호할 수 있는 효과를 얻을 수 있다.Accordingly, according to the display device according to an embodiment of the present invention, even if high voltage static electricity is introduced, it is possible to quickly discharge the static electricity to protect the elements inside the display panel.

또한, 도 6에 도시된 바와 같이, 본 발명은 종래에 비해 정전기 방전효과가 매우 높고, 박막 트랜지스터의 채널 폭의 크기와 방전능력은 비례하므로 종래 대비 제1 및 제2 박막 트랜지스터의 반도체 채널(W)의 폭을 줄일 수 있으므로 표시패널의 베젤영역을 줄일 수 있는 효과를 얻을 수 있다.In addition, as shown in FIG. 6, the electrostatic discharge effect of the present invention is very high compared to the prior art, and the size of the channel width of the thin film transistor and the discharge capacity are proportional to the semiconductor channel (W) of the first and second thin film transistors compared to the prior art. ) can be reduced, so the bezel area of the display panel can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention.

본 발명의 실시예에서는 제1 및 제2 정전기 보호회로(ESD1, ESD2)가 데이터 라인(Dm) 및 스캔 라인(Sn)과 제 1 전원배선(Vss) 사이에 연결된 제3 및 제4 박막 트랜지스터(T3, T4)를 포함하는 것을 예로 들어 설명하였으나, 제3 및 제4 박막 트랜지스터(T3, T4)는 생략될 수도 있다. 이 경우, 베젤영역을 더욱 줄일 수 있는 효과를 얻을 수 있다. In an embodiment of the present invention, the first and second static electricity protection circuits (ESD1 and ESD2) are connected to the data line (Dm) and the scan line (Sn) and the first power line (Vss). Third and fourth thin film transistors ( T3 and T4) have been described as an example, but the third and fourth thin film transistors T3 and T4 may be omitted. In this case, the effect of further reducing the bezel area can be achieved.

본 명세서에서 표시패널의 기판 상에 형성되는 게이트 구동부 및 화소 구동 회로는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트, 소스, 및 드레인을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급한다. 트랜지스터 내에서 캐리어는 소스로부터 이동하기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어는 소스로부터 드레인으로 이동한다. n타입 트랜지스터의 경우, 캐리어가 전자이기 때문에 소스에서 드레인으로 이동할 수 있도록 소스의 전압이 드레인의 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 반대로 드레인으로부터 소스쪽이다. p타입 트랜지스터의 경우, 캐리어가 정공이기 때문에 소스로부터 드레인으로 정공이 이동할 수 있도록 소스의 전압이 드레인의 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 소스로부터 드레인 쪽이다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 인가 전압에 따라 변경될 수 있다.In this specification, the gate driver and pixel driver circuit formed on the substrate of the display panel may be implemented with an n-type or p-type transistor. For example, the transistor may be implemented as a transistor with a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure. A transistor is a three-electrode device including a gate, source, and drain. The source supplies carriers to the transistor. Within the transistor, carriers begin to move from the source. The drain is the electrode through which carriers exit the transistor. In a transistor, carriers move from the source to the drain. In the case of an n-type transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that they can move from the source to the drain. Because electrons move from the source to the drain in an n-type transistor, the direction of current is from the drain to the source. In the case of a p-type transistor, since the carrier is a hole, the source voltage is higher than the drain voltage so that the hole can move from the source to the drain. Since holes in a p-type transistor move from the source to the drain, the direction of current is from the source to the drain. The source and drain of a transistor are not fixed and can change depending on the applied voltage.

따라서, 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the invention, but should be defined by the scope of the patent claims.

100: 표시패널 DA: 표시영역
Vdd: 제1 전원배선 Vss: 제2 전원배선
ESD1: 제1 정전기 보호회로 ESD2: 제2 정전기 보호회로
D1~Dm: 데이터 라인 S1~Sn: 스캔라인100: Display panel DA: Display area
Vdd: 1st power wiring Vss: 2nd power wiring
ESD1: 1st static electricity protection circuit ESD2: 2nd static electricity protection circuit
D1~Dm: data line S1~Sn: scan line

Claims

a display panel including a display area including a plurality of scan lines and a plurality of data lines that intersect each other, and a non-display area outside the display area;
a first power wire located around the display area in the non-display area and supplied with first power; and
A first static electricity protection circuit connected between the first power wiring and each data line in the non-display area,
The first static electricity protection circuit includes a first thin film transistor and a second thin film transistor connected between the first power wiring and the first node of the data line,
The first thin film transistor includes a first source electrode connected to the first node, a first gate electrode connected to the second node, and a first drain electrode connected to the first power line,
The second thin film transistor includes a second source electrode and a second gate electrode commonly connected to the first node, and a second drain electrode connected to the second node,
When high voltage static electricity is supplied to the first node through the data line, the first thin film transistor is turned on by the voltage supplied to the second node through the second thin film transistor, and the high voltage supplied to the first node Discharging static electricity to the first power wiring to prevent the high-voltage static electricity from flowing into the display panel,
The level of the first power is a high voltage level of a scan signal supplied to each pixel through the plurality of scan lines of the display panel.

According to claim 1,
It further includes a second power wire located around the first power wire in the non-display area and supplied with a second power of a lower level than the first power,
The first static electricity protection circuit includes a third thin film transistor and a fourth thin film transistor connected between the second power wiring and the first node,
The third thin film transistor includes a third drain electrode connected to the first node, a third source electrode connected to the second power wiring, and a third gate electrode connected to the third node,
The fourth thin film transistor includes a fourth gate electrode and a fourth source electrode commonly connected to the second power wiring, and a fourth gate electrode connected to the third node,
When negative static electricity is supplied to the first node through the data line, the second power higher than the negative static electricity is supplied to the first node to prevent the negative static electricity from flowing into the display panel. Device.

According to claim 1,
a second power wire located around the first power wire in the non-display area and supplied with a second power of a lower level than the first power; and
It further includes a second static electricity protection circuit connected between the second power wiring and each scan line in the non-display area,
The second static electricity protection circuit includes a fifth thin film transistor and a sixth thin film transistor connected between the first power wiring and the fourth node of the scan line,
The fifth source electrode of the fifth thin film transistor, the sixth source electrode and the sixth gate electrode of the sixth thin film transistor are commonly connected to the fourth node, and the sixth drain electrode of the sixth thin film transistor and the sixth gate electrode are commonly connected to the fourth node. The fifth gate electrode of the fifth thin film transistor is connected to the fifth node, and the fifth drain electrode of the fifth thin film transistor is connected to the first power wiring, so that high voltage static electricity is transmitted to the fourth node through the scan line. When supplied, the high-voltage static electricity is discharged to the first power wiring to prevent the high-voltage static electricity from flowing into the display panel.

According to clause 3,
The second static electricity protection circuit includes a seventh thin film transistor and an eighth thin film transistor connected between the second power line and the fourth node,
The seventh drain electrode of the seventh thin film transistor is connected to the fourth node, and the seventh source electrode of the seventh thin film transistor and the eighth gate electrode and eighth source electrode of the eighth thin film transistor are connected to the second power source. It is connected to a wiring, and the seventh gate electrode of the seventh thin film transistor and the eighth drain electrode of the eighth thin film transistor are connected to the sixth node, and when negative static electricity is supplied to the fourth node through the scan line, , A display device that supplies the second power higher than the negative static electricity to the fourth node to prevent the negative static electricity from flowing into the display panel.

According to claim 1,
The first thin film transistor,
a first active layer disposed on a substrate;
a gate insulating layer covering the first active layer;
a first gate electrode disposed on the gate insulating film and spaced apart from the first power wiring;
It includes a first drain electrode and a first source electrode arranged to be spaced apart from each other on an insulating film covering the first gate electrode,
The first drain electrode is connected to the first power wiring through a first contact hole penetrating the insulating film, and is connected to the drain region of the first active layer through a second contact hole penetrating the insulating film and the gate insulating film. is connected,
The first source electrode is connected to the source region of the first active layer through a third contact hole penetrating the insulating film and the gate insulating film.

According to clause 5,
The first source electrode is connected to the data line disposed on the insulating film.

According to claim 1,
The second thin film transistor,
a second active layer disposed on the substrate;
a gate insulating layer covering the second active layer;
a second gate electrode disposed on the gate insulating film; and
It includes a second drain electrode and a second source electrode arranged to be spaced apart from each other on an insulating film covering the second gate electrode,
The second source electrode is connected to the source region of the second active layer through a fourth contact hole penetrating the insulating film and the gate insulating film, and to the second gate electrode through a fifth contact hole penetrating the insulating film. And
The second drain electrode is connected to the drain region of the second active layer through a sixth contact hole penetrating the insulating film and the gate insulating film, and to the first gate electrode through a seventh contact hole penetrating the insulating film. Connected display device.

According to claim 1,
The first gate electrode and the second gate electrode are arranged on the same line in the arrangement direction of the data line,
The first source electrode extends from the data line on one side of the first gate electrode and is disposed in parallel with the first gate electrode,
The second source electrode extends from the data line on one side of the second gate electrode, is disposed parallel to the second gate electrode, and extends in a direction intersecting the data line to be connected to the second gate electrode. Includes 1 extension,
The first source electrode and the second source electrode are arranged on the same line in the arrangement direction of the data line,
The first drain electrode is disposed in parallel with the first gate electrode on the other side of the first gate electrode,
The second drain electrode is disposed in parallel with the second gate electrode on the other side of the second gate electrode and has a second extension extending in a direction intersecting the data line to be connected to the second gate electrode,
The first drain electrode and the second drain electrode are arranged on the same line in the arrangement direction of the data line.