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KR102643457B1 - Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR102643457B1
KR102643457B1 KR1020180142690A KR20180142690A KR102643457B1 KR 102643457 B1 KR102643457 B1 KR 102643457B1 KR 1020180142690 A KR1020180142690 A KR 1020180142690A KR 20180142690 A KR20180142690 A KR 20180142690A KR 102643457 B1 KR102643457 B1 KR 102643457B1
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Abstract

본 발명의 실시 예에 따르면, 인코딩된 데이터인 코드워드를 저장하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치에 저장된 코드워드를 서브행렬들로 구성된 패리티 체크 행렬을 통해 디코딩하여 복호화된 데이터를 생성하는 LDPC 디코더를 포함하되 상기 LDPC 디코더는 상기 패리티 체크 행렬의 동일 레이어를 공유하는 상기 서브행렬들을 선택하여, 상기 선택된 서브행렬들 각각이 포함하는 열들에 대응하는 변수노드들을 베이직 프로세싱 단위만큼 선택하는 변수노드 선택동작을 수행하는 변수노드 선택부; 상기 선택된 변수노드들의 판정값을 반전시켜 상기 패리티 체크 행렬이 포함하는 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트부; 상기 업데이트된 변수노드들의 판정값과 상기 패리티 체크 행렬을 곱하여 상기 코드워드에 대한 디코딩의 성공여부를 판단하는 신드롬 체크 동작을 수행하는 신드롬 체크부; 및 상기 변수노드 선택동작, 상기 변수노드 업데이트 동작, 상기 신드롬 체크 동작으로 구성된 1 서브 반복을 최대 서브 반복 회수만큼 반복하여 프로세싱 단위만큼의 변수노드들을 업데이트할 때마다 백업 신드롬, 임계치 및 상기 프로세싱 단위를 업데이트하는 체크노드 업데이트부를 포함하는 반도체 메모리 시스템이 개시된다.

Description

LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법{LDPC DECODER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 LDPC 디코더, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. MLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성한다. 각각의 문턱전압 분포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 k개의 비트를 프로그램하면, 2k 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 3 비트 MLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)가 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 2에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)이 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터에 대한 최적의 리드 전압을 결정할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 신속하고 정확하게 디코딩할 수 있는 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 반도체 메모리 시스템은 인코딩된 데이터인 코드워드를 저장하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치에 저장된 코드워드를 서브행렬들로 구성된 패리티 체크 행렬을 통해 디코딩하여 복호화된 데이터를 생성하는 LDPC 디코더를 포함하되 상기 LDPC 디코더는 상기 패리티 체크 행렬의 동일 레이어를 공유하는 상기 서브행렬들을 선택하여, 상기 선택된 서브행렬들 각각이 포함하는 열들에 대응하는 변수노드들을 베이직 프로세싱 단위만큼 선택하는 변수노드 선택동작을 수행하는 변수노드 선택부; 상기 선택된 변수노드들의 판정값을 반전시켜 상기 패리티 체크 행렬이 포함하는 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트부; 상기 업데이트된 변수노드들의 판정값과 상기 패리티 체크 행렬을 곱하여 상기 코드워드에 대한 디코딩의 성공여부를 판단하는 신드롬 체크 동작을 수행하는 신드롬 체크부; 및 상기 변수노드 선택동작, 상기 변수노드 업데이트 동작, 상기 신드롬 체크 동작으로 구성된 1 서브 반복을 최대 서브 반복 회수만큼 반복하여 프로세싱 단위만큼의 변수노드들을 업데이트할 때마다 백업 신드롬, 임계치 및 상기 프로세싱 단위를 업데이트하는 체크노드 업데이트부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 시스템의 동작 방법은 패리티 체크 행렬의 동일 레이어를 공유하는 서브행렬들을 선택하여, 상기 선택된 서브행렬들 각각이 포함하는 열들에 대응하는 변수노드들을 베이직 프로세싱 단위만큼 선택하는 변수노드 선택단계; 상기 선택된 변수노드들의 판정값을 반전시켜 상기 패리티 체크 행렬이 포함하는 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 업데이트 단계; 상기 업데이트된 변수노드들의 판정값과 상기 패리티 체크 행렬을 곱하여 상기 코드워드에 대한 디코딩의 성공여부를 판단하는 신드롬 체크 동작을 수행하는 신드롬 체크 단계; 및 상기 변수노드 선택 단계, 상기 변수노드 업데이트 단계, 상기 신드롬 체크 단계로 구성된 1 서브 반복을 최대 서브 반복 회수만큼 반복하여 프로세싱 단위만큼의 변수노드들을 업데이트할 때마다 백업 신드롬, 임계치 및 상기 프로세싱 단위를 업데이트하는 체크노드 업데이트 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 신속하고 정확하게 디코딩할 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6a은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6b는 LDPC 코드 구조를 나타내는 개념도이다.
도 6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7a는 하드 리드와 소프트 리드를 나타내는 개념도이다.
도 7b는 시간 변화에 따른 메모리 셀의 문턱 전압 분포의 변화 및 소프트 리드 전압간 간격의 변화를 나타내는 개념도이다.
도 8은 본 발명의 일실시예에 따른 패리티 검사행렬을 나타내는 도면이다.
도 9는 버티컬-셔플드-스케쥴링 방식에 따른 비트-반전 알고리즘을 나타낸 순서도이다.
도 10은 도 3 및 4a에 도시된 LDPC 디코더(133)를 나타내는 상세 블록도이다.
도 11은 변수노드 업데이트부(1050)의 세부 구성을 나타내는 도면이다.
도 12는 신드롬 체크부(1052)의 세부 구성을 나타내는 도면이다.
도 13은 체크노드 업데이트부(1054)의 세부구성을 나타내는 도면이다.
도 14는 본 발명의 일실시예에 따른 반도체 시스템(10)에서 수행되는 LDPC 디코딩의 흐름도이다.
도 15는 본 발명의 일실시예에 따른 LDPC 디코더(133)의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 LDPC 부(130)를 포함할 수있다. LDPC 부(130)는 LDPC 인코더(131) 및 LDPC 디코더(133)를 포함할 수 있다.
LDPC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
LDPC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여에러 정정 디코딩을 수행할 수 있다. LDPC 디코더(133)는 에러 정정 디코딩의 성공여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. LDPC 디코더(133)는 LDPC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, LDPC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
LDPC 부(130)는 LDPC(low density parity check) 코드를 사용하여 에러 정정을 할 수 있다. LDPC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다. 여기에서 LDPC 코드는 이진 LDPC 코드 및 비이진 LDPC 코드를 포함한다.
본 발명의 일실시예에 따르면, LDPC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA,personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RSMMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(ebook), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation)장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), LDPC부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
LDPC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도 4a는 상기 LDPC 부(130)가상기 LDPC 인코더(131)와 LDPC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 LDPC 인코더(131)와 LDPC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 LDPC 부(130)가 오리지널 데이터(original data)에 대하여 LDPC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 LDPC 부(130)가 LDPC 디코딩을 수행하게 된다.
상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도 5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 LDPC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 LDPC 부(130)에 의해 LDPC 디코딩될 수 있다. 상기 LDPC부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4a 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 소프트 디시전 디코딩 단계(S530)는 리드 횟수 및 소프트 리드 데이터의 프리시전 정보에 따라 반복적으로 수행될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 LDPC부(130)에 의해 LDPC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 LDPC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 LDPC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여LDPC 디코딩을 수행하는 소프트 디시전 LDPC 디코딩 단계일 수 있다. 상기 소프트디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 LDPC 디코딩으로서 상기 하드 디시전 LDPC 디코딩이 수행될 수 있다. 상기 LDPC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 LDPC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 곱셈 결과가 영벡터('0')일 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 곱셈 결과가 영벡터('0')가 아닐 때, 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 LDPC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 LDPC 디코딩이실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 소프트디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압들(VSD)은 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 LDPC 디코딩으로서 상기 소프트 디시전 LDPC 디코딩이 수행될 수 있다. 상기 소프트 디시전 LDPC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다. 상기 하드 디시전 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, LDPC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 LDPC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도7a 및 도7b를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 LDPC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 곱셈 결과가 영벡터('0')일 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 곱셈 결과가 영벡터('0')가 아닐 때, 상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 곱셈, 그리고 상기 하드 디시전 LDPC 디코딩된 하드 디시전 데이터와 패리티체크 행렬의 곱셈은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S533의 소프트 디시전 LDPC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 LDPC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도6a은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도6b는 LDPC 코드 구조를 나타내는 개념도이다.
도6c는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다. 반복 코딩 스킴에서, 코드는 몇 가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬(H)에 의해 형성되는 선형 이진 블록 코드이다.
도 6a를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 1의 개수가 매우 적은 부호로서, 체크 노드(check node)들(610)과 변수 노드(variable node)들(620)과, 상기 체크노드들(610)과 변수노드들(620)을 연결하는 에지(Edge)들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 체크노드 프로세싱 후에 변수노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
상기 LDPC 코드의 디코딩은 일반적으로 sum-product 알고리즘에 의한 반복 디코딩(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 디코딩도 가능하다.
예를 들어, 도 6b를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 5개의 체크 노드(610)와, 각 심볼을 나타내는 10개의변수 노드(620) 및 이들의 연관성을 나타내는 에지들(615)들로 이루어진다. 상기 에지들(615)은 각 체크 노드(610)에서 상기 체크 노드(610)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(620)에 연결 될 수 있다. 도 6b는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC코드를 도시하고 있다. 상기 변수 노드(620)의 최초 값은 하드 디시전 데이터 또는 소프트 디시전 데이터일 수 있다.
도 6c를 참조하면, 상기 태너 그래프에 대응되는 패리티 체크 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(H)의 각 열은 각 변수 노드들(620)에 더한 상기 체크 노드들(610)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 체크 노드들(610)에 대한 상기 변수 노드들(620)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 디코딩에서, 태너 그래프 상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리듬 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트할 수 있다.
제1 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 LDPC 디코딩은, 변수 노드(620)의 초기 업데이트 이후, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 체크 노드 업데이트와, 변수 노드 업데이트와, 신드롬 체크로 구성되는 1 반복을 추가로 수행한다. 상기 복수 회의 1 반복은 최대 반복 회수로 제한되며, 상기 최대 반복 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 LDPC 디코딩은 실패한 것으로 평가될 수 있다.
도6c를 참조하면, 상기 신드롬 체크는 상기 변수 노드 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 검사행렬(H)의 곱(product; Hvt) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도6c는 상기 신드롬 체크 과정을 나타내고 있다. 도6c는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도 6c가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
여기서, 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"를 살펴보면, 영이 아닌 벡터 요소의 개수, 즉 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소의 개수는 1개이다. 본 명세서에서는, 상기 1 반복의 곱(product) 연산 결과에 대한 신드롬 체크의 영 벡터(0) 조건을 만족하지 않는 요소를 USC(Unsatisfied Syndrome Check)로 정의한다. 도6c는 USC의 개수가 1인 신드롬 체크의 결과를 보여준다.
도7a는 도5에 도시된 소프트 디시전 리드 동작으로서, 2비트 소프트 디시전리드 동작을 나타내는 개념도이고, 도7b는 도5에 도시된 소프트 디시전 리드 동작으로서, 3비트 소프트 디시전 리드 동작을 나타내는 개념도이다.
도7a를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(2-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1, VSD2)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도7a에 도시된 바와 같이, 2-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제1 소프트 디시전 리드 전압(VSD1)이메모리 셀에 인가되면, 상기 메모리 셀의 온 또는 오프에 따라 제1 소프트 디시전 리드 데이터 값 (2-2)은 1 및 0 중 어느 하나의 값을 가질 수 있다. 유사하게, 상기 복수의 소프트 디시전 리드 전압들(VSD1, VSD2) 중 제2 소프트 디시전 리드 전압(VSD2)에 따라 제2 소프트 디시전 리드 데이터 값(2-3)은 1 및 0 중 어느 하나의 값을 가질 수 있다.
예를 들어, 상기 LDPC 부(130)는 상기 제1, 2 소프트 디시전 리드 데이터 값(2-2, 2-3)에 대하여 XNOR(exclusive NOR) 연산을 수행하여, 소프트 디시전 데이터(2-4), 즉 LLR을 생성할 수 있다. 상기 LLR(2-4)은 상기 하드 디시전 데이터(2-1)에 신뢰도를 부가할 수 있다.
예를 들어, 소프트 디시전 데이터(2-4) "1"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 강하다(strong)는 것을 나타내며, "0"은 상기 하드 디시전 데이터(2-1)의 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률이 약하다(weak)는 것을 나타낼 수 있다.
도7b를 참조하면, 도5를 참조하여 설명된 상기 하드 디시전 디코딩 단계(S510)에서, 상기 하드 디시전 리드 전압(VHD)이 반도체 메모리 장치(200)의 메모리 셀로 인가될 때, 상기 메모리 셀의 온-오프 상태에 따라 상기 하드 디시전 데이터(3-1)는 1 및 0 중 어느 하나의 값을 가질 수 있다.
상기 소프트 디시전 디코딩 단계(S530)에서, 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)을 기준으로 일정한 전압 차를 갖는 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6)을 메모리 셀에 인가하여 하드 디시전 리드 데이터에 신뢰도를 부가하는 정보, 즉 LLR을 형성할 수 있다.
도7b에 도시된 바와 같이, 3-비트 소프트 디시전 리드 동작의 경우, 상기 복수의 소프트 디시전 리드 전압들(VSD1 to VSD6) 중 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)이 메모리 셀에 인가되면, 상기 도7a를 참조하여 설명된 바와 같이 제1, 2 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제1, 2 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제1 소프트 디시전 데이터(3-2)가 생성될 수 있다.
또한, 상기 제1, 2 소프트 디시전 리드 전압(VSD1, VSD2)를 중심으로 일정한 전압 차를 가지는 제3 내지 6 소프트 디시전 리드 전압(VSD3 to VSD6)이 메모리 셀에 인가되면, 상기 도7a를 참조하여 설명된 바와 유사하게 제3 내지 6 소프트 디시전 리드 데이터 값이 생성되며, 이러한 제3 내지 6 소프트 디시전 리드 데이터 값에 대하여 XNOR(exclusive NOR) 연산이 수행됨으로써 제2 소프트 디시전 데이터(3-3), 즉 LLR을 생성하기 위해 사용되는 데이터인 "13041"이 생성될 수 있다. 상기 LLR(3-3)은 상기 제1 소프트 디시전 데이터(3-2)에 가중치를 부여할 수 있다.
예를 들어, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 매우 강하다(very strong)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제1 상태(예를 들어, '1')일 확률이 강하다(strong)는 것을 나타낼 수 있다.
유사하게, 제2 소프트 디시전 데이터(3-3) "1"은 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어, '0')일 확률이 매우 약하다(very weak)는 것을 나타내며, "0"은 상기 상기 제1 소프트 디시전 데이터(3-2)의 제2 상태(예를 들어,'0')일 확률이 약하다(weak)는 것을 나타낼 수 있다. 즉, 상기 도7a에서 설명된 바와 유사하게, 상기 LLR(3-3)은 상기 하드 디시전 데이터(3-1)에 보다 많은 신뢰도를 부가할 수 있다.
도 8은 본 발명의 일실시예에 따른 패리티 검사행렬(800)을 나타내는 도면이다.
상기 패리티 검사행렬(800)은 M * N개의 서브 행렬들(802)을 포함하며, 상기 서브 행렬(802)들 각각은 영행렬 또는 Q*Q차원의 순환 자리 이동 항등 행렬(cyclically shifted identity matrix)일 수 있다. 이진 LDPC 코드를 정의하는 상기 패리티 체크 행렬(800)의 각 성분은 0 또는 1로 결정된다.
도 6a를 참조하여 앞서 설명된 바와 같이 상기 LDPC 코드는 체크 노드들, 변수 노드들 및 상기 체크 노드들과 변수 노드들을 연결하는 에지들로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다.
상기 태너 그래프를 구성하는 체크 노드들 및 변수노드들은 상기 패리티 체크 행렬(800)의 행들과 열들에 각각 대응될 수 있다. 따라서, 상기 패리티 체크 행렬(800)의 행들 및 열들의 개수는 상기 태너 그래프를 구성하는 체크 노드들 및 변수 노드들의 개수와 각각 일치한다. 상기 패리티 체크 행렬(800)의 성분이 1인 경우, 상기 성분이 위치한 행과 열에 각각 대응하는 체크 노드와 변수 노드는 상기 태너 그래프 상에서 에지로 연결된다.
비트-반전 알고리즘(Bit Flipping Algorithm)은 채널로부터 제공된 경판정 값(), 변수노드들의 판정값() 및 백업 신드롬()에 따라 생성된 반전함수()와 임계치()에 기초하여 상기 변수노드들의 판정값()을 반전시키면서 반도체 메모리 장치(200)로부터 리드된 코드워드를 복호하는 방식의 디코딩 알고리즘이다.
LDPC부(130)는 버티컬-셔플드-스케쥴링(Vertical shuffled scheduling) 방식으로 상기 비트-반전 알고리즘에 따른 LDPC 디코딩을 수행할 수 있다. 상기 버티컬-셔플드-스케쥴링 방식에 따르면, LDPC부(130)는 상기 패리티 체크 행렬(800)을 구성하는 복수의 서브행렬들(802) 중 동일 레이어를 공유하는 서브행렬들(804)을 선택함으로써 상기 선택된 서브행렬들을 구성하는 열들에 대응하는 변수노드들을 선택하는 변수노드 선택 동작을 수행할 수 있다. 상기 LDPC부(130)는 상기 선택된 변수노드들로부터 상기 선택된 변수노드들과 연결된 체크노드들로 변수노드 메시지들을 제공할 수 있다. 상기 LDPC부(130) 상기 변수노드 메시지들을 제공받은 체크노드들에 대해 상기 제공된 변수노드 메시지들에 기초하여 체크노드 업데이트 동작을 수행할 수 있다. 상기 체크노드 업데이트 동작을 수행한 체크노드들은 상기 체크노드들과 연결된 변수노드들로 체크노드 메시지를 제공할 수 있다. 상기 LDPC부(130)는 상기 체크노드 메시지들을 제공받은 변수노드들에 대해 상기 제공된 체크노드 메시지들에 기초하여 변수노드 업데이트 동작을 수행할 수 있다. 상기 LDPC부(130)는 LDPC 디코딩이 성공할 때까지 상기 변수노드 선택동작, 상기 체크노드 업데이트 동작 및 상기 변수노드 업데이트 동작을 반복 수행함으로써, 상기 버티컬-셔플드-스케쥴링 방식으로 LDPC 디코딩을 수행할 수 있다.
도 9는 버티컬-셔플드-스케쥴링 방식에 따른 비트-반전 알고리즘을 나타낸 순서도이다.
단계 S902에서, LDPC부(130)는 초기화 동작을 수행할 수 있다. 상기 LDPC부(130)는 변수노드들의 판정값()을 채널로부터 제공된 경판정 값()으로 초기화할 수 있다. 또한 상기 LDPC부(130)는 프로세싱된 서브 행렬들의 개수()를 0으로 초기화할 수 있다.
단계 S904에서, LDPC부(130)는 상기 초기화된 변수노드들의 판정값()에 따라 신드롬()을 계산할 수 있다. 상기 LDPC부(130)는 패리티 체크 행렬()과 상기 초기화된 변수노드들의 판정값()을 곱하여 상기 신드롬()을 계산할 수 있다. 상기 LDPC부(130)는 상기 계산된 신드롬()에 포함된 모든 성분들이 0의 값을 갖는 경우, LDPC 디코딩을 종료하고, 상기 초기화된 변수노드들의 판정값()을 출력할 수 있다.
단계 S906에서, LDPC부(130)는 상기 계산된 신드롬()에 포함된 성분들 중 하나 이상의 성분이 1의 값을 갖는 경우, 상기 계산된 신드롬()을 백업 신드롬()으로서 별도 저장할 수 있다.
단계 S908에서, LDPC부(130)는 상기 단계 S906에서 저장된 백업 신드롬()에 따라 임계치()를 계산할 수 있다. 또한, 상기 LDPC부(130)는 상기 백업 신드롬()에서 1의 값을 갖는 성분들에 대응하는 체크노드들을 불만족 체크노드들(UCN)로 검출할 수 있다. 상기 불만족 체크노드들(UCN)은 앞서 도 6a를 참조하여 설명된 태너 그래프 상에서 체크노드들 중 상기 체크 노드들 각각에 연결된 변수노드들 중 판정값이 1의 값을 갖는 변수노드들의 개수가 홀수인 체크노드들을 의미한다. LDPC부(130)는 변수노드들 각각과 연결된 체크노드들 중 상기 검출된 불만족 체크노드들(UCN)에 해당하는 체크노드들의 개수를 변수노드 별로 구할 수 있다. 후술하는 바와 같이 상기 LDPC부(130)는 상기 변수노드들 각각에 연결된 불만족 체크노드들(UCN)에 기초하여 상기 변수노드들 각각에 대한 반전함수 값()을 구할 수 있다. 상기 LDPC부(130)는 상기 계산된 임계치()와 선택된 변수노드들의 반전함수 값()을 비교하여, 상기 임계치()보다 큰 반전함수 값()을 갖는 변수노드들의 판정 값()을 반전시킬 수 있다.
단계 S910에서, LDPC부(130)는 변수노드 선택 단계(S912), 반전함수 생성 단계(S914), 비트 반전 수행 단계(S916), 신드롬 체크 단계(S920), 프로세싱된 서브 행렬들의 개수() 업데이트 단계(S920) 및 최대 반복 회수 체크 단계(S922)로 구성된 1 서브 반복을 LDPC 디코딩이 성공할 때까지 수행하거나 또는 상기 LDPC 디코딩이 성공하지 아니할 경우 최대 반복 회수() 동안 반복적으로 수행할 수 있다.
단계 S912에서, LDPC부(130)는 베이직 프로세싱 단위()만큼의 변수노드들을 상기 패리티 체크 행렬(800)로부터 선택할 수 있다. 상기 베이직 프로세싱 단위()는 병렬적으로 LPDC 디코딩을 수행할 수 있는 변수노드들의 개수()일 수 있다. 앞서 설명된 바와 같이 상기 패리티 체크 행렬(800)의 열들 각각은 변수노드들과 대응하기 때문에, LDPC부(130)는 상기 패리티 체크 행렬(800)의 열들 중 상기 베이직 프로세싱 단위()만큼의 열들을 선택함으로써 상기 베이직 프로세싱 단위()만큼의 변수노드들을 선택할 수 있다. 상기 베이직 프로세싱 단위()는 상기 LDPC부(130)에 포함된 변수노드 유닛의 개수에 따라 상이할 수 있으며, 상기 베이직 프로세싱 단위()는 상기 서브행렬(802)을 구성하는 열의 개수()와 유리수()를 곱한 정수()일 수 있다.
상기 LDPC부(130)는 커런트 서브 행렬 인덱스()를 구하여, 후속 서브 반복이 도래하면, 현재 서브 반복에서 선택된 변수노드들을 제외한 나머지 변수노드들로부터 변수노드들을 선택할 수 있다. 상기 LDPC부(130)는 하기 수학식 1과 같이 모듈로 연산에 따라 상기 커런트 서브 행렬 인덱스()를 구할 수 있다.
상기 LDPC부(130)는 상기 프로세싱된 서브 행렬들의 개수()와 상기 패리티 체크 행렬()의 단위 행에 포함된 서브행렬들의 개수()에 대해 모듈로 연산을 수행하여 상기 커런트 서브 행렬 인덱스()를 구할 수 있다. 상기 LDPC부(130)는 상기 프로세싱된 서브 행렬들의 개수()를 상기 패리티 체크 행렬()의 단위 행에 포함된 서브행렬들의 개수()로 나눈 나머지를 구하여 상기 모듈로 연산을 수행할 수 있다.
상기 LDPC부(130)는 상기 계산된 커런트 서브 행렬 인덱스(), 상기 서브행렬(802)을 구성하는 열의 개수() 및 상기 베이직 프로세싱 단위()에 따라 하기 수학식 2와 같이 상기 베이직 프로세싱 단위()만큼의 인덱스들()을 구할 수 있다. 상기 인덱스들()은 상기 패리티 체크 행렬(800)의 각 열들에 대응할 수 있다.
상기 LDPC부(130)는 상기 커런트 서브 행렬 인덱스( )에 상기 서브행렬(802)을 구성하는 열의 개수()를 곱한 값을 제1 인덱스로 구하고, 상기 제1 인덱스에 1을 더한 값을 제2 인덱스로 구할 수 있다. 상기 LDPC부(130)는 상기 제1 인덱스에 순차적으로 1을 더하는 동작을 상기 베이직 프로세싱 단위()만큼 수행하여 후속 인덱스들을 순차적으로 구할 수 있다. 상기 LDPC부(130)는 상기 커런트 서브 행렬의 인덱스()에 상기 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 상기 베이직 프로세싱 단위()를 더한 후 1을 빼준 값을 마지막 인덱스로 구할 수 있다. 상기 LDPC부(130)는 상기 인덱스들()에 대응하는 패리티 체크 행렬(800)의 열들을 선택함으로써 상기 베이직 프로세싱 단위()만큼의 변수노드들( )을 선택할 수 있다.
예를 들어, 상기 베이직 프로세싱 단위()가 0의 값으로 초기화된 경우, LDPC부(130)는 상기 모듈로 연산을 수행하여 상기 커런트 서브 행렬 인덱스()의 값을 '0'으로 구할 수 있다. 상기 LDPC부(130)는 모듈로 연산을 수행하여 0 내지 을 인덱스들()로 구할 수 있으며, 상기 인덱스들()에 대응하는 패리티 체크 행렬(800)의 열들을 선택함으로써, 상기 선택된 패리티 체크 행렬(800)의 열들에 대응하는 상기 베이직 프로세싱 단위()만큼의 변수노드들( )을 선택할 수 있다.
단계 S914에서, LDPC부(130)는 상기 백업 신드롬(), 선택된 변수노드들( )의 판정값() 및 상기 선택된 변수노드들( )의 경판정 값()에 따라 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다.
단계 S916에서, LDPC부(130)는 단계 S908에서 계산된 임계치()와 단계 S914에서 계산된 반전함수 값()에 따라 상기 선택된 변수노드들()의 판정 값()을 반전 시키는 비트 플리핑(Bit Flipping)을 수행할 수 있다. 상기 LDPC부(130)는 상기 선택된 변수노드들( )의 반전된 판정 값()에 따라 패리티 체크 행렬(800)을 구성하는 모든 열들에 대응하는 모든 변수노드들의 판정값()을 업데이트할 수 있다.
단계 S918에서, LDPC부(130)는 패리티 체크 행렬()과 단계 S916에서 업데이트된 변수노드들의 판정값()을 곱하여 신드롬()을 계산할 수 있다. 상기 LDPC부(130)는 상기 계산된 신드롬()을 구성하는 모두 성분이 0의 값을 갖는 경우(단계 S918에서 'Y'), LDPC 디코딩을 종료하고 상기 업데이트된 변수노드들의 판정값()을 출력할 수 있다.
단계 S920에서, LDPC부(130)는 상기 계산된 신드롬()에 포함된 성분들 중 하나 이상의 성분이 1의 값을 갖는 경우(단계 S918에서 'N'), 프로세싱된 서브 행렬들의 개수()를 하기 수학식 3에 따라 업데이트할 수 있다.
상기 LDPC부(130)는 프로세싱된 서브 행렬들의 개수()에 베이직 프로세싱 단위()를 더한 값으로 상기 프로세싱된 서브 행렬들의 개수()를 업데이트할 수 있다.
단계 S922에서, LDPC부(130)는 현재까지 수행된 디코딩 반복 회수가 최대 반복 횟수()에 도달하였는지 체크할 수 있다. 상기 LDPC부(130)는 상기 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달하면(단계 S922에서 'Y'), LDPC 디코딩을 종료하고 디코딩 페일신호를 출력할 수 있다. 상기 LDPC부(130)는 상기 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달하지 아니한 경우(단계 S922에서 'N'), 단계 S924에서, 서브 반복 인덱스()를 1만큼 증가시킬 수 있다.
단계 S924에서, 상기 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달한 경우, 상기 LDPC부(130)는 단계 S906으로 돌아가 백업 신드롬() 및 임계치()를 업데이트할 수 있다. 상기 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달하지 아니한 경우, 상기 LDPC부(130)는 단계 S910을 반복하여 수행할 수 있다.
플래시 메모리의 경우 제조사에서 정한 규격(이하 스펙(SPEC))에 따라 요구되는 리드 성능을 만족하기 위해 지정된 시간 내에 많은 양의 데이터를 처리해야 하므로 높은 스루풋(throughput)을 갖는 LDPC 디코더(133)를 필요로 한다. 상기 LDPC 디코더(133)가 높은 스루풋을 갖기 위해서는 극히 제한된 최대 반복 횟수() 조건 하에서 향상된 오류 정정 성능을 갖는 LDPC 디코딩 알고리즘이 요구된다.
종래의 비트-반전 알고리즘의 경우 LDPC부(130)는 패리티 체크 행렬()을 구성하는 모든 행의 개수()를 베이직 프로세싱 단위()로 나눈 값을 최대 서브 반복 횟수()로 설정하여 LDPC 디코딩을 수행한다. 따라서 상기 LDPC부(130)는 상기 패리티 체크 행렬()을 구성하는 모든 행들에 대응하는 모든 변수노드들에 대해 서브 반복(단계 S910)을 상기 최대 서브 반복 횟수()만큼 반복적으로 수행한 이후 비로소 백업 신드롬() 및 임계치()를 업데이트한다. 종래기술에 따른 비트-반전 알고리즘은 LDPC 디코딩을 수행하는 동안 상기 백업 신드롬() 및 임계치()를 업데이트하는 빈도수가 낮으므로, 극히 제한된 최대 반복 횟수() 조건 하에서 오류 정정 성능이 상기 최대 반복 횟수()가 제한되지 아니한 조건에서의 수렴 성능에 비해 크게 떨어지는 문제가 있다.
본 발명의 일실시예에 따른 LDPC 디코딩 알고리즘은 상기 최대 서브 반복 횟수()의 크기를 종래 기술에 비해 작게 하여, 상기 패리티 체크 행렬()을 구성하는 모든 행들에 대응하는 모든 변수노드들에 대해 LDPC 디코딩을 하는 1 반복을 수행하는 동안 백업 신드롬() 및 임계치()를 업데이트하는 회수를 증가시킬 수 있다. 본 발명의 일실시예에 따르면, 상기 1 반복을 수행하는 동안 상기 LDPC부(130)는 백업 신드롬() 및 임계치()를 더욱 빈번히 업데이트할 수 있으므로, 최신 업데이트 정보에 기초하여 제한된 최대 반복 횟수() 조건 하에서 상기 LDPC부(130)의 오류 정정 성능이 향상될 수 있다. 또한 본 발명의 일실시예에 따른 LDPC 디코딩 알고리즘은 새로운 1 반복을 수행하는 시점이 도래할 때마다 상기 최대 서브 반복 횟수()를 동적으로 변경함으로써 오류 정정 성능을 더욱 향상시킬 수 있다.
도 10은 도 3 및 4a에 도시된 LDPC 디코더(133)를 나타내는 상세 블록도이다.
앞서 도 3을 참조하여 설명된 바와 같이, 상기 LDPC 인코더(131)는 상기 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩하여 형성된 코드워드를 상기 반도체 메모리 장치(200)에 저장할 수 있다. 상기 LDPC 디코더(133)는 상기 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행하여 원본 데이터를 복원할 수 있다.
상기 LDPC 디코더(133)는 패리티 체크 행렬 관리부(1002), 채널 메시지 관리부(1004), 변수노드 선택부(1056), 변수노드 업데이트부(1050), 신드롬 체크부(1052) 및 체크 노드 업데이트부(1054)를 포함할 수 있다.
패리티 체크 행렬 관리부(1002)는 패리티 체크 행렬()에 대한 정보를 저장할 수 있다. 앞서 도 8을 참조하여 설명된 바와 같이, 본 발명의 일 실시예에 따르면, 상기 패리티 체크 행렬()은 M*N 개의 서브 행렬들(802)로 구성되며, 상기 서브 행렬들(802) 각각은 영행렬 또는 Q*Q 순환자리이동 항등 행렬일 수 있다. 상기 패리티 체크 행렬()의 각 행 및 열은 각각 태너 그래프 상의 체크노드 및 변수노드에 대응되며, 변수노드와 체크노드가 엣지로 연결된 경우 상기 연결된 변수노드와 체크노드에 대응하는 패리티 체크 행렬()의 각 행 및 열에 위치한 성분은 1의 값을 갖는다. 패리티 체크 행렬 관리부(1002)는 상기 저장된 패리티 체크 행렬()에 대한 정보를 신드롬 체크부(1052)로 제공할 수 있다.
채널메시지 관리부(1004)는 상기 반도체 메모리 장치(200)로부터 리드된 코드워드에 기초하여 변수노드들에 대한 경판정 값()을 구할 수 있다. 앞서 도 5를 참조하여 설명된 바와 같이 반도체 메모리 장치(200)는 하드 디시전 전압(VHD)으로 메모리 셀에 저장된 데이터, 즉 코드워드를 리드할 수 있다. 상기 채널 메시지 관리부(1004)는 상기 리드된 코드워드에 기초하여 경판정 값()을 구할 수 있다. 채널 메시지 관리부(1004)는 상기 경판정 값()에 대한 정보를 변수노드 업데이트부(1050)로 제공할 수 있다.
변수노드 선택부(1056)는 베이직 프로세싱 단위()만큼의 변수노드들을 선택할 수 있다. 변수노드 선택부(1056)는 상기 베이직 프로세싱 단위()만큼의 열들을 상기 패리티 체크 행렬()로부터 선택하여, 상기 선택된 열들에 대응하는 변수노드들을 선택할 수 있다. 상기 변수노드 선택부(1056)는 상기 수학식 1에 따라 커런트 서브 행렬 인덱스()를 구할 수 있다. 상기 변수노드 선택부(1056)는 상기 프로세싱된 서브 행렬들의 개수()와 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()에 대해 모듈로 연산을 수행하여 상기 커런트 서브 행렬 인덱스()를 구할 수 있다. 변수노드 선택부(1056)는 상기 패리티 체크 행렬()을 구성하는 열들 중 상기 구한 커런트 서브 행렬 인덱스()와 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 대응하는 열을 검출할 수 있다. 상기 변수노드 선택부(1056)는 상기 검출된 열을 가장 작은 차수의 열로서 포함하여 오름차순으로 상기 베이직 프로세싱 단위()와 같은 수의 열들을 순차적으로 선택할 수 있다. 상기 변수노드 선택부(1056)는 상기 패리티 체크 행렬()을 구성하는 열들을 선택함으로써, 상기 선택된 열들에 대응하는 변수노드들을 선택할 수 있다.
예를 들어, 상기 변수노드 선택부(1056)는 패리티 체크 행렬()을 구성하는 열들 중 상기 커런트 서브 행렬 인덱스()에 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 대응하는 열을 검출하고, 상기 검출된 열에 대응하는 변수노드를 제1 선택 변수노드로 구할 수 있다. 상기 변수노드 선택부(1056)는 상기 커런트 서브 행렬 인덱스()에 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 1을 순차적으로 더하여 계산된 값과 대응하는 열을 패리티 체크 행렬()을 구성하는 열들로부터 검출하여, 상기 검출된 열들에 대응하는 변수노드들을 오름차순으로 구할 수 있다. 상기 변수노드 선택부(1056)는 상기 커런트 서브 행렬의 인덱스()에 상기 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 상기 베이직 프로세싱 단위()를 더한 후 1을 빼준 값과 대응하는 열을 패리티 체크 행렬()을 구성하는 열들로부터 검출하여, 상기 검출된 열에 대응하는 변수노드를 마지막 선택 변수노드로 검출함으로써 상기 베이직 프로세싱 단위()와 같은 수의 변수노드들을 선택할 수 있다. 변수노드 선택부(1056)는 상기 선택된 변수노드들()에 대한 정보를 변수노드 업데이트부(1050)로 제공할 수 있다.
변수노드 업데이트부(1050)는 상기 제공된 경판정 값()에 따라 변수노드들의 판정값()을 초기화 할 수 있다. 또한, 변수노드 업데이트부(1050)는 상기 제공된 선택 변수노드들()에 대한 정보에 기초하여 상기 선택된 변수노드들()의 판정값()을 반전시킬 수 있다. 변수노드 업데이트부(1050)는 상기 반전된 선택 변수노드들()의 판정값()에 따라 패리티 체크 행렬()을 구성하는 모든 열들에 대응하는 변수노드들의 판정값()을 업데이트할 수 있다. 변수노드 업데이트부(1050)는 상기 선택된 변수노드들()에 대한 반전함수 값()을 계산하고, 상기 선택된 변수노드들() 별로 계산된 반전함수 값()과 임계치()를 비교하여 상기 선택된 변수노드들()의 판정값()을 반전시킬 수 있다. 상기 반전함수 값()을 계산하고, 상기 선택된 변수노드들()의 판정값()을 반전하는 세부 구성에 대해서는 도 11을 참조하여 후술한다. 변수노드 업데이트부(1050)는 상기 업데이트된 변수노드들의 판정값()에 대한 정보를 신드롬 체크부(1052)로 제공할 수 있다.
신드롬 체크부(1052)는 상기 제공된 변수노드들의 판정값() 정보에 따라 상기 코드워드에 대한 디코딩의 성공여부를 판단할 수 있다. 상기 신드롬 체크부(1052)는 변수노드들의 판정값()과 패리티 체크 행렬()을 곱하여 구한 신드롬()을 구성하는 모든 성분이 0의 값을 갖는 경우 상기 코드워드를 성공적으로 디코딩한 경우로 판단하여 상기 변수노드들의 판정값()을 출력할 수 있다. 상기 신드롬 체크부(1052)는 변수노드들의 판정값()과 패리티 체크 행렬()을 곱하여 구한 신드롬()을 구성하는 성분들 중 하나 이상의 성분이 1의 값을 갖는 경우, 상기 코드워드를 성공적으로 디코딩하지 아니한 경우로 판단할 수 있다.
신드롬 체크부(1052)는 앞서 수학식 3을 참조하여 설명한 바와 같이 프로세싱된 서브 행렬들의 개수()를 업데이트할 수 있다. 상기 신드롬 체크부(1052)는 상기 업데이트된 프로세싱 서브 행렬들의 개수()에 기초하여 서브 반복 회수 및 반복 회수가 각각 최대 서브 반복 횟수() 및 최대 반복 횟수()에 도달하였는지 확인할 수 있다. 상기 신드롬 체크부(1052)는 상기 서브 반복 회수가 상기 최대 서브 반복 횟수()에 도달하지 아니한 경우 변수노드 선택부(1056)로 서브 반복 신호(SIG_SUB)를 제공하여 변수노드 선택동작, 변수노드 업데이트 동작, 신드롬 체크 동작으로 구성된 1 서브 반복을 상기 최대 서브 반복 회수()만큼 반복하여 프로세싱 단위()만큼의 변수노드들을 업데이트하도록 제어할 수 있다. 상기 신드롬 체크부(1052)는 상기 서브 반복 회수가 상기 최대 서브 반복 횟수()에 도달한 경우 체크노드 업데이트부(1054)로 트리거 신호(SIG_TRIG), 신드롬() 및 프로세싱된 서브 행렬들의 개수()에 대한 정보를 제공할 수 있다.
상기 신드롬 체크부(1052)는 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달하였는지 확인할 수 있다. 상기 신드롬 체크부(1052)는 상기 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달한 경우 LDPC 디코딩을 종료하고, 상기 코드워드를 에러 정정 불가 데이터로 판단할 수 있다.
체크노드 업데이트부(1054)는 상기 제공된 트리거 신호(SIG_TRIG)에 따라 백업 신드롬(), 프로세싱 단위() 및 임계치()를 업데이트할 수 있다. 체크노드 업데이트부(1054)는 백업 신드롬()을 구성하는 성분들이 상기 제공된 신드롬()을 구성하는 성분들과 동일한 값을 갖도록 상기 백업 신드롬()을 업데이트할 수 있다. 상기 백업 신드롬()을 구성하는 성분들 중 1의 값을 갖는 성분들의 개수는 백업 신드롬()을 업데이트하는 시점에 존재하는 불만족 체크노드들(UCN)의 개수와 동일하다.
체크노드 업데이트부(1054)는 상기 업데이트된 백업 신드롬()에 기초하여 프로세싱 단위()를 업데이트할 수 있다. 상기 프로세싱 단위()는 상기 베이직 프로세싱 단위()에 최대서브반복횟수()를 곱한 값이며, 체크노드 업데이트부(1054)는 상기 프로세싱 단위()만큼의 변수노드들을 업데이트할 때마다 상기 백업 신드롬(), 상기 임계치() 및 상기 최대 서브 반복 회수()를 업데이트할 수 있다. 체크노드 업데이트부(1054)는 상기 업데이트된 프로세싱 단위()를 상기 베이직 프로세싱 단위()로 나누어 업데이트된 최대서브반복횟수()를 구할 수 있다.
체크노드 업데이트부(1054)는 상기 업데이트된 백업 신드롬() 및 프로세싱 단위()와 상기 제공된 프로세싱된 서브 행렬들의 개수()에 기초하여 임계치()를 업데이트할 수 있다. 상기 프로세싱 단위()와 임계치()를 업데이트하는 세부구성에 대해서는 도 13을 참조하여 후술한다. 체크노드 업데이트부(1054)는 상기 업데이트된 임계치() 및 백업 신드롬()에 대한 정보를 변수노드 업데이트부(1050)로 제공하고, 최대서브반복횟수()에 대한 정보를 신드롬 체크부(1052)로 제공할 수 있다.
도 11은 변수노드 업데이트부(1050)의 세부 구성을 나타내는 도면이다.
변수노드 업데이트부(1050)는 반전함수 평가부(1104), 비트-플리핑부(1106) 및 변수노드 판정값 관리부(1108)를 포함할 수 있다.
반전함수 평가부(1104)는 상기 제공된 백업 신드롬(), 선택 변수노드들() 및 경판정 값()에 대한 정보에 기초하여 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반전함수 평가부(1104)는 하기 수학식 4와 같이 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다.
반전함수 평가부(1104)는 이전 백업 신드롬()과 상기 선택된 변수노드들()에 대응하는 패리티 체크 행렬()의 열들에 포함된 성분들을 내적한 값과 상기 선택된 변수노드들의 판정값( ) 및 상기 선택된 변수노드들의 경판정 값()을 XOR 연산한 값을 더하여 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다. 상기 이전 백업 신드롬( )은 이전 반복에서 저장된 백업 신드롬()을 의미하며, 상기 이전 백업 신드롬( )과 상기 선택된 변수노드들()에 대응하는 패리티 체크 행렬()의 열들에 포함된 성분들을 내적한 값은 상기 선택된 변수노드들()에 연결된 불만족 체크노드들(UCN)의 개수를 의미한다. 반전함수 평가부(1104)는 상기 계산된 반전함수 값()에 대한 정보를 비트-플리핑부(1106)로 제공할 수 있다.
비트-플리핑부(1106)는 상기 제공된 임계치() 및 선택 변수노드들()의 반전함수 값()에 기초하여 상기 선택된 변수노드들()에 대해 비트 플리핑을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 비트-플리핑부(1106)는 하기 수학식 5와 같이 상기 임계치()보다 큰 반전함수 값()을 갖는 변수노드들()의 판정 값()을 반전시킴으로써 상기 비트 플리핑을 수행할 수 있다.
비트-플리핑부(1106)는 상기 임계치() 이상인 반전함수 값()을 갖는 변수노드들의 판정값()과 1을 XOR 연산하여 상기 선택된 변수노드들()에 대해 상기 비트 플리핑을 수행할 수 있다. 비트-플리핑부(1106)는 상기 임계치()보다 작은 반전함수 값()을 갖는 변수노드들의 판정값()에 대해서는 기존의 판정값을 유지할 수 있다.
본 발명의 다른 일 실시예에 따르면, 상기 비트-플리핑부(1106)는 반전함수 값()뿐만 아니라 스테이트 변수()도 함께 고려하여 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 소정의 반복 회수 동안 비트-플리핑 동작을 수행하지 아니한 변수노드들 중 반전함수 값()이 소정의 임계치 이상인 변수노드들의 스테이트 변수()를 1로 설정할 수 있다. 상기 비트-플리핑부(1106)는 하기 수학식 6과 같이 상기 임계치()보다 작은 반전함수 값()을 갖는 변수노드들() 중 스테이트 변수()가 1인 변수노드들의 판정 값()을 반전시킬 수 있다.
비트-플리핑부(1106)는 상기 임계치()보다 큰 반전함수 값()을 갖는 변수노드들의 판정값()과 1을 XOR 연산하여 상기 변수노드들에 대해 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 작은 반전함수 값()을 가지며, 스테이트 변수()가 1인 변수노드들에 대해 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 작은 반전함수 값()을 가지며, 스테이트 변수()가 0인 변수노드들에 대해서는 기존의 판정값을 유지하고, 상기 스테이트 변수()와 1을 XOR 연산하여 상기 스테이트 변수()를 1로 업데이트할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 큰 반전함수 값()을 갖는 변수노드들에 대해서는 기존의 판정값을 유지할 수 있다. 상기 비트-플리핑부(1106)는 상기 선택된 변수노드들()의 반전된 판정 값()에 대한 정보를 변수노드 판정값 관리부(1108)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트-플리핑부(1106)는 상기 임계치()보다 작은 반전함수 값()을 갖는 변수노드들 중에서 에러가 발생할 확률이 높은 변수노드들을 검출하여 비트 반전을 수행함으로써 에러 정정 능력을 향상시킬 수 있다.
변수노드 판정값 관리부(1108)는 상기 제공된 선택 변수노드들()에 대한 판정 값 정보에 따라 패리티 체크 행렬()을 구성하는 모든 열들에 대응하는 모든 변수노드들의 판정값()을 업데이트할 수 있다. 상기 변수노드 판정값 관리부(1108)는 상기 업데이트된 변수노드들의 판정값()에 대한 정보를 신드롬 체크부(1052)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 변수노드 판정값 관리부(1108)는 상기 업데이트된 변수노드들의 판정값()이 상기 업데이트 동작 수행 전 변수노드들의 판정값()과 상이한 경우, 넌-업데이트 플레그()를 0으로 설정할 수 있다. 또한 본 발명의 다른 일 실시예에 따르면, 변수노드 판정값 관리부(1108)는 반전함수()가 임계치()보다 작아서 변수노드들의 판정값()에 대해 비트 반전 동작을 수행하지 아니한 경우에도 스테이트 변수()가 '0'의 값에서 '1'의 값으로 업데이트되는 경우 넌-업데이트 플레그()를 0으로 설정할 수 있다. 상기 넌-업데이트 플레그()의 초기값은 1일 수 있다. 상기 변수노드 판정값 관리부(1108)는 상기 패리티 체크 행렬()의 열에 대응하는 모든 변수노드들에 대해 LDPC 디코딩을 수행하는 1 반복을 수행할 때마다, 상기 넌-업데이트 플레그()의 값을 확인할 수 있다. 상기 변수노드 판정값 관리부(1108)는 상기 넌-업데이트 플레그()의 값이 1인 경우, 상기 LDPC 디코딩을 종료할 수 있다.
본 발명의 일 실시예에 따르면, 변수노드 업데이트 동작을 수행한 이후에도 상기 넌-업데이트 플레그()의 값이 1인 경우 상기 업데이트 동작에 따라 변수노드들의 판정값이 변하지 아니한 것을 의미하므로, 상기 변수노드 판정값 관리부(1108)는 LDPC 디코딩을 종료할 수 있다.
도 12는 신드롬 체크부(1052)의 세부 구성을 나타내는 도면이다.
신드롬 체크부(1052)는 신드롬 계산부(1202), 프로세싱 서브 행렬 관리부(1204) 및 반복회수 체크부(1206)을 포함할 수 있다.
신드롬 계산부(1202)는 상기 제공된 패리티 체크 행렬()에 대한 정보 및 변수노드들의 판정값()에 따라 하기 수학식 7와 같이 신드롬()을 계산할 수 있다.
상기 신드롬 계산부(1202)는 M*Q개의 행과 N*Q개의 열로 구성된 패리티 체크 행렬()에 N*Q개의 행과 1개의 열로 구성된 변수노드들의 판정값()을 곱하여 M*Q개의 행과 1개의 열로 구성된 신드롬()을 계산할 수 있다. 상기 신드롬 계산부(1202)는 상기 계산된 신드롬()에 따라 신드롬 절대값()을 구하여 상기 신드롬()을 구성하는 모든 성분들이 0의 값을 갖는지 확인할 수 있다. 상기 신드롬 절대값은()하기 수학식 8에 따라 구할 수 있다.
상기 신드롬 계산부(1202)는 상기 신드롬()을 구성하는 성분들() 각각을 모두 더하여 상기 신드롬 절대값()을 구할 수 있다. 상기 신드롬 계산부(1202)는 상기 신드롬 절대값()이 0의 값을 갖는 경우 코드워드를 성공적으로 디코딩한 것으로 판단하여 상기 변수노드들의 판정값()을 출력할 수 있다. 상기 신드롬 계산부(1202)는 상기 신드롬 절대값()이 0이 아닌 경우, 상기 신드롬()에 대한 정보를 체크노드 업데이트부(1054)로 제공하고, 프로세싱 서브 행렬 관리부(1204)로 패일 신호(SIG_FAIL)를 제공할 수 있다.
프로세싱 서브 행렬 관리부(1204)는 상기 제공된 패일 신호(SIG_FAIL)에 따라 프로세싱된 변수노드들의 개수()를 업데이트할 수 있다. 프로세싱 서브 행렬 관리부(1204)는 상기 수학식 3을 참조하여 앞서 설명한 바와 같이 이전 프로세싱된 서브 행렬들의 개수()에 베이직 프로세싱 단위()를 더하여 상기 프로세싱된 서브 행렬들의 개수()를 업데이트할 수 있다. 즉, 상기 프로세싱 서브 행렬 관리부(1204)는 상기 변수노드 선택부(1056)가 상기 베이직 프로세싱 단위()만큼의 변수노드들()을 선택하고, 상기 변수노드 업데이트부(1050)가 상기 선택된 변수노드들()의 판정값()을 업데이트할 때마다 상기 프로세싱된 변수노드들의 개수()를 증가시킬 수 있다. 프로세싱 서브 행렬 관리부(1204)는 상기 업데이트된 프로세싱 변수노드들의 개수()에 대한 정보를 반복회수 체크부(1206) 및 체크노드 업데이트부(1054)로 제공할 수 있다.
반복회수 체크부(1206)는 상기 제공된 프로세싱 서브 행렬들의 개수() 정보에 따라 현재 반복회수가 최대 반복 횟수()에 도달하였는지 체크할 수 있다. 반복회수 체크부(1206)는 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달하면 LDPC 디코딩을 종료하고 디코딩 페일을 출력할 수 있다. 상기 반복회수 체크부(1206)는 상기 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()를 곱한 값에 도달하지 아니한 경우, 서브 반복 인덱스()를 1만큼 증가시킬 수 있다.
또한 반복회수 체크부(1206)는 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달하였는지 체크할 수 있다. 상기 반복회수 체크부(1206)는 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달하지 아니한 경우 변수노드 선택부(1056)로 서브 반복 신호(SIG_SUB)를 제공하여 변수노드 선택동작, 변수노드 업데이트 동작, 신드롬 체크 동작으로 구성된 1 서브 반복을 최대 서브 반복 회수만큼 반복하여 프로세싱 단위만큼의 변수노드들을 업데이트하도록 제어할 수 있다. 상기 반복회수 체크부(1206)는 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달한 경우 체크노드 업데이트부(1054)로 트리거 신호(TRIG_SIG)를 제공하여 상기 백업 신드롬(), 프로세싱 단위() 및 임계치()를 업데이트하도록 제어할 수 있다.
본 발명의 일 실시예에 따르면, 상기 최대 서브 반복 횟수()는 상기 프로세싱 단위()를 베이직 프로세싱 단위()로 나눈 결과 값일 수 있다. 따라서 상기 프로세싱 단위()의 크기가 작을수록, 상기 반복회수 체크부(1206)는 더욱 빈번하게 상기 백업 신드롬(), 상기 프로세싱 단위() 및 상기 임계치()를 업데이트하도록 제어하여 오류 정정 성능을 향상시킬 수 있다.
도 13은 체크노드 업데이트부(1054)의 세부구성을 나타내는 도면이다.
체크노드 업데이트부(1054)는 신드롬 백업부(1302), 프로세싱 단위 관리부(1304) 및 임계치 관리부(1306)를 포함할 수 있다.
신드롬 백업부(1302)는 상기 제공된 신드롬()에 대한 정보에 기초하여 백업 신드롬()을 업데이트할 수 있다. 상기 신드롬 백업부(1302)는 백업 신드롬()을 구성하는 성분들이 상기 제공된 신드롬()을 구성하는 성분들과 동일한 값을 갖도록 상기 백업 신드롬()을 업데이트할 수 있다. 상기 백업 신드롬()을 구성하는 성분들 중 1의 값을 갖는 성분들의 개수는 백업 신드롬()을 업데이트하는 시점에 존재하는 불만족 체크노드들(UCN)의 개수와 동일하다. 상기 신드롬 백업부(1302)는 상기 백업 신드롬()에 대한 정보를 프로세싱 단위 관리부(1304) 및 임계치 관리부(1306)로 제공할 수 있다.
프로세싱 단위 관리부(1304)는 임계치() 및 백업 신드롬()을 업데이트하는 시점을 결정하는 프로세싱 단위()를 구할 수 있다. 앞서 도 9를 참조하여 설명된 바와 같이, 베이직 프로세싱 단위()는 병렬적으로 LPDC 디코딩을 수행할 수 있는 변수노드들의 개수이다. 상기 프로세싱 단위()는 상기 베이직 프로세싱 단위()에 최대서브반복횟수()를 곱한 값이며 프로세싱 단위 관리부(1304)는 변수노드 선택 동작, 비트 플리핑 동작 및 신드롬 체크 동작을 수행하는 1 서브 반복을 상기 최대서브반복횟수()만큼 반복 수행하여 이전 프로세싱 단위()만큼의 변수노드들의 판정값()을 업데이트할 때마다 프로세싱 단위()를 업데이트할 수 있다. 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱 단위()를 베이직 프로세싱 단위()로 나눈 값을 최대서브반복횟수()로서 구할 수 있다.
프로세싱 단위 관리부(1304)는 상기 제공된 프로세싱 변수노드들의 개수() 및 백업 신드롬() 정보에 따라 프로세싱 단위()를 업데이트할 수 있다. 상기 이전 프로세싱 단위()는 직전 서브 반복에서의 프로세싱 단위()를 의미한다. 본 발명의 일 실시예에 따르면, 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드들의 개수()의 범위에 따라 하기 수학식 9와 같이 프로세싱 단위()를 업데이트할 수 있다.
프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드들의 개수()가 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()의 2배보다 작은 경우, 상기 프로세싱 단위()를 상기 패리티 체크 행렬()을 구성하는 모든 변수노드들의 개수()로 결정할 수 있다. 앞서 설명된 바와 같이 상기 패리티 체크 행렬()을 구성하는 모든 변수노드들의 개수()는 상기 패리티 체크 행렬()의 단위 행을 구성하는 서브 행렬들의 개수()에 상기 서브 행렬(802)을 구성하는 열들에 대응하는 변수노드들의 개수()를 곱한 값과 같다. 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드들의 개수()가 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()의 2배 이상인 경우, 상기 프로세싱 단위()를 상기 서브 행렬(802)을 구성하는 변수노드들의 개수()에 2배를 한 값으로 결정할 수 있다. 프로세싱 단위 관리부(1304)는 상기 업데이트된 프로세싱 단위()에 대한 정보를 임계치 관리부(1306)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 상기 프로세싱 단위 관리부(1304)는 프로세싱된 변수노드들의 개수()가 작은 값을 갖는 경우에는 상기 프로세싱 단위()의 크기를 증가시킬 수 있으며, 상기 프로세싱된 변수노드들의 개수()가 큰 값을 갖는 경우에는 상기 프로세싱 단위()의 크기를 감소시킬 수 있다. 따라서, 상기 프로세싱 단위 관리부(1304)는 LDPC 디코딩 초기에는 백업 신드롬() 및 임계치()의 업데이트 빈도수를 낮추고, 프로세싱된 변수노드의 개수()가 소정의 임계치에 도달하면 백업 신드롬() 및 임계치()의 업데이트 빈도수를 증가시킴으로써 오류정정성능을 향상시킬 수 있다.
임계치 관리부(1306)는 상기 제공된 프로세싱 단위(), 프로세싱된 변수노드들의 개수() 및 백업 신드롬() 정보에 따라 임계치()를 업데이트할 수 있다. 본 발명의 일 실시예에 따르면, 임계치 관리부(1306)는 백업 신드롬 절대값()의 범위에 따라 상기 임계치()를 구할 수 있다. 상기 백업 신드롬 절대값()은 하기 수학식 10과 같이 구할 수 있다.
상기 임계치 관리부(1306)는 상기 백업 신드롬()을 구성하는 성분들()의 값을 모두 더하여 상기 백업 신드롬 절대값()을 구할 수 있다. 상기 백업 신드롬 절대값()은 불만족 체크노드들(UCN)의 개수와 같다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()의 범위에 따라 하기 수학식 11과 같이 임계치()를 결정할 수 있다.
임계치 관리부(1306)는 패리티 체크 행렬()에 대한 정보에 따라 최대 변수노드 차수()를 구할 수 있다. 상기 최대 변수노드 차수()는 상기 패리티 체크 행렬()의 열에 대응하는 변수노드들 중 가장 많은 개수의 체크노드들과 연결된 변수노드에 연결된 체크노드들의 개수이다. 상기 임계치 관리부(1306)는 상기 패리티 체크 행렬()의 각 열에 포함된 성분들 중 1의 값을 갖는 성분들의 개수를 각 열 별로 측정하여, 1의 값을 갖는 성분들의 개수가 가장 많은 열이 갖는 상기 1의 값을 갖는 성분들의 개수를 상기 최대 변수노드 차수()로 구할 수 있다.
본 발명의 일 실시예에 따르면, 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 제1 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 3만큼 작은 값으로 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제1 임계치() 이상이고, 제2 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 2만큼 작은 값으로 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제2 임계치() 이상이고, 제3 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 1만큼 작은 값으로 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제3 임계치() 이상인 경우, 상기 임계치()를 상기 최대 변수노드 차수()로 결정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 임계치 관리부(1306)는 불만족 체크노드들의 개수(UCN), 즉 백업 신드롬 절대값()이 큰 경우 상기 임계치()의 크기를 증가시키고, 상기 백업 신드롬 절대값()가 작을수록 상기 임계치()의 크기를 감소시킬 수 있다. 상기 임계치 관리부(1306)는 현재 변수노드들의 판정값()이 디코딩 성공시 판정값과 차이가 큰 경우, 보다 적은 개수의 변수노드들에 대해서 비트-반전 동작을 수행함으로써 오류정정성능을 향상시킬 수 있다.
도 14는 본 발명의 일실시예에 따른 반도체 시스템(10)에서 수행되는 LDPC 디코딩의 흐름도이다.
단계 S1302에서, LDPC 디코더(133)는 초기화 동작을 수행할 수 있다. 채널 메시지 관리부(1004)는 반도체 메모리 장치(200)로부터 리드된 코드워드에 기초하여 변수노드들에 대한 경판정 값()을 구하여 변수노드 업데이트부(1050)로 제공할 수 있다. 상기 변수노드 업데이트부(1050)는 상기 제공된 경판정 값()으로 변수노드들의 판정값을 초기화할 수 있다. 또한, 프로세싱 단위 관리부(1304)은 프로세싱 단위()를 베이직 프로세싱 단위()로 초기화 할 수 있다. 앞서 도 9를 참조하여 설명한 바와 같이, 상기 베이직 프로세싱 단위()는 병렬적으로 LPDC 디코딩을 수행할 수 있는 변수노드들의 개수이다. 또한, 프로세싱 서브행렬 관리부(1204)는 프로세싱된 서브 행렬들의 개수()를 0으로 초기화하고, 변수노드 판정값 관리부(1108)는 상기 넌-업데이트 플레그()를 1로 초기화할 수 있다.
단계 S1304에서, 신드롬 계산부(1202)는 단계 S1302에서 초기화된 변수노드들의 판정값() 및 패리티 체크 행렬()에 따라 신드롬()을 계산할 수 있다. 상기 신드롬 계산부(1202)는 상기 수학식 7에 따라 패리티 체크 행렬()과 상기 초기화된 변수노드들의 판정값()을 곱하여 상기 신드롬()을 계산할 수 있다. 상기 신드롬 계산부(1202)는 상기 계산된 신드롬()에 포함된 모든 성분이 0의 값을 갖는 경우 (단계 S1304에서 'Y'), LDPC 디코딩을 종료하고, 상기 초기화된 변수노드들의 판정값()을 출력할 수 있다.
단계 S1306에서, 프로세싱 서브행렬 관리부(1204)는 상기 계산된 신드롬()에 포함된 성분들 중 하나 이상의 성분이 1의 값을 갖는 경우(단계 S1304에서 'N'), 상기 패리티 체크 행렬()의 열에 대응하는 모든 변수노드들에 대해 LDPC 디코딩을 수행하는 1 순환이 수행되었는지 판단할 수 있다. 본 발명의 일 실시예에 따르면 상기 프로세싱 서브행렬 관리부(1204)는 프로세싱된 서브 행렬들의 개수()를 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()으로 나눈 값을 가우스 함수에 입력하여 출력한 결과값이 상기 프로세싱된 서브 행렬들의 개수()와 프로세싱 단위()의 차이를 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()으로 나눈 값을 가우스 함수에 입력하여 출력한 결과값보다 큰 경우 상기 1 순환이 수행된 것으로 판단할 수 있다.
단계 S1306에서, 상기 프로세싱 서브행렬 관리부(1204)는 상기 1 순환이 수행된 것으로 판단할 경우(단계 S1306에서 'Y'), 넌-업데이트 플레그()가 1의 값을 갖는지 확인할 수 있다. 후술하는 바와 같이, 프로세싱 서브행렬 관리부(1204)는 단계 S1324에서 업데이트된 변수노드들의 판정값()이 업데이트 동작 전 변수노드들의 판정값()과 상이한 경우, 상기 넌-업데이트 플레그()를 0으로 설정할 수 있다. 상기 프로세싱 서브행렬 관리부(1204)는 상기 넌-업데이트 플레그()의 값이 1인 경우(단계 S1308에서 'Y'), 상기 LDPC 디코딩을 종료할 수 있다.
본 발명의 일 실시예에 따르면, 단계 S1324에서 변수노드 업데이트 동작을 수행한 이후에도 상기 넌-업데이트 플레그()의 값이 1인 경우 상기 업데이트 동작에 따라 변수노드들의 판정값()이 변하지 아니한 것을 의미하므로, 상기 프로세싱 서브행렬 관리부(1204)는 LDPC 디코딩을 종료할 수 있다. 상기 프로세싱 서브행렬 관리부(1204)는 상기 넌-업데이트 플레그()의 값이 0인 경우(단계 S1308에서 'N'), 단계 S1310에서, 상기 넌-업데이트 플레그()의 값을 1로 업데이트할 수 있다.
단계 S1312에서, 신드롬 백업부(1302)는 상기 단계 S1304에서 계산된 신드롬()을 백업 신드롬()으로서 별도로 저장할 수 있다. 후술하는 바와 같이 반전함수 평가부(1104)는 매 서브 반복마다 업데이트되는 신드롬()이 아닌 상기 백업 신드롬()에 따라 1 반복이 수행되는 동안 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다. 또한, 앞서 설명된 바와 같이 상기 백업 신드롬()은 불만족 체크노드(UCN)의 개수를 의미한다.
단계 S1314에서, 프로세싱 단위 관리부(1304)는 상기 백업 신드롬(), 프로세싱된 변수노드의 개수() 및 이전 프로세싱 단위()에 따라 프로세싱 단위()를 구할 수 있다. 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱 단위()를 베이직 프로세싱 단위()로 나눈 값을 최대서브반복횟수()로서 구할 수 있다.
본 발명의 일 실시예에 따르면, 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드의 개수()의 범위에 따라 상기 수학식 7과 같이 프로세싱 단위()를 결정할 수 있다. 프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드의 개수()가 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()의 2배보다 작은 경우, 상기 프로세싱 단위()를 상기 패리티 체크 행렬()을 구성하는 모든 변수노드들의 개수()로 결정할 수 있다. 앞서 설명된 바와 같이 상기 패리티 체크 행렬()을 구성하는 모든 변수노드들의 개수()는 상기 패리티 체크 행렬()의 단위 행을 구성하는 서브 행렬들의 개수()에 상기 서브 행렬(802)을 구성하는 변수노드들의 개수()를 곱한 값과 같다. 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱된 변수노드의 개수()가 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()의 2배 이상인 경우, 상기 프로세싱 단위()를 상기 서브 행렬(802)을 구성하는 변수노드들의 개수()에 2배를 한 값으로 결정할 수 있다.
단계 S1316에서, 임계치 관리부(1306)는 상기 프로세싱 단위(), 프로세싱된 변수노드의 개수() 및 백업 신드롬()에 따라 임계치()를 구할 수 있다. 본 발명의 일 실시예에 따르면, 상기 임계치 관리부(1306)는 백업 신드롬 절대값()의 범위에 따라 상기 수학식 11과 같이 임계치()를 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 제1 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 3만큼 작은 값으로 결정할 수 있다. 앞서 설명된 바와 같이, 상기 최대 변수노드 차수()는 상기 패리티 체크 행렬()의 열에 대응하는 변수노드들 중 가장 많은 개수의 체크노드들과 연결된 변수노드에 연결된 체크노드들의 개수이다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제1 임계치() 이상이고, 제2 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 2만큼 작은 값으로 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제2 임계치() 이상이고, 제3 임계치()보다 작은 경우, 상기 임계치()를 상기 최대 변수노드 차수()보다 1만큼 작은 값으로 결정할 수 있다. 상기 임계치 관리부(1306)는 상기 백업 신드롬 절대값()이 상기 제3 임계치() 이상인 경우, 상기 임계치()를 상기 최대 변수노드 차수()로 결정할 수 있다.
단계 S1318에서, LPDC 디코더(133)는 변수노드 선택 단계(S1320), 반전함수 생성 단계(S1322), 비트 반전 수행 단계(S1324), 신드롬 체크 단계(S1326), 프로세싱된 서브 행렬들의 개수() 업데이트 단계(S1328) 및 최대 반복 회수 체크 단계(S1330)으로 구성된 서브 반복을 수행할 수 있다. 단계 S1328에서 서브 반복 횟수()의 초기 값은 0의 값을 갖는다.
단계 S1320에서, 변수노드 선택부(1056)는 베이직 프로세싱 단위()에 따라 상기 패리티 체크 행렬()의 열에 대응하는 변수노드들을 선택할 수 있다. 상기 변수노드 선택부(1056)는 상기 수학식 1에 따라 커런트 서브 행렬 인덱스()를 구할 수 있다. 상기 변수노드 선택부(1056)는 상기 프로세싱된 서브 행렬들의 개수()와 상기 패리티 체크 행렬()의 단위 행에 포함된 서브 행렬들의 개수()에 대해 모듈로 연산을 수행하여 상기 커런트 서브 행렬 인덱스()를 구할 수 있다.
변수노드 선택부(1056)는 상기 커런트 서브 행렬 인덱스()에 서브행렬(802)을 구성하는 열의 개수()를 곱한 값을 선택 변수노드들의 제1 인덱스로 구하고, 오름차순으로 후행 인덱스를 순차적으로 구할 수 있다. 상기 변수노드 선택부(1056)는 상기 커런트 서브 행렬의 인덱스()에 상기 서브행렬(802)을 구성하는 열의 개수()를 곱한 값에 상기 베이직 프로세싱 단위()를 더한 후 1을 빼준 값을 마지막 인덱스로 구하여 상기 베이직 프로세싱 단위()와 같은 수의 변수노드들을 선택할 수 있다.
단계 S1322에서, 반전함수 평가부(1104)는 상기 백업 신드롬(), 선택된 변수노드들의 판정값() 및 선택된 변수노드들의 경판정 값()에 따라 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반전함수 평가부(1104)는 상기 수학식 4와 같이 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다. 반전함수 평가부(1104)는 프리비어스 백업 신드롬()과 선택된 변수노드()에 대응하는 패리티 체크 행렬()의 열에 포함된 성분을 내적한 값과 상기 선택된 변수노드들의 판정값( ) 및 선택된 변수노드들의 경판정 값()을 XOR 연산한 값을 더하여 상기 선택된 변수노드들()의 반전함수 값()을 계산할 수 있다.
단계 S1324에서, 비트-플리핑부(1106)는 상기 임계치()와 상기 선택 변수노드들()의 반전함수 값()에 따라 비트 플리핑을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 비트-플리핑부(1106)는 상기 수학식 5와 같이 상기 임계치()보다 큰 반전함수 값()을 갖는 변수노드들()의 판정 값()을 반전시킴으로써 상기 비트 플리핑을 수행할 수 있다. 비트-플리핑부(1106)는 상기 임계치() 이상인 반전함수 값()을 갖는 변수노드들의 판정값()과 1을 XOR 연산하여 상기 변수노드들에 대해 비트 플리핑을 수행할 수 있다. 비트-플리핑부(1106)는 상기 임계치()보다 작은 반전함수 값()을 갖는 변수노드들의 판정값()에 대해서는 기존의 판정값을 유지할 수 있다.
본 발명의 다른 일 실시예에 따르면, 상기 비트-플리핑부(1106)는 상기 수학식 6과 같이 반전함수 값()뿐만 아니라 스테이트 변수()도 함께 고려하여 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 소정의 반복 회수 동안 비트-플리핑 동작을 수행하지 아니한 변수노드들 중 반전함수 값()이 소정의 임계치 이상인 변수노드들의 스테이트 변수()를 1로 설정할 수 있다. 상기 비트-플리핑부(1106)는 하기 수학식 12와 같이 상기 임계치()보다 작은 반전함수 값()을 갖는 변수노드들() 중 스테이트 변수()가 1인 변수노드들의 판정 값()을 반전시킬 수 있다.
비트-플리핑부(1106)는 상기 임계치()보다 큰 반전함수 값()을 갖는 변수노드들의 판정값()과 1을 XOR 연산하여 상기 변수노드들에 대해 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 작은 반전함수 값()을 가지며, 스테이트 변수()가 1인 변수노드들에 대해 비트 플리핑을 수행할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 작은 반전함수 값()을 가지며, 스테이트 변수()가 0인 변수노드들에 대해서는 기존의 판정값을 유지하고, 상기 스테이트 변수()와 1을 XOR 연산하여 상기 스테이트 변수()를 1로 업데이트할 수 있다. 상기 비트-플리핑부(1106)는 상기 임계치()보다 작고 상기 임계치()와의 차이가 1보다 큰 반전함수 값()을 갖는 변수노드들에 대해서는 기존의 판정값을 유지할 수 있다.
단계 S1324에서, 변수노드 판정값 관리부(1108)는 상기 선택 변수노드들()의 반전된 판정 값()에 따라 모든 변수노드들의 판정값()을 업데이트할 수 있다. 상기 변수노드 판정값 관리부(1108)는 상기 업데이트된 변수노드들의 판정값()에 대한 정보를 신드롬 체크부(1052)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 변수노드 판정값 관리부(1108)는 상기 업데이트된 변수노드들의 판정값()이 상기 업데이트 이전 변수노드들의 판정값()과 상이한 경우, 넌-업데이트 플레그()를 0으로 설정할 수 있다. 단계 S1306에서 설명된 바와 같이 상기 변수노드 판정값 관리부(1108)는 1 순환마다 상기 넌-업데이트 플레그()의 값을 확인하여 상기 넌-업데이트 플레그()의 값이 1인 경우, 상기 LDPC 디코딩을 종료할 수 있다. 본 발명의 일 실시예에 따르면, 변수노드 업데이트 동작을 수행한 이후에도 상기 넌-업데이트 플레그()의 값이 1인 경우 상기 업데이트 동작에 따라 변수노드들의 판정값이 변하지 아니한 것을 의미하므로, 상기 비트-플리핑부(1106)는 LDPC 디코딩을 종료할 수 있다.
단계 S1326에서, 신드롬 계산부(1202)는 상기 수학식 7에 따라 패리티 체크 행렬()에 상기 업데이트된 변수노드들의 판정값()을 곱하여 신드롬()을 업데이트할 수 있다. 상기 신드롬 업데이트부(1202)는 상기 수학식 8에 따라 신드롬 절대값()을 구하여 신드롬()의 모든 성분이 0의 값을 갖는지 확인할 수 있다. 상기 신드롬 계산부(1202)는 상기 신드롬 절대값()이 0인 경우(단계 S1330에서 'Y') 디코딩 성공으로 판단하여 상기 업데이트된 변수노드들의 판정값()을 출력할 수 있다.
단계 S1328에서, 프로세싱 단위 관리부(1304)는 상기 신드롬 절대값()이 0이 아닌 경우(단계 S1330에서 'N'), 프로세싱된 서브 행렬들의 개수()를 상기 수학식 9에 따라 업데이트할 수 있다. 상기 프로세싱 단위 관리부(1304)는 프로세싱된 서브 행렬들의 개수()에 베이직 프로세싱 단위()를 더한 값으로 상기 프로세싱된 서브 행렬들의 개수()를 업데이트할 수 있다. 상기 프로세싱 단위 관리부(1304)는 상기 프로세싱된 서브 행렬들의 개수()에 대한 정보를 반복회수 체크부(1206)로 제공할 수 있다.
단계 S1330에서, 상기 프로세싱된 서브 행렬들의 개수()에 따라 현재 반복회수가 최대 반복 횟수()에 도달하였는지 체크할 수 있다. 반복회수 체크부(1206)는 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬(800)의 단위 행에 포함된 서브 행렬들의 열의 개수()를 곱한 값에 도달하면(단계 S1330에서 'Y') 현재 반복회수가 최대 반복 횟수()에 도달한 것으로 판단하여 LDPC 디코딩을 종료하고 디코딩 페일을 출력할 수 있다. 상기 반복회수 체크부(1206)는 상기 프로세싱된 서브 행렬들의 개수()가 상기 최대 반복 횟수()에 패리티 체크 행렬(800)의 단위 행에 포함된 서브 행렬들의 열의 개수()를 곱한 값에 도달하지 아니한 경우(단계 S1330에서 'N'), 단계 S1332에서, 서브 반복 인덱스()를 1만큼 증가시킬 수 있다.
단계 S1332에서, 반복회수 체크부(1206)는 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달하였는지 체크할 수 있다. 상기 반복회수 체크부(1206)는 서브 반복 인덱스()가 최대 서브 반복 횟수()에 도달한 경우, 단계 S1306으로 돌아가 백업 신드롬(), 프로세싱 단위() 및 임계치()를 업데이트하도록 제어할 수 있다. 본 발명의 일 실시예에 따르면, 상기 최대 서브 반복 횟수()는 상기 프로세싱 단위()를 베이직 프로세싱 단위()로 나눈 결과 값일 수 있다. 따라서 상기 프로세싱 단위()의 크기가 작을수록, 상기 반복회수 체크부(1204)는 더욱 빈번하게 상기 백업 신드롬(), 프로세싱 단위() 및 임계치()를 업데이트하도록 제어하여 오류 정정 성능을 향상시킬 수 있다.
도 15는 본 발명의 일실시예에 따른 LDPC 디코더(133)의 동작 시뮬레이션의 결과를 나타내는 그래프이다.
상기 그래프는 최대 반복횟수가 7인 종래기술에 따른 LDPC 디코더(DecoderBF7)와 최대 반복횟수가 7인 본 발명의 일실시예에 따른 LDPC 디코더(DecoderProposed_BF7)의 로우-비트-에러레이트(RBER)(Raw Bit Error Rate)에 따른 청크-에러레이트(CER) (Chuck Error Rate)을 나타내고 있다. 최대 반복횟수가 7인 본 발명의 일실시예에 따른 LDPC 디코더(DecoderProposed _BF7) 는 상기 최대 반복횟수가 7인 종래기술에 따른 LDPC 디코더(DecoderBF7)와 대비하여 동일한 로우-비트-에러레이트(RBER) 대비 낮은 청크-에러레이트(CER)를 갖는다. 따라서 본 발명의 일실시예에 따른 LDPC 디코더는 최대 반복횟수가 동일한 조건에서 종래기술에 따른 LDPC 디코더보다 향상된 오류 정정 성능을 갖는다.
130 : LDPC부
100 : 메모리 컨트롤러
200 : 반도체 메모리 장치

Claims (26)

  1. 복수의 서브 행렬을 포함하는 코드워드를 저장하는 반도체 메모리 장치; 및
    상기 코드워드를 패리티 체크 행렬에 기초하여 디코딩하여 복호화된 코드워드를 생성하는 LDPC 디코더
    를 포함하되
    상기 LDPC 디코더는
    상기 패리티 체크 행렬의 동일 레이어를 공유하는 상기 복수의 서브행렬들 중 적어도 하나의 서브 행렬을 선택하여, 임계치와 변수 노드에 연결된 불만족 체크 노드의 수를 기초로 선택된 적어도 하나의 서브행렬들에 포함된 열들에 대응하는 변수노드들을 선택하는 변수노드 선택부;
    상기 선택된 변수노드들의 0에서 1로 혹은 1에서 0으로 판정값을 반전시켜 상기 패리티 체크 행렬에 포함된 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 업데이트 동작을 수행하는 변수노드 업데이트부;
    상기 변수노드들의 업데이트된 판정값과 상기 패리티 체크 행렬을 곱하여 상기 코드워드에 대한 디코딩의 성공여부를 판단하는 신드롬 체크 동작을 수행하는 신드롬 체크부; 및
    서브 반복 동작을 Im 번 수행한 결과에 기초하여 백업 신드롬, 상기 임계치 및 프로세싱 단위를 업데이트하는 체크노드 업데이트부를 포함하고,
    상기 프로세싱 단위는 P x Im 이며, Im 은 최대 서브 반복 횟수이고, P는 LDPC 디코딩 동작을 병렬로 수행할 수 있는 변수 노드의 수이며,
    상기 서브 반복 동작은 상기 적어도 하나의 서브 행렬을 선택하고, 변수 노드의 판정값을 업데이트하며, 상기 코드워드에 대한 디코딩의 성공여부를 결정하는 것을 포함하는,
    반도체 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 서브 반복 동작은 하나의 반복 동작으로 상기 패리티 체크 행렬을 구성하는 모든 열에 대응하는 변수 노드에 대해 수행되고, 상기 LDPC 디코더는 IM 번 또는 상기 코드워드가 성공적으로 디코딩될 때까지 상기 하나의 반복 동작을 수행하도록 구성되며, 상기 IM 은 최대 반복 횟수인,
    반도체 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 LDPC 디코더는
    상기 패리티 체크 행렬에 대한 정보를 저장하는 패리티 체크 행렬 관리부; 및
    상기 코드워드에 기초하여 경판정 값을 생성하는 채널 메시지 관리부
    를 더 포함하는 반도체 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 변수노드 업데이트부는
    상기 백업 신드롬 및 상기 선택된 변수노드들에 대한 경판정 값에 기초하여 반전 함수를 생성하는 반전함수 생성동작을 수행하는 반전함수 평가부;
    상기 생성된 반전함수 및 상기 임계치에 기초하여 상기 선택된 변수노드들의 판정값을 반전시키는 비트 플리핑 동작을 수행하는 비트 플리핑부; 및
    상기 반전된 변수노드들의 판정값에 기초하여 상기 패리티 체크행렬을 구성하는 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 판정값 관리부
    를 포함하는 반도체 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 신드롬 체크부는
    상기 패리티 체크 행렬 및 상기 변수노드들의 판정값을 곱하여 신드롬을 계산하여 상기 디코딩의 성공 여부를 판단하는 신드롬 계산부;
    이전 프로세싱 서브 행렬들의 개수와 베이직 프로세싱 단위를 더하여 프로세싱 변수노드들의 개수를 업데이트하는 프로세싱 서브행렬 관리부; 및
    상기 서브 반복 동작을 상기 최대 서브 반복 횟수만큼 반복할 때마다 상기 백업 신드롬, 상기 임계치 및 상기 프로세싱 단위를 업데이트하도록 제어하고, 상기 하나의 반복 동작을 상기 최대 반복 횟수만큼 반복하면 상기 디코딩을 종료하는 반복횟수 체크부
    를 포함하는 반도체 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 체크노드 업데이트부는
    상기 서브 반복 동작을 상기 최대 서브 반복 횟수만큼 반복할 때마다 백업 신드롬을 업데이트하는 신드롬 백업부;
    상기 업데이트된 백업 신드롬에 기초하여 상기 프로세싱 단위를 업데이트하는 프로세싱 단위 관리부; 및
    상기 업데이트된 백업 신드롬, 상기 패리티 체크 행렬, 상기 업데이트된 프로세싱 단위 및 프로세싱된 변수노드들의 개수에 기초하여 상기 임계치의 크기가 상기 백업 신드롬의 절대값의 크기에 비례도록 상기 임계치를 업데이트하는 임계치 관리부
    를 포함하는 반도체 메모리 시스템.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 변수노드 선택부는
    프로세싱된 서브 행렬들의 개수를 패리티 체크 행렬의 단위 행에 포함된 서브 행렬들의 개수로 모듈러 연산하여 커런트 서브 행렬 인덱스를 구하는
    반도체 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 반전함수 평가부는
    상기 선택된 변수노드들에 연결된 불만족 체크노드의 개수와
    상기 선택된 변수노드들의 판정값 및 경판정 값을 XOR 연산한 값
    의 합을 구하여 상기 반전함수를 생성하는
    반도체 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서
    상기 비트 플리핑부는
    상기 선택된 변수노드들의 반전함수가 상기 임계치 이상이면
    상기 비트 플리핑 동작을 수행하는
    반도체 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 비트 플리핑부는
    상기 선택된 변수노드들의 반전함수가 상기 임계치보다 작고, 상기 임계치와의 차이가 소정의 임계치보다 작으며, 소정의 반복 횟수 동안 상기 비트 플리핑 동작을 수행하지 아니한 경우 상기 비트 플리핑 동작을 수행하는
    반도체 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 변수노드 판정값 관리부는
    넌-업데이트 플레그에 기초하여 상기 업데이트된 변수노드들의 판정값이 상기 업데이트 동작 수행 전 변수노드들의 판정값과 동일하면 상기 디코딩을 종료하는
    반도체 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 프로세싱 단위 관리부는
    상기 프로세싱된 변수노드들의 개수가 소정의 임계치에 도달하면 상기 최대 서브 반복 횟수를 감소시키는
    반도체 메모리 시스템.
  14. 복수의 서브 행렬을 포함하는 코드워드를 저장하는 반도체 메모리 시스템의 동작 방법에 있어서,
    패리티 체크 행렬의 동일 레이어를 공유하는 상기 복수의 서브행렬들 중 적어도 하나의 서브 행렬을 선택하여, 임계치와 변수 노드에 연결된 불만족 체크 노드의 수를 기초로 선택된 적어도 하나의 서브행렬들에 포함된 열들에 대응하는 변수노드들을 선택하는 변수노드 선택단계;
    상기 선택된 변수노드들의 0에서 1로 혹은 1에서 0으로 판정값을 반전시켜 상기 패리티 체크 행렬에 포함된 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 업데이트 단계;
    상기 변수노드들의 업데이트된 판정값과 상기 패리티 체크 행렬을 곱하여 상기 코드워드에 대한 디코딩의 성공여부를 판단하는 신드롬 체크 동작을 수행하는 신드롬 체크 단계; 및
    서브 반복 동작을 Im 번 수행한 결과에 기초하여 백업 신드롬, 상기 임계치 및 프로세싱 단위를 업데이트하는 체크노드 업데이트 단계를 포함하고,
    상기 프로세싱 단위는 P x Im 이며, Im 은 최대 서브 반복 횟수이고, P는 LDPC 디코딩 동작을 병렬로 수행할 수 있는 변수 노드의 수이며,
    상기 서브 반복 동작은 상기 적어도 하나의 서브 행렬을 선택하고, 변수 노드의 판정값을 업데이트하며, 상기 코드워드에 대한 디코딩의 성공여부를 결정하는 것을 포함하는 반도체 메모리 시스템의 동작방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 서브 반복 동작은 하나의 반복 동작으로 상기 패리티 체크 행렬을 구성하는 모든 열에 대응하는 변수 노드에 대해 수행되고, 상기 LDPC 디코딩 동작은 IM 번 또는 상기 코드워드가 성공적으로 디코딩될 때까지 상기 하나의 반복 연산을 수행하며, 상기 IM 은 최대 반복 횟수인,
    반도체 메모리 시스템의 동작방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 패리티 체크 행렬에 대한 정보를 저장하는 패리티 체크 행렬 관리 단계; 및
    상기 코드워드에 기초하여 경판정 값을 생성하는 채널 메시지 관리 단계
    를 더 포함하는 반도체 메모리 시스템의 동작방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 변수노드 업데이트 단계는
    상기 백업 신드롬 및 상기 선택된 변수노드들에 대한 경판정 값에 기초하여 반전 함수를 생성하는 반전함수 평가 단계;
    상기 생성된 반전함수 및 상기 임계치에 기초하여 상기 선택된 변수노드들의 판정값을 반전시키는 비트 플리핑 단계; 및
    상기 반전된 변수노드들의 판정값에 기초하여 상기 패리티 체크행렬을 구성하는 모든 열들에 대응하는 변수노드들의 판정값을 업데이트하는 변수노드 판정값 관리 단계
    를 포함하는 반도체 메모리 시스템의 동작방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 신드롬 체크 단계는
    상기 패리티 체크 행렬 및 상기 변수노드들의 판정값을 곱하여 신드롬을 계산하여 상기 디코딩의 성공 여부를 판단하는 신드롬 계산 단계;
    이전 프로세싱 서브 행렬들의 개수와 베이직 프로세싱 단위를 더하여 프로세싱 변수노드들의 개수를 업데이트하는 프로세싱 서브행렬 관리 단계; 및
    상기 서브 반복 동작을 상기 최대 서브 반복 횟수만큼 반복할 때마다 상기 백업 신드롬, 상기 임계치 및 상기 프로세싱 단위를 업데이트하도록 제어하고, 상기 하나의 반복 동작을 상기 최대 반복 횟수만큼 반복하면 상기 디코딩을 종료하는 반복 횟수 체크 단계
    를 포함하는 반도체 메모리 시스템의 동작방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 체크노드 업데이트 단계는
    상기 서브 반복 동작을 상기 최대 서브 반복 횟수만큼 반복할 때마다 백업 신드롬을 업데이트하는 신드롬 백업 단계;
    상기 업데이트된 백업 신드롬에 기초하여 상기 프로세싱 단위를 업데이트하는 프로세싱 단위 관리 단계; 및
    상기 업데이트된 백업 신드롬, 상기 패리티 체크 행렬, 상기 업데이트된 프로세싱 단위 및 프로세싱된 변수노드들의 개수에 기초하여 상기 임계치의 크기가 상기 백업 신드롬의 절대값의 크기에 비례도록 상기 임계치를 업데이트하는 임계치 관리 단계
    를 포함하는 반도체 메모리 시스템의 동작방법.
  20. 삭제
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 변수노드 선택 단계는
    프로세싱된 서브 행렬들의 개수를 패리티 체크 행렬의 단위 행에 포함된 서브 행렬들의 개수로 모듈러 연산하여 커런트 서브 행렬 인덱스를 구하는
    반도체 메모리 시스템의 동작방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 반전함수 평가 단계는
    상기 선택된 변수노드들에 연결된 불만족 체크노드의 개수와
    상기 선택된 변수노드들의 판정값 및 경판정 값을 XOR 연산한 값
    의 합을 구하여 상기 반전함수를 생성하는,
    반도체 메모리 시스템의 동작방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 비트 플리핑 단계는
    상기 선택된 변수노드들의 반전함수가 상기 임계치 이상이면
    상기 비트 플리핑을 수행하는,
    반도체 메모리 시스템의 동작방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 비트 플리핑 단계는
    상기 선택된 변수노드들의 반전함수가 상기 임계치보다 작고, 상기 임계치와의 차이가 소정의 임계치보다 작으며, 소정의 반복 횟수 동안 상기 비트 플리핑을 수행하지 아니한 경우 상기 비트 플리핑을 수행하는
    반도체 메모리 시스템의 동작방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 변수노드 판정값 관리 단계는
    넌-업데이트 플레그에 기초하여 상기 업데이트된 변수노드들의 판정값이 상기 업데이트 수행 전 변수노드들의 판정값과 동일하면 상기 디코딩을 종료하는
    반도체 메모리 시스템의 동작방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제19 항에 있어서,
    상기 프로세싱 단위 관리 단계는
    상기 프로세싱된 변수노드들의 개수가 소정의 임계치에 도달하면 상기 최대 서브 반복 횟수를 감소시키는
    반도체 메모리 시스템의 동작방법.
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