KR102642913B1

KR102642913B1 - 적층 전자부품 및 그 제조방법

Info

Publication number: KR102642913B1
Application number: KR1020160141328A
Authority: KR
Inventors: 김기석; 김예정; 민태홍; 강명삼; 권광희
Original assignee: 삼성전기주식회사
Priority date: 2016-10-27
Filing date: 2016-10-27
Publication date: 2024-03-04
Anticipated expiration: 2036-10-27
Also published as: US20180122555A1; KR20180046278A

Abstract

본 발명은 복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디 및 상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극을 포함하며, 상기 내부 코일부를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속이 상기 내부 코일부를 둘러싸도록 배치된 적층 전자부품 및 그 제조방법에 관한 것이다.

Description

적층 전자부품 및 그 제조방법{Multilayered electronic component and manufacturing method thereof}

본 발명은 적층 전자부품 및 그 제조방법에 관한 것이다.

전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로서, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

적층 인덕터의 경우 자성체를 주재료로 하는 절연체 시트 상에 도전성 페이스트 등으로 코일 패턴을 형성하고 적층하여 적층 소결체 내부에 코일을 형성함으로써 인덕턴스를 구현한다.

보다 높은 인덕턴스를 구현하기 위해 내부 코일이 기판 실장 면에 대하여 수직 방향으로 형성된 수직 적층 인덕터가 알려져 있다. 수직 적층 인덕터는 내부 코일이 수평 방향으로 형성된 적층 인덕터에 비해 높은 인덕턴스 값을 얻을 수 있으며, 자기 공진 주파수를 상승시킬 수 있다.

최근에는 기존 동도금을 이용한 방법이 아닌 전도성 범프를 이용한 방법을 채택하여 일괄 적층법을 사용하여 제조하는 방법이 연구되고 있다.

한편, 고주파용 인덕터는 유전체를 이용한 개방형 자로(Magnetic Path)를 가지는 제품으로, 자속의 손실 및 내부 금속간 혹은 내부 금속과 외부 금속간 발생하는 기생 용량에 의해 고주파 영역에서의 등가 직렬 저항이 증가하게 되며, 이로 인하여 Q 특성이 저하되는 문제가 있었다.

따라서, 내부 금속간 혹은 내부 금속과 외부 금속간 발생하는 기생 용량을 줄여 등가 직렬 저항(Rs)을 감소시키고 자속의 손실을 줄여서 인덕턴스 값을 올리면 Q 특성을 향상시킬 수 있으므로, 이러한 개선이 필요한 실정이다.

일본공개특허 제2011-014940호

본 발명의 일 실시형태는 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)를 낮춰 등가 직렬 저항(Rs) 감소를 통한 Q 특성을 향상시킬 수 있는 적층 전자부품 및 그 제조방법에 관한 것이다.

본 발명의 일 실시형태는 복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디 및 상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극을 포함하며, 상기 내부 코일부를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속이 상기 내부 코일부를 둘러싸도록 배치된 적층 전자부품을 제공한다.

본 발명의 다른 일 실시형태는 복수의 절연체 시트를 마련하는 단계, 상기 절연체 시트 상에 내부 코일 패턴을 형성하는 단계, 상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속을 상기 내부 코일 패턴을 둘러싸도록 도포하는 단계, 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계 및 상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계를 포함하는 적층 전자부품의 제조방법을 제공한다.

본 발명의 일 실시형태에 따르면, 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)로 인해 자속과 전류가 집중되는 코일을 둘러싸도록 전기 전도도가 높은 물질을 코팅하여 등가 직렬 저항(Rs)을 감소시킬 수 있다.

이로 인하여, Q 특성이 향상된 적층 전자부품을 구현할 수 있다.

또한, 기존 감광성 재료 대비 낮은 유전 특성을 갖는 절연재를 사용함으로써 표피 효과(Skin Effect)를 낮춰 전기적, 기계적 및 열적 특성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시형태의 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 A 방향에서 바라본 내부 투시도이다.
도 3은 도 2의 I-I' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법을 나타내는 공정도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

적층 전자부품

이하에서는 본 발명의 일 실시형태에 따른 적층 전자부품을 설명하되, 특히 적층 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태의 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.

도 2는 도 1의 A 방향에서 바라본 내부 투시도이다.

도 3은 도 2의 I-I' 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태의 적층 전자부품(100)은 적층 바디(110), 내부 코일부(121, 122) 및 제1 및 제2 외부전극(131, 132)을 포함한다.

상기 적층 바디(110)는 복수의 절연층이 적층되어 형성되며, 적층 바디(110)를 형성하는 복수의 절연층은 소결된 상태로, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

적층 바디(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.

상기 적층 바디(110)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 적층 바디(110)가 포함하는 절연재는 감광성 재료보다 유전 특성이 낮은 재료를 포함할 수 있다.

상기 내부 코일부(121, 122)는 적층 바디(110)를 형성하는 복수의 절연층 상에 소정의 두께로 도전성 제1 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된다.

상기 내부 코일부(121, 122)를 형성하는 제1 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

특히, 상기 내부 코일부(121, 122)는 구리(Cu)로 형성될 수 있다.

내부 코일부(121, 122)가 형성된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 코일부(121, 122)는 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.

이때, 내부 코일부(121, 122)가 형성된 복수의 절연층을 적층 바디(110)의 폭 방향(W) 또는 길이 방향(L)으로 적층 형성함에 따라 내부 코일부(121, 122)는 상기 적층 바디(110)의 기판 실장 면에 대하여 수직 방향으로 배치될 수 있다.

상기 내부 코일부(121, 122)는 적층 바디(110)의 길이 방향 일면으로 노출되는 제1 내부 코일부(121)와 길이 방향 타면으로 노출되는 제2 내부 코일부(122)로 구성될 수 있다.

상기 제1 내부 코일부(121)는 적층 바디(110)의 적층 면에 대하여 수직인 면으로 노출되는 제1 인출부(121')를 가지며, 제2 내부 코일부(122)는 적층 바디(110)의 적층 면에 대하여 수직인 면으로 노출되는 제2 인출부(122')를 가진다.

예를 들면, 제1 인출부(121') 및 제2 인출부(122')는 적층되는 절연층의 적층 면과 수직인 상기 적층 바디(110)의 길이 방향(L) 일 측면과 타 측면으로 노출될 수 있다.

또한, 상기 제1 인출부(121') 및 제2 인출부(122')는 상기 적층 바디(110)의 기판 실장면인 하면으로도 노출된다.

즉, 상기 제1 인출부(121') 및 제2 인출부(122')는 적층 바디(100)의 길이-두께 방향 단면에서 L자 형상을 가질 수 있다.

본 발명의 일 실시형태에 따른 적층 전자부품은 상기 적층 바디(100)의 길이 방향 일 측면과 하면에 배치되되 상기 제1 인출부(121')와 접속된 제1 외부전극(131)과 길이 방향 타 측면과 하면에 배치되되 상기 제2 인출부(122')와 접속된 제2 외부전극(132)을 포함한다.

상기 제1 외부전극(131) 및 제2 외부전극(132)은 상기 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')와 각각 접속하도록 상기 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면, 특히 적층 바디(110)의 길이 방향 일 측면과 마주보는 타 측면에 형성될 수 있다.

상기 제1 외부전극(131) 및 제2 외부전극(132)은 도금이 가능한 금속이라면 특별히 제한되지 않으며 예를 들면, 니켈(Ni) 또는 주석(Sn) 등의 단독 또는 혼합 형태일 수 있다.

도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품에 있어서, 상기 내부 코일부(121, 122)를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속(124)이 상기 내부 코일부(121, 122)를 둘러싸도록 배치된다.

일반적인 적층 인덕터에 있어서, 외부전극을 도전성 페이스트를 이용한 딥핑법 등에 의해 적층 바디의 길이 방향의 양 단면 및 이들 단면에 인접하는 면의 일부에 걸쳐 형성하게 되면 도체의 유도 전류에 의한 자속이 차단되어 Q 특성이 저하되는 문제가 있다.

특히, 내부 코일부가 기판의 실장면에 수직으로 적층된 인덕터에서 외부전극이 길이 방향의 양 단면에 형성될 경우 외부전극에 와전류가 발생하고, 와전류의 발생으로 인한 손실을 크게 하여, 내부 코일과 외부전극 사이에 부유 용량이 발생하고, 이 부유 용량이 인덕터의 자기 공진 주파수 저하의 요인이 된다.

이에 수직 적층 인덕터에서, 실장 시에 기판과 대향하는 적층 바디의 일면(하면)에만 혹은 길이 방향 측면과 하면에만 외부전극을 형성하여 칩 소자의 소형화 및 와전류 발생으로 인한 손실의 억제를 도모하고 있다.

특히, 등가 직렬 저항은 주파수 변화와 관계없이 일정한 직류 저항과, 교류 주파수가 변화함에 따라 그 크기와 값이 바뀌는 교류 저항의 합으로 표시된다.

교류 주파수 증가에 따른 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)에 의해 교류 저항은 증가하며, 등가 직렬 저항(Rs)이 상승하게 된다.

즉, 등가 직렬 저항(Rs)은 코일의 층간 거리 및 코일과 외부 전극간 거리가 가까워질수록 근접 효과와 기생 용량의 상승으로 증가하게 되며, 표피 효과에 의해 주파수가 높아질수록 증가하여 Q 성능을 저하시킨다.

본 발명의 일 실시형태에 따르면, 내부 코일부(121, 122)를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속(124)이 상기 내부 코일부(121, 122)를 둘러싸도록 배치함으로써, Q 특성을 향상시킬 수 있다.

상기 코일을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속(124)은 내부 코일부(121, 122)를 둘러싸도록 배치되며, 특히 제1 및 제2 내부 코일부(121, 122)에서 제1 인출부(121') 및 제2 인출부(122')를 제외한 인덕턴스를 발생시키는 코일부의 영역을 둘러싸도록 배치될 수 있다.

즉, 상기 제1 인출부(121') 및 제2 인출부(122')는 내부 코일부(121, 122)를 구성하는 제1 금속인 구리(Cu)로만 이루어질 수 있다.

이로 인하여, 본 발명의 일 실시형태에 따른 적층 전자부품의 Q 특성을 향상시킬 수 있다.

즉, 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)로 인해 자속과 전류가 집중되는 코일 상에 전기 전도도가 높은 제2 금속(124)을 코팅함으로써, 높은 주파수에서 전류가 몰리는 부위의 전류 및 자속의 포화 상태를 완화할 수 있어, 교류 저항 감소 효과를 얻을 수 있다.

교류 저항의 감소 효과로 인해서 결국 Q 특성이 향상된 적층 전자부품을 구현할 수 있다.

상기 내부 코일부(121, 122)를 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속(124)은 은(Ag)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니며, 내부 코일부(121, 122)를 구성하는 제1 금속보다 전기 전도도가 높은 물질이면 적용 가능하다.

즉, 상기 코일이 구리(Cu)로 이루어질 경우, 상기 내부 코일부(121, 122)를 구성하는 구리(Cu)보다 전기 전도도가 높은 제2 금속(124)은 은(Ag) 재료로 이루어질 수 있다.

본 발명의 일 실시형태에 따르면, 상기 적층 바디(110)는 복수의 절연층 상에 배치되되, 외부로 노출되는 더미 인출부(123)를 더 포함할 수 있다.

상기 더미 인출부(123)는 복수의 절연층 상에 제1 인출부(121') 및 제2 인출부(122')와 동일한 형상으로 패턴을 형성함으로써 적층 바디(110) 내에 포함될 수 있다.

즉, 내부 코일부(121, 122)와 제1 인출부(121') 및 제2 인출부(122')가 형성된 복수의 절연층과 더미 인출부(123)가 형성된 복수의 절연층을 인접하여 적층함으로써, 본 발명의 일 실시형태에 따른 적층 바디(110)를 구현할 수 있다.

더미 인출부(123)가 형성된 복수의 절연층을 내부 코일부(121, 122)와 제1 인출부(121') 및 제2 인출부(122')가 형성된 복수의 절연층과 인접하여 적층함으로써, 적층 바디(110)의 길이 방향 측면과 하면에 배치되는 외부전극(131, 132)과 더 많은 수의 금속 결합이 일어날 수 있어, 내부 코일부와 외부 전극 사이의 접착력 및 전자 부품과 인쇄회로기판 사이의 접착력을 향상시킬 수 있다.

본 발명의 일 실시형태에 따르면, 기존 감광성 재료 대비 낮은 유전 특성을 갖는 절연재를 사용함으로써 표피 효과(Skin Effect)를 낮춰 전기적, 기계적 및 열적 특성을 향상시킬 수 있다

상기 기존 감광성 재료 대비 낮은 유전 특성을 갖는 절연재는 특별히 제한되지 않으나, 예를 들어 LCP (Liquid Crystal Polymer) 필름, 무기물 필러를 포함하는 LCP (Liquid Crystal Polymer) 필름 또는 낮은 유전손실 (Low Dissipation Factor, Low Df) 에폭시계 절연재료일 수 있다.

적층 전자부품의 제조방법

도 4는 본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법을 나타내는 공정도이다.

본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법은 복수의 절연체 시트를 마련하는 단계, 상기 절연체 시트 상에 내부 코일 패턴을 형성하는 단계, 상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속을 상기 내부 코일 패턴을 둘러싸도록 도포하는 단계, 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계 및 상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계를 포함한다.

도 4를 참조하면, 먼저 복수의 절연체 시트를 마련할 수 있다.

절연체 시트 제조에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.

상기 절연체 시트는 캐리어 필름(Carrier film)에 반경화 상태의 유전체 필름(film)을 합지(Lamination)하여 제작될 수 있다.

구체적으로, 캐리어 필름(Carrier film)은 유전체 필름(film)을 각 공정 단계에서 핸들링(Handling)할 수 있게 하고, 유전체를 보호하기 위한 목적으로 사용되는 수지 필름으로서, 유전체 필름의 양면에 접착된다.

캐리어 필름은 PET(Polyethylene terephthalate), PEN(Polyethylene-naphthalate), PC(Polycarbonate) 등의 수지 재료로 만들어진 10~200 μm 정도의 두께를 가지는 자재이다.

본 실시예에서는 50 μm PET 캐리어 필름을 사용하였다.

캐리어 필름은 점착력을 가지는 동시에 제거 과정에서 쉽게 탈착되는 성질을 가져야 한다.

이를 위하여 고온 발포형 접착제, UV 경화형 접착제 등을 사용하여 점착과 탈착을 조절할 수 있다.

본 실시예에서는 100 ℃로 가열하면 점착력이 상실되는 고온 발포형 접착제를 이용하여 캐리어 필름과 유전체 필름을 접착하였다.

유전체 필름은 반경화 상태를 가지는 열경화성 수지 재료로 이루어진다.

본 실시예에서는 LCP (Liquid Crystal Polymer) 필름, 무기물 필러를 포함하는 LCP (Liquid Crystal Polymer) 필름 또는 낮은 유전손실 (Low Dissipation Factor, Low Df) 에폭시계 절연재료를 사용하였다. 합지 단계에서 유전체 필름은 반경화 상태이다. 반경화 상태 구현을 위해서 열경화 수지 재료를 이용하여도 좋고 UV 경화/열경화 메카니즘을 모두 가지는 재료를 사용할 수도 있다.

본 실시예에서 유전체 필름의 두께는 10 μm 이었다.

다음으로, 상기 절연체 시트 상에 내부 코일 패턴을 형성할 수 있다.

내부 코일 패턴은 패턴 에칭(Pattern Etching) 방법을 이용하여 형성할 수 있다.

드라이 필름 레지스트(Dry Film Resist)를 이용하여 노광 및 현상 에칭을 실시한다. 네거티브 드라이 필름(Negative Dry Film)을 양면에 부착한 후 노광 및 현상을 실시하고 드라이 필름이 제거된 부분을 통하여 동박을 에칭한다. 이 때 내부 코일 패턴의 폭은 15 μm 로 형성할 수 있다. 내부 코일 패턴을 형성할 때 내부 코일 패턴과 비아 도체가 접속되는 부분인 비아 패드를 함께 형성할 수 있다. 비아 패드의 크기는 50 μm로 제작할 수 있다.

상기 내부 코일 패턴에 사용되는 제1 금속은 예를 들면, 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

상기 내부 코일 패턴은 후술하는 바와 같이 적층하여 적층 바디를 형성하는 단계에서 내부 코일부(121, 122)가 되며, 제1 인출부(121')와 제2 인출부(122')를 포함한다.

다음으로, 상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속을 상기 내부 코일 패턴을 둘러싸도록 도포한다.

본 발명의 일 실시형태에 따르면, 상기 제2 금속은 은(Ag)일 수 있으며, 구리(Cu)로 이루어진 제1 금속으로 형성된 내부 코일 패턴을 둘러싸도록 형성한다.

상기 제1 금속보다 전기 전도도가 높은 제2 금속을 상기 내부 코일 패턴을 둘러싸도록 도포하는 방법은 특별히 제한되지 않으나 예를 들어 전해 도금에 의해 형성할 수 있다.

다음으로, 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 하면과 적층 면에 대하여 수직인 면으로 제1 인출부(121') 및 제2 인출부(122')가 노출되는 내부 코일부(121, 122)를 포함하는 적층 바디(110)를 형성한다.

내부 코일 패턴이 인쇄된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 코일 패턴은 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.

하나의 코일로 형성되는 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')는 상기 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면으로 노출될 수 있다.

한편, 내부 코일부(121, 122)는 상기 적층 바디(110)의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.

상기와 같이 개별 형성된 내부 코일 패턴이 인쇄된 각 절연층을 일괄 적층하여 압착함으로써, 내부에 코일 패턴과 비아 도체가 배치된 적층 바디(110)를 제작할 수 있다.

다음으로, 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면에 상기 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')와 각각 접속하는 제1 외부전극(131) 및 제2 외부전극(132)을 형성할 수 있다.

상기 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 뛰어난 금속을 포함하는 도전성 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 주석(Sn) 단독 또는 이들의 합금 등을 포함하는 도전성 페이스트일 수 있다.

본 발명의 실시예는 내부 코일부를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속이 상기 내부 코일부를 둘러싸도록 배치된 구조로 제작하되, 제1 금속은 구리(Cu)이고, 제2 금속은 은(Ag)이며, 제2 금속 은(Ag)을 형성하는 방법은 전해 도금에 의해 수행하였다.

본 발명의 실시예는 절연체 시트의 재료를 다르게 구성하여 각각 LCP (Liquid Crystal Polymer) 필름 (실시예 1), 무기물 필러를 포함하는 LCP (Liquid Crystal Polymer) 필름 (실시예 2) 또는 낮은 유전손실 (Low Dissipation Factor, Low Df) 에폭시계 절연재료를 이용한 필름 (실시예 3)으로 제작하였다.

그 외, 각 실시예의 제작 방법은 범프 도금, 마스크 공정, 정합/일괄 적층 및 외부전극 형성 공정 등이 동일하게 적용되었다.

비교예는 일반적인 고주파 인덕터 제작 방법으로 제작하였으며, 상기 실시예의 절연체 시트와 다르게 솔더 레지스트(SR)를 라미네이션하고 노광/현상하였으며, 내부 코일부를 구성하는 내부 코일 패턴은 구리(Cu)를 이용하여 패턴 필(Pattern Fill) 도금에 의해 형성하였다.

본 발명의 실시예는 비교예에 비하여, 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)로 인해 자속과 전류가 집중되는 코일을 둘러싸도록 전기 전도도가 높은 물질을 코팅함으로써 등가 직렬 저항(Rs)을 감소시킬 수 있다.

이로 인하여, 실시예는 비교예에 비하여 Q 특성이 향상됨을 알 수 있다.

또한, 본 발명의 실시예는 비교예에 사용된 기존 감광성 재료 대신 낮은 유전 특성을 갖는 절연재를 사용함으로써 표피 효과(Skin Effect)를 낮춰 전기적, 기계적 및 열적 특성을 향상시킬 수 있다

그 외 상술한 본 발명의 일 실시형태에 따른 적층 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 적층 전자부품
110 : 적층 바디 111: 절연층
121, 122 : 내부 코일부, 제1 및 제2 내부 코일부
121', 122' : 제1 및 제2 인출부
123 : 더미 인출부
124 : 제1 금속보다 전기전도도가 높은 제2 금속
131, 132 : 제1 및 제2 외부전극

Claims

복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디; 및
상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극;을 포함하며,
상기 내부 코일부를 구성하는 제1 금속보다 높은 전기 전도도를 갖는 제2 금속이 상기 내부 코일부를 둘러싸도록 배치되며,
상기 내부 코일부의 하면은 상기 절연층의 상면과 접하며, 상기 제2 금속은 상기 내부 코일부의 상면과 측면을 커버하는 적층 전자부품.
제 1항에 있어서,
상기 제2 금속은 은(Ag)을 포함하는 적층 전자부품.
제 1항에 있어서,
상기 내부 코일부는 외부로 노출되는 제1 인출부와 제2 인출부를 가지는 적층 전자부품.
제 3항에 있어서,
상기 제1 인출부와 제2 인출부는 적층 바디의 길이-두께 방향 단면에서 L자 형상을 갖는 적층 전자부품.
제 3항에 있어서,
상기 제1 인출부와 제2 인출부는 제1 금속으로 이루어진 적층 전자부품.
제 1항에 있어서,
상기 적층 바디는 복수의 절연층 상에 배치되되, 외부로 노출되는 더미 인출부를 더 포함하는 적층 전자부품.
제 1항에 있어서,
상기 내부 코일부는 상기 적층 바디의 기판 실장 면에 대하여 수직 방향으로 배치되는 적층 전자부품.
제 1항에 있어서,
상기 적층 바디가 포함하는 절연재는 감광성 재료보다 유전 특성이 낮은 재료를 포함하는 적층 전자부품.
복수의 절연체 시트를 마련하는 단계;
상기 절연체 시트 상에 내부 코일 패턴을 형성하는 단계;
상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속을 상기 내부 코일 패턴을 둘러싸도록 도포하는 단계;
상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계; 및
상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계;를 포함하며,
상기 내부 코일 패턴의 하면은 상기 절연체 시트의 상면과 접하며, 상기 제2 금속은 상기 내부 코일 패턴의 상면과 측면을 커버하는 적층 전자부품의 제조방법.
제 9항에 있어서,
상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속은 은(Ag)을 포함하는 적층 전자부품의 제조방법.
제 9항에 있어서,
상기 내부 코일부는 외부로 노출되는 제1 인출부와 제2 인출부를 가지는 적층 전자부품의 제조방법.
제 11항에 있어서,
상기 제1 인출부와 제2 인출부는 적층 바디의 길이-두께 방향 단면에서 L자형상을 갖는 적층 전자부품의 제조방법.
제 11항에 있어서,
상기 제1 인출부와 제2 인출부는 제1 금속으로 이루어진 적층 전자부품의 제조방법.
제 9항에 있어서,
상기 절연체 시트 상에 더미 인출부 패턴을 형성하는 단계를 더 포함하며,
상기 더미 인출부 패턴이 형성된 절연체 시트를 제1 인출부 및 제2 인출부 각각과 인접하여 적층 면에 대하여 수직인 면으로 노출되도록 적층하여 적층 바디를 형성하는 적층 전자부품의 제조방법.
제 9항에 있어서,
상기 내부 코일 패턴을 구성하는 제1 금속보다 전기 전도도가 높은 제2 금속은 도금 또는 인쇄 공정으로 형성하는 적층 전자부품의 제조방법.
제 9항에 있어서,
상기 적층 바디가 포함하는 절연재는 감광성 재료보다 유전 특성이 낮은 재료를 포함하는 적층 전자부품의 제조방법.