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KR102648758B1 - 표시 장치 - Google Patents

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KR102648758B1
KR102648758B1 KR1020230094692A KR20230094692A KR102648758B1 KR 102648758 B1 KR102648758 B1 KR 102648758B1 KR 1020230094692 A KR1020230094692 A KR 1020230094692A KR 20230094692 A KR20230094692 A KR 20230094692A KR 102648758 B1 KR102648758 B1 KR 102648758B1
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scan
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electrode
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김양완
김병선
박현애
박형준
이수진
이재용
전유진
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Abstract

표시 장치는 화소 영역과 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되는 화소들; 상기 화소들에 스캔 신호를 제공하는 스캔 라인들-상기 스캔 라인들은 상기 화소 영역에서 제1 방향으로 연장됨-; 및 상기 화소들에 데이터 신호를 제공하는 데이터 라인들-상기 데이터 라인들은 상기 화소 영역에서 제2 방향으로 연장됨-;을 포함하고, 상기 화소 영역은 제1 화소 영역과 상기 제1 화소 영역의 적어도 일 측에 배치된 제2 화소 영역을 포함하고, i(i는 자연수)번째 화소 행에 연결되는 스캔 라인은 상기 i번째 화소 행에 스캔 신호를 인가하고, 상기 스캔 라인에서 분기된 분기 라인은 k(k≠i인 자연수)번째 화소 행에 초기화 신호를 인가하며, 제1 방향에서 상기 스캔 라인의 분기점은 상기 i번째 화소 행의 선두 화소와 인접하여 배치되고, 상기 제1 방향에서 상기 i번째 화소 행의 상기 선두 화소는 상기 주변 영역에 가장 인접하고, 상기 제2 화소 영역에서 상기 선두 화소는 상기 제1 화소 영역에서 상기 선두 화소보다 제1 방향에 대하여 더욱 중앙쪽에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
유기 발광 표시 장치는 애노드 전극, 캐소드 전극, 및 상기 애노드 전극과 상기 캐소드 전극 사이에 위치하는 유기 발광층을 포함한다. 상기 유기 발광 표시 장치는 상기 애노드 전극으로부터 주입된 정공(hole)과 상기 캐소드 전극으로부터 주입된 전자(electron)가 상기 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 상기 여기자가 에너지를 방출하면서 광을 출사시킨다.
상기 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수 개의 화소들을 구비한다. 각 화소에는 배선들과 상기 배선들에 연결되며, 유기 발광 다이오드를 구동하기 위한 적어도 하나의 박막 트랜지스터가 형성되어 있다.
상기 유기 발광 표시 장치는 상기 화소들을 구동하기 위한 주사 구동부, 발광 구동부 및 데이터 구동부를 구비한다. 여기서, 상기 구동부들은 상기 유기 발광 표시 장치의 화소들이 배치되는 화소 영역이 아닌 상기 화소 영역 외부의 주변 영역에 배치될 수 있다. 상기 구동부들이 상기 주변 영역에 배치되면, 상기 유기 발광 표시 장치의 데드 스페이스(Dead space)가 증가한다.
본 발명의 일 목적은 데드 스페이스를 최소화할 수 있도록 한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역과 주변 영역을 포함하는 기판; 상기 기판의 화소 영역에 제공되는 화소들; 상기 화소들에 스캔 신호를 제공하는 스캔 라인들-상기 스캔 라인들은 상기 화소 영역에서 제1 방향으로 연장됨-; 및 상기 화소들에 데이터 신호를 제공하는 데이터 라인들-상기 데이터 라인들은 상기 화소 영역에서 제2 방향으로 연장됨-;을 포함하고, 상기 화소 영역은 제1 화소 영역과 상기 제1 화소 영역의 적어도 일 측에 배치된 제2 화소 영역을 포함하고, i(i는 자연수)번째 화소 행에 연결되는 스캔 라인은 상기 i번째 화소 행에 스캔 신호를 인가하고, 상기 스캔 라인에서 분기된 분기 라인은 k(k≠i인 자연수)번째 화소 행에 초기화 신호를 인가하며, 제1 방향에서 상기 스캔 라인의 분기점은 상기 i번째 화소 행의 선두 화소와 인접하여 배치되고, 상기 제1 방향에서 상기 i번째 화소 행의 상기 선두 화소는 상기 주변 영역에 가장 인접하고, 상기 제2 화소 영역에서 상기 선두 화소는 상기 제1 화소 영역에서 상기 선두 화소보다 제1 방향에 대하여 더욱 중앙쪽에 배치될 수 있다.
상기 표시 장치는 상기 화소들에 전원을 제공하는 제1 전원 라인들; 및 상기 제1 전원 라인들에 전기적으로 연결되고, 상기 주변 영역에 배치되는 제2 전원 라인을 더 포함하고, 제1 방향에서, 상기 i번째 화소 행의 선두 화소는 상기 i번째 화소 행의 화소들 중 상기 제2 전원 라인과 가장 인접할 수 있다.
상기 제1 방향에서 상기 제2 화소 영역의 제1 선두 화소에 인접한 제1 분기점은 상기 제2 방향에서 상기 제1 선두 화소에 대해 인접한 화소 행의 제2 선두 화소와 중첩하고, 상기 제1 선두 화소는 상기 제2 선두 화소보다 제1 방향에 대하여 더욱 중앙쪽에 배치될 수 있다.
상기 제1 분기점은 상기 제1 선두 화소 및 상기 제2 선두 화소에 연결된 데이터 라인 사이에 배치될 수 있다.
상기 제1 분기점은 상기 제1 선두 화소에 연결된 데이터 라인과 상기 제2 선두 화소에 연결된 데이터 라인 사이에 배치될 수 있다.
상기 제1 분기점은 상기 제1 선두 화소와 상기 제2 선두 화소에 연결된 제1 전원 라인 사이에 배치될 수 있다.
상기 표시 장치에서, 마지막 화소행은 분기점 없이 마지막 스캔 라인에 연결될 수 있다.
상기 제2 화소 영역은 표시 영역의 적어도 하나의 가장자리에 배치될 수 있다.
상기 데이터 라인들에 연결되는 데이터 구동부를 더 포함하고, 상기 제2 화소 영역은 데이터 구동부에 인접할 수 있다.
상기 스캔 라인이 상기 초기화 신호를 인가하는 k번째 화소 행은 i+1번째 화소 행일 수 있다.
상기 제2 화소 영역의 폭은 상기 제1 화소 영역과 상기 제2 화소 영역의 거리가 증가할수록 감소할 수 있다.
상기 표시 장치는 상기 화소들에 발광 제어 신호를 제공하는 발광 제어 라인들; 상기 스캔 라인들의 단부에 연결되며 상기 주변 영역에 제공되는 스캔 구동부; 및 상기 발광 제어 라인들의 단부에 연결되며 상기 주변 영역에 제공된 발광 구동부를 더 포함하고, 상기 스캔 구동부는 상기 발광 구동부 및 상기 화소 영역 사이에 배치될 수 있다.
상기 표시 장치는 상기 주변 영역에 제공되며, 상기 화소 행들에 제1 초기화 전원을 제공하는 제1 초기화 전원 라인; 및 상기 주변 영역에 제공되며, 상기 화소 행들에 제2 초기화 전원을 제공하는 제2 초기화 전원 라인을 더 포함할 수 있다.
상기 제1 초기화 전원 라인과 상기 제2 초기화 전원 라인은 상기 화소 영역과 상기 스캔 구동부 사이에 배치될 수 있다.
상기 제1 초기화 전원 라인에 인가되는 전원은 상기 제2 초기화 전원 라인에 인가되는 전원보다 높은 전압을 가질 수 있다.
상술한 바와 같은 표시 장치는 주변 영역에 배치되는 배선의 수를 감소시킬 수 있다. 따라서, 상기 표시 장치는 데드 스페이스가 최소화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도이다.
도 4는 도 3에 도시된 화소(PXL)의 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 화소 회로의 일 실시예를 나타내는 도면이다.
도 6은 도 4 및 도 5에 도시된 화소를 상세하게 도시한 평면도이다.
도 7은 도 6의 I-I'선에 따른 단면도이다.
도 8은 도 6의 II-II'선에 따른 단면도이다.
도 9는 도 3의 P2에 대응하는 부분을 개념적으로 도시한 평면도이다.
도 10은 도 9의 III-III'선에 따른 단면도이다.
도 11은 도 9의 IV-IV'선에 따른 단면도이다.
도 12는 도 9의 V-V'선에 따른 단면도이다.
도 13은 도 9의 VI-VI'선에 따른 단면도이다.
도 14는 도 9의 VII-VII'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 가질 수 있다. 상기 화소 영역(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 화소 영역(PXA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 화소 영역(PXA)은 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 상기 화소 영역(PXA)이 복수 개의 영역들을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 영역(PXA)은 제1 화소 영역(PXA1) 및 두 개의 제2 화소 영역들(PXA2)을 포함할 수 있다. 상기 제2 화소 영역들은 상기 제1 화소 영역(PXA1)의 서로 마주하는 양측에 배치될 수 있다. 상기 제2 화소 영역들(PXA2)은 상기 제1 화소 영역(PXA1)에서 멀어질수록 폭이 감소되는 형상을 가질 수 있다. 예를 들면, 상기 제2 화소 영역들(PXA2)은 상기 제1 화소 영역(PXA1)에서 멀어질수록 폭이 감소하는 사다리꼴 형상을 가질 수 있다.
상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 주변 영역(PPA)의 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 화소 영역(PXA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 화소(PXL)는 시안, 마젠타, 옐로우 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)의 일부는 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 상기 화소들(PXL) 중 다른 일부는 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.
상기 구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어한다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 라인을 통해 상기 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어한다.
상기 스캔 구동부(SDV)는 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 주변 영역(PPA)의 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 스캔 구동부(SDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구동부(EDV)는 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 발광 구동부(EDV)가 상기 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 발광 구동부(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)와 발광 구동부(EDV)가 서로 인접하며, 주변 영역(PPA)의 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 세로부 중 일측에 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 타측에 제공될 수 있다. 또는 상기 스캔 구동부(SDV)가 상기 주변 영역(PPA)의 세로부 중 양측에 모두 제공될 수 있으며, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 일측에만 제공될 수 있다.
상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 스캔 구동부(SDV), 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 스캔 구동부(SDV), 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공될 수 있다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 발광 제어 라인들, 전원 라인(PL) 및 제1 초기화 전원 라인(Vint1) 및 제2 초기화 전원 라인(Vint2)을 포함할 수 있다. 상기 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 상기 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함할 수 있다. 상기 데이터 라인들(D1 내지 Dm)과 상기 전원 라인(PL)은 각 화소(PXL)에 연결될 수 있다.
상기 화소들(PXL)은 화소 영역(PXA)에 배치될 수 있다. 상기 화소들(PXL)은 스캔 라인들(S1 내지 Sn), 발광 제어 라인들(E1 내지 En), 데이터 라인들(D1 내지 Dm) 및 상기 전원 라인(PL)에 연결될 수 있다. 이와 같은 화소들(PXL)은 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 제1 초기화 전원(Vint1) 및 제2 초기화 전원(Vint2)을 공급받을 수 있다. 여기서, 상기 제1 전원(ELVDD)은 상기 전원 라인(PL)을 통하여 인가될 수 있다.
상기 화소들(PXL) 각각은 도시되지 않은 구동 트랜지스터 및 유기 발광 다이오드를 구비할 수 있다. 상기 구동 트랜지스터는 상기 데이터 신호에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 다이오드를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 여기서, 상기 데이터 신호가 공급되기 전에 상기 구동 트랜지스터의 게이트 전극은 상기 제1 초기화 전원(Vint1)의 전압에 의하여 초기화될 수 있다. 이를 위하여, 상기 제1 초기화 전원(Vint1)은 상기 데이터 신호보다 낮은 전압으로 설정될 수 있다.
또한, 상기 데이터 신호가 공급될 때 상기 유기 발광 다이오드의 애노드 전극은 상기 제2 초기화 전원(Vint2)에 의하여 초기화될 수 있다. 여기서, 상기 제2 초기화 전원(Vint2)은 상기 제1 초기화 전원(Vint1)보다 낮은 전압으로 설정될 수 있다. 또한, 상기 제2 초기화 전원(Vint2)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 스캔 라인들(S1 내지 Sn)로 스캔 신호를 공급할 수 있다. 일례로, 스캔 구동부(SDV)는 스캔 라인들(S1 내지 Sn)로 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 내지 Sn)로 스캔 신호가 순차적으로 공급되면 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 일례로, 발광 구동부(EDV)는 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 상기 스캔 구동부들(SDV) 및 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함할 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 3은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다. 도 1의 P1으로 표시된 영역은 화소 영역의 하단 일부와 주변 영역의 하단의 일부이다.
도 3에서는 각 배선 사이의 연결 관계에 대한 설명의 편의를 위해, 하나의 화소(PXL)에 연결된 스캔 라인들 중 하나와 발광 제어 라인을 일 예로서 도시하였으며, 각각 "스캔 라인(S)"과 "발광 제어 라인(E)"으로 표시하였다. 또한, 데이터 라인들과 전원 라인들 중 일부만을 도시하였으며, 데이터 라인은 "데이터 라인(D)"으로, 제1 전원 라인은 "제1 전원 라인(PL1)"으로, 제2 전원 라인은 "제2 전원 라인(PL2)"으로 도시하였다. 여기서, 배선부들 중 일부만을 도시하였으나, 도시되지 않은 스캔 라인들, 발광 제어 라인들, 데이터 라인들, 전원 라인들, 제1 초기화 전원 라인 및 제2 초기화 전원 라인은 이하의 설명하는 방식으로 추가적으로 더 제공될 수 있다.
도 3을 참조하면, 기판은 화소 영역(PXA)과 주변 영역(PPA)으로 나누어지며, 상기 화소들(PXL)은 상기 화소 영역(PXA) 내에 배치될 수 있다.
상기 화소들(PXL)은 제1 방향(DR1)으로 배열되는 화소 행을 복수 개 포함하며, 각 화소 행은 상기 제1 방향(DR1)과 평행하도록 제2 방향(DR2)을 따라 연장되어 배열될 수 있다. 상기 화소들(PXL)은 상기 제2 방향(DR2)으로 배열되는 화소 열을 복수 개 포함하며, 각 화소 열은 상기 제2 방향(DR2)과 평행하도록 상기 제1 방향(DR1)을 따라 연장되어 배열될 수 있다. 즉, 상기 화소들(PXL)은 소정의 매트릭스 형상으로 배치될 수 있다. 상기 화소들(PXL)에 대해서는 후술한다.
상기 화소 영역(PXA) 중 제1 화소 영역(PXA1)은 각 화소 행의 최외곽 화소의 x축 위치와 각 화소 행을 이루는 화소의 개수가 동일하여, 각 화소 행의 제1 방향(DR1)으로의 길이가 동일할 수 있다.
상기 화소 영역(PXA) 중 제2 화소 영역(PXA2)은 제2 방향(DR2)으로 진행할수록, 예를 들면, 제1 화소 영역(PXA1)에서 멀어질수록 각 화소 행을 이루는 화소들의 개수가 작아질 수 있다. 이에 따라, 상기 제2 화소 영역(PXA2)에서는 각 화소 행에 제공되는 화소들(PXL)의 개수가 달라질 수 있다. 상기 제2 화소 영역(PXA2)에서는 상기 제1 화소 영역(PXA1)에 근접한 화소 행일수록 많은 개수의 화소들(PXL)을 포함할 수 있다.
한편, 설명의 편의를 위하여, 상기 화소 영역(PXA)의 일측 부분만을 도시하였으나, 상기 화소 영역(PXA)의 형상이 좌우 대칭이 되도록, 타측 부분도 실질적으로 동일한 방식으로 형성될 수 있다. 여기서, 각 화소 영역들에 배열된 화소 행의 길이가 상기 제2 방향(DR2)으로 진행할수록 짧아지되, 동일한 비율로 그 길이가 감소(또는, 동일한 비율로 화소 행에 배열된 화소들의 개수 감소)할 필요는 없으며, 상기 제2 화소 영역(PXA2)의 각 화소 행에 배열된 화소들의 개수는 다양하게 변할 수 있다.
상기 구동부는 주변 영역(PPA) 내에 배치되며, 상기 배선부는 상기 화소들(PXL)과 상기 구동부를 연결할 수 있다.
상기 구동부는 스캔 라인들(S)을 통해 상기 화소들(PXL)과 연결된 스캔 구동부(SDV)를 포함한다. 상기 스캔 구동부(SDV)는 상기 화소 영역(PXA)에 인접하게 제공될 수 있다.
본 발명의 실시예에 의한 상기 스캔 구동부(SDV)는 복수의 스캔 스테이지(SST)를 구비할 수 있다. 상기 스캔 스테이지(SST) 각각은 스캔 라인들(S) 중 어느 하나와 접속될 수 있다. 상기 스캔 라인들(S)은 상기 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자를 연결하며, 상기 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동될 수 있다. 상기 스캔 스테이지(SST)들은 실질적으로 동일한 회로로 구현될 수 있다.
상기 스캔 구동부(SDV)는 상기 제1 화소 영역(PXA1) 및 상기 제2 화소 영역(PXA2)의 형상에 대응되는 형상을 가질 수 있다. 즉, 상기 제2 화소 영역(PXA2)에 대응하는 상기 스캔 구동부(SDV)의 상기 제2 화소 영역(PXA2)에 대응하는 영역은 경사진 형상을 가질 수 있다. 상기 스캔 구동부(SDV)는 상기 화소 영역(PXA)의 가장자리를 따라 연장될 수 있다. 예를 들어, 상기 스캔 스테이지들(SST)은 상기 화소 영역(PXA)의 가장자리를 따라 배열될 수 있다. 이에 따라, 상기 스캔 스테이지들(SST) 각각의 일단부를 연결한 가상의 선이 소정의 경서도를 갖는 사선의 형태일 수 있다.
상기 스캔 스테이지들(SST) 각각은 상기 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 화소들(PXL)로 스캔 신호를 공급할 수 있다.
상기 화소 영역(PXA)에 구비된 상기 스캔 라인들(S)은 제1 방향(DR1)과 평행할 수 있다. 즉, 상기 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 상기 제2 방향(DR2)에서의 위치가 동일할 수 있다.
상기 주변 영역(PPA)에 구비된 상기 스캔 라인들(S)은 상기 제1 방향(DR1)과 평행하거나 상기 제1 방향(DR1)에 경사질 수 있다. 상기 주변 영역(PPA)은 상기 화소 영역(PXA)을 감싸는 형태로 제공되므로, 상기 주변 영역(PPA)의 상기 제2 화소 영역(PXA2)에 대응하는 부분은 경사진 형상을 가질 수 있다. 따라서, 상기 제2 화소 영역(PXA2)에 대응하는 상기 스캔 스테이지들(SST)는 상기 주변 영역(PPA)의 경사진 부분을 따라 배열될 수 있다. 그 결과, 상기 제2 화소 영역(PXA2)에 대응하는 상기 주변 영역(PPA)에 구비된 상기 스캔 라인들(S)은 일 영역에서 꺾일 수 있으며 상기 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 상기 스캔 스테이지들(SST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자에서의 위치가 상이하기 때문이다.
상기 구동부는 또한 상기 화소들(PXL)과 연결된 발광 구동부(EDV)를 포함하며, 상기 발광 구동부(EDV)는 상기 스캔 구동부(SDV)에 인접하게 제공될 수 있다. 상기 발광 구동부(EDV)와 상기 화소 영역(PXA) 사이에는 상기 스캔 구동부(SDV)가 위치할 수 있으며, 이에 따라 발광 구동부(EDV)는 상기 스캔 구동부(SDV)보다 외곽쪽에 배치될 수 있다.
본 발명의 실시예에 의한 상기 발광 구동부(EDV)는 복수의 발광 스테이지(EST)를 구비할 수 있다. 발광 제어 라인들(E)은 발광 스테이지(EST)의 출력 단자와 화소 행의 최외곽 화소의 발광 신호 입력 단자를 연결하며, 상기 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동될 수 있다. 이와 같은 상기 발광 스테이지들(EST)은 동일한 회로로 구현될 수 있다.
상기 발광 구동부(EDV)는 상기 제1 화소 영역(PXA1) 및 상기 제2 화소 영역(PXA2)의 형상에 대응되는 형상을 가질 수 있다. 즉, 상기 제2 화소 영역(PXA2)에 대응하는 상기 발광 구동부(EDV)의 상기 제2 화소 영역(PXA2)에 대응하는 영역은 경사진 형상을 가질 수 있다.
상기 발광 스테이지들(EST) 각각은 상기 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 상기 화소들(PXL)로 상기 발광 제어 신호를 공급할 수 있다.
상기 화소 영역(PXA)에 구비된 상기 발광 제어 라인들(E)은 상기 제1 방향(DR1)과 평행할 수 있다. 즉, 상기 제1 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 상기 제2 방향(DR2)에서의 위치가 동일할 수 있다.
상기 주변 영역(PPA)에 구비된 상기 발광 제어 라인들(E)은 상기 제1 방향(DR1)과 평행하거나 상기 제1 방향(DR1)에 경사질 수 있다. 상기 주변 영역(PPA)에 구비된 상기 발광 제어 라인들(E)은 일 단부가 상기 화소들(PXL)에, 타 단부가 상기 발광 스테이지들(EST)에 각각 연결된다.
상기 제2 화소 영역(PXA2)에 대응하는 상기 발광 구동부(EDV)의 상기 제2 화소 영역(PXA2)에 대응하는 영역은 경사진 형상을 가지므로, 상기 제2 화소 영역(PXA2)에 대응하는 상기 발광 스테이지들(EST) 또한 상기 주변 영역(PPA)의 경사진 부분을 따라 배열된다. 그 결과, 주변 영역(PPA)에 구비된 발광 제어 라인들(E)은 일 영역에서 꺾일 수 있으며, 상기 제1 방향(DR1)에 경사진 각도를 가질 수 있다. 이는 상기 발광 스테이지들(EST)의 출력단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자에서의 위치가 상이하기 때문이다.
한편, 도 3에서는 설명의 편의를 위하여 상기 스캔 라인(S)이 각 화소 행의 최외곽 화소에만 연결된 형상이나, 상기 스캔 라인(S)은 각 화소 행에 구비된 상기 화소들(PXL) 모두에 연결될 수 있다. 또한, 상기 발광 제어 라인(E) 또한 마찬가지로 각 화소 행에 구비된 상기 화소들(PXL) 모두에 연결될 수 있다.
다음으로, 상기 주변 영역(PPA)에는 데이터 구동부(DDV; 도 1 참조)가 구비될 수 있다. 상기 화소 열들 각각에는 그에 대응하는 데이터 라인(D)이 연결될 수 있다. 상기 데이터 라인들(D)은 데이터 구동부(DDV)에 연결된다. 한편, 도 3에서는 설명의 편의를 위하여 상기 데이터 라인들(D)이 각 화소 열의 최외곽 화소에만 연결된 형상이나, 상기 데이터 라인들(D) 각각은 각 화소 열에 구비된 상기 화소들(PXL) 모두에 연결되며, 동일 열의 화소는 동일한 데이터 라인을 공유할 수 있다. 상기 데이터 라인들(D)은 상기 화소 영역(PXA) 내에서 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 데이터 라인들(D)은 상기 주변 영역(PPA)에서 대체적으로 상기 제2 방향(DR2)을 따라 연장될 수 있다. 그러나, 상기 데이터 라인들(D)은 일 영역에서 꺾일 수 있으며 상기 제2 방향(DR2)과 경사진 방향으로 연장될 수 있다. 상기 데이터 라인들(D)은 상기 데이터 구동부(DDV) 방향으로 모이도록 연장되며, 상기 데이터 구동부(DDV)로부터 화소 방향으로 퍼지는 형상의 데이터 라인 팬 아웃부를 구성할 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 상기 스캔 라인들(E), 데이터 라인들(D), 발광 제어 라인들(EL), 전원 라인, 제1 초기화 전원 라인(Vint1) 및 제2 초기화 전원 라인(Vint2)을 포함한다.
상기 화소 열들 각각에는 그에 대응하는 상기 전원 라인이 연결될 수 있다. 상기 제2 전원 라인(PL2)은 상기 화소 영역(PXA)에 제공된 제1 전원 라인들(PL1)과, 상기 제1 전원 라인(PL1)에 연결되며 상기 주변 영역(PPA)에 제공된 제2 전원 라인(PL2)을 포함할 수 있다.
상기 제2 전원 라인(PL2)은 상기 제1 전원 라인들(PL1)보다 넓은 폭을 가질 수 있다. 상기 제2 전원 라인(PL2)는 상기 화소 영역(PXA)의 가장자리를 따라 연장될 수 있다. 상기 제1 전원 라인들(PL1)은 상기 제2 전원 라인(PL2)으로부터 분기되며, 각각의 화소 열에 연결될 수 있다. 상기 제2 전원 라인(PL2)은 화소들(PXL)에 제1 전원(ELVDD; 도 3 참조)을 제공할 수 있다. 한편, 도 3에서는 설명의 편의를 위하여 상기 제1 전원 라인들(PL1)이 각 화소 열의 최외곽 화소에만 연결된 형상이나, 상기 제1 전원 라인들(PL1) 각각은 각 화소열에 구비된 상기 화소들(PXL) 모두에 연결되며, 동일 열의 화소는 동일한 상기 제1 전원 라인(PL1)을 공유할 수 있다.
도시하지는 않았으나, 본 발명의 일 실시예에 따르면, 상기 발광 구동부의 외곽에 제2 전원(ELVSS; 도 2 참조)을 인가하는 배선이 제공될 수 있다.
상기 화소 행들 각각에는 그에 대응하는 상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2)이 연결될 수 있다.
상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2)은 상기 주변 영역(PPA)에서 상기 화소 영역(PXA)의 가장자리를 따라 연장될 수 있다. 또한, 상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2)은 상기 제2 전원 라인(PL2) 및 상기 스캔 구동부(SDV) 사이에 배치될 수 있다.
한편, 각 화소 행에 연결되는 상기 스캔 라인(S)은 상기 화소 영역(PXA)으로 연장될 수 있다. 또한, 상기 스캔 라인(S)은 상기 화소 행의 최외곽 화소(PXL)에 연결되기 전에 두 개의 라인들로 분기되고, 두 라인들 중 하나는 상기 화소 행과 다른 화소 행에 연결될 수 있다. 상기 다른 화소 행에 연결되는 라인은 상기 다른 화소 행에 초기화 신호를 인가할 수 있다. 즉, 하나의 스캔 라인(S)를 통하여 상기 화소 행에는 스킨 신호를 인가하고, 다른 화소 행에는 초기화 신호를 인가할 수 있다. 예를 들면, i(i는 자연수)번째 화소 행에 연결되는 상기 스캔 라인(S)는 상기 i번째 화소 행의 상기 스캔 구동부(SDV)에 가장 인접한 화소(PXL)에 연결되기 전에 두 개의 라인들로 분기될 수 있다. 상기 두 개의 라인들 중 하나는 상기 i+1번째 화소 행에 스캔 신호를 공급할 수 있으며, 상기 두 개의 라인들 중 다른 하나(이하, "분기 라인"이라 칭함.)는 i+1번째 화소 행의 상기 스캔 구동부(SDV)에 가장 인접한 화소(PXL)에 연결되어, 상기 i+1번째 화소 행의 초기화 신호를 공급할 수 있다.
또한, 상기 스캔 라인(S)이 상기 화소 행에서 상기 스캔 구동부(SDV)에 가장 인접한 화소(PXL)에 연결되기 전에 분기되므로, 상기 스캔 라인(S)의 분기점은 상기 화소 영역(PXA)에 인접하거나, 상기 화소 영역(PXA) 내부에 제공될 수 있다. 예를 들면, 상기 스캔 라인(S)의 분기점은 상기 화소 행의 제2 전원 라인과 가장 인접한 화소(PXL) 및 상기 제2 전원 라인(PL2) 사이에 배치될 수 있다.
상기 스캔 라인(S)의 분기점이 상기 스캔 구동부(SDV) 및 상기 제1 초기화 전원 라인(Vint1), 또는 상기 스캔 구동부(SDV) 및 상기 제2 초기화 전원 라인(Vint2) 사이에 배치되는 경우, 상기 주변 영역(PPA)에 배치되는 상기 스캔 라인(S)의 수는 두 개일 수 있다. 따라서, 상기 주변 영역(PPA)에서 상기 스캔 라인(S)의 수가 증가하므로, 상기 주변 영역(PPA)의 폭이 증가할 수 있다.
그러나, 본 실시예에서는 상기 스캔 라인(S)의 분기점이 상기 화소 영역(PXA)에 인접하거나, 상기 화소 영역(PXA) 내부에 제공되므로, 상기 주변 영역(PPA)의 폭이 증가하는 것이 방지되거나, 상기 주변 영역(PPA)의 폭이 감소될 수 있다.
상기 제1 화소 영역(PXA1)의 폭은 위치에 따라 변화하지 않고, 일정하게 유지될 수 있다. 따라서, 상기 제1 화소 영역(PXA1)에서, 상기 스캔 라인들(S)의 상기 분기 라인들의 길이는 모두 동일할 수 있다.
한편, 상기 제2 화소 영역(PXA2)는 위치에 따라 폭이 변화할 수 있다. 따라서, 상기 제2 화소 영역(PXA2)에서, 적어도 일부의 화소 행들에 연결되는 상기 스캔 라인들(S)에서 분기된 상기 분기 라인들의 길이는 타 화소 행의 스캔 라인에서 분기된 상기 분기 라인의 길이와 다를 수 있다. 예를 들면, 서로 인접하는 화소 행들에 대응하는 분기 라인들의 길이가 서로 다를 수 있다.
다음으로, 도 3에 도시된 화소들(PXL)에 대해 설명한다.
도 4는 도 3에 도시된 화소(PXL)의 실시예를 나타내는 도면이다.
도 4에서는 설명의 편의성을 위하여 m번째 데이터 라인(Dm) 및 i번째 스캔 라인(Si)에 접속된 화소를 도시하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 화소 회로(PXC), 유기 발광 소자(OLED), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 구비할 수 있다.
상기 유기 발광 소자(OLED)의 애노드 전극은 상기 화소 회로(PXC)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 상기 유기 발광 소자(OLED)는 화소 회로(PXC)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 화소 회로(PXC)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 구동 트랜지스터의 게이트 전극을 제1 초기화 전원(Vint1)의 전압으로 초기화할 수 있다. 그리고, 상기 화소 회로(PXC)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 상기 제2 트랜지스터(T2)를 경유하여 데이터 라인(Dm)으로부터 데이터 신호를 공급받을 수 있다. 상기 데이터 신호를 공급받은 상기 화소 회로(PXC)는 i번째 발광 제어 라인(Ei)으로 발광 제어 신호의 공급이 중단될 때, 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이와 같은 화소 회로(PXC)는 제1 초기화 전원(Vint1)을 공급받는 다양한 형태의 회로로 구현될 수 있다.
상기 제1 트랜지스터(T1)는 상기 유기 발광 소자(OLED)의 애노드 전극과 상기 제2 초기화 전원(Vint2) 사이에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제2 초기화 전원(Vint2)의 전압을 상기 유기 발광 소자(OLED)의 애노드 전극으로 공급할 수 있다.
상기 제2 초기화 전원(Vint2)의 전압이 상기 유기 발광 소자(OLED)이 애노드 전극으로 공급되면, 상기 유기 발광 소자(OLED)의 기생 커패시터(이후, "유기 커패시터(Coled)"라 하기로 함)가 방전될 수 있다. 상기 유기 커패시터(Coled)가 방전되면 블랙 표현 능력이 향상될 수 있다.
상세히 설명하면, 상기 유기 커패시터(Coled)는 이전 프레임 기간 동안 상기 화소 회로(PXC)로부터 공급되는 전류에 대응하여 소정 전압을 충전할 수 있다. 상기 유기 커패시터(Coled)가 충전되면, 상기 유기 발광 소자(OLED)는 낮은 전류에 의해서도 쉽게 발광될 수 있다.
한편, 현재 프레임 기간에 상기 화소 회로(PXC)로 블랙 데이터 신호가 공급될 수 있다. 상기 블랙 데이터 신호가 공급되는 경우 상기 화소 회로(PXC)는 이상적으로 유기 발광 소자(OLED)로 전류를 공급하지 않아야 한다. 하지만, 트랜지스터들로 형성된 상기 화소 회로(PXC)는 상기 블랙 데이터 신호가 공급되더라도 소정의 누설 전류를 상기 유기 발광 소자(OLED)로 공급할 수 있다. 이때, 상기 유기 커패시터(Coled)가 충전 상태라면 상기 유기 발광 소자(OLED)는 미세하게 발광될 수 있고, 이에 따라 블랙 표현 능력이 저하될 수 있다.
반면에, 본원 발명과 같이 상기 제2 초기화 전원(Vint2)에 의하여 상기 유기 커패시터(Coled)가 방전되면 누설 전류에 의하여 상기 유기 발광 소자(OLED)는 비발광 상태로 설정될 수 있다. 즉, 본원 발명에서는 상기 화소 회로(PXC)로 데이터 신호가 공급될 때 상기 제2 초기화 전원(Vint2)을 이용하여 상기 유기 발광 소자(OLED)의 애노드 전극으로 상기 제2 초기화 전원(Vint2)을 공급하고, 이에 따라 블랙 표현 능력을 향상시킬 수 있다.
한편, 상기 제2 초기화 전원(Vint2)은 상기 유기 커패시터(Coled)가 안정적으로 방전될 수 있도록 상기 제1 초기화 전원(Vint1)보다 낮고, 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다. 일례로, 상기 제2 초기화 전원(Vint2)은 대략 상기 제2 전원(ELVSS)의 전압에 상기 유기 발광 소자(OLED)의 문턱 전압을 합한 전압으로 설정될 수 있다.
추가적으로, 본원 발명은 상기 제1 초기화 전원(Vint1)과 상기 제2 초기화 전원(Vint2)이 분리되는 경우, 상기 화소 회로(PXC)로부터의 누설 전류를 최소화할 수 있다.
상세히 설명하면, 고휘도를 구현하기 위해서는 상기 유기 발광 소자(OLED)의 캐소드 전극에 인가되는 상기 제2 전원(ELVSS)의 전압을 낮추어야 한다. 상기 제2 전원(ELVSS)의 전압이 낮아지면 상기 화소 회로(PXC)로부터 상기 유기 발광 소자(OLED)로 공급되는 전류량이 증가되고, 이에 따라 유기 발광 소자(OLED)의 휘도가 증가될 수 있다.
여기서, 상기 제2 전원(ELVSS)의 전압이 낮아지면 상기 제2 초기화 전원(Vint2)의 전압도 낮아져야 한다. 따라서, 상기 제1 초기화 전원(Vint1) 및 상기 제2 초기화 전원(Vint2)이 분리되지 않는 경우, 상기 제2 전원(ELVSS)의 전압이 낮아질수록 상기 화소 회로(PXC)로부터 초기화 전원으로 흐르는 누설 전류가 증가된다.
반면에, 본원 발명과 같이 상기 제1 초기화 전원(Vint1) 및 상기 제2 초기화 전원(Vint2)이 분리되는 경우, 상기 제1 초기화 전원(Vint1)의 전압은 상기 제2 전원(ELVSS2)과 무관하게 설정될 수 있다. 실제로, 본 발명의 실시예에서 상기 제1 초기화 전원(Vint1)은 상기 제2 전원(ELVSS) 및 상기 제2 초기화 전원(Vint2) 보다 높은 전압으로 설정되고, 이에 따라 상기 화소 회로(PXC)로로부터 상기 제1 초기화 전원(Vint1)으로의 누설 전류를 최소화할 수 있다.
또한, 상기 제2 초기화 전원(Vint2)이 상기 제2 전원(ELVSS)보다 높은 전압으로 설정되면 상기 유기 발광 소자(OLED)가 발광되는 기간 동안 상기 화소 회로(PXC)로부터 상기 제2 초기화 전원(Vint2)으로 흐르는 누설 전류를 최소화할 수 있고, 이에 따라 상기 유기 발광 소자(OLED)의 휘도를 상승시킬 수 있다.
상기 제2 트랜지스터(T2)는 상기 데이터 라인(Dm)과 상기 화소 회로(PXC)(즉, 도 2에 도시된 제1 노드(N1)) 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 데이터 라인(Dm)으로부터의 데이터 신호를 제1 노드(N1)로 공급한다.
도 5는 도 4에 도시된 화소 회로의 일 실시예를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 화소 회로(PXC)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 제7 트랜지스터(T7)의 제1 전극은 제1 노드(N1)에 접속되고, 상기 제7 트랜지스터(T7)의 제2 전극은 상기 제6 트랜지스터(T6)의 제1 전극에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 스토리지 커패시터(Cst)에 충전된 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 트랜지스터(T3)의 제1 전극은 상기 제2 노드(N2)에 접속되고, 상기 제3 트랜지스터(T3)의 제2 전극은 제1 초기화 전원(Vint1)에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 초기화 전원(Vint1)의 전압을 상기 제2 노드(N2)로 공급할 수 있다.
상기 제4 트랜지스터(T4)의 제1 전극은 상기 제7 트랜지스터(T7)의 제2 전극에 접속되고, 상기 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제7 트랜지스터(T7)를 다이오드 형태로 접속시킬 수 있다.
상기 제5 트랜지스터(T5)의 제1 전극은 상기 제1 전원(ELVDD)에 접속되고, 상기 제5 트랜지스터(T5)의 제2 전극은 상기 제1 노드(N1)에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(Ei)에 접속될 수 있다. 이와 같은 상기 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 상기 발광 제어 신호가 공급되지 않을 때 턴-온될 수 있다.
상기 제6 트랜지스터(T6)의 제1 전극은 상기 제7 트랜지스터(T7)의 제2 전극에 접속되고, 상기 제6 트랜지스터(T6)의 제2 전극은 상기 유기 발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 발광 제어선(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 발광 제어 신호가 공급되지 않을 때 턴-온될 수 있다.
상기 스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제2 노드(N2) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제7 트랜지스터(T7)의 문턱 전압에 대응되는 전압을 충전할 수 있다.
도 6은 도 4 및 도 5에 도시된 화소를 상세하게 도시한 평면도이며, 도 7은 도 6의 I-I'선에 따른 단면도이며, 도 8은 도 6의 II-II'선에 따른 단면도이다.
도 6 내지 도 8에서는 화소 영역(PXA)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 세 개의 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인(Ei), 전원 라인(PL) 및 데이터 라인(Dj)을 도시하였다. 도 7a 및 도 7b에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "제i-1 스캔 라인(Si-1)", i번째 행의 스캔 라인을 제i 스캔 라인(Si), i+1번째 행의 스캔 라인을 "제i+1 스캔 라인(Si+1)", i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)", j번째 열의 데이터 라인을 "데이터 라인(Dj)"로, 그리고, j번째 전원 라인을 "전원 라인(PL)"로 표시한다.
도 4 내지 도 8을 참조하면, 상기 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함할 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 상기 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 배선부는 상기 화소들(PXL) 각각에 신호를 제공하며, 스캔 라인들(Si-1, Si), 데이터 라인(Dj), 발광 제어 라인(E1i), 전원 라인(PL), 제1 초기화 전원 라인(IPL1) 및 제2 초기화 전원 라인(IPL2)을 포함할 수 있다.
상기 스캔 라인들(Si-1, Si)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 스캔 라인들(Si-1, Si)은 상기 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), 및 i번째 스캔 라인(Si)을 포함할 수 있다. 상기 스캔 라인들(Si-1, Si)은 스캔 신호를 인가받을 수 있다. 예를 들면, 상기 i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호를 인가받을 수 있으며, 상기 i번째 스캔 라인(Si)은 i번째 스캔 신호를 인가받을 수 있다. 상기 i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호에 의해 i번 째 행의 화소들이 초기화될 수 있다.
상기 i번째 스캔 라인(Si)은 두 개의 라인으로 분기될 수 있으며, 분기된 i번째 스캔 라인들(Si)은 서로 다른 트랜지스터에 연결될 수 있다. 예를 들어, 상기 i번째 스캔 라인(Si)은 상기 i-1번째 스캔 라인(Si-1)과 인접한 상부 i번째 스캔 라인(SiU), 및 상기 i번째 상부 스캔 라인(SiU)보다 상기 i-1번째 스캔 라인(Si-1)과의 거리가 먼 i번째 하부 스캔 라인(SiL)을 포함할 수 있다.
상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 발광 제어 라인(Ei)은 두 개의 상기 i번째 스캔 라인들(Si) 사이에서 상기 i번째 스캔 라인들(Si)과 이격되도록 배치된다. 상기 발광 제어 라인(Ei)은 발광 제어 신호를 인가받을 수 있다.
상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 상기 데이터 라인(Dj)은 데이터 신호를 인가받을 수 있다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원 라인(PL)은 상기 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 상기 전원 라인(PL)은 제1 전원(ELVDD)을 인가받을 수 있다.
상기 제1 초기화 전원 라인(IPL1) 및 상기 제2 초기화 전원 라인(IPL2)은 상기 제1 방향(DR1)을 따라 연장될 수 있다.
상기 제1 초기화 전원 라인(IPL1)은 상기 i번째 하부 스캔 라인(SiL)과 상기 i+1번째 화소 행 화소의 제2 초기화 전원 라인 사이에 제공될 수 있다. 상기 제1 초기화 전원 라인(IPL1)은 제1 초기화 전원(Vint1)을 인가받을 수 있다.
상기 제2 초기화 전원 라인(IPL2)은 상기 i-1번째 화소 행 화소의 제1 초기화 전원 라인과 i-1번째 화소 행 화소의 i-1번째 스캔 라인(Si-1) 사이에 제공될 수 있다. 상기 제2 초기화 전원 라인(IPL2)은 제2 초기화 전원(Vint2)을 인가받을 수 있다.
상기 화소들(PXL) 각각은 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 발광 소자(OLED)를 포함할 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE1), 제7 드레인 전극(DE7), 및 연결 라인(CNL)을 포함할 수 있다.
상기 제7 게이트 전극(GE7)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 연결 라인(CNL)은 상기 제7 게이트 전극(GE7)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 상기 연결 라인(CNL)의 일단은 제1 컨택홀(CH1)을 통해 제7 게이트 전극(GE7)과 연결되고 상기 연결 라인(CNL)의 타단은 제2 컨택홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제7 액티브 패턴(ACT7)과 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제7 액티브 패턴(ACT7)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제7 액티브 패턴(ACT7)은 평면 상에서 볼 때 상기 제7 게이트 전극(GE7)과 중첩할 수 있다. 상기 제7 액티브 패턴(ACT7)이 길게 형성됨으로써 상기 제7 트랜지스터(T7)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 상기 제7 트랜지스터(T7)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제7 소스 전극(SE7)은 상기 제7 액티브 패턴(ACT7)의 일 단에 연결될 수 있다. 상기 제7 소스 전극(SE7)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제7 드레인 전극(DE7)은 상기 제7 액티브 패턴(ACT7)의 타단에 연결될 수 있다. 상기 제7 드레인 전극(DE7)은 제4 트랜지스터(T4)의 제4 소스 전극(SE4)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함될 수 있다.
상기 제2 게이트 전극(GE2)은 상기 i번째 상부 스캔 라인(SiU)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 상부 스캔 라인(SiU)의 일부로 제공되거나 상기 i번째 상부 스캔 라인(SiU)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 소스 전극(SE2)의 타단은 제6 컨택홀(CH6)을 통해 데이터 라인(Dj)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 타단은 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결될 수 있다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제4 소스 전극(SE3), 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 상기 제3a 게이트 전극(GE3a)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공될 수 있다. 상기 제3b 게이트 전극(GE3b)은 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다.
상기 제3 소스 전극(SE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타단은 상기 제1 초기화 전원 라인(IPL1) 및 i-번째 화소 행 화소의 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타단은 제11 컨택홀(CH11)을 통해 상기 제1 초기화 전원 라인(IPL1)과 연결될 수 있다. 상기 제3 소스 전극(SE3)과 이전 행 화소의 제1 제 트랜지스터(T1)의 제1 드레인 전극(DE1) 사이에는 보조 연결 라인(AUX)이 제공될 수 있다. 상기 보조 연결 라인(AUX)의 일단은 상기 제9 컨택홀(CH9)을 통해 상기 제3 소스 전극(SE3)과 연결될 수 있다. 상기 보조 연결 라인(AUX)의 타단은 i-1번째 화소 행의 제8 컨택홀(CH8)을 통해 i-1번째 화소 행의 제1 초기화 전원 라인(IPL1)에 연결될 수 있다. 또한, 상기 보조 연결 라인(AUX)의 일부는 제13 컨택홀(CH13)을 통해 제2 초기화 전원 라인(IPL2)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결된다. 상기 제3 드레인 전극(DE3)은 또한 상기 연결 라인(CNL), 상기 제2 컨택홀(CH2) 및 상기 제1 컨택홀(CH1)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 게이트 전극(GE7)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i번째 상부 스캔 라인(SiU)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i번째 상부 스캔 라인(SiU)의 일부로 제공되거나 상기 i번째 상부 스캔 라인(SiU)으로부터 돌출된 형상으로 제공된다. 예를 들면, 상기 제4a 게이트 전극(GE4a)은 상기 i번째 상부 스캔 라인(SiU)로부터 돌출된 형상으로 제공되며, 상기 제4b 게이트 전극(GE4b)은 상기 상부 상기 i번째 상부 스캔 라인(SiU)의 일부로 제공될 수 있다.
상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타단은 상기 제7 트랜지스터(T7)의 상기 제7 드레인 전극(DE7)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 일단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 상기 제4 드레인 전극(DE4)은 상기 연결 라인(CNL), 상기 제2 컨택홀(CH2) 및 상기 제1 컨택홀(CH1)을 통해 상기 제7 트랜지스터(T7)의 제7 게이트 전극(GE7)에 연결될 수 있다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타단은 제5 컨택홀(CH5)을 통해 상기 전원 라인(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타단은 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei) 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 소스 전극(SE6)의 타단은 상기 제7 트랜지스터(T7)의 상기 제7 드레인 전극(DE7) 및 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타단은 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1)에 연결될 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 상기 제1 소스 전극(SE7), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 상기 i번째 하부 스캔 라인(SiL)에 연결될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 i번째 하부 스캔 라인(SiL)의 일부로 제공되거나 상기 i번째 하부 스캔 라인(SiL)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제1 액티브 패턴(ACT1), 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제1 액티브 패턴(ACT1)은 상기 제1 게이트 전극(GE1)과 중첩된 부분에 해당한다. 상기 제1 소스 전극(SE1)의 일단은 상기 제1 액티브 패턴(ACT1)에 연결될 수 있다. 상기 제1 소스 전극(SE1)의 타단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제1 드레인 전극(DE1)의 일단은 상기 제1 액티브 패턴(ACT1)에 연결될 수 있다. 상기 제1 드레인 전극(DE1)의 타단은 상기 제2 초기화 전원 라인(IPL2)에 연결될 수 있다. 또한, 상기 제1 드레인 전극(DE1)은 이후 행 화소의 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제1 드레인 전극(DE1)과 i+1 화소 행 화소의 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)은 상기 보조 라인(AUX), 상기 제8 컨택홀(CH8), 및 제9 컨택홀(CH9)을 통해 연결될 수 있다.
상기 스토리지 캐패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제7 트랜지스터(T7)의 제1 게이트 전극(GE7)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제7 게이트 전극(GE7)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 캐패시터(Cst)의 캐패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제7 게이트 전극(GE7)과 상기 연결 라인(CNL)이 접촉되는 제1 컨택홀(CH1)이 형성되는 영역에 개구부를 가질 수 있다.
상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 각 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 제1 전극(AD)은 제7 컨택홀(CH7), 제10 컨택홀(CH10), 제12 컨택홀(CH12)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 컨택홀(CH7)과 상기 제10 컨택홀(CH10) 사이에는 제1 브릿지 패턴(BRP1)이 제공될 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 제6 드레인 전극(DE6), 상기 제1 소스 전극(SE1) 및 상기 제1 전극(AD)을 연결할 수 있다.
하기에서는, 도 6 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
기판(SUB) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.
상기 기판(SUB)과 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다.
상기 게이트 절연막(GI) 상에는 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공될 수 있다. 상기 제7 게이트 전극(GE1)은 상기 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제4 게이트 전극(GE4)은 상기 i번째 상부 스캔 라인(SiU)과 일체로 형성될 수 있다. 상기 제3 게이트 전극(GE3)은 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(Ei)과 일체로 형성될 수 있다. 제1 게이트 전극(GE7)은 상기 i번째 하부 스캔 라인(SiL)과 일체로 형성될 수 있다.
상기 i-1번째 스캔 라인(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 캐패시터(Cst)의 상부 전극(UE), 제1 초기화 전원 라인(IPL1) 및 제2 초기화 전원 라인(IPL2)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 층간 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 캐패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE), 상기 제1 초기화 전원 라인(IPL1) 및 상기 제2 초기화 전원 라인(IPL2)이 배치된 상기 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
상기 제2 층간 절연막(IL2) 상에는 데이터 라인(Dj), 연결 라인(CNL), 보조 연결 라인(AUX), 및 제1 브릿지 패턴(BRP1)이 제공될 수 있다.
상기 데이터 라인(Dj)은 상기 제1 층간 절연막(IL1), 상기 제2 층간 절연막(IL2), 및 상기 게이트 절연막(GI)을 관통하는 제6 컨택홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제1 컨택홀(CH1)을 통해 상기 제7 게이트 전극(GE7)에 연결될 수 있다. 또한, 상기 연결 라인(CNL)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제2 컨택홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 제8 컨택홀(CH8)을 통해 상기 제2 초기화 전원 라인(IPL2)에 연결될 수 있다. 또한, 상기 보조 연결 라인(AUX)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제9 컨택홀(CH9)을 통해 상기 제3 소스 전극(SE3) 및 이전 행의 제1 드레인 전극(DE1)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 제6 드레인 전극(DE6)과 제1 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제7 컨택홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제1 소스 전극(SE1)에 연결된다.
상기 제j 데이터 라인(Dj) 등이 형성된 상기 기판(SUB)에는 제3 절연막(IL3)이 제공될 수 있다.
상기 제3 절연막(IL3) 상에는 전원 라인(PL) 및 제2 브릿지 패턴(BRP2)이 제공될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 제10 컨택홀(CH10)을 통하여 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 제1 전원 라인(PL1) 및 제2 브릿지 패턴(BRP2)이 제공된 제3 절연막(IL3) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 발광 소자(OLED)가 제공될 수 있다. 상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 상기 보호층(PSV) 상에 제공될 수 있다. 상기 제1 전극(AD)은 제3 절연막(IL3) 및 상기 보호층(PSV)을 관통하는 상기 제12 컨택홀(CH12)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 따라서, 상기 제1 전극(AD)는 상기 제1 브릿지 패턴(BRP1)에 전기적으로 연결될 수 있다. 상기 제1 브릿지 패턴(BRP1)은 제7 컨택홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제1 소스 전극(SE1)에 연결되어 있으므로, 상기 제1 전극(AD)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제1 소스 전극(SE1)에 전기적으로 연결될 수 있다.
상기 제1 전극(AD) 등이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 제2 전극(CD)이 제공될 수 있다. 상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AD)는 애노드 전극일 수 있으며, 상기 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 발광 소자(OLED)가 배면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극(AD)이 투과형 전극이며, 상기 제2 전극(CD)이 반사형 전극일 수 있다. 상기 발광 소자(OLED)가 전면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극(AD)이 반사형 전극이며, 상기 제2 전극(CD)이 투과형 전극일 수 있다. 상기 발광 소자(OLED)가 양면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 상기 발광 소자(OLED)이 전면 발광형 유기 발광 표시 소자가며, 상기 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
상기 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 제1 소스 전극(SE1)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
상기 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광의 일부는 투과시키고, 상기 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
상기 제2 전극(CD)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)에서 출사된 광 중 일부는 상기 제2 전극(CD)을 투과하지 못하고, 상기 제2 전극(CD)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 상기 반사막 및 상기 제2 전극(CD) 사이에서, 상기 발광층(EML)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 상기 표시 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 상기 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 상기 발광층(EML)에서 출사된 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
상기 봉지막(SLM)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지막(SLM)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 상기 봉지막(SLM)은 상기 무기막, 및 상기 무기막 상에 배치된 상기 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 상기 봉지막(SLM)의 최상부에는 상기 무기막이 배치될 수 있다. 상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
도 9는 도 3의 P2에 대응하는 부분을 개념적으로 도시한 평면도이며, 도 10은 도 9의 III-III'선에 따른 단면도이며, 도 11은 도 9의 IV-IV'선에 따른 단면도이며, 도 12는 도 9의 V-V'선에 따른 단면도이며, 도 13은 도 9의 VI-VI'선에 따른 단면도이며, 도 14는 도 9의 VII-VII'선에 따른 단면도이다.
도 9 내지 14는 각 배선 사이의 연결 관계를 구체적으로 도시하기 위한 것이다. 도 9 내지 14에서는 설명의 편의를 위하여, 제2 화소 영역의 하나의 화소 행에 연결되는 스캔 라인, 발광 제어 라인, 제1 초기화 전원 라인, 제2 초기화 전원 라인을 위주로 표시한다.
도 9 내지 도 14를 참조하면, 스캔 라인은 화소 영역(PXA)에서 제1 방향(DR1)을 따라 연장되며, 주변 영역(PPA)에서도 대체적으로 상기 제1 방향(DR1)을 따라 연장될 수 있다. 그러나, 상기 스캔 라인은 제2 화소 영역(PXA2)에 대응하는 주변 영역(PPA)에서 위치에 따라 상기 제1 방향(DR1)과 경사진 방향으로 꺽인 후 상기 제1 방향(DR1)으로 연장될 수 있다. 도 9에서는 상기 스캔 라인이 상기 주변 영역(PPA)에서 상기 제1 방향(DR1)과 경사진 방향으로 꺽인 것을 일 예로서 도시되었다.
상기 스캔 라인은 스캔 구동부에 연결되는 스캔 구동 연결부(SP), 화소 행에 연결되어 상기 화소 행에 스캔 신호를 제공하는 제1 화소 연결부(SAU), 상기 스캔 구동 연결부(SP)와 상기 제1 화소 연결부(SAU)를 연결하는 스캔 라인 연결부(SCL), 및 상기 제1 화소 연결부(SAU)와 연결되어 다른 화소 행에 초기화 신호를 제공하는 타 화소 연결부(SAL), 및 상기 제1 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)를 연결하는 신호 연결부(SRL)를 포함할 수 있다.
상기 스캔 구동 연결부(SP)는 제1 층간 절연막(IL1) 상에 배치되고, 상기 스캔 라인 연결부(SCL)에 전기적으로 연결될 수 있다. 즉, 상기 스캔 구동 연결부(SP)는 도 6 내지 도 8에 도시된 화소(PXL)의 캐패시터 상부 전극(UE)과 동일한 층 상에 배치되고, 상기 캐패시터 상부 전극(UE)와 동일한 물질을 포함할 수 있다. 여기서, 상기 스캔 구동부(SP)는 상기 제2 절연막(IL2) 상에 배치되는 제1 콘택 패드(CNP1)를 통하여 상기 스캔 라인 연결부(SCL)에 전기적으로 연결될 수 있다.
상기 제1 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)는 게이트 절연막(GI) 상에 배치되고, 상기 신호 연결부(SRL)를 통해 상기 스캔 라인 연결부(SCL)에 전기적으로 연결될 수 있다. 즉, 상기 제1 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)는 도 6 내지 도 8에 도시된 화소(PXL)의 발광 제어 라인(Ei) 및 스캔 라인들(Si-1, SiU, SiL)과 동일층 상에 배치되고, 상기 발광 제어 라인((Ei), 캐패시터 상부 전극(UE) 및 상기 스캔 라인들(Si-1, SiU, SiL)과 동일한 물질을 포함할 수 있다.
상기 스캔 라인 연결부(SCL)는 제3 절연막(IL3) 상에 배치될 수 있다. 즉, 상기 스캔 라인 연결부(SCL)는 도 6 내지 도 8에 도시된 제2 브릿지 패턴(BRP2) 및 전원 라인(PL)과 동일한 층 상에 배치되고, 상기 제2 브릿지 패턴(BRP2)과 동일한 물질을 포함할 수 있다.
상기 신호 연결부(SRL)는 제2 층간 절연막(IL2) 상에 배치될 수 있다. 즉, 상기 신호 연결부(SRL)는 도 6 내지 도 8에 도시된 데이터 라인(Dj), 제1 브릿지 패턴(BRP1), 및 보조 연결 라인(AUX)과 동일한 층 상에 배치되고, 상기 데이터 라인(Dj), 상기 제1 브릿지 패턴(BRP1), 및 상기 보조 연결 라인(AUX)과 동일한 물질을 포함할 수 있다.
발광 제어 라인은 발광 구동부에 연결되는 발광 구동 연결부(EP), 상기 화소 행에 연결되어 발광 제어 신호를 제공하는 제2 화소 연결부(EA), 및 상기 발광 구동 연결부(EP)와 상기 제2 화소 연결부(EA)를 연결하는 발광 제어 라인 연결부(ECL)를 포함할 수 있다.
상기 발광 구동 연결부(EP)는 게이트 절연막(GI) 상에 배치되고, 상기 제2 절연막(IL2) 상에 배치되는 제2 콘택 패드(CNP2)를 통하여 상기 발광 제어 라인 연결부(ECL)에 전기적으로 연결될 수 있다. 즉, 상기 발광 구동 연결부(EP)는 상기 제1 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)와 동일층 상에 배치되고, 상기 제1 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)와 동일한 물질을 포함할 수 있다.
상기 제2 화소 연결부(EA)는 게이트 절연막(GI) 상에 배치되고, 상기 제2 절연막(IL2) 상에 배치되는 제3 콘택 패드(CNP3)를 통하여 상기 발광 라인 연결부(ECL)에 전기적으로 연결될 수 있다. 즉, 상기 제2 화소 연결부(EA)는 상기 발광 구동 연결부(EP)와 동일한 층 상에 배치되고, 상기 발광 구동 연결부(EP)와 동일한 물질을 포함할 수 있다.
상기 발광 제어 라인 연결부(ECL)는 제3 층간 절연막(IL3) 상에 배치될 수 있다. 즉, 상기 발광 제어 라인 연결부(ECL)는 상기 스캔 라인 연결부(SCL)와 동일한 층 상에 배치되고, 상기 스캔 라인 연결부(SCL)와 동일한 물질을 포함할 수 있다.
상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2) 각각은 복수의 배선들을 통하여 상기 화소에 제1 초기화 전원 및 제2 초기화 전원을 제공할 수 있다. 예를 들면, 상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2) 각각은 상기 제1 초기화 전원 라인(Vint1) 및 상기 제2 초기화 전원 라인(Vint2)에 연결되는 제1 연결 라인(CNL11, CNL21), 상기 화소에 연결되는 제2 연결 라인(CNL12, CNL22), 및 상기 제1 연결 라인(CNL11, CNL21)과 상기 제2 연결 라인(CNL12, CNL22)을 연결하는 제3 연결 라인(CNL13, CNL23)을 통하여 상기 화소에 상기 제1 초기화 전원 및 상기 제2 초기화 전원을 제공할 수 있다.
상기 제1 연결 라인(CNL11, CNL21)은 제1 층간 절연막(IL1) 상에 배치되고, 상기 제2 절연막(IL2) 상에 배치되는 제4 콘택 패드(CNP4) 및 제5 콘택 패드(CNP5)를 통하여 제3 연결 라인(CNL13, CNL23)과 전기적으로 연결될 수 있다. 또한, 상기 제2 연결 라인(CNL12, CNL22) 각각은 제1 층간 절연막(IL1) 상에 배치되고, 상기 제2 절연막(IL2) 상에 배치되는 제6 콘택 패드(CNP6) 및 제7 콘택 패드(CNP7)를 통하여 제3 연결 라인(CNL13, CNL23)과 전기적으로 연결될 수 있다. 즉, 상기 제1 연결 라인(CNL11, CNL21) 및 상기 제2 연결 라인(CNL12, CNL22)은 상기 스캔 구동 연결부(SP)와 동일한 층 상에 배치되고, 상기 스캔 구동 연결부(SP)와 동일한 물질을 포함할 수 있다.
상기 제3 연결 라인(CNL13, CNL23)은 상기 제3 층간 절연막(IL3) 상에 배치될 수 있다. 즉, 상기 제3 연결 라인(CNL13, CNL23)은 상기 스캔 라인 연결부(SCL)와 동일한 층 상에 배치되고, 상기 스캔 라인 연결부(SCL)와 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 라인 연결부(SCL), 발광 제어 라인 연결부(ECL), 및 상기 제3 연결 라인들(CNL13, CNL23)은 상기 i번째 화소 행보다 제1 화소 영역에 인접한 화소 행, 예를 들면, i-1번째 화소 행의 상기 제2 전원 라인(PL2)에 가장 인접한 화소(이하, "선두 화소"라 칭함.)의 데이터 라인(D) 및 제1 전원 라인(PL1)과 교차할 수 있다.
따라서, 상기 스캔 라인의 스캔 라인 연결부(SCL) 및 타 화소 연결부(SAL)를 연결하는 콘택 홀은 상기 스캔 라인이 연결되는 화소, 및 상기 i-1번째 화소 행의 선두 화소의 데이터 라인(D) 사이에 배치될 수 있다. 여기서, 상기 스캔 라인의 스캔 라인 연결부(SCL) 및 타 화소 연결부(SAL)를 연결하는 콘택 홀은 상기 스캔 라인의 상기 화소 연결부(SAU) 및 상기 타 화소 연결부(SAL)의 분기점일 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
DDV : 데이터 구동부
D, D1, D2, D3, …, Dm : 데이터 라인
EDV : 발광 구동부
IL1, IL2, IL3 : 제1 내지 제3 절연막
PL, PL1, PL2: 전원 라인, 제1 및 제2 전원 라인
PPA : 주변 영역
PXA : 화소 영역
PXL : 화소
SDV : 스캔 구동부
S, S1, S2, S3, …, Sn : 스캔 라인
T1, T2, …, T7 : 제1 내지 제7 트랜지스터
E, E1, E2, E3, …, En : 발광 제어 라인
SUB : 기판
CH1, CH2, …, CH11 : 제1 내지 제11 컨택홀

Claims (15)

  1. 화소 영역과 주변 영역을 포함하는 기판;
    상기 기판의 화소 영역에 제공되는 화소들;
    상기 화소들에 스캔 신호를 제공하는 스캔 라인들-상기 스캔 라인들은 상기 화소 영역에서 제1 방향으로 연장됨-; 및
    상기 화소들에 데이터 신호를 제공하는 데이터 라인들-상기 데이터 라인들은 상기 화소 영역에서 제2 방향으로 연장됨-;을 포함하고,
    상기 화소 영역은 제1 화소 영역과 상기 제1 화소 영역의 적어도 일 측에 배치된 제2 화소 영역을 포함하고,
    i(i는 자연수)번째 화소 행에 연결되는 스캔 라인은 상기 i번째 화소 행에 스캔 신호를 인가하고, 상기 스캔 라인에서 분기된 분기 라인은 k(k≠i인 자연수)번째 화소 행에 초기화 신호를 인가하며,
    제1 방향에서 상기 스캔 라인의 분기점은 상기 i번째 화소 행의 선두 화소와 인접하여 배치되고,
    상기 제1 방향에서 상기 i번째 화소 행의 상기 선두 화소는 상기 주변 영역에 가장 인접하고,
    상기 제2 화소 영역에서 상기 선두 화소는 상기 제1 화소 영역에서 상기 선두 화소보다 제1 방향에 대하여 더욱 중앙쪽에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소들에 전원을 제공하는 제1 전원 라인들; 및
    상기 제1 전원 라인들에 전기적으로 연결되고, 상기 주변 영역에 배치되는 제2 전원 라인을 더 포함하고,
    제1 방향에서, 상기 i번째 화소 행의 선두 화소는 상기 i번째 화소 행의 화소들 중 상기 제2 전원 라인과 가장 인접한 화소인 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 방향에서 상기 제2 화소 영역의 제1 선두 화소에 인접한 제1 분기점은 상기 제2 방향에서 상기 제1 선두 화소에 대해 인접한 화소 행의 제2 선두 화소와 중첩하고,
    상기 제1 선두 화소는 상기 제2 선두 화소보다 제1 방향에 대하여 더욱 중앙쪽에 배치된 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 분기점은 상기 제1 선두 화소 및 상기 제2 선두 화소에 연결된 데이터 라인 사이에 배치된 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 분기점은 상기 제1 선두 화소에 연결된 데이터 라인과 상기 제2 선두 화소에 연결된 데이터 라인 사이에 배치된 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 분기점은 상기 제1 선두 화소와 상기 제2 선두 화소에 연결된 제1 전원 라인 사이에 배치된 표시 장치.
  7. 제3 항에 있어서,
    마지막 화소행은 분기점 없이 마지막 스캔 라인에 연결된 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 화소 영역은 표시 영역의 적어도 하나의 가장자리에 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 데이터 라인들에 연결되는 데이터 구동부를 더 포함하고,
    상기 제2 화소 영역은 데이터 구동부에 인접한 표시 장치.
  10. 제1 항에 있어서,
    상기 스캔 라인이 상기 초기화 신호를 인가하는 k번째 화소 행은 i+1번째 화소 행인 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 화소 영역의 폭은 상기 제1 화소 영역과 상기 제2 화소 영역의 거리가 증가할수록 감소하는 표시 장치.
  12. 제5 항에 있어서,
    상기 화소들에 발광 제어 신호를 제공하는 발광 제어 라인들;
    상기 스캔 라인들의 단부에 연결되며 상기 주변 영역에 제공되는 스캔 구동부; 및
    상기 발광 제어 라인들의 단부에 연결되며 상기 주변 영역에 제공된 발광 구동부를 더 포함하고,
    상기 스캔 구동부는 상기 발광 구동부 및 상기 화소 영역 사이에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 주변 영역에 제공되며, 상기 화소 행들에 제1 초기화 전원을 제공하는 제1 초기화 전원 라인; 및
    상기 주변 영역에 제공되며, 상기 화소 행들에 제2 초기화 전원을 제공하는 제2 초기화 전원 라인을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 초기화 전원 라인과 상기 제2 초기화 전원 라인은 상기 화소 영역과 상기 스캔 구동부 사이에 배치된 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 초기화 전원 라인에 인가되는 전원은 상기 제2 초기화 전원 라인에 인가되는 전원보다 높은 전압을 가지는 표시 장치.
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