[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102637849B1 - 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 - Google Patents

도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 Download PDF

Info

Publication number
KR102637849B1
KR102637849B1 KR1020170160172A KR20170160172A KR102637849B1 KR 102637849 B1 KR102637849 B1 KR 102637849B1 KR 1020170160172 A KR1020170160172 A KR 1020170160172A KR 20170160172 A KR20170160172 A KR 20170160172A KR 102637849 B1 KR102637849 B1 KR 102637849B1
Authority
KR
South Korea
Prior art keywords
layer
capping
capping layer
conductive pattern
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170160172A
Other languages
English (en)
Other versions
KR20190062661A (ko
Inventor
이준걸
고경수
신상원
이동민
김상갑
손상우
신현억
최신일
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170160172A priority Critical patent/KR102637849B1/ko
Priority to US16/164,796 priority patent/US11063110B2/en
Priority to EP18208715.5A priority patent/EP3489999B1/en
Priority to CN201811433105.0A priority patent/CN109841658B/zh
Publication of KR20190062661A publication Critical patent/KR20190062661A/ko
Application granted granted Critical
Publication of KR102637849B1 publication Critical patent/KR102637849B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법이 제공된다. 도전 패턴은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층, 및 메인 도전층 상에 배치된 캡핑층을 포함하되, 캡핑층의 테이퍼 각도는 메인 도전층의 테이퍼 각도보다 작다.

Description

도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법{Conductive pattern, display device having the same and method for fabricating the conductive pattern}
본 발명은 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 에 관한 것이다.
전자 장치들은 신호를 전달하는 배선이나 전극의 용도로 도전 패턴을 채용한다. 예를 들어, 유기발광 표시장치나 액정 표시장치와 같은 표시장치는 박막 트랜지스터(Thin Film Transistor, TFT)를 구동하기 위한 다수의 도전 패턴들을 포함한다.
신호 배선이 길어질수록 자체 저항을 갖고 있기 때문에 신호 딜레이가 발생할 수 있다. 고해상도의 표시장치에서 주사 신호가 딜레이 되면 충분한 게이트 온 시간을 확보하기 어려워 표시 품질이 저하될 수 있다. 이를 위해 저저항 물질을 도전 패턴으로 채용하려는 노력이 계속되고 있다.
신호 배선은 제조 과정에서 다양한 환경에 놓일 수 있는데, 예를 들어, 어닐링 공정, 식각 공정 등을 거치면서 신호 배선 물질이 손상될 수 있다. 일반적으로 저저항 물질로 알려진 물질이라 하더라도 곧바로 도전 패턴으로 사용하게 되면 공정성이나 신뢰성을 확보하지 못할 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 우수한 저저항 도전 패턴을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 우수한 저저항 도전 패턴을 갖는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 우수한 저저항 도전 패턴의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 도전 패턴은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층, 및 상기 메인 도전층 상에 배치된 캡핑층을 포함하되, 상기 캡핑층의 테이퍼 각도는 상기 메인 도전층의 테이퍼 각도보다 작다.
상기 캡핑층은 상기 메인 도전층 상에 배치되고 질화 티타늄을 포함하는 제1 캡핑 구성층, 및 상기 제1 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제2 캡핑 구성층을 포함할 수 있다.
상기 캡핑층은 상기 제2 캡핑 도전층 상에 배치되고 질화 티타늄을 포함하는 제3 캡핑 구성층, 및 상기 제3 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제4 캡핑 구성층을 더 포함할 수 있다.
상기 제1 캡핑 구성층의 두께는 150Å 내지 400Å이고, 상기 제2 캡핑 구성층, 상기 제3 캡핑 구성층 및 상기 제4 캡핑 구성층의 두께는 각각 50Å 내지 200Å일 수 있다.
상기 캡핑층의 두께는 800Å 이상일 수 있다.
상기 캡핑층은 상기 제4 캡핑 구성층 상에 배치되고 질화 티타늄을 포함하는 제5 캡핑 구성층을 더 포함할 수 있다.
상기 제5 캡핑 구성층의 두께는 상기 제1 내지 제4 캡핑 구성층의 두께보다 작을 수 있다.
상기 제1 캡핑 구성층에 포함된 질소와 티타늄의 원자 비율은 0.9 내지 1.2일 수 있다.
상기 캡핑층은 순차 적층된 복수의 캡핑 구성층을 포함하되, 상기 각 캡핑 구성층의 테이퍼 각도는 상층으로 올라갈수록 작거나 같을 수 있다.
상기 메인 도전층의 상기 테이퍼 각도는 60° 이하일 수 있다.
상기 캡핑층의 상기 테이퍼 각도는 50° 이하일 수 있다.
상기 캡핑층은 교대 적층된 탄탈륨층 및 티타늄층을 포함하되, 상기 메인 도전층의 상면은 상기 탄탈륨층과 접할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 도전 패턴을 포함하되, 상기 도전 패턴은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층 및 상기 메인 도전층 상에 배치되고 테이퍼 각도가 상기 메인 도전층의 테이퍼 각도보다 작은 캡핑층을 포함한다.
상기 캡핑층은 상기 메인 도전층 상에 배치되고 질화 티타늄을 포함하는 제1 캡핑 구성층, 상기 제1 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제2 캡핑 구성층, 상기 제2 캡핑 도전층 상에 배치되고 질화 티타늄을 포함하는 제3 캡핑 구성층, 및 상기 제3 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제4 캡핑 구성층을 포함할 수 있다.
상기 캡핑층의 두께는 800Å 이상이고, 상기 제1 캡핑 구성층의 두께는 150Å 내지 400Å이고, 상기 제2 캡핑 구성층, 상기 제3 캡핑 구성층 및 상기 제4 캡핑 구성층의 두께는 각각 50Å 내지 200Å일 수 있다.
상기 메인 도전층의 상기 테이퍼 각도는 60° 이하이고, 상기 캡핑층의 상기 테이퍼 각도는 50° 이하일 수 있다.
상기 도전 패턴은 상기 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선을 포함할 수 있다.
상기 도전 패턴은 상기 박막 트랜지스터에 데이터 신호를 전달하는 데이터선을 포함할 수 있다.
상기 또 다른 과제를 해결하기 위한 일 실시예에 따른 도전 패턴의 제조 방법은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전 물질층을 형성하는 단계, 상기 메인 도전 물질층 상에 캡핑 물질층을 형성하는 단계, 상기 캡핑 물질층 상에 식각 마스크용 포토레지스트 패턴을 형성하는 단계, 제1 식각 조건으로 상기 캡핑 물질층과 상기 메인 도전 물질층을 1차 식각하는 단계, 및 제2 식각 조건으로 상기 캡핑 물질층과 상기 메인 도전 물질층을 2차 식각하는 단계를 포함하되, 상기 제2 식각 조건은 상기 제1 식각 조건보다 상기 캡핑 물질층과 상기 메인 도전 물질층에 대한 식각률이 낮고, 상기 포토레지스트 패턴에 대한 소모율이 높다.
상기 1차 식각은 제1 식각 조성물을 이용하여 진행되고, 상기 2차 식각은 제2 식각 조성물을 이용하여 진행되며, 상기 제1 및 제2 식각 조성물은 각각 염소 및 염화붕소를 포함할 수 있다.
상기 제2 식각 조성물의 상기 염소의 함량은 상기 제1 식각 조성물의 상기 염소의 함량보다 작고, 상기 제2 식각 조성물의 상기 염화붕소의 함량은 상기 제1 식각 조성물의 상기 염화붕소의 함량보다 클 수 있다.
상기 제1 및 제2 식각 조성물은 각각 질소를 더 포함하되, 상기 제2 식각 조성물의 상기 질소의 함량은 상기 제1 식각 조성물의 상기 질소의 함량보다 클 수 있다.
상기 캡핑 물질층을 형성하는 단계는 상기 메인 도전 물질층 상에 질화 티타늄을 포함하는 제1 캡핑 구성 물질층을 형성하는 단계, 및 상기 제1 캡핑 구성 물질층 상에 티타늄을 포함하는 제2 캡핑 구성 물질층을 형성하는 단계를 포함할 수 있다.
상기 제1 캡핑 구성 물질층을 형성하는 단계 및 상기 제2 캡핑 구성 물질층을 형성하는 단계는 동일한 스퍼터링 장치에서 연속적으로 진행될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 도전 패턴에 의하면, 메인 도전층으로서 알루미늄이나 알루미늄 합금과 같은 저저항 물질을 사용하면서도 후속 공정에 의한 손상을 최소화하여 도전 패턴에 대한 신뢰성을 개선할 수 있다.
또, 도전 패턴 상에 배치되는 상부막의 막질 균일성을 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 도전 패턴의 단면도이다.
도 2는 일 실시예에 따른 도전 패턴의 부분 단면도로서 도 1의 A 영역의 확대도이다.
도 3은 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 4는 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 5는 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 6은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 7은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 8은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 9는 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 10은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 11 내지 도 15는 일 실시예에 따른 도전 패턴의 제조 방법의 공정 단계별 단면도들이다.
도 16은 일 실시예 따른 유기발광 표시장치의 일 화소의 등가 회로도이다.
도 17은 일 실시예에 따른 유기발광 표시장치의 일 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 도전 패턴의 단면도이다.
도 1을 참조하면, 도전 패턴(100)은 베이스 부재(200) 상에 배치될 수 있다. 베이스 부재(200)는 도전 패턴(100)이 배치되는 공간을 제공하는 것으로 당해 기능을 수행할 수 있는 다양한 물질과 부재가 베이스 부재(200)로 적용될 수 있다. 예를 들어, 베이스 부재(200)는 유리, 석영 등 무기 물질로 이루어진 절연 기판, 폴리이미드 등과 같은 유기 물질로 이루어진 절연 기판 등 절연 기판으로 이루어질 수 있다. 다른 예로, 베이스 부재(200)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등과 같은 무기 절연막으로 이루어지거나 유기 절연막으로 이루어질 수도 있다. 또 다른 예로, 베이스 부재(200)는 폴리실리콘, 산화물 반도체 등과 같은 반도체 물질이나 금속 물질 같은 도전성 물질로 이루어진 층 또는 막으로 이루어질 수도 있다.
도전 패턴(100)은 전체로서 도전성을 가지며 특정한 평면 형상을 가질 수 있다. 도전 패턴(100)은 다양한 전자 장치에 사용될 수 있다. 도전 패턴(100)은 전기적 신호를 전달하는 배선 뿐만 아니라, 전극, 플로팅 전극 등으로 활용될 수 있다. 예를 들어, 도전 패턴(100)은 박막 트랜지스터의 게이트 배선, 데이터 배선, 신호 연결 배선 등으로 사용될 수 있고, 게이트 전극, 소스 전극, 드레인 전극 등으로 사용될 수 있다. 또한, 도전 패턴(100)은 유기발광 표시장치의 전원전압 배선, 애노드 전극, 캐소드 전극, 보조 전극, 유지 커패시터 전극 등에 적용될 수 있고, 액정 표시장치의 화소 전극, 공통 전극, 유지 커패시터 배선, 유지 커패시터 전극 등에 적용될 수 있다. 나아가, 도전 패턴(100)은 표시 장치에서 차광 패턴이나 반사 패턴으로 사용될 수도 있다.
도전 패턴(100)은 메인 도전층(110)과 메인 도전층(110) 상에 배치된 캡핑층(120)을 포함한다.
메인 도전층(110)은 도전 패턴(100)에 도전성을 부여하는 층이다. 메인 도전층(110)은 저저항 물질로 이루어질 수 있다. 메인 도전층(110)은 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 상기 알루미늄 합금은 알루미늄 및 첨가 물질을 포함한다. 상기 첨가 물질은 니켈(Ni), 란타넘(La), 네오디뮴(Nd) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 니켈 등의 첨가 물질은, 이에 한정되는 것은 아니지만, 알루미늄 합금 전체를 기준으로 2 at% 이하 또는 1 at% 이하로 포함될 수 있다.
알루미늄은 면저항이 0.15 Ω/□(3 kÅ 두께 기준) 수준으로서 면저항이 0.55 Ω/□(2.5 kÅ 두께 기준) 수준인 몰리브덴(Mo) 등 보다 상대적으로 저저항 특성을 갖는 물질이기 때문에, 알루미늄 또는 알루미늄 합금을 포함하는 도전층은 얇은 두께로 형성되더라도 충분한 수준의 도전성을 가질 수 있다.
메인 도전층(110)의 두께(t1)는 예를 들어, 1000 내지 3000Å이거나 1500 내지 2000Å일 수 있다. 그러나, 이에 제한되는 것은 아니다.
메인 도전층(110)은 단일막일 수도 있지만, 다층막일 수도 있다. 메인 도전층(110)이 다층막일 경우, 다층막을 구성하는 단일막 중 적어도 하나는 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
메인 도전층(110)의 상면에는 캡핑층(120)이 배치된다. 캡핑층(120)은 메인 도전층(110)의 상면을 덮어 메인 도전층(110)을 보호한다. 메인 도전층(110)으로 적용될 수 있는 알루미늄의 경우 힐록 등에 취약하다. 알루미늄 단일층으로 배선을 형성하고, 그 위에 다른 층을 형성하기 위해 고온(예컨대, 400 ~ 580℃)의 어닐링 공정을 진행하는 경우 알루미늄 배선 표면에 힐록(hillock)이 발생할 수 있다. 또, 알루미늄 배선 상부에 절연막을 형성하고, 알루미늄 배선을 노출하는 컨택홀을 형성하는 경우 알루미늄 배선의 표면이 컨택홀 형성을 위한 식각 물질이나 플라즈마에 노출될 수 있는데, 이 경우 알루미늄 배선의 표면이 손상되거나 저항이 증가할 수 있다. 캡핑층(120)은 위와 같이 메인 도전층(110)의 표면에 불량이 발생하거나 저항이 증가하는 것을 방지 또는 완화하여 도전 패턴(100)의 신뢰성을 증가시키는 역할을 할 수 있다.
캡핑층(120)은 이종 물질층이 적층된 다층 구조로 이루어질 수 있다. 구체적으로 설명하면, 캡핑층(120)은 적층된 복수의 층을 포함할 수 있다. 본 명세서에서 캡핑층(120)을 구성하는 층을 캡핑층(120)과 구별하기 위해 캡핑 구성층이라 지칭하기로 한다. 이웃하는 캡핑 구성층은 서로 다른 물질로 이루어질 수 있다. 캡핑층(120)은 2층 이상의 캡핑 구성층을 포함한다. 캡핑층(120)은 4층 이상의 캡핑 구성층을 포함할 수 있으며, 도 1에서는 4층의 캡핑 구성층(121-124)을 갖는 경우를 예시한다.
캡핑층(120)의 다층 구조를 이루는 각 캡핑 구성층(121-124)은 도전 물질로 이루어질 수 있다. 각 캡핑 구성층(121-124)은 예를 들어, 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta) 등을 포함할 수 있다. 예를 들어, 캡핑층(120)은 질화 티타늄층과 티타늄층이 교대 적층된 구조를 가질 수 있다. 질화 티타늄층과 티타늄층은 물성이 상이한 이종 물질이지만, 둘다 티타늄을 공유하기 때문에 연속 공정에 의한 성막이 가능하다. 이에 대한 상세한 설명은 후술하기로 한다.
다른 예로 캡핑층(120)은 탄탈륨층과 티타늄층이 교대 적층된 구조를 가질 수도 있다. 캡핑층(120)의 전체 전기 전도도는 메인 도전층(110)의 전기 전도도보다 작을 수 있다.
캡핑층(120)은 메인 도전층(110)을 효과적으로 보호하기 위해서 충분한 두께를 가질 필요가 있다. 최소한의 메인 도전층(110) 보호를 위한 캡핑층(120) 전체의 두께(t2)는 400Å 이상일 수 있다. 도전 패턴(100) 상에 컨택홀을 형성하기 위해 절연막을 식각할 때 식각 물질에 의해 캡핑층(120)이 제거되면 메인 도전층(110)의 표면이 식각 물질이나 플라즈마에 노출되어 손상을 입을 수 있다. 컨택홀이 도전 패턴(100)을 완전하게 노출하도록 하기 위해 어느 정도 과식각(over-etching)이 이루어질 수 있는데, 이 경우에도 캡핑층(120)이 제거되지 않고 메인 도전층(110)의 표면을 안정적으로 보호하기 위해서는 캡핑층(120) 전체의 두께(t2)가 800Å 이상인 것이 바람직하다.
캡핑층(120)의 두께(t2)는 메인 도전층(110)의 두께(t1)보다는 작을 수 있다. 일 실시예에서, 이에 제한되는 것은 아니지만, 캡핑층(120)의 두께(t2)는 메인 도전층(110)의 두께(t1)의 1/2 이하일 수 있다.
도전 패턴(100)의 측면(또는 측벽) 경사각인 테이퍼 각도는 70°이하이고, 바람직하게는 60°이하일 수 있다. 도전 패턴(100)의 테이퍼 각도가 작을수록 도전 패턴(100) 상부에 절연막 등을 형성할 때 도전 패턴(100)의 측면 부근에 절연 물질이 채워지지 않거나 막질이 불균일해지는 것을 방지할 수 있다. 도전 패턴(100)의 상부에 보다 균일한 막을 형성하기 위해 메인 도전층(110) 상부에 위치하는 캡핑층(120)의 테이퍼 각도(θ2)는 메인 도전층(110)의 테이퍼 각도(θ1)보다 작을 수 있다. 캡핑층(120)의 테이퍼 각도(θ2)는 50° 이하이거나 45° 이하일 수 있다. 예를 들어, 메인 도전층(110)의 테이퍼 각도(θ1)는 약 57.3°인 반면, 캡핑층(120)의 테이퍼 각도(θ2)는 약 21.4°일 수 있다. 제1 도전 패턴(100)의 측면이 테이퍼 각도(θ1, θ2)를 가짐에 따라 상부에 위치하는 캡핑층(120)의 평균 선폭은 메인 도전층(110)의 평균 선폭보다 작을 수 있다.
도 2는 일 실시예에 따른 도전 패턴의 부분 단면도로서 도 1의 A 영역의 확대도이다. 도 2는 메인 도전층(110)으로 알루미늄 합금을 사용하고, 캡핑층(120)으로 질화 티타늄층과 티타늄층이 4층 규모로 교대 적층한 경우를 예시한다.
도 2를 참조하면, 캡핑층(120)은 순차 적층된 제1 캡핑 구성층(121), 제2 캡핑 구성층(122), 제3 캡핑 구성층(123) 및 제4 캡핑 구성층(124)을 포함할 수 있다. 제1 캡핑 구성층(121)은 메인 도전층(110)의 바로 위에 배치될 수 있다. 즉, 제1 캡핑 구성층(121)의 저면은 메인 도전층(110)의 상면과 접한다. 제1 캡핑 구성층(121)의 저면과 메인 도전층(110)의 상면은 상호 돌출됨 없이 정렬될 수 있다.
캡핑 구성층(121-124)이 질화 티타늄층과 티타늄의 2가지 물질 중 하나로 이루어지는 경우, 메인 도전층(110)과 직접 접하는 제1 캡핑 구성층(121)은 질화 티타늄층으로 이루어지는 것이 바람직하다.
구체적으로 설명하면, 제1 캡핑 구성층(121)이 티타늄으로 이루어져 티타늄과 메인 도전층(110)의 알루미늄 성분이 직접 접할 경우, 후속 어닐링 공정을 거치면서 계면에서 금속 성분들의 확산이 일어날 수 있다. 이 경우 계면에서 알루미늄-티타늄 합금이 형성될 수 있는데, 이것은 도전 패턴(100)의 저항을 높이는 원인이 될 수 있다.
뿐만 아니라, 티타늄은 BOE(buffer oxide etch)와 같은 세정 공정 시 세정액으로 사용되는 0.9wt%의 불산(HF) 등에 의해 쉽게 부식될 수 있는데, 그에 따라 메인 도전층(110) 상에 언더컷(undercut)이 유발되어 성막 품질을 저해할 수 있다. 또, 티타늄이 부식되면서 메인 도전층(110)의 표면이 노출되어 불산에 닿게 되면, 메인 도전층(110)을 이루는 알루미늄 성분이 불산과 반응하여 표면 손상이 이루어질 수 있다.
반면, 제1 캡핑 구성층(121)을 질화 티타늄으로 형성하게 되면, 티타늄에 비해 메인 도전층(110)과의 계면에서 금속 성분의 확산이 잘 이루어지지 않는다. 또한, 질화 티타늄은 티타늄에 비해 불산 등에 잘 반응하지 않아 BOE 세정 공정을 진행하더라도 메인 도전층(110)의 표면을 잘 보호할 수 있다.
제1 캡핑 구성층(121)의 두께(t21)는 150Å 이상일 수 있다. 제1 캡핑 구성층(121)의 두께(t21가 150Å 이상이면, 메인 도전층(110)의 알루미늄 성분의 확산을 효과적으로 억제할 수 있다.
한편, 제1 캡핑 구성층(121)의 두께(t21)가 너무 두꺼우면 공정 효율상 불리할 수 있다. 예를 들어, 질화 티타늄으로 이루어진 제1 캡핑 구성층(121)은 티타늄을 타겟으로 하고 스퍼터링 가스로 질소를 사용하는 반응성 스퍼터링으로 성막될 수 있다. 그런데, 성막하려는 질화 티타늄의 두께가 과도하게 두꺼워 반응성 스퍼터링이 오랜 시간 지속되면 티타늄 타겟이나 스퍼터링 챔버 내벽에 재증착 입자가 발생할 수 있다. 나아가, 스퍼터링 장치를 통해 다수의 도전 패턴(100)을 형성하는 경우 재증착 입자가 누적되어 오염원으로 작용할 수 있다. 더미 도전 패턴 성막 공정을 통해 재증착 입자에 의한 오염원을 일부 제거할 수 있지만, 도전 패턴(100) 성막 공정 중간에 더미 공정이 추가됨에 따라 공정 효율을 감소시킬 수 있다. 따라서, 단일 질화 티타늄층의 두께가 너무 두꺼운 것은 바람직하지 않고, 이러한 관점에서 제1 캡핑 구성층(121)의 두께(t21)는 400Å 이하로 설정할 수 있다.
상기와 같은 관점에서 제1 캡핑 구성층(121)의 두께는 150Å 내지 400Å의 범위일 수 있다.
제1 캡핑 구성층(121)에 포함된 질소(N)와 티타늄(Ti)의 원자 비율(질소 원자수/티타늄 원자수)은 0.9 내지 1.2일 수 있다. 티타늄에 대한 질소 원자 비율이 0.9 이상이면 알루미늄-티타늄 합금의 형성을 효과적으로 방지할 수 있다. 일 실시예에서, 제1 캡핑 구성층(121)은 티타늄 원자보다 질소 원자의 수가 더 많은 질화 티타늄(N rich TiNx)으로 이루어질 수 있다(즉, 질소와 티타늄의 원자 비율이 1 이상). 티타늄에 대한 질소 원자 비율이 1.2 이하인 것이 과도한 저항 증가를 막고, 상술한 바와 같이 재증착 입자 발생을 억제하는 데이 유리하다.
제1 캡핑 구성층(121)에 포함된 질소 원자의 비율은 제1 캡핑 구성층(121) 내의 위치에 관계없이 실질적으로 균일할 수 있으나 이에 제한되는 것은 아니며, 질소 원자는 제1 캡핑 구성층(121)의 두께 방향에 대한 위치에 따라 그 분포 정도가 다를 수도 있다.
제1 캡핑 구성층(121)의 바로 위에는 제2 캡핑 구성층(122)이 배치된다. 제2 캡핑 구성층(122)의 저면은 제1 캡핑 구성층(121)의 상면과 접하여 계면을 이룬다. 제2 캡핑 구성층(122)의 저면과 제1 캡핑 구성층(121)의 상면은 상호 돌출됨 없이 정렬될 수 있다. 상술한 것처럼, 제1 캡핑 구성층(121)이 질화 티타늄층으로 이루어진 경우, 제2 캡핑 구성층(122)은 이종 물질층인 티타늄층으로 이루어질 수 있다. 여기서 티타늄층은 티타늄을 주성분으로 하는 층으로서, 질소를 전혀 함유하지 않는 경우만을 지칭하는 것은 아니고, 질소(N)와 티타늄(Ti)의 원자 비율이 0.02 이하 또는 0.01 이하인 경우와 같이 극히 미량의 질소만을 함유하거나 질소가 불순물로 일부 첨가된 정도에 불과하여 실질적으로 질소가 해당층의 물성에 미치는 영향이 거의 없는 경우에도 티타늄층으로 지칭될 수 있다.
제2 캡핑 구성층(122)은 티타늄을 타겟으로 하는 스퍼터링으로 성막될 수 있다. 제2 캡핑 구성층(122)을 형성하는 데 사용되는 스퍼터링 가스는 아르곤이나 헬륨 등과 같은 비활성 가스일 수 있다.
제2 캡핑 구성층(122)은 제1 캡핑 구성층(121)의 성막에 연속하는 연속 스퍼터링 방식으로 형성될 수 있다. 예를 들어, 티타늄 타겟을 포함하는 하나의 스퍼터링 장치에서 먼저 스퍼터링 가스로 질소를 공급하면서 스퍼터링을 진행하여 질화 티타늄으로 이루어진 제1 캡핑 구성층(121)을 형성하고, 이어 동일한 스퍼터링 장치에서 스퍼터링 가스를 비활성 가스로 변경하여 스퍼터링을 진행하여 티타늄으로 이루어진 제2 캡핑 구성층(122)을 형성할 수 있다. 상술한 바와 같이, 제1 캡핑 구성층(121)을 형성하면서 일부 발생한 재증착 입자는 연속하는 제2 캡핑 구성층(122) 형성 공정을 통해 적어도 부분적으로 제거될 수 있기 때문에, 스퍼터링 장치 내에 재증착 입자가 누적되는 것을 방지할 수 있다.
제2 캡핑 구성층(122)의 두께(t22)는 50Å 내지 200Å의 범위일 수 있다. 제2 캡핑 구성층(122)의 두께(t22)가 50Å 미만이면 막질 균일성을 제어하기 쉽지 않고, 재증착 입자의 제거 효과가 미미하다. 막질의 균일성 및 공정 효율을 높이는 관점에서 제2 캡핑 구성층(122)의 두께(t22)가 100Å 이상인 것이 바람직하다.
제2 캡핑 구성층(122)을 구성하는 티타늄층은 상술한 것처럼 불산에 취약한데, 제2 캡핑 구성층(122)의 두께(t22)가 너무 두꺼우면 언더컷이 유발되어 성막 품질을 저해할 수 있다. 뿐만 아니라, 티타늄은 제조 공정에서 질화 티타늄보다 쉽게 산화되어 산화 티타늄으로 바뀔 수 있다. 티타늄의 두께가 두꺼울수록 산화되는 정도가 커지고 산화 티타늄의 함량이 증가하게 되는데, 이는 제2 캡핑 구성층(122)의 저항을 증가시키는 원인이 된다. 이와 같은 관점에서 제2 캡핑 구성층(122)의 두께는 200Å 이하의 범위에서 조절될 수 있다.
제3 캡핑 구성층(123)은 제2 캡핑 구성층(122)의 바로 위에 배치된다. 제3 캡핑 구성층(123)의 저면은 제2 캡핑 구성층(122)의 상면과 접한다. 제3 캡핑 구성층(123)의 저면과 제2 캡핑 구성층(122)의 상면은 상호 돌출됨 없이 정렬될 수 있다. 제3 캡핑 구성층(123)은 제1 캡핑 구성층(121)과 마찬가지로 질화 티타늄을 포함한다. 제3 캡핑 구성층(123)은 제2 캡핑 구성층(122)을 덮어 제2 캡핑 구성층(122)이 불산 등에 과도하게 식각되는 것을 방지한다.
제3 캡핑 구성층(123)은 연속 스퍼터링 방식으로 형성될 수 있다. 즉, 스퍼터링 장치 내에서 제2 캡핑 구성층(122)의 형성 후 스퍼터링 가스를 비활성 가스에서 질소 가스로 변경하고 반응성 스퍼터링을 진행하여 제3 캡핑 구성층(123)을 형성할 수 있다.
제3 캡핑 구성층(123)은 제1 캡핑 구성층(121)과는 달리 메인 도전층(110)과 직접 접하지 않기 때문에, 제1 캡핑 구성층(121)만큼 충분한 두께를 요하지 않는다. 따라서, 제3 캡핑 구성층(123)의 두께(t23)는 제1 캡핑 구성층(121)의 두께보다 작거나 같을 수 있다. 제3 캡핑 구성층(123)의 두께(t23)는 제2 캡핑 구성층(122)과 같이 50Å 내지 200Å의 범위 또는 100Å 내지 200Å의 범위에서 조절될 수 있다. 제3 캡핑 구성층(123)의 두께(t23)가 50Å 이상 나아가 100Å 이상이면 막질 균일성을 높이는 데에 도움이 된다. 제3 캡핑 구성층(123)의 두께(t23)를 200Å 이하로 설정하면 스퍼터링 장치 내에 재증착 입자가 누적되는 것을 효과적으로 방지할 수 있다.
제3 캡핑 구성층(123)에 포함된 질소와 티타늄의 원자 비율은 제1 캡핑 구성층(121)과 동일할 수 있지만, 제1 캡핑 구성층(121)과는 달리 알루미늄 성분의 확산 가능성이 낮은 점을 감안하면 제1 캡핑 구성층(121)보다 질소의 함량이 상대적으로 더 낮을 수도 있다.
제3 캡핑 구성층(123)의 바로 위에는 제4 캡핑 구성층(124)이 배치된다. 제4 캡핑 구성층(124)의 저면은 제3 캡핑 구성층(123)의 상면과 접한다. 제4 캡핑 구성층(124)의 저면과 제3 캡핑 구성층(123)의 상면은 상호 돌출됨 없이 정렬될 수 있다. 제4 캡핑 구성층(124)은 제2 캡핑 구성층(122)과 마찬가지로 티타늄을 포함하며, 그 두께(t24)는 50Å 내지 200Å의 범위 또는 100Å 내지 200Å일 수 있다.
제4 캡핑 구성층(124)은 연속 스퍼터링 방식으로 형성될 수 있다. 즉, 스퍼터링 장치 내에서 제3 캡핑 구성층(123)을 형성한 후 스퍼터링 가스를 질소 가스에서 비활성 가스로 변경하고 스퍼터링을 진행하여 제4 캡핑 구성층(124)을 성막할 수 있다.
몇몇 실시예에서, 캡핑 구성층(121-124)의 두께(t21-t24)는 모두 동일할 수도 있다. 예를 들어, 캡핑층(120)의 전체 두께(t2)는 800Å이고, 제1 캡핑 구성층(121), 제2 캡핑 구성층(122), 제3 캡핑 구성층(123) 및 제4 캡핑 구성층(124)은 모두 동일하게 200Å의 두께를 가질 수 있다. 다른 실시예에서, 제1 캡핑 구성층(121)의 두께(t21)가 다른 캡핑 구성층(122-124)의 두께(t22-t24)보다 클 수 있다. 제1 캡핑 구성층(121)을 제외한 나머지 캡핑 구성층(122-124)의 두께(t22-t24)는 동일할 수 있지만, 이에 제한되는 것은 아니다.
각 캡핑 구성층(121-124)의 테이퍼 각도(θ2)는 모두 동일할 수 있다. 캡핑 구성층의 평균 선폭은 제1 캡핑 구성층(121)이 가장 넓고, 제2 캡핑 구성층(122), 제3 캡핑 구성층(123), 제4 캡핑 구성층(124)으로 갈수록 평균 선폭이 작아질 수 있다. 각 캡핑 구성층(121-124)의 측면은 모두 동일한 평면에 있을 수 있다.
이상에서 설명한 일 실시예에 따른 도전 패턴(100)은 저저항 물질인 알루미늄 또는 알루미늄 합금을 메인 도전층(110)으로 사용하면서도 세정 공정이나 식각 공정에 의한 메인 도전층(110)의 손상을 효과적으로 방지할 수 있다. 또, 캡핑층(120)의 테이퍼 각도(θ2)가 작아 도전 패턴(100) 상부에 절연막 등을 형성할 때 도전 패턴(100)의 측면 부근에 절연 물질이 채워지지 않거나 막질이 불균일해지는 것을 방지할 수 있다.
질화 티타늄 대신에 탄탈륨을 티타늄과 교대 적층할 수도 있는데, 탄탈륨도 질화 티타늄과 유사하게 티타늄에 비해 알루미늄 확산이 잘 이루어지지 않고, 티타늄에 비해 불산 등에 잘 반응하지 않는다. 따라서, 이 경우 도 2의 실시예에서 질화 티타늄이 적용되는 위치에 탄탈륨이 적용할 수 있을 것이다. 즉, 도 2 에서, 제1 캡핑 구성층(121)과 제3 캡핑 구성층(123)은 탄탈륨으로 이루어지고, 제2 캡핑 구성층(122)과 제4 캡핑 구성층은 티타늄으로 이루어질 수 있다.
이하, 다른 실시예들에 대해 설명한다.
도 3은 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 3에서는 도전 패턴(100_1)의 캡핑층(120_1)이 8개의 캡핑 구성층을 포함하는 경우를 예시한다. 도 3을 참조하면, 캡핑층(120_1)은 순차 적층된 제1 캡핑 구성층(121), 제2 캡핑 구성층(122), 제3 캡핑 구성층(123), 제4 캡핑 구성층(124), 제5 캡핑 구성층(125), 제6 캡핑 구성층(126), 제7 캡핑 구성층(127), 제8 캡핑 구성층(128)을 포함한다. 제1 캡핑 구성층(121), 제3 캡핑 구성층(123), 제5 캡핑 구성층(125), 제7 캡핑 구성층(127)은 각각 질화 티타늄으로 이루어지고, 제2 캡핑 구성층(122), 제4 캡핑 구성층(124), 제6 캡핑 구성층(126), 제8 캡핑 구성층(128)은 티타늄으로 이루어질 수 있다. 제1 내지 제8 캡핑 구성층(128)은 연속 스퍼터링 방식으로 순차적으로 형성될 수 있다.
일 실시예에서, 전체 캡핑층(120_1)의 두께(t2)는 800Å이고, 각 캡핑 구성층의 두께(t21-t28)는 100Å의 실질적으로 동일한 두께를 가질 수 있다. 제1 캡핑 구성층(121)이 100Å의 두께를 가질 경우 메인 도전층(110)으로부터 알루미늄 성분의 일부 확산이 이루어질 수 있지만, 제3 캡핑 구성층(123)도 질화 티타늄으로 이루어지기 때문에 두께 방향으로 그 이상의 알루미늄 확산은 억제할 수 있다. 각 캡핑 구성층의 두께(t21-t28)가 100Å 정도가 되면 균일한 막질을 얻을 수 있으면서 티탄층의 언더컷이나 산화 등을 방지하고 재증착 입자에 대한 오염을 줄일 수 있다.
알루미늄 성분 확산을 충분히 막기 위해서는 제1 캡핑 구성층(121)의 두께(t21)를 150Å 내지 400Å의 범위에서 설정하고, 나머지 제2 내지 제8 캡핑 구성층(128)의 두께(t22-t28)를 100Å 내외로 형성할 수도 있다.
도 4는 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 4를 참조하면, 본 실시예에 따른 도전 패턴(100_2)은 제4 캡핑 구성층(124) 상에 제5 캡핑 구성층(125)이 더 배치된 점에서 도 2의 실시예와 차이가 있다.
제5 캡핑 구성층(125)은 제4 캡핑 구성층(124)의 바로 위에 배치된다. 제5 캡핑 구성층(125)의 저면은 제4 캡핑 구성층(124)의 상면과 접한다. 제5 캡핑 구성층(125)의 저면과 제4 캡핑 구성층(124)의 상면은 상호 돌출됨 없이 정렬될 수 있다.
제5 캡핑 구성층(125)은 제3 캡핑 구성층(123)과 마찬가지로 질화 티타늄을 포함한다. 캡핑층(120_2)의 최상층을 이루는 제5 캡핑 구성층(125)이 질화 티타늄으로 이루어짐에 따라 캡핑층(120_2)의 표면에서 산화가 방지될 수 있다. 티타늄으로 이루어진 하부의 제4 캡핑 구성층(124)은 제5 캡핑 구성층(125)에 의해 덮여 보호되므로, 제4 캡핑 구성층(124)의 티타늄 산화도 방지될 수 있다. 아울러, 질화 티타늄으로 이루어진 제5 캡핑 구성층(125)은 제4 캡핑 구성층(124)에 비해 불산이나 절연막 식각 물질에 더 잘 저항하므로, 그들로부터 하부 막들의 손상을 1차적으로 저지하는 역할을 할 수 있다.
제5 캡핑 구성층(125)의 주된 역할은 표면 산화를 방지하는 것이기 때문에 다른 캡핑 구성층(121-124)만큼이 두께를 가질 필요는 없고, 제4 캡핑 구성층(124)을 코팅할 수 있는 정도의 두께를 가지면 충분하다. 이러한 관점에서, 이에 제한되는 것은 아니지만, 제5 캡핑 구성층(125)은 제1 내지 제4 캡핑 구성층(124)보다 작은 두께(t25)를 가질 수 있다. 예를 들어, 제1 내지 제4 캡핑 구성층(124)은 200Å의 두께를 갖는 반면, 제5 캡핑 구성층(125)은 50Å의 두께로 형성될 수 있다.
도 5는 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 5를 참조하면, 본 실시예에 따른 도전 패턴(100_4)은 캡핑층(120_4_이 서로 다른 테이퍼 각도(θ)를 갖는 캡핑 구성층들을 포함하는 점에서 도 2의 실시예와 차이가 있다.
일 실시예에서, 도전 패턴(100_4)의 테이퍼 각도(θ21-θ24)는 상부층으로 갈수록 작아질 수 있다. 즉, 제1 캡핑 구성층(121_4)의 테이퍼 각도(θ21)는 메인 도전층(110)의 테이퍼 각도(θ1)보다 작고, 제2 캡핑 구성층(122_4)의 테이퍼 각도(θ22)는 제1 캡핑 구성층(121_4)의 테이퍼 각도(θ21)보다 작고, 제3 캡핑 구성층(123_4)의 테이퍼 각도(θ23)는 제2 캡핑 구성층(122_4)의 테이퍼 각도(θ22)보다 작고, 제4 캡핑 구성층(124_4)의 테이퍼 각도(θ24)는 제3 캡핑 구성층(123_4)의 테이퍼 각도(θ23)보다 작을 수 있다. 이처럼, 상부층으로 갈수록 단계적으로 캡핑 구성층(121_4, 122_4, 123_4, 124_4)들의 테이퍼 각도(θ21-θ24)가 작아지면 도전 패턴(100_4) 상부에 절연막 등을 형성할 때 절연 물질이 도전 패턴(100_4)의 측면을 더욱 잘 채울 수 있어, 절연막 등의 성막 품질을 더욱 개선할 수 있다.
도 6은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 6을 참조하면, 본 실시예에 따른 도전 패턴(100_5)은 캡핑층(120_5)의 측면이 곡면을 포함하는 점에서 캡핑층(120_4)의 측면이 평탄면으로 이루어진 도 5의 실시예와 차이가 있다. 캡핑층(120_5)을 구성하는 제1 내지 제4 캡핑 구성층(121_5, 122_5, 123_5, 124_5)의 측면도 각각 곡면을 포함할 수 있다. 측면이 곡면인 캡핑 구성층의 테이퍼 각도는 측면에서의 접평면(단면도상 접선)의 경사각으로 표현될 수 있다. 측면 중 저면 지점에서의 접평면 경사각을 캡핑 구성층의 테이퍼 각도로 정의하면, 제1 캡핑 구성층(121_5)의 테이퍼 각도(θ21)는 메인 도전층(110)의 테이퍼 각도(θ1)보다 작고, 제2 캡핑 구성층(122_5)의 테이퍼 각도(θ22)는 제1 캡핑 구성층(121_5)의 테이퍼 각도(θ21)보다 작고, 제3 캡핑 구성층(123_5)의 테이퍼 각도(θ23)는 제2 캡핑 구성층(122_5)의 테이퍼 각도(θ22)보다 작고, 제4 캡핑 구성층(124_5)의 테이퍼 각도(θ24)는 제3 캡핑 구성층(123_5)의 테이퍼 각도(θ23)보다 작을 수 있다. 이처럼, 상부층으로 갈수록 단계적으로 캡핑 구성층들(121_5, 122_5, 123_5, 124_5)의 테이퍼 각도가 작아지면 도전 패턴(100_5) 상부에 절연막 등을 형성할 때 절연 물질이 도전 패턴(100_5)의 측면을 더욱 잘 채울 수 있어, 절연막 등의 성막 품질을 더욱 개선할 수 있다.
도 7 내지 도 9는 또 다른 실시예에 따른 도전 패턴의 부분 단면도들이다. 도 7 내지 도 9의 실시예는 제조 공정 조건에 따라 도전 패턴이 막들의 계면에서 완전히 정렬되지 않고, 적어도 부분적으로 돌출될 수 있음을 예시한다.
도 7의 실시예에서는 도전 패턴(100_6)의 캡핑층(120_6)을 이루는 제1 내지 제4 캡핑 구성층(121_6, 122_6, 123_6, 124_6)은 측면이 모두 동일 평면에 있고, 각 계면에서 상호 돌출됨 없이 정렬되어 있지만, 메인 도전층(110)과 제1 캡핑 구성층(121_6) 사이에서는 제1 캡핑 구성층(121_6)의 저면이 마주하는 메인 도전층(110)의 상면보다 외측으로 돌출되어 팁(tip)을 형성하고 있다.
도 8의 실시예에서는 도전 패턴(100_7) 캡핑층(120_7)의 제1 캡핑 구성층(121_7) 뿐만 아니라, 제2 캡핑 구성층(122_7), 제3 캡핑 구성층(123_7), 제4 캡핑 구성층(124_7)도 하부층의 상면보다 외측으로 돌출된 팁(tip)을 포함하는 경우를 예시한다.
도 9의 실시예에서는 도전 패턴(100_8) 캡핑층(120_8)의 제2 캡핑 구성층(122_8)의 측면이 상부의 제3 캡핑 구성층(123_8)의 측면보다 내측에 위치하는 언더컷 형상을 보여주고 있다. 제2 캡핑 구성층(122_8)의 측면은 하부의 제1 캡핑 구성층(121_8)에 비해서도 내측에 위치한다. 제4 캡핑 구성층(124_8)의 측면 또한 하부의 제3 캡핑 구성층(123_8)에 비해 내측에 위치한다.
도 7 내지 도 9에 예시된 형상은 도전 패턴을 형성하는 식각 공정이나 후속 공정에서 성분이 상이한 각 층들이 식각 물질이나 세정액 등에 식각되거나 부식되는 속도가 다른 경우에 발생할 수 있다. 이와 같은 돌출팁이나 언더컷은 상부에 형성되는 막 품질에 악영향을 줄 수 있지만, 전반적인 테이퍼 각도를 작게 유지하고, 나아가 캡핑층의 테이퍼 각도를 메인 도전층의 테이퍼 각도보다 더 작게 형성함으로써 성막 불량을 최소화시킬 수 있다.
도 10은 또 다른 실시예에 따른 도전 패턴의 부분 단면도이다.
도 10을 참조하면, 본 실시예에 따른 도전 패턴(100)은 메인 도전층(110)과 캡핑층(120) 이외에 배리어층(130)을 더 포함하는 점에서 도 2의 실시예와 차이가 있다.
배리어층(130)은 메인 도전층(110)의 저면에 배치된다. 도전 패턴(100)의 적층 순서는 배리어층(130), 메인 도전층(110), 캡핑층(120) 순이다. 배리어층(130)은 메인 도전층(110) 성분이 베이스 부재(200)로 확산하거나, 베이스 부재(200)를 통해 유기 물질, 무기 물질, 수분, 산소 성분 등이 메인 도전층(110)으로 침투하는 것을 방지하는 역할을 한다.
배리어층(130)은 티타늄, 질화 티타늄, 탄탈륨 등을 포함할 수 있다. 배리어층(130)은 이종 물질이 교대 적층된 구조를 가질 수 있다. 예를 들어, 메인 도전층(110)의 저면에 접하는 제1 배리어 구성층은 질화 티타늄층으로 이루어지고, 그 하부에 위치하는 제2 배리어 구성층은 티타늄층으로 이루어지며, 이와 같은 적층 순서가 반복될 수 있다.
배리어층(130)의 테이퍼 각도는 메인 도전층(110)의 테이퍼 각도보다 작고, 캡핑층(120)의 테이퍼 각도와 동일할 수 있지만, 이에 제한되는 것은 아니다.
이하, 상술한 도전 패턴의 제조 방법에 대해 설명한다.
도 11 내지 도 15는 일 실시예에 따른 도전 패턴의 제조 방법의 공정 단계별 단면도들이다.
도 11을 참조하면, 베이스 부재(200) 상에 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전 물질층(110a)을 형성한다. 메인 도전 물질층(110a)은 알루미늄 타겟을 포함하는 제1 스퍼터링 장치에서 스퍼터링을 진행하는 것에 의해 성막될 수 있다.
도 12를 참조하면, 이어서 메인 도전 물질층(110a) 상에 제1 내지 제4 캡핑 구성 물질층(121a-124a)을 포함하는 캡핑 물질층을 형성한다. 제1 내지 제4 캡핑 구성 물질층(121a-124a)은 연속 스퍼터링 방식으로 형성될 수 있다.
구체적으로 설명하면, 티타늄 타겟을 포함하는 제2 스퍼터링 장치에 메인 도전 물질층(110a)이 형성된 베이스 부재(200)를 배치한다. 이어, 스퍼터링 가스로 질소 가스를 사용하여 반응성 스퍼터링을 진행하여 질화 티타늄을 포함하는 제1 캡핑 구성 물질층(121a)을 형성한다.
이어, 제2 스퍼터링 장치에서 스퍼터링 가스를 질소 가스에서 아르곤 가스로 교체하고, 연속하여 스퍼터링을 진행하여 티타늄을 포함하는 제2 캡핑 구성 물질층(122a)을 형성한다.
다음으로, 제2 스퍼터링 장치에서 스퍼터링 가스를 아르곤 가스에서 질소 가스로 다시 교체하고, 연속하여 반응성 스퍼터링을 진행하여 질화 티타늄을 포함하는 제3 캡핑 구성 물질층(123a)을 형성한다.
이어서, 제2 스퍼터링 장치에서 스퍼터링 가스를 질소 가스에서 아르곤 가스로 다시 교체하고, 연속하여 스퍼터링을 진행하여 티타늄을 포함하는 제4 캡핑 구성 물질층(124a)을 형성한다.
도 13을 참조하면, 제4 캡핑 구성 물질층(124a) 상에 포토레지스트 패턴(250)을 형성한다.
이어서, 포토레지스트 패턴(250)을 식각 마스크로 이용하여 캡핑 물질층(121a-124a)과 메인 도전 물질층(110a)을 식각하는 식각 공정이 진행된다. 식각 공정은 건식 식각으로 이루어질 수 있다. 식각 공정은 식각 조건이 서로 상이한 1차 식각과 2차 식각으로 나뉘어 진행될 수 있다.
도 14는 1차 식각 공정 단계를, 도 15는 1차 식각 공정 단계를 보여준다.
도 13 및 도 14를 참조하면, 1차 식각 공정은 2차 식각 공정보다 상대적으로 캡핑 물질층(121a-124a)과 메인 도전 물질층(110a)에 대한 식각률이 높은 반면 포토레지스트 패턴(250)에 대한 소모율은 낮은 제1 식각 조건으로 진행된다. 1차 식각이 진행되는 동안 포토레지스트 패턴(250)은 원래 형상을 상당한 수준으로 유지하고, 이를 식각 마스크로 이용하여 제4 캡핑 구성 물질층(124a), 제3 캡핑 구성 물질층(123a), 제2 캡핑 구성 물질층(122a), 제1 캡핑 구성 물질층(121a) 및 메인 도전 물질층(110a)이 식각된다. 식각된 캡핑 물질층(121b-124b)과 메인 도전 물질층(110b)의 테이퍼 각도(α)는 상대적으로 클 수 있다. 예를 들어, 테이퍼 각도(α)는 이에 제한되는 것은 아니지만 70°보다 클 수도 있다. 1차 식각이 완료된 단계에서는 캡핑 물질층(121b-124b)과 메인 도전 물질층(110b)의 테이퍼 각도(α)는 동일할 수 있다.
도 14 및 도 15를 참조하면, 1차 식각 공정 이후 2차 식각 공정이 진행된다. 2차 식각 공정은 1차 식각 공정보다 상대적으로 캡핑 물질층(121b-124b)과 메인 도전 물질층(110b)에 대한 식각률이 낮은 반면 포토레지스트 패턴(250)에 대한 소모율은 높은 제2 식각 조건으로 진행된다. 2차 식각이 진행되는 동안 소모율이 높은 포토레지스트 패턴(251)은 크기가 작아지면서 포토레지스트 패턴(251)의 주변부에 덮고 있던 캡핑 구성 물질층(121b-124b)을 순차적으로 노출한다. 노출된 캡핑 물질층(121b-124b)과 메인 도전 물질층(110b)은 식각 물질에 의해 추가로 식각이 이루어져 테이퍼 각도가 작아질 수 있다. 본 단계를 거쳐 형성된 캡핑층(120)과 메인 도전층(110)의 테이퍼 각도(θ1, θ2)는 70°이하, 나아가 60°이하가 될 수 있다.
한편, 상부에 위치하는 캡핑 물질층(121b-124b)은 포토레지스트 패턴(251)이 작아짐에 따라 표면이 식각 물질에 노출되어 활발한 식각이 이루어지지만, 하부에 위치하는 메인 도전 물질층(110b)은 캡핑 물질층(121b-124b)이 하드 마스크로 기능할 수 있기 때문에 상대적으로 식각 속도가 더디다. 따라서, 상부에 위치하는 캡핑 물질층(121b-124b)의 테이퍼 각도가 하부에 위치하는 메인 도전 물질층(110b)의 테이퍼 각도보다 더 작아질 수 있다. 그 결과, 2차 식각을 거친 캡핑 물질층(121-124)의 테이퍼 각도(θ2)는 메인 도전층(110)의 테이퍼 각도(θ1)보다 작아질 수 있다. 이어, 잔류한 포토레지스트 패턴(251)을 애슁(ashing)이나 스트립 공정을 통해 제거함으로써, 도 2에 도시된 도전 패턴(100)이 완성될 수 있다.
도 15에서는 도 2의 실시예와 같이 제1 내지 제4 캡핑 구성층(121-124)의 테이퍼 각도(θ2)가 모두 동일한 경우를 도시하였지만, 식각 조건에 따라서는 위와 동일한 원리로 제1 내지 제4 캡핑 구성층 내에서도 상부로 갈수록 테이퍼 각도가 감소하는 도 5나 도 6의 구조물이 완성될 수 있음을 이해할 수 있을 것이다.
상술한 1차 식각 공정과 2차 식각 공정은 동일한 물질을 포함하되 물질 함량이 상이한 식각 조성물을 이용하여 진행될 수 있다.
예를 들어, 식각 조성물은 염소(Cl2), 염화붕소(BCl3), 및 질소(N2)를 포함할 수 있다. 상술한 바와 같은 제1 식각 조건과 제2 식각 조건을 만족하기 위해 1차 식각 공정에서는 염화붕소보다 염소의 함량이 많은 조성물이 사용될 수 있다. 2차 식각 공정은 1차 식각 공정에 비해 염소의 함량은 작아지고, 염화붕소의 함량은 더 커질 수 있다. 나아가, 2차 식각 공정에서는 염소보다 염화 붕소의 함량이 더 클 수 있다. 2차 식각 공정은 1차 식각 공정에 비해 질소의 함량도 더 클 수 있다.
이하 상술한 도전 패턴의 적용예 중 하나로서, 일 실시예에 따른 도전 패턴을 포함하는 유기발광 표시장치에 대해 설명한다.
도 16은 일 실시예 따른 유기발광 표시장치의 일 화소의 등가 회로도이다. 도 16을 참조하면, 유기발광 표시장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함할 수 있다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(SL1j), 제2 주사 신호(SL2j), 제3 주사 신호(SL3j), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
유기발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 도면에서는 화소의 모든 트랜지스터(T1~T7)가 PMOS 트랜지스터인 경우를 예시하였지만, NMOS 트랜지스터로 이루어지거나 혼용될 수도 있다. 예를 들어, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5) 및 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6)는 PMOS 트랜지스터인 반면, 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 NMOS 트랜지스터일 수 있다.
도 16에서는 유기발광 표시장치의 화소 회로로서, 7T1C 구조를 예시하였지만, 이 이외에도 2T1C, 5T1C, 6T1C 등 다른 다양한 구조가 적용될 수 있다.
도 16의 회로 구조에서, 각 트랜지스터(T1~T7)의 게이트 전극, 주사 신호(SL1j, SL2j, SL3j)를 전달하는 주사 신호선 중 적어도 일부 및 유지 커패시터(Cst)의 제1 전극은 동일한 층에 배치된 제1 게이트 도전층으로 형성될 수 있다. 또한, 유지 커패시터(Cst)의 제2 전극은 제1 게이트 도전층과 다른 층에 배치된 제2 게이트 도전층으로 형성될 수 있다. 이와 같은 제1 게이트 도전층과 제2 게이트 도전층 중 적어도 하나는 실시예들에 따른 도전 패턴으로 이루어질 수 있다.
또한, 각 트랜지스터(T1~T7)의 소스 전극, 드레인 전극, 제1 전원 전압(ELVDD) 등은 제1 소스/드레인 도전층이나 제2 소스/드레인 도전층 중 적어도 하나로 형성될 수 있는데, 이들도 실시예들에 따른 도전 패턴으로 이루어질 수 있다.
이에 대한 구체적인 설명을 위해 도 17이 참조된다.
도 17은 일 실시예에 따른 유기발광 표시장치의 일 화소의 단면도이다.
도 17을 참조하면, 유기발광 표시장치(10)의 층상 구조는 기판(20), 버퍼층(21), 반도체층(PS), 제1 절연층(22), 제1 게이트 도전층, 제2 절연층(23), 제2 게이트 도전층, 제3 절연층(24), 제1 소스/드레인 도전층, 제4 절연층(25), 제2 소스/드레인 도전층, 제5 절연층(26), 애노드 전극(ANO), 화소 정의막(27), 화소 정의막(27)의 개구부 내에 배치된 유기층(EL), 및 유기층(EL)과 화소 정의막(27) 상에 배치된 캐소드 전극(CAT)을 포함할 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(20)은 그 위에 배치되는 각 층들을 지지한다. 기판(20)은 절연 물질로 이루어질 수 있다. 기판(20)은 유리, 석영 등의 무기물로 이루어지거나, 폴리이미드 등과 같은 유기물로 이루어질 수 있다. 기판(20)은 리지드 기판이거나 플렉시블 기판일 수 있다.
기판(20) 상에 버퍼층(21)이 배치된다. 버퍼층(21)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(21)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 벤딩부를 포함하는 유기발광 표시장치의 경우 버퍼층(21)은 벤딩부의 일부(벤딩 개구부(BOP))에서 불산을 이용한 세정 공정 등에 의해 제거될 수 있다. 이와 같은 불상을 이용한 세정 공정시 도전층이 손상을 입을 수 있는데, 도전층을 실시예에 따른 도전 패턴으로 형성하면 캡핑층이 불산으로부터 메인 도전층을 잘 보호할 수 있어, 전기적 특성 저하를 방지할 수 있다. 버퍼층(21)은 기판(20)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(21) 상에는 반도체층(PS)이 배치된다. 반도체층(PS)은 박막 트랜지스터의 채널을 이룬다. 반도체층(PS)은 다결정 실리콘을 포함할 수 있다. 반도체층(PS)에서 박막 트랜지스터의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다. 다른 실시예에서, 반도체층(PS)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, ITZO, IGZO 등의 산화물 반도체를 포함할 수 있다.
제1 절연층(22)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(22) 상에는 제1 게이트 도전층이 배치된다. 제1 게이트 도전층은 박막 트랜지스터의 게이트 전극(GE)을 포함한다. 뿐만 아니라, 제1 게이트 도전층은 게이트 전극(GE)에 주사 신호를 전달하는 주사 신호선 및 유지 커패시터의 제1 전극을 포함할 수 있다.
제1 게이트 도전층은 상술한 일 실시예에 따른 도전 패턴이 적용될 수 있다. 즉, 제1 게이트 도전층은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층과 이를 보호하는 캡핑층을 포함할 수 있다.
유기발광 표시장치(10)는 500ppi 이상의 고해상도를 가질 수 있다. 해상도가 높아질수록 박막 트랜지스터의 게이트 온 시간은 감소한다. 주사 신호선의 저항이 높을 경우 주사 신호 딜레이가 발생할 수 있는데, 이 경우 충분한 게이트 온 시간이 확보되지 못해 가로줄 무늬나 표시 얼룩이 발생할 수 있다. 실시예에 따른 알루미늄 또는 알루미늄 합금을 포함하는 도전 패턴의 경우, 면저항이 0.15 Ω/□(3 kÅ 두께 기준) 수준으로 낮기 때문에 상대적으로 면저항이 높은 물질, 예컨대 몰리브덴 등을 사용하는 경우에 비해 주사 신호 딜레이를 감소시켜 위와 같은 불량을 감소시킬 수 있다.
제1 게이트 도전층 상에는 제2 절연층(23)이 배치된다. 제1 게이트 도전층을 일 실시예에 따른 도전 패턴으로 형성하는 경우, 도전 패턴이 완만한 테이퍼 각도를 갖기 때문에 제2 절연층(23)은 우수한 막질 균일성을 가질 수 있다.
도면으로 도시되지는 않았지만, 제2 절연층(23)은 제1 게이트 도전층에 신호를 전달하기 위한 컨택홀을 포함할 수 있다. 컨택홀 형성시 어느 정도 과식각이 이루어질 수 있는데, 제1 게이트 도전층을 실시예에 따른 도전 패턴으로 형성하면 이 경우에도 캡핑층이 제거되지 않고 메인 도전층의 표면이 보호될 수 있어 제1 게이트 도전층의 전기적 특성 저하를 방지할 수 있다.
제2 절연층(23) 상에는 제2 게이트 도전층이 배치된다. 제2 게이트 도전층은 유지 커패시터의 제2 전극(CSE)을 포함할 수 있다. 제2 게이트 도전층은 상술한 일 실시예에 따른 도전 패턴이 적용될 수 있다. 즉, 제2 게이트 도전층은 메인 도전층과 캡핑층을 포함할 수 있다.
제2 게이트 도전층 상에는 제3 절연층(24)이 배치된다. 제2 게이트 도전층을 일 실시예에 따른 도전 패턴으로 형성하는 경우, 도전 패턴이 완만한 테이퍼 각도를 갖기 때문에 제3 절연층(24)은 우수한 막질 균일성을 가질 수 있다.
제3 절연층(24) 상에는 제1 소스/드레인 도전층이 배치된다. 제1 소스/드레인 도전층은 박막 트랜지스터의 소스 전극(SE), 드레인 전극(DE) 및 제1 전원 전압 전극(ELVDDE)을 포함할 수 있다. 박막 트랜지스터의 소스 전극(SE)과 드레인 전극(DE)은 제3 절연층(24), 제2 절연층(23) 및 제1 절연층(22)을 관통하는 컨택홀을 통해 반도체층(PS)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다.
도면상 메인 도전층과 캡핑층으로 구분하여 도시하지는 않았지만, 제1 소스/드레인 도전층의 경우에도 상술한 일 실시예에 따른 도전 패턴이 적용될 수 있다.
제1 소스/드레인 도전층 상에는 제4 절연층(25)이 배치된다.
제4 절연층(25) 상에는 제2 소스/드레인 도전층이 배치된다. 제2 소스/드레인 도전층은 데이터 신호선(DL), 연결 전극(CE), 및 제1 전원 전압 라인(ELVDDL)을 포함할 수 있다.
데이터 신호선(DL)은 제4 절연층(25)을 관통하는 컨택홀을 통해 박막 트랜지스터의 소스 전극(SE)과 전기적으로 연결될 수 있다. 연결 전극(CE)은 제4 절연층(25)을 관통하는 컨택홀을 통해 박막 트랜지스터의 드레인 전극(DE)과 전기적으로 연결될 수 있다. 제1 전원 전압 라인(ELVDDL)은 제4 절연층(25)을 관통하는 컨택홀을 통해 제1 전원 전압 전극(ELVDDE)과 전기적으로 연결될 수 있다.
이처럼, 제4 절연층(25)은 제1 소스/드레인 도전층을 노출하는 다수의 컨택홀을 포함하는데, 제1 소스/드레인 도전층을 실시예에 따른 도전 패턴으로 형성하면 캡핑층이 제거되지 않고 메인 도전층의 표면이 보호될 수 있어 제1 소스/드레인 도전층의 전기적 특성 저하를 방지할 수 있다.
도면상 메인 도전층과 캡핑층으로 구분하여 도시하지는 않았지만, 제2 소스/드레인 도전층의 경우에도 상술한 일 실시예에 따른 도전 패턴이 적용될 수 있다.
제2 소스/드레인 도전층 상에는 제5 절연층(26)이 배치된다.
제5 절연층(26) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제5 절연층(26)을 관통하는 컨택홀을 통해 연결 전극(CE)과 전기적으로 연결되고, 그를 통해 박막 트랜지스터의 드레인 전극(DE)과 연결될 수 있다.
이처럼, 제5 절연층(26)은 제2 소스/드레인 도전층을 노출하는 컨택홀을 포함하는데, 제2 소스/드레인 도전층을 실시예에 따른 도전 패턴으로 형성하면 캡핑층이 제거되지 않고 메인 도전층의 표면이 보호될 수 있어 제2 소스/드레인 도전층의 전기적 특성 저하를 방지할 수 있다.
애노드 전극(ANO) 상에는 화소 정의막(27)이 배치될 수 있다. 화소 정의막(27)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다.
화소 정의막(27)의 개구부 내에는 유기층(EL)이 배치된다. 유기층(EL)은 유기 발광층(EL1), 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)을 포함할 수 있다. 도면에서는 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)이 하나의 층으로 이루어진 경우를 예시하였지만, 각각 주입층과 수송층의 복수층이 적층될 수도 있다.
유기층(EL)과 화소 정의막(27) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
상술한 바와 같이 유기발광 표시장치(10)가 일 실시예에 따른 도전 패턴을 포함하는 경우, 우수한 막질을 가지면서도 저저항에 따른 신호 딜레이를 감소시켜 표시 품질을 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 도전 패턴
110: 메인 도전층
120: 캡핑층

Claims (24)

  1. 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층; 및
    상기 메인 도전층 상에 배치된 캡핑층을 포함하되,
    상기 캡핑층의 테이퍼 각도는 상기 메인 도전층의 테이퍼 각도보다 작으며,
    상기 캡핑층은 800Å 이상의 두께를 갖고,
    상기 캡핑층은 상기 메인 도전층 상에 배치되고 질화 티타늄과 탄탈늄 중 적어도 하나를 포함하는 제1 캡핑 구성층,
    상기 제1 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제2 캡핑 구성층,
    상기 제2 캡핑 구성층 상에 배치되고 질화 티타늄과 탄탈늄 중 적어도 하나를 포함하는 제3 캡핑 구성층, 및
    상기 제3 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제4 캡핑 구성층을 포함하고,
    상기 제1 캡핑 구성층에서의 질소와 티타늄의 원자 비율은 두께 방향을 따라 균일하고,
    상기 메인 도전층의 상기 테이퍼 각도는 60° 이하이고,
    상기 캡핑층의 상기 테이퍼 각도는 50° 이하인 도전 패턴.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 캡핑 구성층의 두께는 150Å 내지 400Å이고,
    상기 제2 캡핑 구성층, 상기 제3 캡핑 구성층 및 상기 제4 캡핑 구성층의 두께는 각각 50Å 내지 200Å인 도전 패턴.
  5. 삭제
  6. 제1 항에 있어서,
    상기 캡핑층은 상기 제4 캡핑 구성층 상에 배치되고 질화 티타늄을 포함하는 제5 캡핑 구성층을 더 포함하는 도전 패턴.
  7. 제6 항에 있어서,
    상기 제5 캡핑 구성층의 두께는 상기 제1 내지 제4 캡핑 구성층의 두께보다 작은 도전 패턴.
  8. 제1 항에 있어서,
    상기 제1 캡핑 구성층에 포함된 질소와 티타늄의 원자 비율은 0.9 내지 1.2인 도전 패턴.
  9. 제1 항에 있어서,
    상기 제1 내지 제4 캡핑 구성층의 테이퍼 각도는 상층으로 올라갈수록 작거나 같은 도전 패턴.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 도전 패턴을 포함하되,
    상기 도전 패턴은 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전층, 및
    상기 메인 도전층 상에 배치되고 테이퍼 각도가 상기 메인 도전층의 테이퍼 각도보다 작은 캡핑층을 포함하되,
    상기 캡핑층은 800Å 이상의 두께를 갖고,
    상기 캡핑층은 상기 메인 도전층 상에 배치되고 질화 티타늄과 탄탈늄 중 적어도 하나를 포함하는 제1 캡핑 구성층,
    상기 제1 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제2 캡핑 구성층,
    상기 제2 캡핑 구성층 상에 배치되고 질화 티타늄과 탄탈늄 중 적어도 하나를 포함하는 제3 캡핑 구성층, 및
    상기 제3 캡핑 구성층 상에 배치되고 티타늄을 포함하는 제4 캡핑 구성층을 포함하고,
    상기 제1 캡핑 구성층에서의 질소와 티타늄의 원자 비율은 두께 방향을 따라 균일하고,
    상기 메인 도전층의 상기 테이퍼 각도는 60° 이하이고,
    상기 캡핑층의 상기 테이퍼 각도는 50° 이하인 표시 장치.
  14. 삭제
  15. 제13 항에 있어서,
    상기 제1 캡핑 구성층의 두께는 150Å 내지 400Å이고,
    상기 제2 캡핑 구성층, 상기 제3 캡핑 구성층 및 상기 제4 캡핑 구성층의 두께는 각각 50Å 내지 200Å인 표시 장치.
  16. 제13 항에 있어서,
    상기 메인 도전층의 상기 테이퍼 각도는 60° 이하이고, 상기 캡핑층의 상기 테이퍼 각도는 50° 이하인 표시 장치.
  17. 제13 항에 있어서,
    상기 도전 패턴은 상기 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선을 포함하는 표시 장치.
  18. 제13 항에 있어서,
    상기 도전 패턴은 상기 박막 트랜지스터에 데이터 신호를 전달하는 데이터선을 포함하는 표시 장치.
  19. 알루미늄 또는 알루미늄 합금을 포함하는 메인 도전 물질층을 형성하는 단계;
    상기 메인 도전 물질층 상에 캡핑 물질층을 형성하는 단계;
    상기 캡핑 물질층 상에 식각 마스크용 포토레지스트 패턴을 형성하는 단계;
    제1 식각 조건으로 제1 식각 조성물을 이용하여 상기 캡핑 물질층과 상기 메인 도전 물질층을 1차 식각하는 단계; 및
    제2 식각 조건으로 제2 식각 조성물을 이용하여 상기 캡핑 물질층과 상기 메인 도전 물질층을 2차 식각하는 단계를 포함하되,
    상기 제2 식각 조건은 상기 제1 식각 조건보다 상기 캡핑 물질층과 상기 메인 도전 물질층에 대한 식각률이 낮고, 상기 포토레지스트 패턴에 대한 소모율이 높으며,
    상기 제1 식각 조성물과 상기 제2 식각 조성물은 각각 질소를 포함하고,
    상기 제1 식각 조성물에 포함된 상기 질소의 양은 상기 제2 식각 조성물에 포함된 상기 질소의 양보다 작은 도전 패턴의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 및 제2 식각 조성물은 각각 염소 및 염화붕소를 포함하는 도전 패턴의 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 식각 조성물의 상기 염소의 함량은 상기 제1 식각 조성물의 상기 염소의 함량보다 작고,
    상기 제2 식각 조성물의 상기 염화붕소의 함량은 상기 제1 식각 조성물의 상기 염화붕소의 함량보다 큰 도전 패턴의 제조 방법.
  22. 삭제
  23. 제19 항에 있어서,
    상기 캡핑 물질층을 형성하는 단계는 상기 메인 도전 물질층 상에 질화 티타늄을 포함하는 제1 캡핑 구성 물질층을 형성하는 단계, 및
    상기 제1 캡핑 구성 물질층 상에 티타늄을 포함하는 제2 캡핑 구성 물질층을 형성하는 단계를 포함하는 도전 패턴의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 캡핑 구성 물질층을 형성하는 단계 및 상기 제2 캡핑 구성 물질층을 형성하는 단계는 동일한 스퍼터링 장치에서 연속적으로 진행되는 도전 패턴의 제조 방법.
KR1020170160172A 2017-11-28 2017-11-28 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 Active KR102637849B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170160172A KR102637849B1 (ko) 2017-11-28 2017-11-28 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법
US16/164,796 US11063110B2 (en) 2017-11-28 2018-10-19 Conductive pattern with tapered angle, display device including the same, and method of manufacturing conductive pattern
EP18208715.5A EP3489999B1 (en) 2017-11-28 2018-11-27 Conductive pattern, display device including the same, and method of manufacturing conductive pattern
CN201811433105.0A CN109841658B (zh) 2017-11-28 2018-11-28 导电图案、包括该图案的显示设备和制造导电图案的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170160172A KR102637849B1 (ko) 2017-11-28 2017-11-28 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법

Publications (2)

Publication Number Publication Date
KR20190062661A KR20190062661A (ko) 2019-06-07
KR102637849B1 true KR102637849B1 (ko) 2024-02-19

Family

ID=64564557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170160172A Active KR102637849B1 (ko) 2017-11-28 2017-11-28 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법

Country Status (4)

Country Link
US (1) US11063110B2 (ko)
EP (1) EP3489999B1 (ko)
KR (1) KR102637849B1 (ko)
CN (1) CN109841658B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494214B (zh) * 2017-09-11 2021-05-04 联华电子股份有限公司 半导体装置的连接结构以及其制作方法
US11004685B2 (en) 2018-11-30 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer structures and methods of forming
KR102819170B1 (ko) * 2019-02-18 2025-06-12 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102688604B1 (ko) 2019-11-04 2024-07-25 삼성디스플레이 주식회사 표시 장치
KR20230041896A (ko) 2021-09-17 2023-03-27 삼성디스플레이 주식회사 도전 패턴 및 이를 포함하는 표시 장치
US20240373707A1 (en) * 2022-04-19 2024-11-07 Mianyang Boe Optoelectronics Technology Co., Ltd. Display substrate, method for manufacturing same, and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038369A1 (en) * 2001-08-22 2003-02-27 Nace Layadi Method for reducing a metal seam in an interconnect structure and a device manufactured thereby
US20040253807A1 (en) * 2003-06-13 2004-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion
US20050045887A1 (en) * 2003-09-03 2005-03-03 Tae-Wook Kang Thin film transistor and active matrix flat panel display using the same
US20050245087A1 (en) * 2004-04-28 2005-11-03 Semiconductor Energy Laboratory Co., Ltd. Wiring over substrate, semiconductor device, and methods for manufacturing thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304153A (ja) * 1992-04-28 1993-11-16 Hitachi Ltd 半導体装置
JPH07297185A (ja) * 1994-04-20 1995-11-10 Matsushita Electric Ind Co Ltd 金属配線およびそれを用いた薄膜トランジスタとｔｆｔ液晶表示装置と金属配線の形成方法
KR19990056337A (ko) 1997-12-29 1999-07-15 윤종용 반도체장치의 tin막 제조방법 및 이를 이용한 반도체 장치의 금속배선 제조방법
US6297161B1 (en) * 1999-07-12 2001-10-02 Chi Mei Optoelectronics Corp. Method for forming TFT array bus
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
TWI339442B (en) 2005-12-09 2011-03-21 Samsung Mobile Display Co Ltd Flat panel display and method of fabricating the same
US7829465B2 (en) * 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
JP2008098611A (ja) 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
US7635864B2 (en) * 2007-11-27 2009-12-22 Lg Electronics Inc. Organic light emitting device
JP5376976B2 (ja) * 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20110134685A (ko) * 2010-06-09 2011-12-15 삼성모바일디스플레이주식회사 표시 장치 및 그 제조 방법
WO2014054428A1 (ja) * 2012-10-01 2014-04-10 シャープ株式会社 半導体装置
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
KR102109166B1 (ko) * 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038369A1 (en) * 2001-08-22 2003-02-27 Nace Layadi Method for reducing a metal seam in an interconnect structure and a device manufactured thereby
US20040253807A1 (en) * 2003-06-13 2004-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion
US20050045887A1 (en) * 2003-09-03 2005-03-03 Tae-Wook Kang Thin film transistor and active matrix flat panel display using the same
US20050245087A1 (en) * 2004-04-28 2005-11-03 Semiconductor Energy Laboratory Co., Ltd. Wiring over substrate, semiconductor device, and methods for manufacturing thereof

Also Published As

Publication number Publication date
CN109841658B (zh) 2024-12-03
US20190165083A1 (en) 2019-05-30
US11063110B2 (en) 2021-07-13
EP3489999B1 (en) 2020-12-30
CN109841658A (zh) 2019-06-04
KR20190062661A (ko) 2019-06-07
EP3489999A1 (en) 2019-05-29

Similar Documents

Publication Publication Date Title
KR102637849B1 (ko) 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
US20240315089A1 (en) Display apparatus, and display panel and manufacturing method therefor
US8633479B2 (en) Display device with metal oxidel layer and method for manufacturing the same
KR20130094161A (ko) 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
US11758786B2 (en) Array substrate, fabricating method therefor and display panel
US12310203B2 (en) Display substrate with spacers on cathode power line and display apparatus
EP3846235B1 (en) Encapsulation structure for display device, and display apparatus
US11871628B2 (en) Method of manufacturing conductive line for display device including the same
CN113707725A (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
KR100728129B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
TWI863960B (zh) 顯示裝置及其製造方法
KR20180043896A (ko) 표시 장치 및 그 제조 방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR102673957B1 (ko) 식각액 조성물, 이를 이용한 배선 패턴 형성 방법 및 유기발광 표시장치의 제조방법
US20240188390A1 (en) Display panel and display apparatus
KR20210004356A (ko) 산화물 반도체 패턴을 포함하는 디스플레이 장치
US20190245016A1 (en) Display apparatus and method of manufacturing the same
KR20130006930A (ko) 유기 발광 표시 장치 및 그 제조 방법
US20240049530A1 (en) Display panel
CN106953025B (zh) 有机发光显示装置的制造方法
CN114613815A (zh) 显示面板及其制作方法
CN119072155A (zh) 阵列基板、阵列基板的制作方法、显示面板和显示装置
KR20220078008A (ko) 표시 장치
KR20110060375A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171128

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201104

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20171128

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230119

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20230718

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20230119

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20230718

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20230313

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20231117

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20231017

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20230718

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20230313

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240214

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240214

End annual number: 3

Start annual number: 1

PG1601 Publication of registration