[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102613513B1 - 반도체 모듈 - Google Patents

반도체 모듈 Download PDF

Info

Publication number
KR102613513B1
KR102613513B1 KR1020190058312A KR20190058312A KR102613513B1 KR 102613513 B1 KR102613513 B1 KR 102613513B1 KR 1020190058312 A KR1020190058312 A KR 1020190058312A KR 20190058312 A KR20190058312 A KR 20190058312A KR 102613513 B1 KR102613513 B1 KR 102613513B1
Authority
KR
South Korea
Prior art keywords
semiconductor
module
bonding wire
package
substrate
Prior art date
Application number
KR1020190058312A
Other languages
English (en)
Other versions
KR20200132571A (ko
Inventor
황경선
김원영
안진찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190058312A priority Critical patent/KR102613513B1/ko
Priority to US16/695,971 priority patent/US11171119B2/en
Publication of KR20200132571A publication Critical patent/KR20200132571A/ko
Priority to US17/453,725 priority patent/US11869878B2/en
Application granted granted Critical
Publication of KR102613513B1 publication Critical patent/KR102613513B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 기술적 사상에 따른 반도체 모듈은, 모듈 기판, 모듈 기판 상에 실장되는 반도체 패키지, 모듈 기판과 반도체 패키지를 연결하는 제1 본딩 와이어, 및 제1 본딩 와이어를 덮는 제1 몰딩 부재를 포함하고, 반도체 패키지는 패키지 기판, 패키지 기판 상에 실장되는 반도체 칩, 패키지 기판과 반도체 칩을 연결하는 제2 본딩 와이어, 및 반도체 칩과 제2 본딩 와이어를 덮는 제2 몰딩 부재를 포함하고, 제1 및 제2 본딩 와이어는 패키지 기판의 하나의 접속 패드 상에 각각 연결된다.

Description

반도체 모듈{SEMICONDUCTOR MODULE}
본 발명의 기술적 사상은 반도체 모듈(semiconductor module)에 관한 것으로서, 더욱 상세하게는, 모듈 기판과 본딩 와이어로 연결되는 반도체 패키지를 포함하는 반도체 모듈에 관한 것이다.
최근 전자 제품에 포함되는 전자 부품들의 소형화 및 경박화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경박화를 위하여 이에 탑재되는 반도체 모듈은 그 부피가 점점 작아지면서도, 고용량의 데이터를 처리할 것이 요구되고 있다. 이에 따라, 한정적인 반도체 모듈의 구조 내에 반도체 패키지들을 효율적으로 실장하기 위한 연구가 수행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 한정적인 반도체 모듈의 구조 내에 반도체 패키지들을 효율적으로 실장하면서도 반도체 패키지에 대한 테스트가 용이한, 반도체 모듈에 관한 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 모듈은, 모듈 기판; 상기 모듈 기판 상에 실장되는 반도체 패키지; 상기 모듈 기판과 상기 반도체 패키지를 연결하는 제1 본딩 와이어; 및 상기 제1 본딩 와이어를 덮는 제1 몰딩 부재;를 포함하고, 상기 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 실장되는 반도체 칩; 상기 패키지 기판과 상기 반도체 칩을 연결하는 제2 본딩 와이어; 및 상기 반도체 칩과 상기 제2 본딩 와이어를 덮는 제2 몰딩 부재;를 포함하고, 상기 제1 및 제2 본딩 와이어는 상기 패키지 기판의 하나의 접속 패드 상에 각각 연결된다.
본 발명의 기술적 사상에 따른 반도체 모듈은, 대향하는 상면과 하면을 가지는 모듈 기판; 상기 모듈 기판의 상면과 하면 상에 실장되는 복수의 반도체 패키지; 상기 모듈 기판과 상기 복수의 반도체 패키지 각각을 연결하는 제1 본딩 와이어; 및 상기 제1 본딩 와이어를 덮는 제1 몰딩 부재;를 포함하고, 상기 복수의 반도체 패키지 각각은 접속 패드가 배치되는 상면과 테스트 패드가 배치되는 하면을 가지는 패키지 기판; 상기 패키지 기판의 상면 상에 실장되는 반도체 칩; 상기 패키지 기판과 상기 반도체 칩을 연결하는 제2 본딩 와이어; 및 상기 반도체 칩과 상기 제2 본딩 와이어를 덮는 제2 몰딩 부재;를 포함하고, 상기 하나의 접속 패드의 상면의 일부분은 상기 제1 몰딩 부재에 의하여 덮이고, 상면의 나머지 부분은 상기 제2 몰딩 부재에 의하여 덮인다.
본 발명의 기술적 사상에 따른 반도체 모듈은, 모듈 기판; 상기 모듈 기판 상에 실장되는 반도체 패키지; 상기 모듈 기판과 상기 반도체 패키지를 연결하는 제1 연결 부재; 및 상기 제1 연결 부재를 덮는 제1 몰딩 부재;를 포함하고, 상기 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 플립칩 방식으로 실장되는 반도체 칩; 상기 패키지 기판과 상기 반도체 칩을 연결하는 제2 연결 부재; 및 상기 반도체 칩을 덮는 제2 몰딩 부재;를 포함하고, 상기 패키지 기판의 하나의 접속 패드의 상면의 일부분은 상기 제1 몰딩 부재에 의하여 덮이고, 상면의 나머지 부분은 상기 제2 몰딩 부재에 의하여 덮인다.
본 발명의 기술적 사상에 따르면, BGA(Ball Grid Array) 방식을 이용하지 않고 그 대신 본딩 와이어를 사용함으로써, 한정적인 반도체 모듈의 구조 내에 반도체 패키지들을 효율적으로 실장하면서도 반도체 패키지에 대한 테스트가 용이하여, 경박화가 가능하고 신뢰성이 높은 반도체 모듈을 제공하는 것이다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 전체적인 모습을 개략적으로 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈을 나타내는 도면들이다.
도 3 내지 도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈들을 나타내는 단면도들이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 블록도이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 블록도이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 전체적인 모습을 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 실장된 복수의 반도체 패키지(1020)와 컨트롤러 칩(1030), 및 상기 모듈 기판(1010)의 가장자리에 배치된 만입 구조(1040)와 포트(1050)를 포함할 수 있다.
모듈 기판(1010)은 복수의 반도체 패키지(1020)와 컨트롤러 칩(1030)이 실장되는 지지 기판으로서, 소정의 폼 팩터(form factor)를 가지는 인쇄회로기판(printed circuit board, PCB)일 수 있다. 상기 폼 팩터는 상기 모듈 기판(1010)의 두께 및 좌우 폭을 규정할 수 있다.
복수의 반도체 패키지(1020)는 휘발성 메모리 반도체 및/또는 비휘발성 메모리 반도체를 포함할 수 있다. 상기 휘발성 메모리 반도체는 예를 들어, DRAM, SRAM, DDR DRAM(Double Data Rate DRAM) 등과 같이 다양하게 구현될 수 있다. 또한, 상기 비휘발성 메모리 반도체는 예를 들어, 플래시 메모리, PRAM(Phase-change RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같이 다양하게 구현될 수 있다. 상기 복수의 반도체 패키지(1020)는 상기 모듈 기판(1010)에 포함되는 배선(미도시)을 통해 포트(1050)와 전기적으로 연결될 수 있다.
컨트롤러 칩(1030)은 복수의 반도체 패키지(1020)를 제어할 수 있다. 예를 들어, 상기 컨트롤러 칩(1030)은 외부 호스트의 명령에 따라 상기 복수의 반도체 패키지(1020)에 저장된 데이터를 읽거나, 상기 복수의 반도체 패키지(1020)에 새로운 데이터를 프로그램할 수 있다.
만입 구조(1040)는 모듈 기판(1010)을 메인 보드나 시스템 보드에 장착하고 고정하기 위하여, 반도체 모듈(1000)에 적어도 하나가 포함될 수 있다.
포트(1050)는 복수의 핀을 포함할 수 있고, 외부 호스트와 통신하는 인터페이스 프로토콜(protocol)에 기초하여 핀의 개수, 크기, 및 배치가 결정될 수 있다. 상기 복수의 핀은 메인 보드나 시스템 보드에 포함된 소켓에 접속될 수 있다.
본 발명의 기술적 사상은, 소정의 폼 팩터를 가지는 한정적인 반도체 모듈(1000)의 구조 내에, 복수의 반도체 패키지(1020) 각각에 대한 테스트가 용이하게 수행될 수 있으면서도, 복수의 반도체 패키지(1020)를 효율적으로 실장할 수 있는 반도체 모듈(1000)을 제공하는 것이다. 이하에서, 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈을 나타내는 도면들이다.
구체적으로, 도 2a 내지 도 2c는 도 1의 Ⅱ 부분을 확대한 도면들이고, 도 2a는 반도체 모듈(10)의 사시도이고, 도 2b는 반도체 모듈(10)의 단면도이고, 도 2c는 반도체 모듈(10)의 평면도이다. 또한, 설명의 편의를 위하여, 도 2a에서 제1 및 제2 몰딩 부재(130, 230)를 투명하게 도시하였다.
도 2a 내지 도 2c를 같이 참조하면, 반도체 모듈(10)은, 모듈 기판(101), 모듈 기판(101) 상에 실장되는 반도체 패키지(SP1), 모듈 기판(101)과 반도체 패키지(SP1)를 연결하는 제1 본딩 와이어(120), 및 제1 본딩 와이어(120)를 덮는 제1 몰딩 부재(130)를 포함한다.
모듈 기판(101)은 반도체 패키지(SP1)가 실장되는 지지 기판으로서, 인쇄회로기판일 수 있다. 상기 모듈 기판(101)에는 배선(미도시)이 형성되고, 상기 배선은 상기 모듈 기판(101) 상면의 상부 전극 패드(103)와 연결된다. 따라서, 상기 배선은 상기 상부 전극 패드(103)에 연결되는 제1 본딩 와이어(120)를 통해 반도체 패키지(SP1)와 전기적으로 연결될 수 있다. 또한, 상기 배선은 포트(1050, 도 1 참조)와 연결될 수 있고, 이를 통해 상기 모듈 기판(101)이 전자 제품의 메인 보드나 시스템 보드 등에 전기적으로 연결될 수 있다.
상기 모듈 기판(101)(즉, 인쇄회로기판)은 통상적으로, 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 이에 전기적 신호의 전달 경로인 상기 배선을 형성함으로써 구현될 수 있다.
상기 모듈 기판(101)(즉, 인쇄회로기판)은 일반적으로, 한쪽 면에만 배선을 형성한 단면 PCB(single layer PCB) 및 양쪽 면에 배선을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박(copper foil)의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선을 형성함으로써, 다층 구조의 인쇄회로기판이 구현될 수도 있다. 물론, 상기 모듈 기판(101)이 앞서 설명한 인쇄회로기판의 구조나 재질에 한정되는 것은 아니다.
반도체 패키지(SP1)는 패키지 기판(201), 패키지 기판(201) 상에 실장되는 반도체 칩(301), 패키지 기판(201)과 반도체 칩(301)을 연결하는 제2 본딩 와이어(220), 및 반도체 칩(301)과 제2 본딩 와이어(220)를 덮는 제2 몰딩 부재(230)를 포함한다. 상기 반도체 패키지(SP1)에 실장되는 반도체 칩(301)의 종류에 따라, 상기 반도체 패키지(SP1)는 로직 패키지 또는 메모리 패키지로 구성될 수 있다. 상기 반도체 패키지(SP1)에 포함되는 각각의 구성 요소에 대한 상세한 설명은 후술하도록 한다.
제1 접착 부재(110)가 모듈 기판(101)의 상면과 반도체 패키지(SP1)의 하면에 접착될 수 있다. 상기 제1 접착 부재(110)는 다이 어태치 필름(Die Attach Film)일 수 있다. 상기 다이 어태치 필름은 무기질 접착제 및 고분자 접착제로 구별될 수 있다.
제1 본딩 와이어(120)는 모듈 기판(101)과 반도체 패키지(SP1)를 전기적으로 연결할 수 있다. 상기 제1 본딩 와이어(120)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 본딩 와이어(120)는 열압착(thermo compression) 접속, 초음파(ultra sonic) 접속, 열음파(thermo sonic) 접속 등의 방법에 의해, 상기 모듈 기판(101)과 상기 반도체 패키지(SP1)에 각각 연결될 수 있다.
제1 몰딩 부재(130)는 제1 본딩 와이어(120)를 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 제1 몰딩 부재(130)의 두께는 적어도 상기 제1 본딩 와이어(120)를 모두 덮을 수 있도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 몰딩 부재(130)는 상기 제1 본딩 와이어(120)의 전체를 덮으며 상기 제2 몰딩 부재(230)의 측면(230S)의 일부와 접촉하도록 형성될 수 있다. 즉, 상기 제1 몰딩 부재(130)의 상면(130T)의 레벨은 상기 제2 몰딩 부재(230)의 상면(230T)의 레벨보다 낮게 형성될 수 있다. 또한, 상기 제1 몰딩 부재(130)의 적어도 하나의 측면(130S)은 경사면일 수 있다.
상기 제1 몰딩 부재(130)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다. 물론, 상기 제1 몰딩 부재(130)는 에폭시 몰딩 컴파운드에 한정되지 않고 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
상기 제1 몰딩 부재(130)는 적절한 양의 몰딩 물질이 모듈 기판(101) 상에 주입되고, 경화 공정을 통해 외형을 형성할 수 있다. 여기서, 상기 몰딩 물질의 주입과 경화 사이의 지연 시간, 주입되는 몰딩 물질의 양, 경화 온도 등의 공정 조건은 몰딩 물질의 물리적 성질을 고려하여 설정할 수 있다.
다시, 상기 반도체 패키지(SP1)를 구성하는 각각의 구성 요소에 대하여 상세히 설명하도록 한다.
패키지 기판(201)은 반도체 칩(301)이 실장되는 지지 기판으로서, 몸체부, 하부 보호층, 및 상부 보호층을 포함할 수 있다. 상기 패키지 기판(201)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 반도체 모듈(10)에서, 상기 패키지 기판(201)은 인쇄회로기판일 수 있다. 상기 인쇄회로기판의 구조, 물성, 및 종류는 앞서 모듈 기판(101)에서 설명한 바와 동일하다.
상기 패키지 기판(201)의 상면에는 접속 패드(203)가 형성되고, 상기 접속 패드(203)에 연결되는 제2 본딩 와이어(220)는 상기 반도체 칩(301)의 칩 패드(303)에 전기적으로 연결될 수 있다. 또한, 상기 접속 패드(203)는 제1 본딩 와이어(120)와 연결될 수 있고, 이를 통해 상기 모듈 기판(101)이 상기 반도체 칩(301)과 전기적으로 연결될 수 있다.
상세히 설명하면, 상기 패키지 기판(201)의 하나의 접속 패드(203)에 상기 제1 본딩 와이어(120) 및 상기 제2 본딩 와이어(220)가 모두 연결될 수 있다. 또한, 상기 하나의 접속 패드(203)에서 상기 제1 본딩 와이어(120)가 연결되는 부분은 상기 제1 몰딩 부재(130)에 의하여 덮이고, 상기 하나의 접속 패드(203)에서 상기 제2 본딩 와이어(220)가 연결되는 다른 부분은 상기 제2 몰딩 부재(230)에 의하여 덮일 수 있다.
반도체 칩(301)은 휘발성 메모리 반도체 및/또는 비휘발성 메모리 반도체를 포함할 수 있다. 또한, 상기 반도체 칩(301)은 고대역폭 메모리(high bandwidth memory) 반도체를 포함할 수 있다. 상기 휘발성 메모리 반도체 및 비휘발성 메모리 반도체의 종류는 앞서 설명한 바와 동일하다.
상기 반도체 칩(301)은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 실리콘 웨이퍼(Si wafer)일 수 있다. 상기 반도체 기판은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 반도체 화합물을 포함할 수 있다. 한편, 상기 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 및/또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
일부 실시예들에서, 상기 반도체 칩(301)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩 스택으로 구성될 수 있다. 이 경우, 상기 반도체 칩(301)을 구성하는 각각의 메모리 칩 슬라이스는 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판, 상기 활성면에 형성되는 메모리 소자, 및 상기 반도체 기판을 관통하는 TSV(Through Silicon Via)를 포함할 수 있다. 복수의 메모리 칩을 하나의 패키지로 집적하는 시스템 인 패키지에서, 상기 반도체 칩(301)을 구성하는 메모리 칩 슬라이스의 개수는 반도체 모듈(10)의 용도에 따라 달라질 수 있다.
제2 접착 부재(210)가 패키지 기판(201)의 상면과 반도체 칩(301)의 하면에 접착될 수 있다. 상기 제2 접착 부재(210)는 다이 어태치 필름일 수 있다. 즉, 상기 제2 접착 부재(210)는 상기 반도체 기판의 비활성면에 접착될 수 있다.
제2 본딩 와이어(220)는 패키지 기판(201)과 반도체 칩(301)을 전기적으로 연결할 수 있다. 이와 같이, 상기 제1 본딩 와이어(120)는 상기 모듈 기판(101)과 상기 접속 패드(203)를 전기적으로 연결하고, 상기 제2 본딩 와이어(220)는 상기 반도체 칩(301)과 상기 접속 패드(203)를 전기적으로 연결하여, 결과적으로 상기 모듈 기판(101)은 상기 반도체 칩(301)과 전기적으로 연결될 수 있다. 또한, 상기 제1 본딩 와이어(120)의 최상단(120T)의 레벨은 상기 제2 본딩 와이어(220)의 최상단(220T)의 레벨보다 낮게 형성될 수 있다.
제2 몰딩 부재(230)는 반도체 칩(301) 및 제2 본딩 와이어(220)를 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 제2 몰딩 부재(230)의 두께는 적어도 상기 반도체 칩(301) 및 상기 제2 본딩 와이어(220)를 모두 덮도록 형성될 수 있다.
상기 제2 몰딩 부재(230)는 적절한 양의 몰딩 물질이 패키지 기판(201) 상에 주입되고 경화 공정을 통해, 상기 반도체 패키지(SP1)의 외형을 형성한다. 필요에 따라, 프레스와 같은 가압 공정에서 상기 몰딩 물질에 압력을 가하여 상기 반도체 패키지(SP1)의 외형을 형성한다. 이 과정에서, 상기 패키지 기판(201)의 측면(201S)은 상기 제2 몰딩 부재(230)의 측면(230S)보다 바깥쪽으로 돌출되도록 형성될 수 있다. 즉, 상기 패키지 기판(201)의 상면(201T)의 일부분은 상기 제2 몰딩 부재(230)에 의해 덮이고, 상기 패키지 기판(201)의 상면(201T)의 나머지 부분은 상기 제1 몰딩 부재(130)에 의해 덮일 수 있다.
최근 전자 제품에 포함되는 전자 부품들의 소형화 및 경박화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경박화를 위하여 이에 탑재되는 반도체 모듈(10)은 그 부피가 점점 작아지면서도, 고용량의 데이터를 처리할 것이 요구되고 있다. 이에 따라, 한정적인 반도체 모듈(10)의 구조 내에 반도체 패키지(SP1)를 효율적으로 실장하기 위한 연구가 수행되고 있다.
본 발명의 기술적 사상에 따르면, BGA(Ball Grid Array) 방식을 이용하지 않고 그 대신 제1 본딩 와이어(120)를 사용함으로써, 한정적인 반도체 모듈(10)의 구조 내에 반도체 패키지(SP1)를 효율적으로 실장하면서도, 반도체 패키지(SP1)에 대한 테스트가 용이한 반도체 모듈(10)의 제공이 가능하다.
첫째로, 본 발명의 기술적 사상에 따른 반도체 모듈(10)에서, 반도체 패키지(SP1)의 효율적 실장을 살펴보면 다음과 같다.
일반적인 반도체 모듈에서, 모듈 기판 상에 솔더 볼을 이용하여 반도체 패키지를 실장하는 BGA 방식이 이용된다. 이 경우, 솔더 볼 자체가 차지하는 부피로 인하여, 반도체 모듈의 전체적인 두께가 증가할 수 있다. 이러한 문제점을 해결하기 위하여, LGA(Land Grid Array) 방식을 이용하거나, 반도체 칩을 모듈 기판 상에 직접 실장하는 방식이 이용될 수 있다. 그러나 전자는 반도체 모듈의 신뢰도 수준이 낮다는 문제점이 있고, 후자는 반도체 모듈의 수율 보증이 어렵다는 문제점이 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 모듈(10)에서는, 솔더 볼을 대신하여 제1 본딩 와이어(120)를 사용함으로써, 반도체 모듈(10)의 전체적인 두께가 상대적으로 감소할 수 있다.
둘째로, 본 발명의 기술적 사상에 따른 반도체 모듈(10)에서, 반도체 패키지(SP1)에 대한 테스트 용이성을 살펴보면 다음과 같다.
일반적인 반도체 모듈에서, 모듈 기판 상에 반도체 패키지를 실장하기 전에 반도체 패키지에 대한 불량 여부를 확인하기 위하여 테스트를 수행한다. 상기 테스트를 수행하기 위하여, 일반적인 반도체 패키지는 테스트 패드를 따로 구비하여야 한다. 이 경우, 상기 테스트 패드가 차지하는 면적으로 인하여, 반도체 모듈의 전체적인 면적이 증가할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 모듈(10)에서는, 테스트 패드를 대신하여 접속 패드(203)를 이용하여 테스트의 수행이 가능하게 함으로써, 반도체 모듈(10)의 전체적인 면적이 상대적으로 감소할 수 있다. 상기 접속 패드(203)를 이용하는 테스트의 수행은 후술하도록 한다.
궁극적으로, 본 발명의 기술적 사상에 따르면, 한정적인 모듈 기판(101) 내에 반도체 패키지(SP1)를 효율적으로 실장하면서도, 반도체 패키지(SP1)에 대한 테스트가 용이하여, 경박화가 가능하고 신뢰성이 높은 반도체 모듈(10)을 제공할 수 있다.
도 3 내지 도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 모듈들(20 내지 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 2a 내지 도 2c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 모듈(10)과 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 반도체 모듈(20)은, 모듈 기판(101), 모듈 기판(101) 상에 실장되는 반도체 패키지(SP2), 모듈 기판(101)과 반도체 패키지(SP2)를 연결하는 제1 본딩 와이어(120), 및 제1 본딩 와이어(120)를 덮는 제1 몰딩 부재(130)를 포함한다.
패키지 기판(201)의 상면에는 접속 패드(203)가 형성되고, 하면에는 테스트 패드(205)가 형성될 수 있다. 상기 패키지 기판(201)은 상기 접속 패드(203)에 연결되는 제2 본딩 와이어(220)를 통해 상기 반도체 칩(301)과 전기적으로 연결될 수 있다. 또한, 제1 본딩 와이어(120)는 상기 접속 패드(203)와 모듈 기판(101)을 연결할 수 있고, 이를 통해 상기 모듈 기판(101)이 상기 반도체 칩(301)과 전기적으로 연결될 수 있다.
상기 접속 패드(203)에서 연장되는 내부 배선(203S)의 일부분과 상기 테스트 패드(205)에서 연장되는 내부 배선(205S)의 일부분은, 상기 패키지 기판(201)의 측면(201S)에서 노출되도록 형성될 수 있다.
제1 접착 부재(110)가 모듈 기판(101)의 상면과 반도체 패키지(SP2)의 하면에 접착될 수 있다. 또한, 제2 접착 부재(210)가 패키지 기판(201)의 상면과 반도체 칩(301)의 하면에 접착될 수 있다. 여기서, 상기 접속 패드(203)는 상기 제2 접착 부재(210)에 의하여 덮이지 않고, 상기 테스트 패드(205)는 상기 제1 접착 부재(110)에 의하여 덮일 수 있다. 즉, 상기 테스트 패드(205)는, 상기 반도체 칩(301) 및 상기 모듈 기판(101)과 전기적으로 연결되지 않을 수 있다.
이와 같이, 본 발명의 기술적 사상에 따른 반도체 모듈(20)에서, 테스트 패드(205)가 패키지 기판(201)의 하면에 형성됨에 따라, 상기 테스트 패드(205)가 차지하는 면적으로 인하여 반도체 모듈(20)의 전체적인 면적이 증가하는 것을 방지할 수 있다.
또한, 후술하겠지만, 상기 제2 몰딩 부재(230)에 의하여 노출되는 상기 접속 패드(203)의 부분이 작게 디자인되는 반도체 패키지(SP2)에서도, 상기 테스트 패드(205)를 이용하여 테스트의 수행이 용이하게 이루어질 수 있다.
도 4를 참조하면, 반도체 모듈(30)은, 모듈 기판(101), 모듈 기판(101) 상에 실장되는 반도체 패키지(SP3), 모듈 기판(101)과 반도체 패키지(SP3)를 연결하는 제1 본딩 와이어(120), 및 제1 본딩 와이어(120)를 덮는 제1 몰딩 부재(130)를 포함한다.
패키지 기판(201)은 접속 패드(203)에 연결되는 제2 연결 부재(240)를 통해 반도체 칩(301)과 전기적으로 연결될 수 있다. 상기 제2 연결 부재(240)는 솔더 볼 또는 솔더 범프일 수 있다. 즉, 반도체 모듈(30)에서, 반도체 칩(301)은 패키지 기판(201)에 플립칩 방식으로 실장될 수 있다.
또한, 상기 패키지 기판(201)의 하나의 접속 패드(203) 상에 제1 본딩 와이어(120)가 연결되고, 다른 하나의 접속 패드(203) 상에 제2 연결 부재(240)가 연결되어, 이를 상기 패키지 기판(201)의 내부 배선(204)이 서로 전기적으로 연결할 수 있다. 즉, 반도체 모듈(30)에서 제2 본딩 와이어는 생략될 수 있다.
상기 하나의 접속 패드(203)에서 상기 제1 본딩 와이어(120)가 연결되는 부분은 상기 제1 몰딩 부재(130)에 의하여 덮이고, 상기 하나의 접속 패드(203)에서 상기 제1 본딩 와이어(120)가 연결되지 않는 다른 부분은 상기 제2 몰딩 부재(230)에 의하여 덮일 수 있다.
도 5를 참조하면, 반도체 모듈(40)은, 모듈 기판(101), 모듈 기판(101) 상에 실장되는 반도체 패키지(SP3), 모듈 기판(101)과 반도체 패키지(SP3)를 연결하는 제1 연결 부재(140), 및 제1 연결 부재(140)를 덮는 제1 몰딩 부재(130)를 포함한다.
제1 연결 부재(140)는, 패키지 기판(201)의 상면(201T)과 측면(201S), 상기 모듈 기판(101)의 상면(101T)을 덮으며 연장되는 도전성 구조물일 수 있다. 상기 제1 연결 부재(140)는 도전성 폴리머 또는 도전성 잉크로 이루어질 수 있으며, 디스펜싱 공정 등에 의하여 형성될 수 있다. 도시되지는 않았지만, 상기 제1 연결 부재(140)와 상기 패키지 기판(201) 사이 및 상기 제1 연결 부재(140)와 상기 모듈 기판(101) 사이에 절연층이 더 형성될 수 있다.
패키지 기판(201)은 접속 패드(203)에 연결되는 제2 연결 부재(240)를 통해 반도체 칩(301)과 전기적으로 연결될 수 있다. 상기 제2 연결 부재(240)는 솔더 볼 또는 솔더 범프일 수 있다. 즉, 반도체 모듈(40)에서, 반도체 칩(301)은 패키지 기판(201)에 플립칩 방식으로 실장될 수 있다.
또한, 상기 패키지 기판(201)의 하나의 접속 패드(203) 상에 제1 연결 부재(140)가 연결되고, 다른 하나의 접속 패드(203) 상에 제2 연결 부재(240)가 연결되어, 이를 상기 패키지 기판(201)의 내부 배선(204)이 서로 전기적으로 연결할 수 있다. 즉, 반도체 모듈(40)에서 제1 및 제2 본딩 와이어는 생략될 수 있다.
상기 하나의 접속 패드(203)에서 상기 제1 연결 부재(140)가 연결되는 부분은 상기 제1 몰딩 부재(130)에 의하여 덮이고, 상기 하나의 접속 패드(203)에서 상기 제1 연결 부재(140)가 연결되지 않는 다른 부분은 상기 제2 몰딩 부재(230)에 의하여 덮일 수 있다.
또한, 반도체 칩(301)과 제2 연결 부재(240)의 연결 과정에서 반도체 칩(301)과 제2 연결 부재(240) 사이에 틈이 형성될 수 있다. 이러한 틈은 반도체 칩(301)과 제2 연결 부재(240)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(250)을 주입하여 경화할 수 있다.
상기 언더필(250)에 의해 반도체 칩(301)은 제2 연결 부재(240) 상에 더욱 안정적으로 고정되며, 반도체 칩(301)과 제2 연결 부재(240) 사이의 열팽창 계수 차이에도 불구하고, 반도체 칩(301)과 제2 연결 부재(240)는 분리되지 않을 수 있다. 일부 실시예들에서, 상기 제2 몰딩 부재(230)가 반도체 칩(301)과 제2 연결 부재(240) 사이의 틈으로 직접 충진될 수 있고, 이 경우, 언더필(250)은 생략될 수 있다.
도 6을 참조하면, 반도체 모듈(50)은, 대향하는 상면과 하면을 가지는 모듈 기판(101), 상기 모듈 기판(101)의 상면 상에 실장되는 복수의 반도체 패키지(SP1), 및 상기 모듈 기판(101)의 하면 상에 실장되는 복수의 반도체 패키지(SP4)를 포함한다.
상기 모듈 기판(101)에는 배선(미도시)이 형성되고, 상기 배선은 상기 모듈 기판(101) 하면의 하부 전극 패드(105)와 연결된다. 따라서, 상기 배선은 상기 하부 전극 패드(105)에 연결되는 제3 본딩 와이어(420)를 통해 복수의 반도체 패키지(SP4)와 전기적으로 연결될 수 있다.
복수의 반도체 패키지(SP4)를 구성하는 각각의 반도체 패키지(SP4)는 패키지 기판(401), 상기 패키지 기판(401) 상에 실장되는 반도체 칩(501), 상기 패키지 기판(401)과 상기 반도체 칩(501)을 연결하는 제4 본딩 와이어(520), 및 상기 반도체 칩(501)과 상기 제4 본딩 와이어(520)를 덮는 제4 몰딩 부재(530)를 포함한다.
복수의 반도체 패키지(SP1) 및 복수의 반도체 패키지(SP4)는 모듈 기판(101)을 사이에 두고 서로 거울상 구조를 가지도록 실장될 수 있다. 즉, 반도체 모듈(50)은 모듈 기판(101)의 상면과 하면에 모두 복수의 반도체 패키지(SP1, SP4)를 실장함으로써, 상면과 하면 중 어느 하나에만 반도체 패키지가 실장되는 경우에 비하여, 보다 메모리 용량을 증가시킬 수 있다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 블록도이다.
도 7을 참조하면, 반도체 모듈의 제조 방법(S10)은, 패키지 패널 상에 반도체 칩을 실장하는 제1 단계(S110), 패키지 패널과 반도체 칩을 연결하는 제2 본딩 와이어 및 반도체 칩과 제2 본딩 와이어를 덮는 제2 몰딩 부재를 형성하는 제2 단계(S120), 패키지 패널을 절삭하여 반도체 패키지를 제작하는 제3 단계(S130), 반도체 패키지의 테스트를 수행하는 제4 단계(S140), 모듈 기판 상에 양품의 반도체 패키지를 실장하는 제5 단계(S150), 모듈 기판과 반도체 패키지를 연결하는 제1 본딩 와이어 및 제1 본딩 와이어를 덮는 제1 몰딩 부재를 형성하는 제6 단계(S160), 및 반도체 모듈을 제작하는 제7 단계(S170)를 포함할 수 있다.
반도체 모듈의 제조 방법(S10)은 상기와 같은 공정 단계(S110 내지 S170)를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
상기 제1 내지 제7 단계(S110 내지 S170) 각각에 대한 기술적 특징은 후술하는 도 8a 내지 도 8f를 통하여 상세히 설명하도록 한다.
도 8a 내지 도 8f는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 8a를 참조하면, 패키지 패널(200)의 상면에 형성된 접속 패드들(203) 사이에 반도체 칩(301)이 배치되도록, 패키지 패널(200)의 상면에 복수의 반도체 칩(301)을 실장한다.
복수의 반도체 칩(301) 각각은 휘발성 메모리 반도체 및/또는 비휘발성 메모리 반도체를 포함할 수 있다. 상기 복수의 반도체 칩(301) 각각은 서로 동일한 규격을 가지는 메모리 반도체를 포함할 수 있다.
제2 접착 부재(210)가 상기 패키지 패널(200)의 상면과 상기 복수의 반도체 칩(301)의 하면에 접착될 수 있다. 상기 제2 접착 부재(210)는 다이 어태치 필름일 수 있다. 상기 제2 접착 부재(210)는 상기 복수의 반도체 칩(301)의 비활성면에 접착될 수 있다.
도 8b를 참조하면, 패키지 기판(201)과 반도체 칩(301)을 전기적으로 연결하도록 제2 본딩 와이어(220)를 형성하고, 상기 제2 본딩 와이어(220)를 덮도록 제2 몰딩 부재(230)를 형성한다.
제2 본딩 와이어(220)는 패키지 패널(200)의 접속 패드(203)와 반도체 칩(301)의 칩 패드(303)를 전기적으로 연결하여, 패키지 패널(200)과 반도체 칩(301)을 전기적으로 연결할 수 있다.
제2 몰딩 부재(230)는 상기 반도체 칩(301) 및 상기 제2 본딩 와이어(220)를 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 제2 몰딩 부재(230)의 두께는 적어도 상기 반도체 칩(301) 및 상기 제2 본딩 와이어(220)를 모두 덮도록 형성될 수 있다.
이 과정에서, 상기 접속 패드(203)의 일부분이 노출되도록 상기 제2 몰딩 부재(230)를 형성할 수 있다. 즉, 하나의 접속 패드(203)에서 상기 제2 본딩 와이어(220)가 연결되는 부분은 상기 제2 몰딩 부재(230)에 의하여 덮이고, 상기 하나의 접속 패드(203)에서 상기 제2 본딩 와이어(220)가 연결되지 않는 다른 부분은 노출되도록, 상기 제2 몰딩 부재(230)를 형성할 수 있다.
도 8c를 참조하면, 패키지 패널(200, 도 8b 참조)의 제1 절단선(CL1, 도 8b 참조)을 따라, 패키지 패널(200)을 절삭하여 각각의 반도체 패키지(SP1)로 물리적으로 분리할 수 있다.
반도체 패키지(SP1)의 접속 패드(203)에 테스트 장치를 연결하여, 반도체 패키지(SP1)의 테스트를 수행할 수 있다. 상세히 설명하면, 하나의 접속 패드(203)에서 제2 본딩 와이어(220)가 연결되지 않은 부분은 제2 몰딩 부재(230)에 의하여 덮이지 않고 노출되므로, 상기 접속 패드(203)에 테스트 장치를 연결하여 테스트를 수행할 수 있다.
즉, 일반적인 반도체 모듈에서, 모듈 기판 상에 반도체 패키지를 실장하기 전에 반도체 패키지에 대한 테스트를 수행한다. 테스트를 수행하기 위하여, 일반적인 반도체 패키지는 테스트 패드를 따로 구비하여야 한다. 이 경우, 테스트 패드가 차지하는 면적으로 인하여, 반도체 모듈의 전체적인 면적이 증가될 수 있다.
이에 반해, 본 발명의 기술적 사상에 따르면, 제2 몰딩 부재(230)에 의하여 덮이지 않고 노출되는 접속 패드(203)의 부분을 이용하여 테스트가 수행되므로, 상대적으로 패키지 기판(201)의 면적이 감소될 수 있다.
상기 테스트(S140, 도 7 참조)에서 양품으로 판정된 반도체 패키지(SP1)는 후속 단위 공정(S150, 도 7 참조)을 진행할 수 있고, 불량품으로 판정된 반도체 패키지(SP1)는 리웍(rework) 공정(S155, 도 7 참조)을 진행할 수 있다.
도 8d를 참조하면, 모듈 기판(101)의 상면에 형성된 상부 전극 패드(103) 사이에 반도체 패키지(SP1)가 배치되도록, 모듈 기판(101)의 상면에 반도체 패키지(SP1)를 실장한다.
상기 테스트에서 양품으로 판정된 반도체 패키지(SP1)를 제1 접착 부재(110)를 이용하여, 모듈 기판(101)의 상면에 실장한다. 상기 반도체 패키지(SP1)에 실장되는 반도체 칩(301)의 종류에 따라, 상기 반도체 패키지(SP1)는 로직 패키지 또는 메모리 패키지로 구별될 수 있다.
제1 접착 부재(110)가 모듈 기판(101)의 상면과 반도체 패키지(SP1)의 하면에 접착되도록 배치될 수 있다. 상기 제1 접착 부재(110)는 다이 어태치 필름일 수 있다.
도 8e를 참조하면, 모듈 기판(101)과 반도체 패키지(SP1)를 전기적으로 연결하도록 제1 본딩 와이어(120)를 형성하고, 상기 제1 본딩 와이어(120)를 덮도록 제1 몰딩 부재(130)를 형성한다.
제1 본딩 와이어(120)는 모듈 기판(101)과 반도체 패키지(SP1)를 전기적으로 연결할 수 있다. 또한, 제2 본딩 와이어(220)는 패키지 기판(201)과 반도체 칩(301)을 전기적으로 연결할 수 있다. 결과적으로, 상기 모듈 기판(101)은 상기 반도체 칩(301)과 전기적으로 연결될 수 있다. 또한, 상기 제1 본딩 와이어(120)의 최상단(120T)의 레벨은 상기 제2 본딩 와이어(220)의 최상단(220T)의 레벨보다 낮게 형성될 수 있다.
제1 몰딩 부재(130)는 상기 제1 본딩 와이어(120)를 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 제1 몰딩 부재(130)의 두께는 적어도 상기 제1 본딩 와이어(120)를 모두 덮을 수 있도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 몰딩 부재(130)는 상기 제1 본딩 와이어(120)의 전체를 덮으며 상기 제2 몰딩 부재(230)의 측면(230S)의 일부와 접촉하도록 형성될 수 있다. 즉, 상기 제1 몰딩 부재(130)의 상면(130T)의 레벨은 상기 제2 몰딩 부재(230)의 상면(230T)의 레벨보다 낮게 형성될 수 있다. 또한, 상기 제1 몰딩 부재(130)의 적어도 하나의 측면(130S)은 경사면일 수 있다.
패키지 기판(201)의 하나의 접속 패드(203) 상에 제1 본딩 와이어(120)와 제2 본딩 와이어(220)가 모두 연결되도록 형성될 수 있다. 또한, 상기 하나의 접속 패드(203)에서 제1 본딩 와이어(120)가 연결되는 부분은 제1 몰딩 부재(130)에 의하여 덮이고, 상기 하나의 접속 패드(203)에서 제2 본딩 와이어(220)가 연결되는 다른 부분은 제2 몰딩 부재(230)에 의하여 덮이도록 형성될 수 있다.
이와 같은 제조 공정을 통하여, 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈(10)을 완성할 수 있다.
도 8f를 참조하면, 모듈 기판(101)의 상면에 복수의 반도체 패키지(SP1)를 실장한다. 모듈 기판(101)의 상면에 앞서 설명한 제조 공정과 동일한 제조 공정을 동시에, 또는 순차적으로 수행하여 복수의 반도체 패키지(SP1)를 실장한다.
다시 도 6을 참조하면, 모듈 기판(101)의 하면에 앞서 설명한 제조 공정과 동일한 제조 공정을 동시에, 또는 순차적으로 수행하여 복수의 반도체 패키지(SP4)를 실장한다. 복수의 반도체 패키지(SP1) 및 복수의 반도체 패키지(SP4)는 모듈 기판(101)을 사이에 두고 서로 거울상 구조를 가지도록 실장될 수 있다.
이와 같은 제조 공정을 통하여, 반도체 모듈(50)은 모듈 기판(101)의 상면과 하면에 모두 복수의 반도체 패키지(SP1, SP4)를 실장함으로써, 상면과 하면 중 어느 하나에만 반도체 패키지가 실장되는 경우에 비하여, 보다 메모리 용량을 증가시킬 수 있다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 나타내는 블록도이다.
도 9를 참조하면, 반도체 모듈의 제조 방법(S20)은, 패키지 패널 상에 반도체 칩을 실장하는 제1 단계(S210), 패키지 패널과 반도체 칩을 연결하는 제2 본딩 와이어 및 반도체 칩과 제2 본딩 와이어를 덮는 제2 몰딩 부재를 형성하는 제2 단계(S220), 패키지 패널을 절삭하여 예비 반도체 패키지를 제작하는 제3 단계(S230), 예비 반도체 패키지의 테스트를 수행하는 제4 단계(S240), 예비 반도체 패키지를 가공하여 반도체 패키지를 제작하는 제5 단계(S250), 모듈 기판 상에 양품의 반도체 패키지를 실장하는 제6 단계(S260), 모듈 기판과 반도체 패키지를 연결하는 제1 본딩 와이어 및 제1 본딩 와이어를 덮는 제1 몰딩 부재를 형성하는 제7 단계(S270), 및 반도체 모듈을 제작하는 제8 단계(S280)를 포함할 수 있다.
반도체 모듈의 제조 방법(S20)은 상기와 같은 공정 단계(S210 내지 S280)를 포함할 수 있다. 앞서 설명한 바와 마찬가지로, 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 단계는 설명되는 순서와 다르게 수행될 수도 있다.
상기 제1 내지 제8 단계(S210 내지 S280) 각각에 대한 기술적 특징은 후술하는 도 10a 내지 도 10c를 통하여 상세히 설명하도록 한다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
이하에서 설명하는 반도체 모듈의 제조 방법(S20)을 구성하는 대부분의 단계는 앞서 도 8a 내지 도 8f에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 모듈의 제조 방법(S10)과 차이점을 중심으로 설명하도록 한다.
도 10a를 참조하면, 예비 반도체 패키지(PSP2)의 테스트 패드(205)에 테스트 장치를 연결하여, 예비 반도체 패키지(PSP2)의 테스트를 수행할 수 있다.
예비 패키지 기판(201P)의 상면에는 접속 패드(203)가 형성되고, 하면에는 테스트 패드(205)가 형성될 수 있다. 상기 접속 패드(203)는 내부 배선(204)을 통하여 상기 테스트 패드(205)와 연결될 수 있다.
상기 접속 패드(203)에서 제2 본딩 와이어(220)가 연결되지 않은 부분은 제2 몰딩 부재(230)에 노출되도록 형성되나, 노출되는 면적이 테스트 장치를 연결할 만큼 충분하지 않다면, 상기 테스트 패드(205)에 테스트 장치를 연결하여 테스트를 수행할 수 있다.
상기 접속 패드(203) 및 상기 테스트 패드(205)에서 연장되는 내부 배선(204)의 수직 부분은 상기 예비 패키지 기판(201P)의 측면(201PS)으로 노출되도록 형성될 수 있다.
상기 테스트(S240, 도 9 참조)에서 양품으로 판정된 예비 반도체 패키지(PSP2)는 후속 단위 공정(S250, 도 9 참조)을 진행할 수 있고, 불량품으로 판정된 예비 반도체 패키지(PSP2)는 리웍(rework) 공정(S255, 도 9 참조)을 진행할 수 있다.
도 10b를 참조하면, 패키지 기판(201)의 제2 절단선(CL2)을 따라, 예비 반도체 패키지(PSP2, 도 10a 참조)의 가장자리를 절삭하여, 접속 패드(203)와 테스트 패드(205)가 분리된 반도체 패키지(SP2)를 형성할 수 있다.
상기 접속 패드(203) 및 상기 테스트 패드(205)에서 연장되는 내부 배선(204)의 수직 부분이 포함되는 예비 반도체 패키지(PSP2)의 가장자리를 절삭함으로써, 패키지 기판(201)의 면적을 줄임과 동시에, 접속 패드(203)와 테스트 패드(205)를 전기적으로 완전히 분리할 수 있다.
도 10c를 참조하면, 모듈 기판(101)과 반도체 패키지(SP2)를 전기적으로 연결하도록 제1 본딩 와이어(120)를 형성하고, 상기 제1 본딩 와이어(120)를 덮도록 제1 몰딩 부재(130)를 형성한다.
제1 본딩 와이어(120)는 모듈 기판(101)과 반도체 패키지(SP2)를 전기적으로 연결할 수 있다. 또한, 제2 본딩 와이어(220)는 패키지 기판(201)과 반도체 칩(301)을 전기적으로 연결할 수 있다. 결과적으로, 상기 모듈 기판(101)은 상기 반도체 칩(301)과 전기적으로 연결될 수 있다.
상기 접속 패드(203)에서 연장되는 내부 배선(203S)의 일부분과 상기 테스트 패드(205)에서 연장되는 내부 배선(205S)의 일부분은, 상기 패키지 기판(201)의 측면(201S)에서 노출되도록 형성될 수 있다.
제1 접착 부재(110)가 모듈 기판(101)의 상면과 반도체 패키지(SP2)의 하면에 접착되도록 형성될 수 있다. 또한, 제2 접착 부재(210)가 패키지 기판(201)의 상면과 반도체 칩(301)의 하면에 접착되도록 형성될 수 있다. 여기서, 상기 접속 패드(203)는 상기 제2 접착 부재(210)에 의하여 덮이지 않도록 형성될 수 있고, 상기 테스트 패드(205)는 상기 제1 접착 부재(110)에 의하여 덮이도록 형성될 수 있다. 즉, 상기 테스트 패드(205)는, 상기 반도체 칩(301) 및 상기 모듈 기판(101)과 전기적으로 연결되지 않도록 형성될 수 있다.
이와 같은 제조 공정을 통하여, 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈(20)을 완성할 수 있다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 반도체 모듈의 시스템을 나타내는 구성도이다.
도 11을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는, 도 2a 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 모듈들(10 내지 50) 중 어느 하나를 포함할 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SP1, SP2, SP3, SP4: 반도체 패키지
10, 20, 30, 40, 50, 1000: 반도체 모듈
101: 모듈 기판
201: 패키지 기판
301: 반도체 칩
1100: 시스템

Claims (10)

  1. 모듈 기판;
    상기 모듈 기판 상에 실장되는 반도체 패키지;
    상기 모듈 기판과 상기 반도체 패키지를 연결하는 제1 본딩 와이어; 및
    상기 제1 본딩 와이어를 덮는 제1 몰딩 부재;를 포함하고,
    상기 반도체 패키지는
    패키지 기판;
    상기 패키지 기판 상에 실장되는 반도체 칩;
    상기 패키지 기판과 상기 반도체 칩을 연결하는 제2 본딩 와이어; 및
    상기 반도체 칩과 상기 제2 본딩 와이어를 덮는 제2 몰딩 부재;를 포함하고,
    상기 제1 및 제2 본딩 와이어는 상기 패키지 기판의 하나의 접속 패드 상에 각각 연결되고,
    상기 제1 몰딩 부재의 적어도 하나의 측면은 경사면이고,
    상기 패키지 기판의 측면은 상기 제2 몰딩 부재의 측면보다 바깥쪽으로 돌출되는 반도체 모듈.
  2. 제1항에 있어서,
    상기 하나의 접속 패드에서 상기 제1 본딩 와이어가 연결되는 부분은 상기 제1 몰딩 부재에 의하여 덮이고,
    상기 하나의 접속 패드에서 상기 제2 본딩 와이어가 연결되는 부분은 상기 제2 몰딩 부재에 의하여 덮이는 것을 특징으로 하는 반도체 모듈.
  3. 제1항에 있어서,
    상기 제1 본딩 와이어는 상기 모듈 기판과 상기 접속 패드를 전기적으로 연결하고,
    상기 제2 본딩 와이어는 상기 반도체 칩과 상기 접속 패드를 전기적으로 연결하여,
    상기 모듈 기판은 상기 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 모듈.
  4. 제3항에 있어서,
    상기 제1 본딩 와이어의 최상단의 레벨은 상기 제2 본딩 와이어의 최상단의 레벨보다 낮은 것을 특징으로 하는 반도체 모듈.
  5. 제1항에 있어서,
    상기 제1 몰딩 부재는 상기 제1 본딩 와이어의 전체를 덮으며 상기 제2 몰딩 부재의 측면의 일부와 맞닿고,
    상기 제2 몰딩 부재는 상기 반도체 칩의 전체와 상기 제2 본딩 와이어의 전체를 덮는 것을 특징으로 하는 반도체 모듈.
  6. 제5항에 있어서,
    상기 제1 몰딩 부재의 상면의 레벨은 상기 제2 몰딩 부재의 상면의 레벨보다 낮은 것을 특징으로 하는 반도체 모듈.
  7. 삭제
  8. 제1항에 있어서,
    상기 패키지 기판의 상면의 일부분은 상기 제2 몰딩 부재에 의해 덮이고,
    상기 패키지 기판의 상면의 나머지 부분은 상기 제1 몰딩 부재에 의해 덮이는 것을 특징으로 하는 반도체 모듈.
  9. 대향하는 상면과 하면을 가지는 모듈 기판;
    상기 모듈 기판의 상면과 하면 상에 실장되는 복수의 반도체 패키지;
    상기 모듈 기판과 상기 복수의 반도체 패키지 각각을 연결하는 제1 본딩 와이어; 및
    상기 제1 본딩 와이어를 덮는 제1 몰딩 부재;를 포함하고,
    상기 복수의 반도체 패키지 각각은
    접속 패드가 배치되는 상면과 테스트 패드가 배치되는 하면을 가지는 패키지 기판;
    상기 패키지 기판의 상면 상에 실장되는 반도체 칩;
    상기 패키지 기판과 상기 반도체 칩을 연결하는 제2 본딩 와이어; 및
    상기 반도체 칩과 상기 제2 본딩 와이어를 덮는 제2 몰딩 부재;를 포함하고,
    상기 하나의 접속 패드의 상면의 일부분은 상기 제1 몰딩 부재에 의하여 덮이고, 상면의 나머지 부분은 상기 제2 몰딩 부재에 의하여 덮이는 반도체 모듈.
  10. 삭제
KR1020190058312A 2019-05-17 2019-05-17 반도체 모듈 KR102613513B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190058312A KR102613513B1 (ko) 2019-05-17 2019-05-17 반도체 모듈
US16/695,971 US11171119B2 (en) 2019-05-17 2019-11-26 Semiconductor module including a semiconductor package connected to a module substrate and a bonding wire
US17/453,725 US11869878B2 (en) 2019-05-17 2021-11-05 Semiconductor module including a semiconductor package connected to a module substrate and a bonding wire

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190058312A KR102613513B1 (ko) 2019-05-17 2019-05-17 반도체 모듈

Publications (2)

Publication Number Publication Date
KR20200132571A KR20200132571A (ko) 2020-11-25
KR102613513B1 true KR102613513B1 (ko) 2023-12-13

Family

ID=73230827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190058312A KR102613513B1 (ko) 2019-05-17 2019-05-17 반도체 모듈

Country Status (2)

Country Link
US (2) US11171119B2 (ko)
KR (1) KR102613513B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102613513B1 (ko) 2019-05-17 2023-12-13 삼성전자주식회사 반도체 모듈
US11945714B2 (en) * 2020-07-30 2024-04-02 Stmicroelectronics S.R.L. Electronic device and corresponding method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090230531A1 (en) 2008-03-13 2009-09-17 Stats Chippac, Ltd. Semiconductor Package with Penetrable Encapsulant Joining Semiconductor Die and Method Thereof
US20110298129A1 (en) * 2010-06-08 2011-12-08 Samsung Electronics Co., Ltd. Stacked package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446477A (en) 1981-08-21 1984-05-01 Sperry Corporation Multichip thin film module
US4698662A (en) 1985-02-05 1987-10-06 Gould Inc. Multichip thin film module
FR2797348B1 (fr) 1999-08-02 2001-10-19 Cit Alcatel Procede d'obtention d'un module, a haute densite, a partir de composants electroniques, modulaires, encapsules et module ainsi obtenu
KR100415281B1 (ko) 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
US6838761B2 (en) 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
KR20060039614A (ko) 2004-11-03 2006-05-09 삼성전자주식회사 비아 홀을 접속 패드로 사용하는 반도체 칩 패키지 및 그제조 방법
JP2013021216A (ja) 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지
WO2017023060A1 (ko) 2015-07-31 2017-02-09 송영희 에지에 사이드 패드를 포함하는 패키지 기판, 칩 스택, 반도체 패키지 및 이를 포함하는 메모리 모듈
JP6519533B2 (ja) * 2016-06-09 2019-05-29 株式会社デンソー 合成樹脂成形体及びその製造方法
KR102613513B1 (ko) 2019-05-17 2023-12-13 삼성전자주식회사 반도체 모듈

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090230531A1 (en) 2008-03-13 2009-09-17 Stats Chippac, Ltd. Semiconductor Package with Penetrable Encapsulant Joining Semiconductor Die and Method Thereof
US20110298129A1 (en) * 2010-06-08 2011-12-08 Samsung Electronics Co., Ltd. Stacked package

Also Published As

Publication number Publication date
KR20200132571A (ko) 2020-11-25
US20200365559A1 (en) 2020-11-19
US11171119B2 (en) 2021-11-09
US11869878B2 (en) 2024-01-09
US20220059506A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
US10825776B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US11244904B2 (en) Semiconductor package including interposer
US8373261B2 (en) Chip stack package and method of fabricating the same
US9299689B2 (en) Methods of fabricating semiconductor stack packages
US9136255B2 (en) Methods of fabricating package stack structure and method of mounting package stack structure on system board
TWI778197B (zh) 包括橋接晶粒的堆疊封裝
KR101623880B1 (ko) 반도체 패키지
US8569114B2 (en) Method of forming a semiconductor device package
US20120193779A1 (en) Semiconductor device and method of fabricating the same
US8178960B2 (en) Stacked semiconductor package and method of manufacturing thereof
US20170033081A1 (en) Stack package and method for manufacturing the stack package
KR102713394B1 (ko) 반도체 패키지
US11869878B2 (en) Semiconductor module including a semiconductor package connected to a module substrate and a bonding wire
US20140342501A1 (en) Package stacks and methods of manufacturing the same
KR20120040536A (ko) 반도체 패키지 및 그 제조 방법
TWI692850B (zh) 具有凸塊接合結構的半導體封裝
US8169066B2 (en) Semiconductor package
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
US9543277B1 (en) Wafer level packages with mechanically decoupled fan-in and fan-out areas
KR102688571B1 (ko) 반도체 패키지
KR20220006929A (ko) 반도체 패키지
US20220278010A1 (en) Semiconductor package including a dummy chip
KR20220167977A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right