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KR102619099B1 - 스캔 구동부를 포함하는 표시장치 - Google Patents

스캔 구동부를 포함하는 표시장치 Download PDF

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KR102619099B1
KR102619099B1 KR1020180062988A KR20180062988A KR102619099B1 KR 102619099 B1 KR102619099 B1 KR 102619099B1 KR 1020180062988 A KR1020180062988 A KR 1020180062988A KR 20180062988 A KR20180062988 A KR 20180062988A KR 102619099 B1 KR102619099 B1 KR 102619099B1
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transistor
signal
stage
scan
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KR1020180062988A
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문태형
허진희
김선영
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시장치를 제공한다. 스캔 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고, 상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고, 상기 제2 스테이지는 상기 제1 스테이지의 Q 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Q2 노드를 제어하는 제1 회로부 및 상기 제1 스테이지의 Qb 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Qb2 노드를 제어하는 제2 회로부, 상기 제1 전압 신호 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드 및 상기 Qb2 노드의 신호에 응답하여 제2 스캔 신호를 출력하는 제1 출력부를 포함한다.

Description

스캔 구동부를 포함하는 표시장치{Display device comprising scan driver}
본 발명은 GIP(Gate In Panel) 구동 장치에 관한 것으로, 보다 상세하게는, 스캔 구동부의 배선 구조 변경을 통해 네로우 베젤(narrow bezel)을 구현하는 스캔 구동부를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
게이트인패널 형태의 스캔 구동부는 외부 장치로부터 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 인버터 회로로 구성된다.
다만, 종래에 제안된 게이트인패널 형태의 스캔 구동부는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현 시 어려움이 있었다. 또한, 네로부 베젤 구현 시, 스캔 구동부에서 출력되는 신호에 노이즈가 발생하는 문제점이 있었다.
본 발명의 기술적 과제는 축소된 스캔 구동부의 회로 구조를 통해 네로우 배절을 구현하고, 출력되는 스캔 신호의 하이 레벨의 전압을 안정적으로 유지시킬 수 스캔 구동부를 포함하는 표시장치를 제공하는 것이다.
본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시장치를 제공한다. 스캔 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고, 상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고, 상기 제2 스테이지는 상기 제1 스테이지의 Q 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Q2 노드를 제어하는 제1 회로부 및 상기 제1 스테이지의 Qb 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Qb2 노드를 제어하는 제2 회로부, 상기 제1 전압 신호 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드 및 상기 Qb2 노드의 신호에 응답하여 제2 스캔 신호를 출력하는 제1 출력부를 포함한다.
일 예에 의하여, 상기 제1 스테이지는 개시 신호 및 제1 전압 신호가 인가되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 Q1 노드를 제어하는 제3 회로부, 상기 Q1 노드에 인가되는 신호, 상기 제2 클럭 신호 및 상기 제2 전압 신호에 응답하여 상기 Qb 노드 및 상기 Q 노드를 제어하는 제4 회로부 및 상기 제1 클럭 신호 또는 상기 제1 전압 신호가 인가되고 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호들에 응답하여 상기 제1 스캔 신호를 출력하는 제2 출력부를 포함한다.
일 예에 의하여, 상기 제3 회로부는 상기 개시 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Q1 노드를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단인 상기 Q1 노드와 연결되고 상기 제1 클럭 신호에 응답하는 제2 트랜지스터 및 상기 제2 트랜지스터의 출력단과 연결되고 상기 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터를 포함한다.
일 예에 의하여, 상기 제4 회로부는 상기 제2 전압 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Qb 노드를 제어하는 제4 트랜지스터, 상기 제2 클럭 신호가 인가되고 상기 Q1 노드에 인가되는 신호에 응답하여 상기 Qb 노드를 제어하는 제5 트랜지스터 및 상기 Q1 노드와 연결되고 상기 제2 전압 신호에 응답하여 상기 Q 노드를 제어하는 제6 트랜지스터를 포함한다.
일 예에 의하여, 상기 제2 출력부는 상기 제1 클럭 신호가 인가되고 상기 Q 노드에 인가되는 신호에 응답하여 상기 제1 클럭 신호를 제1 출력 단자로 출력하는 제7 트랜지스터 및 상기 제1 출력 단자 및 상기 제1 전압 신호와 연결되고 상기 Qb 노드에 응답하여 상기 제1 전압 신호를 상기 제1 출력 단자로 출력하는 제8 트랜지스터를 포함한다.
일 예에 의하여, 상기 제2 출력부는 상기 제1 출력 단자를 통해 상기 제1 스캔 신호를 출력하고, 상기 제1 스캔 신호는 상기 제1 클럭 신호 또는 상기 제1 전압 신호 중 어느 하나이다.
일 예에 의하여, 상기 제1 전압 신호가 인가되는 제1 전압 신호단과 상기 Qb 노드를 연결하는 제1 커패시터를 더 포함한다.
일 예에 의하여, 상기 Q2 노드와 상기 제1 출력부의 게이트 단자 사이에 제1 보조 트랜지스터를 더 포함하고, 상기 제1 보조 트랜지스터는 상기 제2 전압 신호에 응답하여 상기 제1 출력부의 게이트 단자를 제어하고 상기 제1 회로부를 구성하는 제9 트랜지스터의 드레인-소스 간의 전압차를 감소시킨다.
일 예에 의하여, 상기 제2 회로부는 상기 Qb 노드에 인가되는 신호를 상기 제2 스테이지의 개시 신호로 사용하는 제10 트랜지스터를 포함한다.
일 예에 의하여, 상기 제1 출력부는 상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 상기 Q2 노드를 제어하는 제11 트랜지스터 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터를 포함한다.
일 예에 의하여, 상기 제11 트랜지스터의 출력단은 제2 출력 단자이고, 상기 제2 출력 단자와 상기 제11 트랜지스터 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하고, 상기 제2 보조 트랜지스터는 온 상태를 유지하며, 상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력한다.
일 예에 의하여, 상기 제1 출력부는 상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 제2 출력 단자와 연결되는 제11 트랜지스터 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 출력 단자와 연결되는 제12 트랜지스터를 포함하고, 상기 제11 트랜지스터의 출력단과 상기 제12 트랜지스터의 출력단이 제2 출력 단자이다.
일 예에 의하여, 상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력한다.
일 예에 의하여, 상기 제2 출력 단자와 상기 Q2 노드 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함한다.
본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시장치를 제공한다. 스캔 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고, 상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고, 상기 제2 스테이지는 상기 Q 노드 및 상기 Qb 노드와 연결되어 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호를 개시 신호로 사용하고, 상기 제2 스테이지의 Q2 노드 및 Qb2 노드에 인가되는 신호에 응답하여 제2 스캔 신호를 출력하고, 상기 제2 스캔 신호는 다음 스테이지의 개시 신호로 사용된다.
일 예에 의하여, 상기 제2 스테이지는 상기 Q 노드와 연결되어 상기 Q2 노드를 제어하는 제1 회로부, 상기 Qb 노드와 연결되어 상기 Qb2 노드를 제어하는 제2 회로부 및 상기 Qb2 노드 및 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 스캔 신호를 출력하는 제1 출력부를 포함하고, 상기 제1 회로부 및 상기 제2 회로부는 제1 클럭 신호에 응답한다.
일 예에 의하여, 상기 제1 출력부는 상기 Qb2 노드에 인가되는 신호에 응답하고 제1 전압 신호를 인가받는 제1 트랜지스터 및 상기 Q2 노드에 인가되는 신호에 응답하고 상기 제1 클럭 신호를 인가받는 제2 트랜지스터를 포함하고, 상기 제1 출력부는 상기 제1 전압 신호 또는 상기 제1 클럭 신호 중 하나를 상기 제1 스캔 신호로 출력한다.
일 예에 의하여, 상기 Qb2 노드에 인가되는 전압을 안정화시키는 제1 커패시터를 더 포함하고, 상기 제1 커패시터는 상기 Qb2 노드와 상기 제1 트랜지스터의 입력단을 연결하고, 상기 제1 트랜지스터의 입력단은 상기 제1 전압 신호가 상기 제1 트랜지스터에 인가되는 지점을 의미한다.
일 예에 의하여, 상기 제1 트랜지스터는 상기 Q2 노드를 제어하고, 상기 제2 트랜지스터의 출력단과 상기 Q2 노드 사이에는 상기 Q2 노드의 부트 스트랩을 유도하는 제2 커패시터가 배치된다.
일 예에 의하여, 상기 제1 트랜지스터의 출력단은 상기 제2 트랜지스터의 출력단과 연결되고, 상기 제1 트랜지스터의 출력단과 상기 제2 트랜지스터의 출력단은 상기 제2 스캔 신호를 출력하는 출력 단자이다.
본 발명의 실시예에 따르면, 제1 스테이지에 비해 간소화된 회로 구조를 가지는 제2 스테이지를 제공할 수 있다. 제2 스테이지는 제1 스테이지의 제1 스캔 신호 및 Qb 노드에 인가되는 신호를 개시 신호로 사용하므로 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다.
또한, 본 발명의 실시예에 따르면, 제2 스테이지의 Q2 노드의 전압을 제어하는 트랜지스터들을 통해 Q2 노드에 인가되는 하이 레벨의 전압을 안정적으로 유지시킬 수 있다. 이를 통해, 제2 스테이지에서 출력되는 스캔 신호의 하이 레벨의 전압 구간에 발생될 수 있는 노이즈를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 스캔 구동부를 나타내는 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.
도 6은 본 발명의 다른 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이다.
도 8a 내지 도 8e는 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(200), 발광 제어 구동부(300), 데이터 구동부(400), 및 제어부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 스캔 라인들(SL1 내지 SLn), 복수의 데이터 라인들(DL1 내지 DLm), 복수의 발광 제어 라인들(EM1 내지 EMn), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.
스캔 구동부(200)는 스캔 라인들(SL1 내지 SLn)을 통해 스캔 신호들을 화소(PX)들에 제공할 수 있다. 스캔 구동부(200)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 스캔 구동부(200)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.
발광 제어 구동부(300)는 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호들을 화소(PX)들에 제공할 수 있다. 발광 제어 구동부(300)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 발광 제어 구동부(300)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.
데이터 구동부(400)는 제어부(500)로부터 제3 제어 신호(CNT3) 및 출력 영상 데이터(R', G', B')를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(CNT3)에 기초하여 출력 영상 데이터(R', G', B')을 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 제어할 수 있다. 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(R, G, B) 및 제어 신호(CNT)를 수신할 수 있다. 제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CNT1 내지 CNT3)을 생성할 수 있다. 예를 들어, 스캔 구동부(200)를 제어하기 위한 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2) 각각은 수직 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(400)를 제어하기 위한 제3 제어 신호(CNT3)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 제어부(500)는 입력 영상 신호(R, G, B)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(R', G', B')를 생성하여 데이터 구동부(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 스캔 구동부를 나타내는 블럭도이다.
도 1 및 도 2를 참조하면, 스캔 구동부(200)는 복수의 스테이지들(N stage, N+1 stage, N은 자연수)을 포함할 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 즉, 스캔 구동부(200)는 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 반복되는 구조를 가질 수 있다. 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 서로 상이한 회로 구조를 가질 수 있고, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간략한 회로 구조를 가질 수 있다. 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각의 회로 구조에 대해서는 후술하도록 한다.
각각의 스테이지들(N stage, N+1 stage)에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 전압 신호(VGH) 및 제2 전압 신호(VGL)가 인가될 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 표시 패널(100)로 제1 스캔 신호(SRO1)를 출력하고, 다음 스테이지로 제2 스캔 신호(SRO2)를 출력할 수 있다. 다음 스테이지로 전달된 제2 스캔 신호(SRO2)는 다음 스테이지의 개시 신호(GVST)로 사용될 수 있다.
제1 스테이지(1 stage)에서 출력된 제1 스캔 신호(SRO1)은 표시 패널(100) 및 제2 스테이지(2 stage)로 인가될 수 있다. 제2 스테이지(2 stage)는 제1 스캔 신호(SRO1)를 개시 신호로 사용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.
도 3을 참조하면, 일 스테이지는 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 제2 스테이지(2 stage)는 제 1 스테이지(1 stage)보다 구조가 단순하고, 제2 스테이지(2 stage)를 구성하는 소자의 개수는 제1 스테이지(1 stage)를 구성하는 소자의 개수보다 작을 수 있다. 제1 클럭 신호(GCLK1)는 제1 클럭 신호단을 통해 인가될 수 있고, 제2 클럭 신호(GCLK2)는 제2 클럭 신호단을 통해 인가될 수 있다. 제1 전압 신호(VGH)는 제1 전압 신호단을 통해 인가될 수 있고, 제2 전압 신호(VGL)는 제2 전압 신호단을 통해 인가될 수 있다.
제1 스테이지(1 stage)는 제1 회로부(210), 제2 회로부(220) 및 제1 출력부(230)를 포함할 수 있다. 제1 회로부(210), 제2 회로부(220) 및 제1 출력부(230)를 구성하는 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.
제1 회로부(210)는 개시 신호(GVST) 및 제1 전압 신호(VGH)가 인가되고 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)에 응답하여 Q1 노드를 제어할 수 있다. 제1 회로부(210)는 개시 신호(GVST)가 인가되고 제2 클럭 신호(GCLK2)에 응답하여 Q1 노드를 제어하는 제1 트랜지스터(T1), 제1 트랜지스터(T1)의 출력단인 Q1 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하는 제2 트랜지스터(T2) 및 제2 트랜지스터(T2)의 출력단과 연결되고 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터(T3)를 포함할 수 있다. 개시 신호(GVST)는 이전 스테이지의 스캔 신호일 수 있다.
제2 회로부(220)는 Q1 노드에 인가되는 신호, 제2 클럭 신호(GCLK2) 및 제2 전압 신호(VGL)에 응답하여 Qb 노드 및 Q 노드를 제어할 수 있다. 제2 회로부(220)는 제2 전압 신호(VGL)가 인가되고 제2 클럭 신호(GCLK2)에 응답하여 Qb 노드를 제어하는 제4 트랜지스터(T4), 제2 클럭 신호(GCLK2)가 인가되고 Q1 노드에 인가되는 신호에 응답하여 Qb 노드를 제어하는 제5 트랜지스터(T5) 및 Q1 노드와 연결되고 제2 전압 신호(VGL)에 응답하여 Q 노드를 제어하는 제6 트랜지스터(T6)를 포함할 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 동일하게 제2 클럭 신호(GCLK2)에 의해 제어될 수 있다. 제4 트랜지스터(T4)와 제5 트랜지스터(T5)의 출력단 Qb 노드일 수 있다. 제6 트랜지스터(T6)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제6 트랜지스터(T6)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제6 트랜지스터(T6)의 출력단은 Q 노드일 수 있다.
제1 출력부(230)는 제1 클럭 신호(GCLK1) 또는 제1 전압 신호(VGL)가 인가되고 Q 노드 및 Qb 노드에 인가되는 신호들에 응답하여 제1 스캔 신호(SRO1)를 출력할 수 있다. 제1 출력부(230)는 제1 클럭 신호(GCLK1)가 인가되고 Q 노드에 인가되는 신호에 응답하여 제1 클럭 신호(GCLK1)를 제1 출력 단자로 출력하는 제7 트랜지스터(T7) 및 제1 출력 단자 및 제1 전압 신호(VGH)와 연결되고 Qb 노드에 응답하여 제1 전압 신호(VGH)를 제1 출력 단자로 출력하는 제8 트랜지스터(T8)를 포함할 수 있다. 제7 트랜지스터(T7)의 출력단과 제8 트랜지스터(T8)의 출력단이 만나는 지짐은 제1 출력 단자일 수 있고, 제1 출력부(230)는 제1 출력 단자를 통해 제1 클럭 신호(GCLK1) 또는 제1 전압 신호(VGH) 중 하나의 신호인 제1 스캔 신호(SRO1)를 출력할 수 있다.
Q1 노드는 제2 전압 신호(VGL)에 의해 제어되는 제1 보조 트랜지스터(Tbv1)과 연결될 수 있고, 제1 보조 트랜지스터(Tbv1)는 제1 초기화 트랜지스터(Tref1)의 게이트와 연결될 수 있다. 제1 보조 트랜지스터(Tbv1)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다. 제1 보조 트랜지스터(Tbv1)은 등가회로적으로 쇼트 상태로 간주될 수 있으므로, 제1 초기화 트랜지스터(Tref1)는 Q1 노드에 인가되는 신호에 의해 제어될 수 있다. 제1 초기화 트랜지스터(Tref1)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제1 초기화 트랜지스터(Tref1)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.
Q 노드는 제7 트랜지스터(T7)를 제어할 수 있다. Q 노드와 Q1 노드 사이에 배치되는 제6 트랜지스터(T7)는 등가회로적으로 쇼트로 간주되므로, Q 노드는 Q1 노드와 동일한 성질의 전압 신호가 인가될 수 있다. 즉, Q 노드에 high 전압의 신호가 인가되는 경우, Q1 노드에도 high 전압의 신호가 인가될 수 있다. Q 노드와 제1 출력 단자 사이에는 제1 커패시터(C1)가 배치될 수 있다. 제1 커패시터(C1)는 Q 노드와 연결되어 Q 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 부트 스트랩은 제7 트랜지스터(T7)의 게이트-드레인간 기생 용량을 통한 커플링(coupling)으로 인하여 Q 노드의 전압이 제7 트랜지스터(T7)를 턴-온시킬 수 있는 전압까지 충분히 상승하는 현상이다. 즉, 제1 커패시터(C1)는 Q 노드의 전압을 부스팅(boosting)시킬 수 있다. 제1 출력 단자와 제1 보조 트랜지스터(Tbv1)와 제1 초기화 트랜지스터(Tref1)의 게이트 사이를 연결하는 배선 상에는 제 3 커패시터(C3)가 배치될 수 있다.
Qb 노드는 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)를 제어할 수 있다. Qb 노드와 제1 전압 신호(VGH)는 제2 커패시터(C2)를 통해 연결될 수 있다.
제2 스테이지(2 stage)는 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 포함할 수 있다. 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.
제3 회로부(240)는 제1 스테이지(1 stage)의 Q 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 제2 스테이지(2 stage)의 Q2 노드를 제어하는 제9 트랜지스터(T9)를 포함할 수 있다. 제1 스테이지(1 stage)의 Q 노드는 제9 트랜지스터(T9)로 제1 스캔 신호(SRO1)를 인가할 수 있다. 즉, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1)을 개시 신호로 사용할 수 있다.
제9 트랜지스터(T9)의 출력단에는 제2 보조 트랜지스터(Tbv2)가 배치될 수 있다. 제2 보조 트랜지스터(Tbv2)는 제2 전압 신호(VGL)에 의해 제어되고, 제9 트랜지스터(T9)의 드레인-소스 간의 전압차를 감소시킬 수 있다. 즉, 제2 보조 트랜지스터(Tbv2)는 제9 트랜지스터(T9)를 보호하는 역할을 할 수 있다. 제2 보조 트랜지스터(Tbv2)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다.
제4 회로부(250)는 제1 스테이지(1 stage)의 Qb 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 Qb2 노드를 제어하는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)의 출력단은 Qb2 노드이다. 제10 트랜지스터(T10)는 제1 스테이지(1 stage)의 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있다.
Qb2 노드와 제1 전압 신호(VGH)가 인가되는 제1 전압 신호단 사이에는 제4 커패시터(C4)가 배치될 수 있다. 제4 커패시터(C4)는 후술하는 제11 트랜지스터(T11)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제4 커패시터(C4)는 Qb2 노드와 연결되어 Qb2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다.
제2 출력부(260)는 제1 전압 신호(VGH) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드 및 Qb2 노드의 신호에 응답하여 제2 스캔 신호(SRO2)를 출력할 수 있다. 제2 출력부(260)는 제1 전압 신호(VGH)가 인가되고 Qb2 노드에 인가되는 신호에 응답하여 Q2 노드를 제어하는 제11 트랜지스터(T11) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터(T12)를 포함할 수 있다. 제1 전압 신호(VGH)는 제11 트랜지스터(T11)의 입력단으로 인가될 수 있고, 제4 커패시터(C4)는 제11 트랜지스터(T11)의 입력단과 Qb2 노드 사이에 배치될 수 있다. 제12 트랜지스터(T12)의 출력단은 제2 출력 단자이다. 제1 출력부(260)는 Q2 노드 및 Qb2 노드의 신호에 응답하여 제11 트랜지스터(T11)을 통해 전달된 제1 전압 신호(VGH) 또는 제2 클럭 신호(GCLK2) 중 하나인 제2 스캔 신호(SRO2)를 출력할 수 있다.
제2 출력 단자와 Q2 노드 사이에는 제3 보조 트랜지스터(Tbv3) 및 제5 커패시터(C5)가 배치될 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제3 보조 트랜지스터(Tbv3)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제5 커패시터(C5)는 제12 트랜지스터(T12)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제5 커패시터(C5)는 Q2 노드와 연결되어 Q2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 초기화 트랜지스터(Tref2)의 게이트단과 연결될 수 있다. 제2 초기화 트랜지스터(Tref2)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제2 초기화 트랜지스터(Tref2)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.
본 발명의 실시예에 따르면, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간소화된 회로 구조를 가질 수 있다. 또한, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1) 및 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있고, 제1 스테이지(1 stage)의 제1 전압 신호(VGH)를 공유하는 구조를 가질 수 있다. 따라서, 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다.
또한, 본 발명의 실시예에 따르면, 제2 스테이지(2 stage)의 Q2 노드의 전압을 제어하는 제10 트랜지스터(T10)와 제11 트랜지스터(T11)를 통해 Q2 노드에 인가되는 high 전압을 안정적으로 유지시킬 수 있다. 또한, Q2 노드를 제어하기 위한 제11 트랜지스터(T11)의 게이트단에 걸리는 전압의 안정화를 위해 제4 커패시터를 제공하여 Q2 노드에 인가되는 전압의 안정화를 도모할 수 있다. 이를 통해, 제2 스캔 신호(SRO2)의 high 전압 구간에 발생될 수 있는 노이즈를 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이고, 도 5a 내지 도 6d는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다. 도 4의 제1 구간(P1)에서 회로의 동작은 도 5a로 설명하고, 도 4의 제2 구간(P2)에서의 회로의 동작은 도 5b로 설명하고, 도 4의 제3 구간(P3)에서의 회로의 동작은 도 5c로 설명하고, 도 4의 제4 구간(P4)에서의 회로의 동작은 도 5d로 설명하고, 도 4의 제5 구간(P5)에서의 회로의 동작은 도 5e로 설명한다.
도 4 및 도 5a를 참조하면, 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 스테이지(1 stage)에는 개시 신호(GVST)가 인가될 수 있다. 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)는 서로 반전 신호일 수 있다.
제1 구간(P1)에서는 이전 스테이지의 스캔 신호인 개시 신호(GVST)는 로우 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
제1 트랜지스터(T1)로 인가되는 로우 레벨의 전압에 의해 Q1 노드의 전압은 로우 레벨을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 하이 레벨의 전압을 가질 수 있다. 제4 트랜지스터(T4)에 인가되는 제2 전압 신호(VGL)에 의해 Qb 노드는 로우 레벨의 전압을 가질 수 있다.
제11 트랜지스터(T11)는 제10 트랜지스터(T10)에 의해 제어되므로, 제10 트랜지스터(T10)가 턴-오프 상태이고 제4 커패시터(C4)에 저장된 전압이 없으므로 제11 트랜지스터(T11)은 턴-오프될 수 있다. 또한, 제12 트랜지스터(T12)는 제9 트랜지스터(T9)에 의해 제어되므로, 제9 트랜지스터(T9)가 턴-오프 상태이므로 제12 트랜지스터(T12)도 턴-오프될 수 있다. 따라서, 제2 스캔 신호(SRO2)는 출력되지 않을 수 있다.
다만, 이전 프레임에서 제2 스테이지(2 stage)가 구동된 상태인 경우, 제4 커패시터(C4)에는 로우 레벨의 전압이 저장되어 있을 수 있다. 이러한 경우에는, 제11 트랜지스터(T11)는 제4 커패시터(C4)에 저장된 전압에 의해 턴-온될 수 있다. 제11 트랜지스터(T11)에 인가되는 제1 전압 신호(VGH)는 제2 출력 단자를 통해 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
도 4 및 도 5b를 참조하면, 제2 구간(P2)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.
Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 로우 레벨의 전압을 가질 수 있다.
Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 하이 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다.
제9 트랜지스터(T9)에 인가되는 Q 노드의 로우 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 하이 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 하이 레벨의 전압 신호에 의해 턴-오프되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
도 4 및 도 5c를 참조하면, 제3 구간(P3)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 트랜지스터(C4)에 의해 하이 레벨의 전압을 가지므로 제11 트랜지스터(T11)가 턴-오프될 수 있다. 이 때, Q2 노드는 제5 트랜지스터(C5)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 따라서, 제12 트랜지스터(T12)는 턴-온될 수 있고, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)일 수 있고, 로우 레벨의 전압을 가질 수 있다.
도 4 및 도 5d를 참조하면, 제4 구간(P4)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.
Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 하이 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-오프될 수 있다. Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 로우 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. Qb 노드에 의해 제어를 받는 제7 트랜지스터(T7)는 턴-온될 수 있고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 따라서, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
제9 트랜지스터(T9)에 인가되는 Q 노드의 하이 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 로우 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-오프될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
도 4 및 도 5e를 참조하면, 제5 구간(P5)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 트랜지스터(C4)에 의해 로우 레벨의 전압을 가지므로 제11 트랜지스터(T11)가 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
본 발명의 실시예에 따르면, 제10 트랜지스터(T10)가 턴-오프된 상태에서도 제4 커패시터(C4)에 의해 Qb2 노드를 로우 레벨로 유지시킬 수 있고, 제11 트랜지스터(T11)가 제1 전압 신호(VGH)를 제2 출력 단자로 전달할 수 있다. 따라서, 제2 스캔 신호(SRO2)는 안정적인 하이 레벨의 전압 신호를 가질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다. 구체적으로, 도 6의 제1 스테이지는 도 3의 제1 스테이지와 동일하므로, 도 6에서는 제2 스테이지에 대해서만 설명하도록 한다.
도 6을 참조하면, 제2 스테이지(2 stage)는 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 포함할 수 있다. 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.
제3 회로부(240)는 제1 스테이지(1 stage)의 Q 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 제2 스테이지(2 stage)의 Q2 노드를 제어하는 제9 트랜지스터(T9)를 포함할 수 있다. 제1 스테이지(1 stage)의 Q 노드는 제9 트랜지스터(T9)로 제1 스캔 신호(SRO1)를 인가할 수 있다. 즉, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1)을 개시 신호로 사용할 수 있다.
제9 트랜지스터(T9)의 출력단에는 제2 보조 트랜지스터(Tbv2)가 배치될 수 있다. 제2 보조 트랜지스터(Tbv2)는 제2 전압 신호(VGL)에 의해 제어되고, 제9 트랜지스터(T9)의 드레인-소스 간의 전압차를 감소시킬 수 있다. 즉, 제2 보조 트랜지스터(Tbv2)는 제9 트랜지스터(T9)를 보호하는 역할을 할 수 있다. 제2 보조 트랜지스터(Tbv2)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다.
제4 회로부(250)는 제1 스테이지(1 stage)의 Qb 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 Qb2 노드를 제어하는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)의 출력단은 Qb2 노드이다. 제10 트랜지스터(T10)는 제1 스테이지(1 stage)의 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있다.
Qb2 노드와 제1 전압 신호(VGH)가 인가되는 제1 전압 신호단 사이에는 제4 커패시터(C4)가 배치될 수 있다. 제4 커패시터(C4)는 후술하는 제11 트랜지스터(T11)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제4 커패시터(C4)는 Qb2 노드와 연결되어 Qb2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다.
제2 출력부(260)는 제1 전압 신호(VGH) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드 및 Qb2 노드의 신호에 응답하여 제2 스캔 신호(SRO2)를 출력할 수 있다. 제2 출력부(260)는 제1 전압 신호(VGH)가 인가되고 Qb2 노드에 인가되는 신호에 응답하는 제11 트랜지스터(T11) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터(T12)를 포함할 수 있다. 제11 트랜지스터(T11)의 출력단 및 제12 트랜지스터(T12)의 출력단은 제2 출력 단자이다. 제1 출력부(260)는 Q2 노드 및 Qb2 노드의 신호에 응답하여 제11 트랜지스터(T11)를 통해 전달된 제1 전압 신호(VGH) 또는 제12 트랜지스터(T12)를 통해 전달된 제2 클럭 신호(GCLK2) 중 하나인 제2 스캔 신호(SRO2)를 출력할 수 있다. 제11 트랜지스터(T11)가 턴-온 상태이고 제12 트랜지스터(T12)가 턴-오프 상태인 경우 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력되고, 제11 트랜지스터(T11)가 턴-오프 상태이고 제12 트랜지스터(T12)가 턴-온 상태인 경우 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다.
제2 출력 단자와 Q2 노드 사이에는 제3 보조 트랜지스터(Tbv3) 및 제5 커패시터(C5)가 배치될 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제3 보조 트랜지스터(Tbv3)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제5 커패시터(C5)는 제12 트랜지스터(T12)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제5 커패시터(C5)는 Q2 노드와 연결되어 Q2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 초기화 트랜지스터(Tref2)의 게이트단과 연결될 수 있다. 제2 초기화 트랜지스터(Tref2)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제2 초기화 트랜지스터(Tref2)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.
본 발명의 실시예에 따르면, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간소화된 회로 구조를 가질 수 있다. 또한, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1) 및 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있고, 제1 스테이지(1 stage)의 제1 전압 신호(VGH)를 공유하는 구조를 가질 수 있다. 따라서, 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다.
또한, 본 발명의 실시예에 따르면, 제11 트랜지스터(T11)의 출력단이 제2 출력 단자와 직접 연결되는 구조를 가질 수 있다. 따라서, 제2 스테이지(2 stage)의 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)와 제1 전압 신호(VGH)에 의해 직접 영향을 받을 수 있고, 노이즈없는 하이 레벨의 전압 신호가 제2 출력 단자로 전달될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이고, 도 8a 내지 도 8e는 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.
도 7 및 도 8a를 참조하면, 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 스테이지(1 stage)에는 개시 신호(GVST)가 인가될 수 있다. 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)는 서로 반전 신호일 수 있다.
제1 구간(P1)에서는 이전 스테이지의 스캔 신호인 개시 신호(GVST)는 로우 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
제1 트랜지스터(T1)로 인가되는 로우 레벨의 전압에 의해 Q1 노드의 전압은 로우 레벨을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 하이 레벨의 전압을 가질 수 있다. 제4 트랜지스터(T4)에 인가되는 제2 전압 신호(VGL)에 의해 Qb 노드는 로우 레벨의 전압을 가질 수 있다.
이 때, 제11 트랜지스터(T11)는 제10 트랜지스터(T10)에 의해 제어되므로 제10 트랜지스터(T10)의 턴-오프에 의해 제11 트랜지스터(T11)도 턴-오프될 수 있다. 또한, 제12 트랜지스터(T12)는 제9 트랜지스터(T9)에 의해 제어되므로 제9 트랜지스터(T9)의 턴-오프에 의해 제12 트랜지스터(T12)는 턴-오프될 수 있다.
도 7 및 도 8b를 참조하면, 제2 구간(P2)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.
Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 로우 레벨의 전압을 가질 수 있다.
Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 하이 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다.
제9 트랜지스터(T9)에 인가되는 Q 노드의 로우 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 하이 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 하이 레벨의 전압 신호에 의해 턴-오프되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
도 7 및 도 8c를 참조하면, 제3 구간(P3)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고, 제10 트랜지스터(T10)의 턴-오프에 의해 제11 트랜지스터(T11)은 턴-오프될 수 있다. 이 때, Q2 노드는 제5 트랜지스터(C5)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 따라서, 제12 트랜지스터(T12)는 턴-온될 수 있고, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)일 수 있고, 로우 레벨의 전압을 가질 수 있다.
도 7 및 도 8d를 참조하면, 제4 구간(P4)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.
Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 하이 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-오프될 수 있다. Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 로우 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. Qb 노드에 의해 제어를 받는 제7 트랜지스터(T7)는 턴-온될 수 있고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 따라서, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
제9 트랜지스터(T9)에 인가되는 Q 노드의 하이 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 로우 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-오프될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.
도 7 및 도 8e를 참조하면, 제5 구간(P5)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.
Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 커패시터(C4)에 의해 로우 레벨의 전압으로 유지되므로 제11 트랜지스터(T11)가 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.
본 발명의 실시예에 따르면, 제10 트랜지스터(T10)가 턴-오프된 상태에서도 제4 커패시터(C4)에 의해 Qb2 노드를 로우 레벨로 유지시킬 수 있고, 제11 트랜지스터(T11)가 제1 전압 신호(VGH)를 제2 출력 단자로 전달할 수 있다. 따라서, 제2 스캔 신호(SRO2)는 안정적인 하이 레벨의 전압 신호를 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고,
    상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
    상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고,
    상기 제2 스테이지는:
    상기 제1 스테이지의 Q 노드와 연결되고 제1 클럭 신호에 응답하여 Q2 노드를 제어하는 제3 회로부; 및
    상기 제1 스테이지의 Qb 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Qb2 노드를 제어하는 제4 회로부;
    제1 전압 신호 및 제2 클럭 신호가 인가되고 상기 Q2 노드 및 상기 Qb2 노드의 신호에 응답하여 제2 스캔 신호를 출력하는 제2 출력부를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 스테이지는:
    개시 신호 및 제1 전압 신호가 인가되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 Q1 노드를 제어하는 제1 회로부;
    상기 Q1 노드에 인가되는 신호, 상기 제2 클럭 신호 및 제2 전압 신호에 응답하여 상기 Qb 노드 및 상기 Q 노드를 제어하는 제2 회로부; 및
    상기 제1 클럭 신호 또는 상기 제1 전압 신호가 인가되고 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호들에 응답하여 상기 제1 스캔 신호를 출력하는 제1 출력부를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 제1 회로부는:
    상기 개시 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Q1 노드를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력단인 상기 Q1 노드와 연결되고 상기 제1 클럭 신호에 응답하는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 출력단과 연결되고 상기 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  4. 제2 항에 있어서,
    상기 제2 회로부는:
    상기 제2 전압 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Qb 노드를 제어하는 제4 트랜지스터;
    상기 제2 클럭 신호가 인가되고 상기 Q1 노드에 인가되는 신호에 응답하여 상기 Qb 노드를 제어하는 제5 트랜지스터; 및
    상기 Q1 노드와 연결되고 상기 제2 전압 신호에 응답하여 상기 Q 노드를 제어하는 제6 트랜지스터를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  5. 제2 항에 있어서,
    상기 제1 출력부는:
    상기 제1 클럭 신호가 인가되고 상기 Q 노드에 인가되는 신호에 응답하여 상기 제1 클럭 신호를 제1 출력 단자로 출력하는 제7 트랜지스터; 및
    상기 제1 출력 단자 및 상기 제1 전압 신호와 연결되고 상기 Qb 노드에 응답하여 상기 제1 전압 신호를 상기 제1 출력 단자로 출력하는 제8 트랜지스터를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제1 출력부는 상기 제1 출력 단자를 통해 상기 제1 스캔 신호를 출력하고,
    상기 제1 스캔 신호는 상기 제1 클럭 신호 또는 상기 제1 전압 신호 중 어느 하나인,
    스캔 구동부를 포함하는 표시장치.
  7. 제1 항에 있어서,
    상기 제1 전압 신호가 인가되는 제1 전압 신호단과 상기 Qb 노드를 연결하는 제1 커패시터를 더 포함하는,
    스캔 구동부를 포함하는 표시장치.
  8. 제2 항에 있어서,
    상기 Q2 노드와 상기 제2 출력부의 게이트 단자 사이에 제1 보조 트랜지스터를 더 포함하고,
    상기 제1 보조 트랜지스터는 상기 제2 전압 신호에 응답하여 상기 제2 출력부의 게이트 단자를 제어하고 상기 제3 회로부를 구성하는 제9 트랜지스터의 드레인-소스 간의 전압차를 감소시키는,
    스캔 구동부를 포함하는 표시장치.
  9. 제1 항에 있어서,
    상기 제4 회로부는 상기 Qb 노드에 인가되는 신호를 상기 제2 스테이지의 개시 신호로 사용하는 제10 트랜지스터를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  10. 제1 항에 있어서,
    상기 제2 출력부는:
    상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 상기 Q2 노드를 제어하는 제11 트랜지스터; 및
    상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터를 포함하는,
    스캔 구동부를 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 제11 트랜지스터의 출력단은 제2 출력 단자이고,
    상기 제2 출력 단자와 상기 제11 트랜지스터 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하고,
    상기 제2 보조 트랜지스터는 온 상태를 유지하며,
    상기 제2 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는,
    스캔 구동부를 포함하는 표시장치.
  12. 제1 항에 있어서,
    상기 제2 출력부는:
    상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 제2 출력 단자와 연결되는 제11 트랜지스터; 및
    상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 출력 단자와 연결되는 제12 트랜지스터를 포함하고,
    상기 제11 트랜지스터의 출력단과 상기 제12 트랜지스터의 출력단이 제2 출력 단자인,
    스캔 구동부를 포함하는 표시장치.
  13. 제11 항에 있어서,
    상기 제2 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는,
    스캔 구동부를 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 제2 출력 단자와 상기 Q2 노드 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하는,
    스캔 구동부를 포함하는 표시장치.
  15. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고,
    상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
    상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고,
    상기 제2 스테이지는 상기 Q 노드 및 상기 Qb 노드와 연결되어 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호를 개시 신호로 사용하고, 상기 제2 스테이지의 Q2 노드 및 Qb2 노드에 인가되는 신호에 응답하여 제2 스캔 신호를 출력하고,
    상기 제2 스캔 신호는 다음 스테이지의 개시 신호로 사용되는,
    스캔 구동부를 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 제2 스테이지는:
    상기 Q 노드와 연결되어 상기 Q2 노드를 제어하는 제3 회로부;
    상기 Qb 노드와 연결되어 상기 Qb2 노드를 제어하는 제4 회로부; 및
    상기 Qb2 노드 및 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 스캔 신호를 출력하는 제2 출력부를 포함하고,
    상기 제3 회로부 및 상기 제4 회로부는 제1 클럭 신호에 응답하는,
    스캔 구동부를 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 제2 출력부는:
    상기 Qb2 노드에 인가되는 신호에 응답하고 제1 전압 신호를 인가받는 제1 트랜지스터; 및
    상기 Q2 노드에 인가되는 신호에 응답하고 상기 제1 클럭 신호를 인가받는 제2 트랜지스터를 포함하고,
    상기 제2 출력부는 상기 제1 전압 신호 또는 상기 제1 클럭 신호 중 하나를 상기 제1 스캔 신호로 출력하는,
    스캔 구동부를 포함하는 표시장치.
  18. 제17 항에 있어서,
    상기 Qb2 노드에 인가되는 전압을 안정화시키는 제1 커패시터를 더 포함하고,
    상기 제1 커패시터는 상기 Qb2 노드와 상기 제1 트랜지스터의 입력단을 연결하고,
    상기 제1 트랜지스터의 입력단은 상기 제1 전압 신호가 상기 제1 트랜지스터에 인가되는 지점을 의미하는,
    스캔 구동부를 포함하는 표시장치.
  19. 제17 항에 있어서,
    상기 제1 트랜지스터는 상기 Q2 노드를 제어하고,
    상기 제2 트랜지스터의 출력단과 상기 Q2 노드 사이에는 상기 Q2 노드의 부트 스트랩을 유도하는 제2 커패시터가 배치되는,
    스캔 구동부를 포함하는 표시장치.
  20. 제17 항에 있어서,
    상기 제1 트랜지스터의 출력단은 상기 제2 트랜지스터의 출력단과 연결되고,
    상기 제1 트랜지스터의 출력단과 상기 제2 트랜지스터의 출력단은 상기 제2 스캔 신호를 출력하는 출력 단자인,
    스캔 구동부를 포함하는 표시장치.


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