KR102606497B1

KR102606497B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법

Info

Publication number: KR102606497B1
Application number: KR1020160080280A
Authority: KR
Inventors: 한욱기
Original assignee: 삼성전자주식회사
Priority date: 2016-06-27
Filing date: 2016-06-27
Publication date: 2023-11-29
Also published as: CN107591175A; CN111554342A; CN111554342B; US20170372785A1; CN107591175B; US10102912B2; KR20180001710A

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 복수의 메모리 셀들에 연결되는 행 디코더 회로, 비트 라인들을 통해 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 소거 동작 시에 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함한다. 소거 동작 시에, 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASING METHOD OF NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법에 관한 것이다.

스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 또는 스토리지 장치의 저장 능력을 손상시킬 수 있다. 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.

본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법을 제공하는 데에 있다.

본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로, 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함한다. 상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성된다.

본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로, 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함한다. 상기 소거 동작 시에, 상기 제어 로직 회로는 상기 소거 전압의 레벨을 유지하는 적어도 하나의 홀드 시간을 가지며 상기 소거 전압의 레벨을 목표 레벨로 상승시킨다. 상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 워드 라인 전압을 인가한다. 상기 소거 전압의 레벨이 상승하는 동안 상기 선택된 메모리 블록의 각 워드 라인의 전압은 상기 워드 라인 전압의 워드 라인 목표 전압보다 높은 레벨로 상승하고, 상기 적어도 하나의 홀드 시간 동안에 각 워드 라인의 전압은 감소한다.

기판 위에서 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치의 소거 방법은, 상기 복수의 메모리 셀들로부터 유출되는 전하들의 양이 점진적으로 증가하는 점진적 소거 구간 및 상기 복수의 메모리 셀들의 바디들 및 제어 게이트들 사이의 전압 차이가 일정하게 유지되는 고정 소거 구간에서 상기 복수의 메모리 셀들을 소거하는 단계를 포함한다. 상기 점진적 소거 구간 및 상기 고정 소거 구간은, 상기 기판에 제1 소거 전압을 인가하고 상기 복수의 메모리 셀들의 제어 게이트들에 서로 다른 용량들을 갖는 제1 전압 및 제2 전압을 순차적으로 인가하는 단계, 및 상기 기판에 제2 소거 전압을 인가하고 상기 복수의 메모리 셀들의 제어 게이트들에 제3 전압을 인가하되, 상기 제2 소거 전압을 상승시키는 동안에 상기 제2 소거 전압의 레벨이 일정하게 유지되고 상기 제어 게이트들의 전압들이 하강하는 적어도 하나의 홀드 시간을 갖는 단계 중 적어도 하나를 통해 수행된다.

본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치가 3차원 구조를 가짐에 따라 메모리 셀들의 바디 및 제어 게이트들 사이의 커플링이 증가하여도, 점진적 소거 구간 및 고정 소거 구간을 통해 메모리 셀들이 소거된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 2차원 또는 평면형 메모리 셀의 구조를 보여주는 사시도이다.
도 4는 도 2를 참조하여 설명된 3차원 메모리 셀의 구조를 보여주는 사시도이다.
도 5는 불휘발성 메모리 장치에서 소거 동작이 수행되는 예를 보여준다.
도 6은 각 소거 루프에서 소거 전압 및 워드 라인 전압이 인가되는 예를 더 상세하게 보여준다.
도 7은 3차원 메모리 셀 어레이의 메모리 셀에서 전하가 유출되는 양을 보여준다.
도 8은 본 발명의 실시 예들에 따른 소거 방법을 보여주는 순서도이다.
도 9는 불휘발성 메모리 장치가 점진적 소거 구간을 임계 시간보다 길게 유지하는 방법의 예를 보여주는 순서도이다.
도 10은 전압 생성 회로의 예를 보여준다.
도 11은 도 10의 전압 생성 회로에 의해 생성되는 워드 라인 전압을 이용하여 소거가 진행되는 예를 보여준다.
도 12는 제2 워드 라인 전압을 인가하는 시점을 가변하는 예를 보여준다.
도 13은 전압 생성 회로의 다른 예를 보여준다.
도 14는 도 13의 전압 생성 회로에 의해 생성되는 워드 라인 전압을 이용하여 소거가 진행되는 예를 보여준다.
도 15는 제2 워드 라인 전압이 인가되는 타이밍이 변경되는 예를 보여준다.
도 16은 제2 워드 라인 전압이 인가되는 타이밍이 변경되는 다른 예를 보여준다.
도 17은 도 11을 참조하여 설명된 예와 도 14를 참조하여 설명된 예가 조합된 예를 보여준다.
도 18은 도 17의 방법에 따라 소거가 수행되는 과정을 보여준다.
도 19는 불휘발성 메모리 장치가 점진적 소거 구간을 임계 시간보다 길게 유지하는 방법의 다른 예를 보여주는 순서도이다.
도 20은 도 19의 방법에 따라 소거가 수행되는 과정을 보여준다.
도 21은 도 14의 방법 및 도 20의 방법이 조합된 예를 보여준다.
도 22는 도 21의 방법에 따라 소거가 수행되는 과정을 보여준다.
도 23은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.

메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.

예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.

예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.

예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.

행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.

예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.

페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.

프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.

패스-페일 체크 회로(PFC)는 검증 읽기 후에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 프로그램의 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.

데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(도 23 참조)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.

제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.

예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.

제어 로직 회로(119)는 전압 생성 회로(VGC)를 포함할 수 있다. 전압 생성 회로(VGC)는 외부의 컨트롤러로부터 전원 전압(VCC) 및 접지 전압(VSS)을 수신할 수 있다. 전압 생성 회로(VGC)는 전원 전압(VCC)으로부터 행 전압(V_R) 및 열 전압(V_C)을 생성할 수 있다. 행 전압들(V_R)은 프로그램 동작, 읽기 동작 또는 소거 동작 시에 워드 라인들(WL), 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 인가되는 전압들일 수 있다. 열 전압들(V_C)은 프로그램 동작, 읽기 동작 또는 소거 동작 시에 비트 라인들(BL)에 인가되는 전압들일 수 있다. 예를 들어, 행 전압들(V_R) 또는 열 전압들(V_C)은 접지 전압(VSS) 외의 양전압들 또는 음전압들일 수 있다.

전압 생성 회로(VGC)는 전원 전압(VCC)으로부터 소거 전압(VERS)을 생성할 수 있다. 소거 전압(VERS)은 소거 동작 시에 메모리 셀 어레이(111)의 기판에 인가되는 전압일 수 있다. 소거 전압(VERS)은 전하 펌프에 의해 생성되는 고전압일 수 있다.

전압 생성 회로(VGC)는 외부의 컨트롤러로부터 수신되는 접지 전압(VSS)을 불휘발성 메모리 장치(110)의 전역 접지 전압으로 제공할 수 있다. 예를 들어, 전역 접지 전압은 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117) 또는 제어 로직 회로(119)의 공통 접지로 제공될 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11, CS21, CS12, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS21, CS12, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.

각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11, CS21, CS12, CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.

복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.

최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.

예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a, SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.

복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b, SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.

즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.

예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11, CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12, CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.

셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.

도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.

예시적으로, 하나의 물리 페이지에 속한 메모리 셀들은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들에서, 각 메모리 셀에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.

상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC1~MC6)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC1~MC6)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC1~MC6)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC1~MC6) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC1~MC6)과 동일한 구조를 갖고, 메모리 셀들(MC1~MC6)과 함께 획일적으로 형성된다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

도 3은 2차원 또는 평면형 메모리 셀의 구조를 보여주는 사시도이다. 도 3을 참조하면, P-타입의 바디(BD)에 N-타입의 제1 및 제2 정션들(J1, J2)이 형성될 수 있다. 바디(BD) 중에서 제1 및 제2 정션들(J1, J2) 사이의 영역은 채널이 형성되는 채널 영역(CR)일 수 있다.

채널 영역(CR) 상에, 터널 절연막(TI), 플로팅 게이트(FG), 블로킹 절연막(BI), 그리고 제어 게이트(CG)가 순차적으로 적층될 수 있다. 제어 게이트(CG)는 워드 라인에 연결될 수 있다. 제어 게이트(CG) 및 채널 영역(CR)은 사각 평면 형태를 가지며, 사각 평면 형태에 기반하여 제어 게이트(CG) 및 채널 영역(CR) 사이에 커패시턴스가 형성될 수 있다. 커패시턴스에 따라, 제어 게이트(CG) 및 채널 영역(CR) 사이에 커플링이 작용할 수 있다.

도 4는 도 2를 참조하여 설명된 3차원 메모리 셀의 구조를 보여주는 사시도이다. 도 4를 참조하면, 원통형의 수직 바디(BD_V)가 제공될 수 있다. 수직 바디(BD_V)는 기판에 수직한 방향으로 신장될 수 있다. 수직 바디(BD_V)는 P-타입을 갖거나 진성 실리콘일 수 있다. 수직 바디(BD_V)의 내부에, 원통형이 에어갭(AG)이 제공될 수 있다.

수직 바디(BD_V)의 외부면에, 원통형의 수직 터널 절연막(TI_V)이 제공될 수 있다. 수직 터널 절연막(TI_V)의 외부면에, 원통형의 수직 전하 포획막(CT_V)이 제공될 수 있다. 수직 전하 포획막(CT_V)의 외부면에, 원통형의 수직 블로킹 절연막(BI_V)이 제공될 수 있다. 수직 블로킹 절연막(BI_V)의 외부면에, 원통형의 수직 제어 게이트(CG_V)가 제공될 수 있다. 수직 제어 게이트(CG_V)는 워드 라인에 연결될 수 있다.

수직 제어 게이트(CG_V) 및 수직 바디(BD_V)는 원통 형태를 가지며, 원통 형태에 기반하여 수직 제어 게이트(CG_V) 및 수직 바디(BD_V) 사이에 커패시턴스가 형성된다. 커패시턴스에 따라, 수직 제어 게이트(CG_V) 및 수직 바디(BD_V) 사이에 커플링이 작용할 수 있다.

도 3의 2차원 메모리 셀의 평면 구조 및 도 4의 3차원 메모리 셀의 원통 구조를 비교하면, 도 4의 3차원 메모리 셀의 커패시턴스가 도 3의 2차원 메모리 셀의 커패시턴스보다 크다. 예를 들어, 도 3의 2차원 메모리 셀의 사이즈와 도 4의 3차원 메모리 셀의 사이즈가 동일할 때, 도 4의 3차원 메모리 셀의 수직 바디(BD_V) 및 수직 제어 게이트(CG_V) 사이의 커패시턴스가 도 3의 2차원 메모리 셀의 채널 영역(CR) 및 제어 게이트(CG) 사이의 커패시턴스보다 크다.

또한, 도 2에 도시된 바와 같이, 3차원 메모리 셀 어레이에서, 하나의 워드 라인에 둘 이상의 서로 다른 스트링 선택 라인들에 대응하는 메모리 셀들이 연결된다. 하나의 워드 라인에 대응하는 3차원 메모리 셀들의 전체 커패시턴스는 둘 이상의 서로 다른 스트링 선택 라인들에 대응하는 메모리 셀들의 커패시턴스들의 합으로 나타난다. 반면, 2차원 메모리 셀 어레이에서, 하나의 워드 라인에 하나의 스트링 선택 라인에 대응하는 메모리 셀들이 연결된다. 하나의 워드 라인에 대응하는 2차원 메모리 셀들의 전체 커패시턴스는 하나의 스트링 선택 라인에 대응하는 메모리 셀들의 커패시턴스들의 합으로 나타난다. 즉, 2차원 메모리 셀과 3차원 메모리 셀의 커패시턴스가 동일하다고 가정할 때, 3차원 메모리 셀 어레이의 하나의 워드 라인에 대응하는 커패시턴스가 2차원 메모리 셀 어레이의 하나의 워드 라인에 대응하는 커패시턴스보다 크다. 그러나, 앞서 언급된 바와 같이, 3차원 메모리 셀의 커패시턴스는 2차원 메모리 셀의 커패시턴스보다 크므로, 3차원 메모리 셀 어레이의 하나의 워드 라인에 대응하는 커패시턴스는 2차원 메모리 셀 어레이의 하나의 워드 라인에 대응하는 커패시턴스보다 더욱 크게 나타난다.

요약하면, 3차원 메모리 셀 어레이에서, 하나의 워드 라인 및 하나의 워드 라인에 연결된 메모리 셀들의 바디들 사이의 커패시턴스는 2차원 메모리 셀 어레이의 하나의 워드 라인 및 하나의 워드 라인에 연결된 메모리 셀들의 바디들 사이의 커패시턴스보다 매우 크게 나타난다. 3차원 메모리 셀 어레이의 집적도가 증가할수록 커패시턴스는 더 증가할 수 있으며, 커플링의 영향이 더 증가할 수 있다. 커패시턴스가 증가하고 커플링의 영향이 증가함에 따라, 소거 동작 시에 불휘발성 메모리 장치(110)의 신뢰성을 저하시키는 문제가 발생할 수 있다. 소거 동작 시에 발생하는 문제는 도 5 및 도 6을 참조하여 더 상세하게 설명된다.

예시적으로, 수직 바디(BD_V)는 기판과 수직한 방향으로 신장되어 기판과 접촉할 수 있다. 즉, 기판에 소거 전압이 공급되면, 소거 전압은 수직 바디(BD_V)를 통해 전달될 수 있다. 이하에서, 기판에 소거 전압을 인가하는 것은 메모리 셀들의 수직 바디들(BD_V)에 소거 전압을 인가하는 것과 실질적으로 동등한 것으로 해석된다. 마찬가지로, 메모리 셀들의 수직 바디들(BD_V)에 소거 전압을 인가하는 것은 기판에 소거 전압을 인가하는 것과 실질적으로 동등한 것으로 해석된다. 또한, 기판의 전압은 수직 바디(BD_V)의 전압과 실질적으로 동등한 것으로, 그리고 수직 바디(BD_V)의 전압은 기판의 전압과 실질적으로 동등한 것으로 해석된다.

도 5는 불휘발성 메모리 장치(110)에서 소거 동작이 수행되는 예를 보여준다. 도 5에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 5에서, 기판에 인가되는 전압은 실선으로 표시되고, 소거 대상으로 선택된 메모리 블록의 워드 라인들에 인가되는 전압은 점선으로 표시된다.

도 1 및 도 5를 참조하면, 소거 동작은 복수의 소거 루프들(EL)을 포함할 수 있다. 각 소거 루프(EL)는 소거 전압(VERS)을 기판에 인가하고 소거 대상으로 선택된 메모리 블록의 워드 라인들에 워드 라인 전압(VWL)을 인가하는 소거 및 선택된 메모리 블록의 워드 라인들에 검증 전압(VFY)을 인가하는 소거 검증을 포함할 수 있다. 예를 들어, 소거 시에 선택된 메모리 블록의 워드 라인들에 인가되는 워드 라인 전압은 접지 전압보다 높은 양전압일 수 있다.

도 6은 각 소거 루프에서 소거 전압(VERS) 및 워드 라인 전압(VWL)이 인가되는 예를 더 상세하게 보여준다. 도 6에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 6에서, 채널 영역(CR) 또는 수직 바디(BD_V)의 전압은 실선으로 표시되고, 각 워드 라인의 전압은 점선으로 표시된다.

제1 시간(T1)에, 기판에 소거 전압(VERS)이 인가된다. 기판의 전압은 목표 전압인 소거 전압(VERS)에 도달할 때까지 점진적으로 상승할 수 있다. 예를 들어, 확대도(EV)로 도시된 바와 같이, 소거 전압(VERS)은 상승 구간(II) 및 유지 구간(MI)을 갖고 계단형으로 목표 레벨을 향해 상승할 수 있다. 소거 전압(VERS)은 2차원 메모리 셀 어레이의 채널 영역(CR, 도 3 참조) 또는 3차원 메모리 셀 어레이의 수직 바디(BD_V)에 인가될 수 있다. 소거 전압(VERS)이 계단형으로 목표 레벨을 향해 상승함에 따라, 2차원 메모리 셀 어레이의 채널 영역(CR) 또는 3차원 메모리 셀 어레이의 수직 바디(BD_V)의 전압 또한 계단형으로 목표 레벨을 향해 상승할 수 있다. 채널 영역(CR) 또는 수직 바디(BD)의 전압은 제2 시간(T2)에 목표 레벨에 도달하고, 제4 시간(T4)까지 목표 레벨을 유지할 수 있다. 제4 시간(T4)에, 채널 영역(CR) 또는 수직 바디(BD)에 접지 전압(예를 들어, 전역 접지 전압(VSS)) 또는 저전압이 인가되고, 채널 영역(CR) 또는 수직 바디(BD)의 전압이 복원(recovery)될 수 있다.

제1 워드 라인 전압(VWL1)은 2차원 메모리 셀 어레이의 워드 라인의 전압의 변화를 보여준다. 워드 라인에 워드 라인 전압(VWL)이 인가되지만, 워드 라인과 워드 라인에 연결된 메모리 셀들의 채널 영역들 사이의 커플링에 의해, 제1 워드 라인 전압(VWL1)은 워드 라인 전압(VWL)보다 높은 레벨로 상승할 수 있다. 예를 들어, 제1 워드 라인 전압(VWL1)은 소거 전압(VERS)과 마찬가지로 계단형으로 상승할 수 있다. 제2 시간(T2)에, 채널 영역(CR)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하면, 제1 워드 라인 전압(VWL1)의 상승 인자가 소멸한다. 따라서, 제1 워드 라인 전압(VWL1)은 워드 라인 전압(VWL)에, 즉 목표 레벨에 도달할 수 있다. 채널 영역(CR)의 전압이 복원될 때에, 제1 워드 라인 전압(VWL) 또한 복원될 수 있다.

메모리 셀들의 플로팅 게이트(FG)로부터 전하가 단위 시간당 유출되는 양이 적을수록, 즉 플로팅 게이트(FG)로부터 전하가 천천히 유출될수록, 소거된 메모리 셀들의 신뢰성이 더 높은 것으로 알려져 있다. 전하의 단위 시간당 유출량을 감소시키기 위하여, 확대도(EV)에 도시된 바와 같이 채널 영역(CR)의 전압을 계단형으로 상승시키는 방안이 사용될 수 있다. 채널 영역(CR)의 전압의 상승 기울기가 낮을수록, 메모리 셀에 인가되는 전기장의 강도가 더 천천히 증가하고, 전하의 단위 시간당 유출량이 감소할 수 있다. 예를 들어, 메모리 셀의 제어 게이트(CG) 및 채널 영역(CR) 사이의 전압 차이, 즉 메모리 셀에 인가되는 전기장의 세기가 점진적으로 증가하며 소거가 진행되는 제1 시간(T1) 및 제3 시간(T3) 사이의 구간은 점진적 소거 구간일 수 있다. 메모리 셀의 제어 게이트(CG) 및 채널 영역(CR) 사이의 전압 차이, 즉 메모리 셀에 인가되는 전기장의 세기가 고정되어 소거가 진행되는 제3 시간(T3) 및 제4 시간(T4) 사이의 구간은 고정 소거 구간일 수 있다.

그러나, 소거 전압(VERS)을 점진적으로 증가시킴으로써 점진적 소거 구간 및 고정 소거 구간을 구현하는 효과는 3차원 메모리 셀 어레이의 메모리 셀에는 적용되지 않을 수 있다.

제2 워드 라인 전압(VWL2)은 3차원 메모리 셀 어레이의 워드 라인의 전압의 변화를 보여준다. 워드 라인에 워드 라인 전압(VWL)이 인가되지만, 워드 라인과 워드 라인에 연결된 메모리 셀들의 채널 영역들 사이의 커플링에 의해, 제2 워드 라인 전압(VWL2)은 워드 라인 전압(VWL)보다 높은 레벨로 상승할 수 있다. 예시적으로, 3차원 메모리 셀 어레이의 워드 라인과 워드 라인에 연결된 메모리 셀들의 수직 바디들(BD_V) 사이의 커플링은 2차원 메모리 셀 어레이의 워드 라인과 워드 라인에 연결된 메모리 셀들의 채널 영역들(CR) 사이의 커플링보다 크다. 따라서, 제2 워드 라인 전압(VWL2)은 제1 워드 라인 전압(VWL1)보다 높은 레벨로 증가할 수 있다.

제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서, 제2 워드 라인 전압(VWL2)이 제1 워드 라인 전압(VWL1)보다 더 높은 레벨로 상승함에 따라, 수직 바디(BD_V)의 전압 및 수직 제어 게이트(CG_V) 사이의 전압 차이는 파울러-노드하임(Fowler-Nordheim) 터널링을 유발할 장도로 크지 않을 수 있다. 즉, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서, 메모리 셀에 인가되는 전기장의 세기는 점진적으로 증가하지만, 소거는 수행되지 않을 수 있다. 3차원 메모리 셀 어레이에서, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간은 점진적 소거 구간으로 작용하지 않을 수 있다.

제2 시간(T2)에, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하면, 제2 워드 라인 전압(VWL2)의 상승 인자가 소멸한다. 따라서, 제2 워드 라인 전압(VWL2)은 워드 라인 전압(VWL)에, 즉 목표 레벨에 도달할 수 있다. 제2 시간(T2) 및 제3 시간(T3) 사이의 구간에서, 메모리 셀의 수직 바디(BD_V) 및 수직 제어 게이트(CG_V) 사이의 전압 차이는 점진적으로 증가하며, 파울러-노드하임 터널링, 즉 소거를 유발할 수 있다. 따라서, 제2 시간(T2) 및 제3 시간(T3) 사이의 구간은 3차원 메모리 셀 어레이의 메모리 셀의 점진적 소거 구간일 수 있다. 제3 시간(T3) 및 제4 시간(T4) 사이의 구간은 고정 소거 구간일 수 있다.

도 7은 3차원 메모리 셀 어레이의 메모리 셀에서 전하가 유출되는 양을 보여준다. 도 7에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전류(I)를 가리킨다. 도 6 및 도 7을 참조하면, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서, 전하의 흐름이 발생하지 않는다. 즉, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서 3차원 메모리 셀 어레이의 메모리 셀은 소거되지 않는다. 제2 시간(T2) 및 제3 시간(T3) 사이의 구간에서, 전하의 흐름이 발생한다. 즉, 3차원 메모리 셀 어레이에서, 제2 시간(T2) 및 제3 시간(T3) 사이의 구간이 점진적 소거 구간으로 작용한다.

제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)을 비교하면, 2차원 메모리 셀 어레이의 메모리 셀의 점진적 소거 구간은 제1 시간(T1) 및 제3 시간(T3) 사이의 구간이다. 반면, 3차원 메모리 셀 어레이의 메모리 셀의 점진적 소거 구간은 제2 시간(T2) 및 제3 시간(T3) 사이의 구간이다. 3차원 메모리 셀 어레이의 점진적 소거 구간은 2차원 메모리 셀 어레이의 점진적 소거 구간보다 짧다. 즉, 3차원 메모리 셀 어레이의 단위 시간당 전하의 유출량은 2차원 메모리 셀 어레이의 단위 시간당 전하의 유출량보다 크다. 2차원 메모리 셀 어레이에서 채널 영역(CR) 및 제어 게이트(CG)의 전압들을 제어하는 것과 동일한 방법으로 수직 바디(BD_V) 및 수직 제어 게이트(CG_V)의 전압들이 제어되면, 3차원 메모리 셀 어레이의 메모리 셀의 신뢰도는 2차원 메모리 셀 어레이의 메모리 셀의 신뢰도보다 낮아질 수 있다.

이와 같은 문제를 해결하기 위하여, 불휘발성 메모리 장치(110)는 3차원 메모리 셀 어레이의 메모리 셀의 소거 시에 점진적 소거 구간을 확장하고, 소거 시의 단위 시간당 전하의 유출량을 감소시키도록 구성 또는 제어될 수 있다.

도 8은 본 발명의 실시 예들에 따른 소거 방법을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S110 단계에서, 불휘발성 메모리 장치(110)는 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 메모리 셀들을 임계 시간보다 긴 점진적 소거 구간으로 소거할 수 있다. 예를 들어, 임계 시간은 1ms, 2ms 등과 같이 0.5ms 이상의 값으로 설정될 수 있다.

S120 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 메모리 셀들을 고정된 소거 구간으로 소거할 수 있다.

불휘발성 메모리 장치(110)는 점진적 소거 구간을 임계 시간보다 길게 유지함으로써, 선택된 메모리 블록의 메모리 셀들로부터 유출되는 단위 시간당 전하량을 문턱값 이하로 유지할 수 있다. 따라서, 소거된 메모리 셀들의 신뢰도가 향상된다.

도 9는 불휘발성 메모리 장치(110)가 점진적 소거 구간을 임계 시간보다 길게 유지하는 방법의 예를 보여주는 순서도이다. 도 1, 도 2 및 도 9를 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)의 행 디코더 회로(113)는 제1 용량을 갖는 제1 워드 라인 전압을 선택된 메모리 블록의 대응하는 워드 라인(또는 워드 라인들)에 인가할 수 있다.

S220 단계에서, 불휘발성 메모리 장치(110)의 행 디코더 회로(113)는 제2 용량을 갖는 제2 워드 라인 전압을 선택된 메모리 블록의 대응하는 워드 라인(또는 워드 라인들)에 인가할 수 있다.

불휘발성 메모리 장치(110)는 소거 시에 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 공급되는 제1 워드 라인 전압 및 제2 워드 라인 전압의 제1 용량 및 제2 용량을 서로 다르게 제어함으로써, 점진적 소거 구간을 임계 시간보다 길에 유지할 수 있다. 예를 들어, 제1 용량 및 제2 용량은 서로 다를 수 있다. 제1 용량 및 제2 용량은 전류 공급 용량일 수 있다.

도 10은 전압 생성 회로(VGC)의 예를 보여준다. 도 1 및 도 10을 참조하면, 전압 생성 회로(VGC)는 제1 및 제4 트랜지스터들(TR1~TR4) 및 워드 라인 전압 생성기(WLVG)를 포함한다.

제1 및 제2 트랜지스터들(TR1, TR2)은 활성 신호(EN)에 응답하여 동작할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 소거 시에 턴-온 되고, 소거 외의 때에 턴-오프될 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(TR1, TR2)은 소거 검증 또는 소거 동작 외의 다른 동작을 수행하는 동안 턴-오프될 수 있다.

제3 및 제4 트랜지스터들(TR3, TR4)은 각각 전압 제어 신호(VC) 및 전압 제어 반전 신호(/VC)에 응답하여 동작할 수 있다. 제3 및 제4 트랜지스터들(TR3, TR4)은 상보적으로 동작할 수 있다. 예를 들어, 제3 트랜지스터(TR3)가 턴-온 되면, 제4 트랜지스터(TR4)는 턴-오프될 수 있다. 제3 트랜지스터(TR3)가 턴-오프 되면, 제4 트랜지스터(TR4)는 턴-온될 수 있다.

소거 시에, 제3 트랜지스터(TR3)가 먼저 턴-온 되고, 이후에 제4 트랜지스터(TR4)가 턴-온될 수 있다. 제3 트랜지스터(TR3)는 불휘발성 메모리 장치(110)의 외부로부터 공급되는 전역 접지 전압(VSS)을 전달할 수 있다. 제4 트랜지스터(TR4)는 워드 라인 전압 생성기(WLVG)에 의해 생성되는 전압을 전달할 수 있다. 예를 들어, 제3 트랜지스터(TR3)가 턴-온된 때에, 외부로부터 공급되는 전역 접지 전압(VSS)이 워드 라인 전압(VWL)으로 출력될 수 있다. 제4 트랜지스터(TR4)가 턴-온된 때에, 불휘발성 메모리 장치(110)의 내부에서 워드 라인 전압 생성기(WLVG)에 의해 생성되는 전압이 워드 라인 전압(VWL)으로 출력될 수 있다. 예를 들어, 외부로부터 공급되는 전역 접지 전압(VSS)의 용량은 워드 라인 전압 생성기(WLVG)에 의해 생성되는 전압의 용량보다 클 수 있다.

도 11은 도 10의 전압 생성 회로(VGC)에 의해 생성되는 워드 라인 전압(VWL)을 이용하여 소거가 진행되는 예를 보여준다. 도 11에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 11에서, 기판 또는 수직 바디(BD_V)의 전압은 실선으로 표시되고, 수직 제어 게이트(CG_V) 또는 워드 라인의 전압은 점선으로 표시된다.

도 1, 도 2 및 도 11을 참조하면, 제1 시간(T1)에 수직 바디(BD_V)에 소거 전압(VERS)이 인가된다. 수직 바디(BD_V)의 전압은 소거 전압(VERS)의 목표 레벨로 상승하기 시작한다. 도 6을 참조하여 설명된 바와 같이, 수직 바디(BD_V)의 전압은 계단형으로 점진적으로 상승할 수 있다.

제1 시간(T1)에, 워드 라인(또는 워드 라인들)에 제1 워드 라인 전압(VWL1)이 인가된다. 예를 들어, 전압 생성 회로(VGC)는 전역 접지 전압(VSS)을 워드 라인 전압(VWL)으로 출력할 수 있다. 행 디코더 회로(113)는 전역 접지 전압(VSS)을 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가할 수 있다. 전역 접지 전압의 용량은 불휘발성 메모리 장치(110)의 내부에서 생성되는 전압들의 용량보다 크므로, 워드 라인의 전압은 전역 접지 전압(VSS)의 레벨로 유지될 수 있다. 따라서, 제1 시간(T1) 및 제5 시간(T5) 사이의 구간은 점진적 소거 구간에 포함될 수 있다.

수직 바디(BD_V)의 전압이 목표 레벨에 도달하기 전의 미리 정해진 제5 시간(T5)에, 또는 수직 바디(BD_V)의 전압(또는 기판의 전압)이 목표 레벨보다 낮은 중간 레벨(VI)에 도달한 제5 시간(T5)에, 워드 라인(또는 워드 라인들)에 제2 워드 라인 전압(VWL2)이 인가된다. 예를 들어, 전압 생성 회로(VGC)는 워드 라인 전압 생성기(WLVG)에 의해 생성되는 양전압을 워드 라인 전압(VWL)으로 출력할 수 있다. 행 디코더 회로(113)는 양전압을 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가할 수 있다.

제2 워드 라인 전압(VWL2)의 용량이 제1 워드 라인 전압(VWL1)의 용량보다 적으므로, 워드 라인의 전압은 커플링에 의해 상승할 수 있다. 예를 들어, 워드 라인의 전압은 제2 워드 라인 전압(VWL2)의 목표 레벨보다 높은 레벨로 상승할 수 있다. 수직 바디(BD_V)의 전압 및 워드 라인의 전압이 상승하는 제5 시간(T5) 및 제2 시간(T2) 사이의 시간 또한 점진적 소거 구간에 포함될 수 있다.

제2 시간(T2)에, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달한다. 워드 라인 전압의 상승 요인이 소멸하므로, 워드 라인의 전압은 제2 워드 라인 전압(VWL2)의 목표 레벨로 낮아질 수 있다. 예를 들어, 제6 시간(T6)에, 워드 라인의 전압은 제2 워드 라인 전압(VWL2)의 목표 레벨에 도달할 수 있다. 수직 바디(BD_V)의 전압이 고정되고 워드 라인의 전압이 감소하는 제2 시간(T2) 및 제6 시간(T6) 사이의 구간 또한 점진적 소거 구간에 포함될 수 있다.

상술된 바와 같이, 불휘발성 메모리 장치(110)는 수직 바디(BD_V)에 큰 용량을 갖는 전역 접지 전압(VSS)을 인가한 후에 작은 용량을 갖는 양전압을 인가함으로써, 제1 시간(T2) 및 제6 시간(T6) 사이의 구간을 점진적 소거 구간으로 사용할 수 있다.

도 12는 제2 워드 라인 전압(VWL2)을 인가하는 시점을 가변하는 예를 보여준다. 도 12에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 11과 비교하면, 제2 워드 라인 전압(VWL)이 인가되는 시점은 제5 시간(T5), 제6 시간(T6) 및 제7 시간(T7) 중 하나로 선택될 수 있다. 다른 예로서, 제2 워드 라인 전압(VWL)이 인가되는 조건은, 수직 바디(BD_V)의 전압(또는 기판의 전압)이 소거 전압(VERS)의 목표 레벨보다 낮은 중간 전압(VI1), 제2 중간 전압(VI2) 및 제3 중간 전압(VI3) 중 하나에 도달하는 것으로 선택될 수 있다. 제2 중간 전압(VI2)을 인가하는 타이밍을 조절함으로써, 소거 시의 단위 시간당 전하가 유출되는 양이 보다 세밀하게 조절될 수 있다.

도 13은 전압 생성 회로(VGC)의 다른 예를 보여준다. 도 1 및 도 13을 참조하면, 전압 생성 회로(VGC)는 차동 증폭기(DA), 스위치 회로(SC), 구동 회로(DC), 제 저항 회로(RC1), 그리고 제2 저항 회로(RC2)를 포함한다.

전원 전압(VCC)은 스위치 회로(SC) 및 구동 회로(DC)를 통해 제1 저항 회로(RC1)로 공급될 수 있다. 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)는 스위치 회로(SC) 및 구동 회로(DC)를 통해 공급되는 전압을 분배할 수 있다. 차동 증폭기(DA)는 분배된 전압을 기준 전압(VREF)과 비교하고, 비교 결과에 따라 구동 회로(DC)를 제어할 수 있다. 구동 회로(DC) 및 제1 저항 회로(RC1) 사이의 노드의 전압은 워드 라인 전압(VWL)으로 출력될 수 있다.

예를 들어, 분배된 전압이 기준 전압(VREF)보다 높아지면, 차동 증폭기(DA)는 구동 회로(DC)의 용량(예를 들어, 전류량)을 감소시킬 수 있다. 구동 회로(DC)의 용량이 감소되면, 워드 라인 전압(VWL)이 감소되고, 분배된 전압 또한 감소될 수 있다. 분배된 전압이 기준 전압(VREF)보다 낮아지면, 차동 증폭기(DA)는 구동 회로(DC)의 용량(예를 들어, 전류량)을 증가시킬 수 있다. 구동 회로(DC)의 용량이 증가되면, 워드 라인 전압(VWL)이 증가되고, 분배된 전압 또한 증가할 수 있다. 즉, 전압 생성 회로(VGC)는 분배된 전압이 기준 전압(VREF)을 추종하도록 워드 라인 전압(VWL)을 제어할 수 있다.

구동 회로(DC)는 복수의 트랜지스터들(TR)을 포함한다. 스위치 회로(SC)는 복수의 제1 스위치들(S1)을 포함한다. 하나의 제1 스위치(S1)는 대응하는 트랜지스터(TR1)와 직렬 연결될 수 있다. 전원 전압(VCC)이 공급되는 노드 및 워드 라인 전압(VWL)이 출력되는 노드 사이에서, 트랜지스터들(TR)은 병렬 연결될 수 있다. 병렬 연결된 트랜지스터들(TR) 중에서 활성화되는 트랜지스터들의 수, 즉 차동 증폭기(DA)의 제어에 따라 구동 회로(DC)의 용량을 조절하는 데에 사용되는 트랜지스터들(TR)의 수는 제1 스위치들(S1)에 의해 제어될 수 있다.

예를 들어, 제1 스위치(S1)가 턴-온 되면, 대응하는 트랜지스터(TR)는 차동 증폭기(DA)의 제어에 따라 구동 회로(DC)의 용량을 조절할 수 있다. 제1 스위치(S1)가 턴-오프 되면, 대응하는 트랜지스터(TR)는 차동 증폭기(DA)의 제어에 관계 없이 구동 회로(DC)의 용량에 영향을 주지 않을 수 있다. 즉, 제1 스위치들(S1)을 제어하는 제1 코드(CODE1)에 의해, 구동 회로(DC)의 최대 용량이 가변될 수 있다.

제1 저항 회로(RC1)는 복수의 제1 저항들(R1) 및 복수의 제2 스위치들(S2)을 포함한다. 스위치 회로(SC) 및 구동 회로(DC)를 참조하여 설명된 것과 마찬가지로, 제2 스위치들(S2)은 제1 저항들(R1) 중에서 전압 분배에 적용되는 활성 저항들의 종류 또는 수를 결정할 수 있다. 활성 저항들의 종류 또는 수가 조절되면, 제1 저항 회로(RC1)의 총 저항값이 조절될 수 있다.

제2 저항 회로(RC2)는 복수의 제2 저항들(R2) 및 복수의 제3 스위치들(S3)을 포함한다. 스위치 회로(SC) 및 구동 회로(DC)를 참조하여 설명된 것과 마찬가지로, 제3 스위치들(S3)은 제2 저항들(R2) 중에서 전압 분배에 적용되는 활성 저항들의 종류 또는 수를 결정할 수 있다. 활성 저항들의 종류 또는 수가 조절되면, 제2 저항 회로(RC2)의 총 저항값이 조절될 수 있다.

제2 스위치들(S2)을 제어하는 제2 코드(CODE2) 및 제3 스위치들(S3)을 제어하는 제3 코드(CODE3)에 의해, 전압 생성 회로(VGC)의 용량이 가변될 수 있다. 예를 들어, 제1 저항 회로(RC1)의 저항값 및 제2 저항 회로(RC2)의 저항값의 비율이 유지되면, 워드 라인 전압(VWL)의 목표 레벨 또한 유지될 수 있다. 제1 저항 회로(RC1)의 저항값 및 제2 저항 회로(RC2)의 저항값의 비율이 변경되면, 워드 라인 전압(VWL0의 목표 레벨 또한 변경될 수 있다. 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 총 저항값이 증가하면, 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)를 통해 흐르는 전류량이 감소하므로, 전압 생성 회로(VGC)의 용량이 증가할 수 있다. 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 총 저항값이 감소하면, 전압 생성 회로(VGC)의 용량이 감소할 수 있다.

도 14는 도 13의 전압 생성 회로(VGC)에 의해 생성되는 워드 라인 전압(VWL)을 이용하여 소거가 진행되는 예를 보여준다. 도 14에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 14에서, 기판 또는 수직 바디(BD_V)의 전압은 실선으로 표시되고, 수직 제어 게이트(CG_V) 또는 워드 라인의 전압은 점선으로 표시된다.

도 1, 도 2 및 도 14를 참조하면, 제1 시간(T1)에 수직 바디(BD_V)에 소거 전압(VERS)이 인가된다. 수직 바디(BD_V)의 전압은 소거 전압(VERS)의 목표 레벨로 상승하기 시작한다. 도 6을 참조하여 설명된 바와 같이, 수직 바디(BD_V)의 전압은 계단형으로 점진적으로 상승할 수 있다. 다른 예로서, 수직 바디(BD_V)의 전압은 소거 전압(VERS)의 목표 레벨에 도달할 때까지 지속적으로 상승할 수 있다. 예를 들어, 기판 또는 수직 바디(BD_V)에 소거 전압(VERS)의 목표 전압이 제1 시간(T1)에 인가되고, 기판 또는 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨까지 한 번에 상승할 수 있다.

제1 시간(T1)에, 워드 라인(또는 워드 라인들)에 제1 워드 라인 전압(VWL1)이 인가된다. 예를 들어, 전압 생성 회로(VGC)는 제1 용량을 갖는 제1 워드 라인 전압(VWL1)이 출력되도록 제1 내지 제3 코드들(CODE1~CODE3)을 제어할 수 있다.

도 6을 참조하여 설명된 바와 같이, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서, 워드 라인의 전압은 커플링에 의해 상승하고, 소거가 수행되지 않을 수 있다.

제2 시간(T2)에, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하면, 워드 라인의 전압의 상승 요인이 소멸한다. 따라서, 워드 라인의 전압이 낮아지기 시작한다.

전압 생성 회로(VGC)는 제2 시간(T2)에 제2 용량을 갖는 제2 워드 라인 전압(VWL2)을 출력할 수 있다. 제2 용량은 제1 용량보다 작을 수 있다. 따라서, 워드 라인의 전압이 제2 워드 라인 전압(VWL2)의 목표 레벨로 낮아지는 시간은 도 6을 참조하여 설명된 시간보다 길 수 있다. 예를 들어, 워드 라인의 전압은 제2 시간(T2) 및 제5 시간(T5) 사이의 구간 동안 감소할 수 있다. 워드 라인의 전압이 목표 레벨로 낮아지는 시간이 증가하면, 단위 시간당 전하가 유출되는 양이 감소한다. 따라서, 제2 시간(T2) 및 제5 시간(T5) 사이의 구간은 점진적 소거 구간으로 포함될 수 있다.

예시적으로, 제1 워드 라인 전압(VWL1)의 목표 레벨 및 제2 워드 라인 전압(VWL2)의 목표 레벨은 동일할 수 있다. 즉, 불휘발성 메모리 장치(110)는 소거 시에 워드 라인 전압(VWL)의 목표 레벨을 유지하면서 용량을 조절할 수 있다. 다른 예로서, 제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)의 목표 레벨들은 다르게 설정될 수 있다. 예를 들어, 제1 워드 라인 전압(VWL1)의 목표 레벨은 제2 워드 라인 전압(VWL2)의 목표 레벨보다 높거나 낮을 수 있다.

도 15는 제2 워드 라인 전압(VWL2)이 인가되는 타이밍이 변경되는 예를 보여준다. 도 15에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 14와 비교하면, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달한 후에 제5 시간(T5)에, 전압 생성 회로(VGC)는 제2 워드 라인 전압(VWL2)을 출력할 수 있다.

수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달한 제2 시간(T2) 및 제5 시간(T5) 사이의 구간에서, 전압 생성 회로(VGC)는 제1 용량을 갖는 제1 워드 라인 전압(VWL1)을 출력한다. 따라서, 도 6을 참조하여 설명된 바와 같이, 제2 시간(T5) 및 제5 시간(T5) 사이의 구간에서 워드 라인의 전압이 감소하는 기울기는 제5 시간(T5) 및 제6 시간(T6) 사이의 구간에서 워드 라인의 전압이 감소하는 기울기보다 크다.

예시적으로, 메모리 셀들의 물리적 특성에 따라, 도 14를 참조하여 설명된 바와 같이 제2 시간(T2)에 제2 용량을 갖는 제2 워드 라인 전압(VWL2)이 인가되면 파울러-노드하임 터널링이 바로 수행되지 않을 수 있다. 예를 들어, 워드 라인의 전압이 제2 시간(T2)의 레벨(V1)로부터 문턱 레벨(LTH)만큼 감소한 후에 파울러-노드하임 터널링이 발생할 수 있다. 이 경우, 도 15를 참조하여 설명된 바와 같이, 제2 시간(T2) 이후에 제1 용량을 갖는 제1 워드 라인 전압(VWL1)을 이용하여 워드 라인의 전압을 감소시키면, 점진적 소거가 시작되는 시점이 당겨지고, 소거 시간이 감소할 수 있다.

도 16은 제2 워드 라인 전압(VWL2)이 인가되는 타이밍이 변경되는 다른 예를 보여준다. 도 16에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 14와 비교하면, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하기 전의 제5 시간(T5)에, 전압 생성 회로(VGC)는 제2 워드 라인 전압(VWL2)을 출력할 수 있다.

제2 워드 라인 전압(VWL2)의 제2 용량은 제1 워드 라인 전압(VWL1)의 제1 용량보다 적다. 따라서, 제2 워드 라인 전압(VWL2)이 인가되는 제5 시간(T5)에, 워드 라인의 전압의 상승 기울기가 증가한다.

제2 시간(T2)에 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하면, 워드 라인의 전압은 감소하기 시작한다.

도 14와 비교하면, 제2 워드 라인 전압(VWL2)을 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하기 전에 인가함으로써, 점진적 소거 구간이 증가할 수 있다. 점진적 소거 구간이 증가함에 따라, 소거된 메모리 셀들의 신뢰도가 더 향상될 수 있다.

예시적으로, 도 14 내지 도 16에서, 워드 라인 전압 또는 워드 라인 전압의 용량은 한 번 조절되는 것으로 설명되었다. 그러나, 워드 라인 전압 또는 워드 라인 전압의 용량은 두 번 이상 조절될 수 있다.

도 17은 도 11을 참조하여 설명된 예와 도 14를 참조하여 설명된 예가 조합된 예를 보여준다. 도 1 및 도 17을 참조하면, S310 단계에서, 제1 용량을 갖는 외부적으로 공급되는 전역 접지 전압(VSS)이 제1 워드 라인 전압으로서 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가될 수 있다.

S320 단계에서, 제2 용량을 갖는 내부적으로 생성되는 전압이 제2 워드 라인 전압으로서 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가될 수 있다. 제2 용량은 제1 용량보다 작을 수 있다. 제2 워드 라인 전압은 양전압일 수 있다.

S330 단계에서, 제3 용량을 갖는 내부적으로 생성되는 전압이 제3 워드 라인 전압으로서 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가될 수 있다. 제3 용량은 제2 용량보다 작을 수 있다. 제3 워드 라인 전압은 양전압일 수 있다. 제3 워드 라인 전압은 제2 워드 라인 전압과 같거나 다를 수 있다.

도 18은 도 17의 방법에 따라 소거가 수행되는 과정을 보여준다. 도 18에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 1 및 도 18을 참조하면, 제1 시간(T1)에 수직 바디(BD_V)에 소거 전압(VERS)이 인가될 수 있다. 소거 전압(VERS)이 목표 레벨로 상승함에 따라, 수직 바디(BD_V)의 전압 또한 소거 전압(VERS)의 목표 레벨로 상승할 수 있다. 예를 들어, 도 6을 참조하여 설명된 바와 같이, 수직 바디(BD_V)의 전압은 계단형으로 점진적으로 상승할 수 있다.

제1 시간(T1)에, 워드 라인(또는 워드 라인들)에 전역 접지 전압(VSS)이 제1 워드 라인 전압(VWL1)으로 인가될 수 있다. 전역 접지 전압(VSS)의 제1 용량은 상대적으로 크므로, 워드 라인의 전압은 접지 전압(VSS)의 레벨로 유지될 수 있다.

수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하기 전에, 예를 들어 미리 정해진 제5 시간(T5)에 또는 수직 바디(BD_V)의 전압이 중간 전압(VI)에 도달한 때에, 워드 라인(또는 워드 라인들)에 제2 용량을 갖는 제2 워드 라인 전압(VWL2)이 인가될 수 있다. 제2 워드 라인 전압(VWL2)이 인가됨에 따라, 도 11 및 도 14를 참조하여 설명된 바와 같이, 워드 라인의 전압은 커플링에 의해 상승할 수 있다.

제2 시간(T2)에, 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달한다. 워드 라인의 전압의 상승 요인이 소멸하므로, 워드 라인의 전압은 낮아지기 시작한다. 이 때, 도 14를 참조하여 설명된 바와 같이, 제3 용량을 갖는 제3 워드 라인 전압(VWL3)이 인가될 수 있다. 제3 용량은 제2 용량보다 작으므로, 도 14를 참조하여 설명된 바와 같이, 워드 라인의 전압은 상대적으로 작은 기울기로 감소할 수 있다. 제6 시간(T6)에, 워드 라인의 전압은 제3 워드 라인 전압(VWL3)의 목표 레벨에 도달할 수 있다.

도 18을 참조하여 설명된 바와 같이 워드 라인에 인가되는 전압이 조절되면, 제1 시간(T1) 내지 제6 시간(T6) 사이의 구간이 점진적 소거 구간으로 포함될 수 있다.

예시적으로, 도 12를 참조하여 설명된 바와 같이, 제2 워드 라인 전압(VWL2)이 인가되는 타이밍은 변경될 수 있다. 또한, 도 15 및 도 16을 참조하여 설명된 바와 같이, 제3 워드 라인 전압(VWL3)이 인가되는 타이밍은 변경될 수 있다.

도 19는 불휘발성 메모리 장치(110)가 점진적 소거 구간을 임계 시간보다 길게 유지하는 방법의 다른 예를 보여주는 순서도이다. 도 1 및 도 19를 참조하면, 불휘발성 메모리 장치(110)는 적어도 하나의 홀드 시간을 갖고 소거 전압을 목표 레벨로 증가시킴으로써, 점진적 소거 구간을 임계 시간보다 길게 유지할 수 있다.

예를 들어, S410 단계에서, 전압 생성 회로(VGC)는 소거 전압(VERS)을 목표 레벨보다 낮은 제1 레벨로 증가시킬 수 있다. S420 단계에서, 전압 생성 회로(VGC)는 제1 레벨을 홀드 시간 동안 홀드할 수 있다.

S430 단계에서, 전압 생성 회로(VGC)는 소거 전압(VERS)을 목표 레벨보다 낮고 제1 레벨보다 높은 제2 레벨로 증가시킬 수 있다. S440 단계에서, 전압 생성 회로(VGC)는 제2 레벨을 홀드 시간 동안 홀드할 수 있다.

S450 단계에서, 전압 생성 회로(VGC)는 소거 전압(VERS)을 목표 레벨로 증가시킬 수 있다.

도 20은 도 19의 방법에 따라 소거가 수행되는 과정을 보여준다. 도 20에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 20에서, 실선은 기판 또는 수직 바디(BD_V)의 전압을 가리키고, 점선은 워드 라인(또는 워드 라인들)의 전압을 가리킨다.

도 1 및 도 20을 참조하면, 제1 시간(T1)에, 소거 전압(VERS)이 상승하기 시작할 수 있다. 예를 들어, 도 6을 참조하여 설명된 바와 같이, 소거 전압(VERS)은 계단형으로 점진적으로 상승할 수 있다. 소거 전압(VERS)이 상승함에 따라, 수직 바디(BD_V) 또는 기판의 전압 또한 점진적으로 상승할 수 있다. 수직 바디(BD_V) 또는 기판의 전압은 제5 시간(T5)에 소거 전압(VERS)의 목표 레벨보다 낮은 제1 레벨(L1)까지 상승할 수 있다.

제1 시간(T1)에, 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 워드 라인 전압(VWL)이 인가된다. 워드 라인 전압(VWL)은 양전압일 수 있다. 도 6을 참조하여 설명된 바와 같이, 제1 시간(T1) 및 제5 시간(T5) 사이의 구간에서 수직 바디(BD_V) 또는 기판의 전압이 상승함에 따라, 워드 라인(또는 워드 라인들)의 전압 또한 커플링에 의해 상승할 수 있다. 예를 들어, 워드 라인(또는 워드 라인들)의 전압은 워드 라인 전압(VWL)의 목표 레벨보다 높은 레벨로 상승할 수 있다.

제5 시간(T5) 및 제6 시간(T6) 사이의 구간에서, 수직 바디(BD_V) 또는 기판의 전압은 제1 레벨(L1)로 유지된다. 제5 시간(T5) 및 제6 시간(T6) 사이의 구간은 홀드 시간일 수 있다. 홀드 시간은 수직 바디(BD_V) 또는 기판의 전압이 계단형으로 상승하는 구간, 예를 들어 제1 시간(T1) 및 제5 시간(T5) 사이의 구간의 유지 구간(MI)보다 길 수 있다. 홀드 시간 동안 수직 바디(BD_V) 또는 기판의 전압이 제1 레벨(L1)로 유지되므로, 워드 라인의 전압의 상승 요인이 소멸한다. 따라서, 재5 시간(T5) 및 제6 시간(T6) 사이의 구간에서, 워드 라인의 전압은 워드 라인 전압(VWL)의 목표 레벨로 낮아질 수 있다.

제6 시간(T6)에, 수직 바디(BD_V) 또는 기판의 전압은 제1 레벨(L1)로부터 상승할 수 있다. 제7 시간(T7)에, 수직 바디(BD_V) 또는 기판의 전압은 제1 레벨(L1)보다 높고 목표 레벨보다 낮은 제2 레벨(L2)에 도달할 수 있다. 제6 시간(T6) 및 제7 시간(T7) 사이의 구간에서, 워드 라인의 전압은 커플링에 의해 상승할 수 있다.

제7 시간(T7) 및 제8 시간(T8) 사이의 구간은 홀드 시간일 수 있다. 홀드 시간 동안, 수직 바디(BD_V) 또는 기판의 전압은 제2 레벨(L2)로 유지될 수 있다. 워드 라인의 전압은 워드 라인 전압(VWL)의 목표 레벨로 낮아질 수 있다.

제8 시간(T8) 및 제2 시간(T2) 사이의 구간에서, 수직 바디(BD_V) 또는 기판의 전압은 목표 레벨로 상승할 수 있다. 워드 라인의 전압은 커플링에 의해 상승할 수 있다.

제2 시간(T2)에 수직 바디(BD_V) 또는 기판의 전압이 소거 전압(VERS)의 목표 레벨에 도달함에 따라, 워드 라인의 전압의 상승 요인이 소멸한다. 따라서, 워드 라인의 전압은 워드 라인 전압(VWL)의 목표 레벨로 낮아질 수 있다.

전압 생성 회로(VGC)는 소거 전압(VERS)의 상승 구간에 적어도 하나의 홀드 시간을 제공할 수 있다. 따라서, 수직 바디(BD_V) 또는 기판의 전압의 상승 구간에 적어도 하나의 홀드 시간이 제공된다. 적어도 하나의 홀드 시간 동안, 워드 라인의 전압은 워드 라인 전압(VWL)의 목표 레벨로 낮아질 수 있다. 수직 바디(BD_V) 또는 기판의 전압과 워드 라인의 전압의 차이가 파울러-노드하임 터널링이 발생할 정도로 확보되면, 점진적 소거 구간이 확보될 수 있다. 예시적으로, 제5 시간(T5) 및 제9 시간(T9) 사이의 구간 또는 제6 시간(T6) 및 제9 시간(T9) 사이의 구간이 점진적 소거 구간으로 포함될 수 있다.

도 21은 도 14의 방법 및 도 20의 방법이 조합된 예를 보여준다. 도 1 및 도 21을 참조하면, S510 단계에서, 적어도 하나의 홀드 시간을 갖고 소거 전압이 목표 레벨로 상승하고, 그리고 제1 용량을 갖는 제1 워드 라인 전압이 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가된다.

S520 단계에서, 제2 용량을 갖는 제2 워드 라인 전압이 선택된 메모리 블록의 워드 라인(또는 워드 라인들)에 인가된다.

도 22는 도 21의 방법에 따라 소거가 수행되는 과정을 보여준다. 도 22에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 도 22에서, 실선은 기판 또는 수직 바디(BD_V)의 전압을 가리키고, 점선은 워드 라인(또는 워드 라인들)의 전압을 가리킨다.

제5 내지 제8 시간들(T5~T8)을 포함하는 제1 시간(T1) 및 제2 시간(T2) 사이의 구간은 도 20을 참조하여 설명된 제1 시간(T1) 및 제2 시간(T2) 사이의 구간과 동일하게 진행될 수 있다. 예를 들어, 제1 시간(T1) 및 제2 시간(T2) 사이의 구간에서, 전압 생성 회로(VGC)는 제1 용량을 갖는 전압을 제1 워드 라인 전압을 출력할 수 있다. 도 20을 참조하여 설명된 바와 같이, 기판 또는 수직 바디(BD_V)의 전압은 적어도 하나의 홀드 시간을 갖고 소거 전압(VERS)의 목표 레벨로 상승할 수 있다. 적어도 하나의 홀드 시간 동안, 워드 라인(또는 워드 라인들)의 전압은 제1 워드 라인 전압의 목표 레벨로 낮아질 수 있다.

제2 시간(T2)에 채널 영역(CR) 또는 수직 바디(BD_V)의 전압이 소거 전압(VERS)의 목표 레벨에 도달하면, 전압 생성 회로(VGC)는 제2 용량을 갖는 제2 워드 라인 전압을 출력할 수 있다. 도 14를 참조하여 설명된 바와 같이, 제2 용량은 제1 용량보다 작을 수 있다. 워드 라인(또는 워드 라인들)의 전압은 홀드 시간 동안 감소한 기울기보다 작은 기울기로 감소할 수 있다.

도 14를 참조하여 설명된 방법 및 도 20을 참조하여 설명된 방법을 조합함으로써, 점진적 소거 구간이 더 길게 확보될 수 있다.

도 23은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 23을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.

불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.

불휘발성 메모리 장치(110)는 도 1 내지 도 22를 참조하여 설명된 불휘발성 메모리 장치(110)와 동일하게 구성되고, 동일하게 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 도 2를 참조하여 설명된 바와 같이 3차원 메모리 셀 어레이를 포함할 수 있다. 도 8을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 점진적 소거 구긴 및 고정 소거 구간을 이용하여 메모리 셀들을 소거할 수 있다. 따라서, 불휘발성 메모리 장치(110) 및 스토리지 장치(100)는 향상된 신뢰성을 가질 수 있다.

불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.

불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.

컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.

컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.

컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.

컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 논리 어드레스를 불휘발성 메모리 장치(110)의 물리 어드레스로 변환할 수 있다. 예를 들어, 외부의 호스트 장치는 물리 어드레스를 포함하는 읽기 요청, 또는 쓰기 요청 또는 소거 요청을 컨트롤러(120)로 전달할 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 수신된 물리 어드레스를 논리 어드레스로 변환할 수 있다. 컨트롤러(120)는 물리 어드레스와 함께 읽기 커맨드, 쓰기 커맨드 또는 소거 커맨드를 불휘발성 메모리 장치(110)로 전달할 수 있다. 컨트롤러(120)가 어드레스 변환을 수행하는 데에 사용하는 변환 테이블은 불휘발성 메모리 장치(110)에 보관되며, 불휘발성 메모리 장치(110)로부터 로드되어 RAM (130) 또는 컨트롤러(120) 내부의 메모리에서 관리될 수 있다.

RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.

스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.

도 23에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM 을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
PFC; 패스-페일 체크 회로
VGC; 전압 생성 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
100; 스토리지 장치
120; 컨트롤러
130; 랜덤 액세스 메모리

Claims

복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성되고,
상기 행 디코더 회로는 상기 소거 전압의 레벨이 상승하는 구간에서 상기 제1 워드 라인 전압을 상기 선택된 메모리 블록의 각 워드 라인에 인가하고, 그리고
상기 행 디코더 회로는 상기 소거 전압이 목표 레벨에 도달할 때에 상기 제2 워드 라인 전압을 상기 선택된 메모리 블록의 각 워드 라인에 인가하는 불휘발성 메모리 장치.
제1 항에 있어서,
상기 제1 용량은 상기 제2 용량보다 큰 불휘발성 메모리 장치.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성되고,
상기 제1 워드 라인 전압은 적어도 상기 소거 전압의 레벨이 상승하는 구간에서 인가되고, 그리고
상기 제2 워드 라인 전압은 적어도 상기 소거 전압의 레벨이 상승하는 구간에서 인가되는 불휘발성 메모리 장치.
제3 항에 있어서,
상기 제1 워드 라인 전압은 상기 불휘발성 메모리 장치의 외부로부터 공급되는 전역 접지 전압이고,
상기 제2 워드 라인 전압은 상기 제어 로직 회로의 내부에서 생성되는 전압인 불휘발성 메모리 장치.
제4 항에 있어서,
상기 제2 워드 라인 전압은 상기 제1 워드 라인 전압보다 높은 양전압인 불휘발성 메모리 장치.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성되고,
상기 제1 워드 라인 전압은 외부로부터 공급되는 전역 접지 전압이고,
상기 제2 워드 라인 전압은 상기 제어 로직 회로의 내부에서 생성되는 전압이고,
상기 제1 워드 라인 전압은 상기 소거 전압의 레벨이 목표 레벨보다 낮은 중간 레벨로 상승할 때까지 인가되고, 그리고
상기 제2 워드 라인 전압은 상기 소거 전압의 레벨이 상기 중간 레벨로부터 상기 목표 레벨로 상승하여 유지되는 동안에 인가되는 불휘발성 메모리 장치.
제6 항에 있어서,
상기 목표 레벨은 조절되는 불휘발성 메모리 장치.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성되고,
상기 제1 워드 라인 전압 및 상기 제2 워드 라인 전압은 동일한 양전압인 불휘발성 메모리 장치.
제8 항에 있어서,
상기 제1 워드 라인 전압은 상기 소거 전압이 목표 레벨에 도달할 때까지 상승하는 동안 인가되고, 상기 제2 워드 라인 전압은 상기 소거 전압이 상기 목표 레벨을 유지하는 동안 인가되는 불휘발성 메모리 장치.
제8 항에 있어서,
상기 제1 워드 라인 전압은 상기 소거 전압이 목표 레벨에 도달한 후 미리 정해진 시간이 경과할 때까지 인가되고, 상기 제2 워드 라인 전압은 상기 미리 정해진 시간이 경과한 후에 상기 소거 전압이 상기 목표 레벨을 유지하는 동안 인가되는 불휘발성 메모리 장치.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 제1 용량을 갖는 제1 워드 라인 전압을 인가하고, 이후에 제2 용량을 갖는 제2 워드 라인 전압을 인가하도록 구성되고,
상기 제1 워드 라인 전압은 외부로부터 인가되는 전역 접지 전압이고, 상기 제2 워드 라인 전압은 상기 제어 로직 회로의 내부에서 생성되는 양전압이고,
상기 소거 동작 시에, 상기 제어 로직 회로는 상기 제2 워드 라인 전압의 용량을 상기 제2 용량으로부터 제3 용량으로 조절하도록 구성되는 불휘발성 메모리 장치.
제11 항에 있어서,
상기 제1 워드 라인 전압은 상기 소거 전압이 목표 레벨보다 낮은 중간 레벨로 상승할 때까지 인가되고,
상기 제2 워드 라인 전압은 상기 소거 전압이 상기 목표 레벨로 상승할 때까지 상기 제2 용량을 갖고, 상기 소거 전압이 상기 목표 레벨을 유지하는 동안 상기 제3 용량을 갖는 불휘발성 메모리 장치.
제1 항에 있어서,
상기 소거 동작은 복수의 소거 루프들을 포함하고, 각 소거 루프는 소거 및 소거 검증을 포함하고,
상기 소거 전압, 상기 제1 워드 라인 전압 및 상기 제2 워드 라인 전압은 각 소거 루프의 상기 소거 시에 인가되는 불휘발성 메모리 장치.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 행 디코더 회로;
비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
소거 동작 시에 상기 기판에 소거 전압을 인가하도록 구성되는 제어 로직 회로를 포함하고,
상기 소거 동작 시에, 상기 제어 로직 회로는 상기 소거 전압의 레벨을 유지하는 적어도 하나의 홀드 시간을 가지며 상기 소거 전압의 레벨을 목표 레벨로 상승시키고,
상기 소거 동작 시에, 상기 행 디코더 회로는 선택된 메모리 블록의 각 워드 라인에 워드 라인 전압을 인가하고,
상기 소거 전압의 레벨이 상승하는 동안 상기 선택된 메모리 블록의 각 워드 라인의 전압은 상기 워드 라인 전압의 워드 라인 목표 전압보다 높은 레벨로 상승하고, 상기 적어도 하나의 홀드 시간 동안에 각 워드 라인의 전압은 감소하는 불휘발성 메모리 장치.
제14 항에 있어서,
상기 제어 로직 회로는 상기 소거 전압을 계단형으로 상기 목표 레벨로 상승시키도록 구성되고,
상기 홀드 시간은 상기 소거 전압이 계단형으로 상승되는 구간에서 상기 소거 전압이 유지되는 시간보다 긴 불휘발성 메모리 장치.
제14 항에 있어서,
상기 소거 동작 시에, 상기 행 디코더 회로는 상기 워드 라인 전압을 인가한 후에 상기 워드 라인 전압과 다른 용량을 갖는 제2 워드 라인 전압을 상기 선택된 메모리 블록의 각 워드 라인에 인가하도록 구성되는 불휘발성 메모리 장치.
제16 항에 있어서,
상기 제2 워드 라인 전압의 용량은 상기 워드 라인 전압의 용량보다 작은 불휘발성 메모리 장치.
제16 항에 있어서,
상기 행 디코더 회로는 상기 소거 전압이 상기 목표 레벨에 도달한 때에 상기 제2 워드 라인 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
제14 항에 있어서,
각 메모리 블록은 상기 기판 위에 배열되는 복수의 셀 스트링들을 포함하고,
각 셀 스트링은 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하고,
각 셀 스트링의 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터 각각은 전하 포획막을 포함하는 불휘발성 메모리 장치.
기판 위에서 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서:
상기 복수의 메모리 셀들로부터 유출되는 전하들의 양이 점진적으로 증가하는 점진적 소거 구간 및 상기 복수의 메모리 셀들의 바디들 및 제어 게이트들 사이의 전압 차이가 일정하게 유지되는 고정 소거 구간에서 상기 복수의 메모리 셀들을 소거하는 단계를 포함하고,
상기 점진적 소거 구간 및 상기 고정 소거 구간은,
상기 기판에 제1 소거 전압을 인가하고 상기 복수의 메모리 셀들의 제어 게이트들에 서로 다른 용량들을 갖는 제1 전압 및 제2 전압을 순차적으로 인가하는 단계; 및
상기 기판에 제2 소거 전압을 인가하고 상기 복수의 메모리 셀들의 제어 게이트들에 제3 전압을 인가하되, 상기 제2 소거 전압을 상승시키는 동안에 상기 제2 소거 전압의 레벨이 일정하게 유지되고 상기 제어 게이트들의 전압들이 하강하는 적어도 하나의 홀드 시간을 갖는 단계 중 적어도 하나를 통해 수행되는 소거 방법.