[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102585606B1 - Iii 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조 - Google Patents

Iii 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조 Download PDF

Info

Publication number
KR102585606B1
KR102585606B1 KR1020177023093A KR20177023093A KR102585606B1 KR 102585606 B1 KR102585606 B1 KR 102585606B1 KR 1020177023093 A KR1020177023093 A KR 1020177023093A KR 20177023093 A KR20177023093 A KR 20177023093A KR 102585606 B1 KR102585606 B1 KR 102585606B1
Authority
KR
South Korea
Prior art keywords
layer
passivation layer
group iii
iii nitride
crystal
Prior art date
Application number
KR1020177023093A
Other languages
English (en)
Other versions
KR20170105598A (ko
Inventor
파브리스 세몽
에릭 프레시네
장 마시
Original Assignee
쌩뜨레 나티오날 데 라 르세르쉬 생띠끄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌩뜨레 나티오날 데 라 르세르쉬 생띠끄 filed Critical 쌩뜨레 나티오날 데 라 르세르쉬 생띠끄
Publication of KR20170105598A publication Critical patent/KR20170105598A/ko
Application granted granted Critical
Publication of KR102585606B1 publication Critical patent/KR102585606B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

III 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 하나의 그러한 구조
III 족 질화물계 서포트를 형성하는 패시베이션된 반도체 구조의 제조 방법으로서, 상기 방법은 반도체 구조의 III 족 질화물계 층의 전체 표면을 덮는 결정 패시베이션 층을 퇴적하는 단계(201)를 포함하고, 상기 결정 패시베이션 층은 실리콘 원자를 함유하는 전구체 및 질소 원자의 흐름으로부터 퇴적되며, 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되고 결정학적 방향에서 3중 주기성을 갖는 실리콘 및 질소 원자들로 구성되어서, 상기 결정학적 방향 [1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가:
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, -1) 사이에서의 2개의 분수차 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함한다.

Description

III 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조
본 발명은 III 족 질화물계 반도체 구조를 제조하는 방법 및 그러한 반도체 구조에 관한 것이다.
주기율표의 III 족 질화물계 반도체 소재 - 질화 갈륨(GaN)계의 소재와 같은 것 - 는 특히 발광 다이오드 제조를 위한 전자 및 광전자 분야에서 점점 중요한 자리를 차지하고 있다.
예컨대 실리콘이나 사파이어로 만든 기판 상에 질화 갈륨(GaN)과 같은 III 족 질화물계 반도체 구조를 제조하는 기존의 방법은 일반적으로 호스트 기판과 III 족 질화물계 반도체 소재 사이의 격자 파라미터 차이에 링크되는 상당한 스레딩 전위(threading dislocation) 밀도를 초래한다. 이들 스레딩 전위는, III 족 질화물의 반도체 소재계 발광 디바이스를 형성하는 반도체 구조의 경우에 특히 불리하며, 이는 스레딩 전위가 누설 전류를 증가시키며 이들 발광 디바이스의 광 출력을 악화시키기 때문이다.
3차원 에피택시 기술 - ELO(Epitaxial Lateral Overgrowth: 에피택셜 측면 과성장), 나노필러(nanopillar)로부터의 수도-에피택시, 비촉매(antisurfactant) 종의 추가, 성장 조건의 변경과 같은 것 - 은 III 족 질화물계 반도체 소재에서 스레딩 전위 밀도를 감소시키는데에 있어서 그 효율이 입증되었다. 스레딩 전위 밀도를 감소시키기 위해 이들 기술에 의해 사용된 접근법은 (아일랜드에 의한) 3차원 성장 모드를 개시한 후, 아일랜드의 융합을 이용하여 2차원 질화 갈륨(GaN) 층을 획득하는 것으로 구성된다.
스레딩 전위 밀도를 감소시키기 위한 대중적인 제자리(in-situ) 기술은 GaN 층 아래에 인터컬러리(intercalary) 질화 실리콘(SiNx) 층을 삽입하는 것으로 구성된다. 더욱 구체적으로, 질화 실리콘(SiNx) 층은 III 족 질화물 층 상에 제자리에 퇴적된 후, 질화 갈륨(GaN) 층이 질화 실리콘(SiNx) 층 상에 퇴적된다. 이러한 기술은 종래의 c-평면 GaN을 위한 그러나 또한 세미 비-폴러 배향을 위한 스레딩 전위 밀도를 감소시키는데에 있어서 그 효율이 입증되었다.
실리콘 및 암모니아에 기초로 한 표면 처리가, GaN의 3차원 성장 모드를 개시할 수 있는 나노-마스크 역할을 하는 나노다공성(nanoporous) 질화 실리콘(SiNx) 층의 형성을 초래한다. GaN의 성장은 질화 실리콘(SiNx)이 자리한 영역에서는 금지된다. 다른 한편으로, 이러한 성장은 나노-구멍, 즉 나노마스크의 개구에서 발생한다. 후자의 밀도와 크기는 질화 실리콘(SiNx)의 퇴적 시간에 의해 제어되며 표면 상의 그 분포는 랜덤하게 이뤄진이다.
예컨대, 다음의 문헌이 이들 주제를 다룬다:
o "MOVPE에 의해 사파이어 기판 상에서 성장한 GaN 층에서의 전위 밀도를 감소시키는 새로운 방법"이라는 제목의 논문(Sakai 등 저, J. Cryst. Growth, 221, 334(2000)),
o "III-질화물 에피택시에서의 비촉매 - 퀀텀 도트 형성 및 전위 종료"라는 제목의 논문(S. Tanaka 등 저, Jap. J. Appl. Phys., 39, L83 1(2000)),
o "유기금속 증기-상 에피택시에 의해 성장한 GaN 오버레이어에서의 결함 감소에 대한 단일 및 이중 SiNx 인터레이어의 효과"라는 제목의 논문(F. Yun 등 저, J.Appl. Phys., 98, 123502(2005)),
o 특허 출원 (DE10151092A1),
o 특허 출원(WO2007/133603A2).
이러한 타입의 처리는 또한 특히 논문 "전기 액티브 표면 아래 층에 의한 성장 블로킹: GaN의 성장에서 비촉매로서의 Si의 효과"(T.Markurt 등, Physical Review Letters 110, 036103(2013))에서 31/2×31/ 2R30°로 명명된 결정 구조의 형성을 초래함이 최근에 알려지게 되었다. 이 논문에서, 결정 층은, "개구"로 불리는 얼마간의 큰 개방 영역을 갖는 부분적으로 덮인 표면을 획득하도록 제조되며, 이 층은 "나노다공성"으로 지정된다.
질화 갈륨(GaN) 층의 퇴적 단계 동안, 에피택시된 질화 갈륨이 우선적으로 나노다공성 층의 개구에서 성장하여 아일랜드를 형성한다. 아일랜드가 형성되면, 성장 파라미터가 조정되어, 질화 갈륨(GaN)이 측면으로 발생되어 SiNx로 덮인 존 덮고 융합하여 질화 갈륨(GaN) 층(3D 성장)을 형성한다. 질화 갈륨 층의 성장은, 원하는 두께의 질화 갈륨(GaN)이 획득될 때까지(2D 성장) 다음에 계속된다. 질화 갈륨(GaN)의 융합 두께는, SiNx 층의 삽입 후 전체적으로 융합되는 GaN 층을 획득하는데 필요한 두께로서 한정된다.
독자는, 표면 처리의 기간 및 그에 따른 퇴적된 SiNx의 양의 증가가 SiNx 층의 커버리지 레벨을 증가시키며 그에 따라 질화 갈륨(GaN) 아일랜드의 밀도를 감소시키는 효과를 가지며, 그에 따라 스레딩 전위 밀도를 감소시킬 수 있음을 이해하게 될 것이다. 다른 한편으로, 질화 갈륨(GaN) 아일랜드의 밀도가 낮아질수록, 융합을 획득하는데 필요한 질화 갈륨(GaN)의 두께가 두꺼워진다. 그에 따라 그러한 방법을 산업적으로 활용되게 하기 위해 SiNx 층의 최적의 커버리지 레벨을 결정하는 것이 특히 유리하다.
게다가, 기판 상에 GaN계의 디바이스를 제조하는 기존의 방법은 일반적으로 예컨대 실리콘 기판을 위한 질화 알루미늄(AlN)일 수 있는 버퍼 층을 퇴적하는 제1 단계와, 잠재적으로 그 다음에 질화 알루미늄(AlN) 버퍼 층 상에 질화 알루미늄 갈륨(AlGaN) 층을 퇴적하는 단계를 포함한다. 나노-마스크가 그 다음에 AlN 또는 AlGaN 층 상에 퇴적될 수 있다. 다른 방법은, 사파이어 기판을 사용하며 버퍼 층으로서 저온에서 GaN 층을 퇴적하는 단계를 제공하며, 이 경우, 나노-마스크는 GaN 버퍼 층 상에 퇴적된다.
SiNx의 나노-마스크를 갖는 언급된 성장 기술의 결점은, 산화 반응이 SiNx 층에 의해 덮이지 않은 버퍼 층의 표면에서 발생할 수 있다는 점에 관련된다. 특히, 버퍼 층은, 기판, 버퍼 층 및 SiNx 층으로 구성된 서포트의 공기 노출의 경우에 개구 레벨에서 산화될 수 있다. 결국, 종래 기술의 방법에서, 서포트 상에 질화 갈륨 층을 퇴적하기 전에 이 서포트를 저장할 가능성 없이, 상위(또는 최종) 질화 갈륨(GaN) 층이 SiNx 층 상에서 그 형성 직후에 형성된다.
이 기술의 다른 결점은, 나노다공성 SiNx 층의 퇴적 단계의 최적 기간을 규정할 수 있는 수단이 존재하지 않는다는 점에 관련된다. 개구의 크기 및 그 밀도에 링크되는 이 최적의 기간은 성장에 사용되는 시작 기판, 성장에 사용되는 반응기의 타입, 및 전구체 가스 등의 농도와 같은 다른 파라미터의 함수로서 변한다. 개구의 크기 및 그 밀도는 측정 불가능한 양이며, 그에 따라 나노다공성 SiNx 층의 퇴적 단계의 최적의 기간의 결정은 그에 따라 연속적인 테스트 - 성장 파라미터(즉, 기판, 반응기 등) 중 하나가 수정될 때마다 반복되어야 하며, 시간 소비적이며 특히 일반 방법을 수행할 수 있게 하지 않는, 즉 일반적으로 적용 가능하지 않음 - 를 수행하여 단지 경험적으로 획득되게 될 수 있다.
본 발명의 목적은 앞서 언급한 결점 중 적어도 하나를 극복할 수 있게 하는 방법을 제공하는 것이다.
이에 관하여, 본 발명은 III 족 질화물계 구조를 위한 서포트(support)를 형성하는 패시베이션된(passivated) 반도체 구조의 제조 방법을 제안하고, 상기 방법은:
- 상기 반도체 구조의 III 족 질화물계 층의 전체 표면을 연속하여 덮는 결정 패시베이션(passivation) 층을 퇴적하는 단계를 포함하고, 상기 결정 패시베이션 층은 실리콘 및 질소 원자들을 함유하는 전구체로부터 퇴적되며, 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되는 실리콘 및 질소 원자들로 구성되며 주기적 배열로 배열되어서, 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차(integer order) 라인들(0, -1) 및 (0, 1),
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차(fractional order) 회절 라인들(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하고,
- 상기 결정 패시베이션 층을 퇴적하는 단계를 중단하고, 패시베이션된 상기 반도체 구조를 획득하여 III 족 질화물계 구조를 위한 서포트를 형성한다.
반도체 구조의 III족 질화물계 층의 전체 표면을 덮는 결정 층을 퇴적하는 사실로 인해 이러한 III족 질화물계 층의 표면을 전체적으로 패시베이트할 수 있으며 그에 따라 후자의 임의의 산화 반응을 방지할 수 있다. 이로 인해, III 족 질화물계 반도체 구조의 추가 층들의 퇴적 전에 결정 패시베이션 층으로 덮인 반도체 구조를 저장할 수 있다.
또한, 전체 표면을 덮는 결정 층을 퇴적하는 단계로 인해, 나노다공성 SiNx 층의 퇴적 단계에 기초한 종래 기술의 방법의 발생 및 최적화의 경험적 단계, 특히 나노 구멍의 최적 크기 및 나노 구멍의 최적 밀도의 결정은 필요 없을 수 있다.
또한, 실리콘계의 결정 패시베이션 층을 퇴적하는 단계로 인해, 이 층 상에 결정 층, 예컨대 III 족 질화물계 층의 추후 성장이 가능한 반면, III 족 질화물계 층을 덮는 무정형 나노다공성 층은 이 추후 성장을 가능케 하지 않을 것이다. 기재한 회절 이미지는, III 족 질화물계 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 배 더 큰 격자 파라미터의 육방정계 주기적 배열에 대응하며, 결정 층의 이 추후 성장에 유리하게 할 수 있다.
층 A가 층 B 상에 있는 것으로 언급될 때, 이 층은 층 B 상에 바로 있을 수 있거나, 층 B 위에 자리할 수 있으며 이러한 층 B로부터 하나 이상의 중간 층만큼 분리될 수 있음을 이해해야 할 것이다.
층 A가 층 B 상에 있는 것으로 언급될 때, 이 층은 층 B의 전체 표면 또는 이 층 B의 일부분을 덮을 수 있음을 또한 이해해야 할 것이다.
바람직하지만 비제한적인 본 발명에 따른 디바이스의 양상은 다음이다:
- 결정 패시베이션 층은 III 족 질화물 층과 에피택셜 관계에 있음;
- 상기 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지는 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함함;
- 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되는 원자들로 구성되며, III 족 질화물계 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 배 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열로 배열됨;
- 상기 결정 패시베이션 층을 퇴적하는 단계는 초 진공 퇴적으로 이루어짐;
- 상기 결정 패시베이션 층을 퇴적하는 단계는 분자 빔 에피택시에 의한 퇴적으로 이루어짐;
- 상기 방법은 상기 결정 패시베이션 층의 회절 이미지를 획득하기 위하여 상기 결정 패시베이션 층을 퇴적하는 단계 동안 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 상기 결정 패시베이션 층의 커버리지 레벨을 측정하는 단계를 포함하고, 상기 결정 패시베이션 층을 퇴적하는 단계의 기간은 상기 결정학적 방향[1-100]에서 전자 회절에 의해 획득된 상기 결정 패시베이션 층의 이러한 회절 이미지의 적어도 하나의 분수차 회절 라인의 세기의 함수임;
- 결정 층의 회절 이미지는 상기 결정학적 방향[1-100]에서:
- 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인들(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하고,
상기 결정 패시베이션 층을 퇴적하는 단계는 상기 분수차 라인의 광 세기가 최대일 때 중단됨;
- 상기 결정 패시베이션 층을 퇴적하는 단계는 기상 퇴적으로 이루어짐;
- 상기 결정 패시베이션 층을 퇴적하는 단계는 금속 유기 기상 에피택시에 의한 퇴적으로 이루어짐;
- 상기 결정 패시베이션 층은 6Å보다 작은 두께를 가짐;
- 상기 방법은 버퍼 층의 기판 상의 형성 단계를 포함하고, 상기 버퍼 층은, 상기 결정 패시베이션 층이 퇴적되는 III 족 질화물계 층을 포함함;
- 상기 버퍼 층은 그 형성의 끝에서, 10nm에서 200nm 사이에 포함되는 두께를 가짐;
- 상기 기판은 실리콘계이며, 상기 버퍼 층의 형성 단계는 질화 알루미늄(AlN) 층의 퇴적을 포함함;
- 상기 버퍼 층의 형성 단계는 상기 질화 알류미늄 층 상의 질화 알루미늄 갈륨(AlGaN) 층의 퇴적을 포함함.
본 발명은 또한 III 족 질화물계 구조를 위한 서포트를 형성하는 패시베이션된 반도체 구조로서, 상기 반도체 구조는 III 족 질화물계 층을 포함하고, 상기 III 족 질화물계 층의 전체 표면은, 표면에 바인딩된 실리콘 및 질소 원자들을 포함하며 주기적 배열로 배열되어서, 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인들(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하는, 반도체 구조에 관한 것이다.
본 발명에 따른 구조의 바람직하지만 비제한적인 양상은 다음이다:
- 결정 패시베이션 층은 III 족 질화물 층과 에피택셜 관계에 있음;
- 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함함;
- 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되는 실리콘 원자들로 구성되며 III 족 질화물계 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열로 배열됨;
- 상기 결정 패시베이션 층은 6Å보다 작은 두께를 가짐;
- III 족 질화물계 층은 셀프 서포팅(self-supporting) 층임;
- 상기 구조는 기판 및 상기 기판 상의 버퍼 층을 포함하고, 상기 버퍼 층은 III 족 질화물계 층이 되며, III 족 질화물계 층의 전체 표면은 결정 패시베이션 층에 의해 연속하여 덮임;
- 상기 버퍼 층은 10nm에서 200nm 사이에 포함된 두께를 가짐;
- 상기 기판은 실리콘계이며 상기 버퍼 층은 질화 알루미늄(A1N) 층과 또한 상기 질화 알루미늄(A1N) 층 상의 질화 알루미늄 갈륨(AlGaN) 층을 포함함;
- 상기 구조는 사파이어(Al2O3), 실리콘(Si), 실리콘 온 인슐레이터(SOI), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO) 또는 갈륨 비소(GaAs)계인 기판을 포함함.
본 발명 및 관련 제품에 따른 방법의 다른 장점과 특징은, 여러 대안적인 실시예가 있고 비제한적인 예로 주어지며 첨부 도면이 이하의 기재로부터 더 자명하게 될 것이다.
도 1은, III 족 질화물 계 반도체 구조를 제조하는 방법의 예를 예시한다.
도 2는, 도 1에 예시한 방법을 구현하여 획득한 제품의 예를 개략적으로 예시한다.
도 3 및 도 4는, 본 발명에 따른 결정 패시베이션 층의 결정학적 방향[1-100] 및 [1-210] 각각에서의 2개의 회절 이미지를 예시한다.
도 5는 메사 구조를 갖는 서포트를 예시한다.
도 6은 박스 구조를 갖는 서포트를 예시한다.
도 7은, 결정 층의 퇴적 동안 회절 이미지의 분수차 라인의 세기의 시간에 따른 변화를 표현하는 곡선을 예시한다.
상이한 도면에서, 동일한 참조번호는 유사한 요소를 표시한다.
본 발명은 상기 구조의 III 족 질화물계 층의 전체 표면을 덮는 결정 패시베이션 층에 의한 반도체 구조의 패시베이션에 관한 것이다. 이러한 결정 패시베이션 층은 이것이 퇴적되는 III족 질화물계 층과 에피텍셜 관계다. 이러한 결정 패시베이션 층은 실리콘 및 질소 원자로부터 상기 표면 상에 퇴적되며, III 족 질화물계 층의 표면에 바인딩되는 실리콘 및 질화물 원자를 갖고 주기적 배열로 배열되어서, 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차(integer order) 라인들(0, -1) 및 (0, 1),
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, -1) 사이에서의 2개의 분수차(fractional order) 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함한다.
이러한 회절 이미지는 III 족 질화물계 층의 격자에 있어서 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 배 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열에 대응한다.
III 족 질화물계 층은, 대형 기판으로도 표시되는 두꺼운 층("템플릿") 또는 셀프-서포팅 층일 수 있고, 이러한 경우에 이 층은 반도체 구조가 된다. III 족 질화물계 반도체 구조는 그에 따라 GaN, AlN 등의 두꺼운 층, 또는 GaN, AlN 등의 대형 기판, 또는 대신 에피택시된 구조(또는 "에피웨이퍼(epiwafer)")일 수 있다.
이는 또한 기판 및 버퍼 층에 의해 서포트될 수 있다. 이하의 기재는 이러한 구성을 참조할 것이다. 따라서, 예컨대, 고전자 이동 트랜지스터(HEMT)의 발광 다이오드의 구성을 가질 수 있다.
도 1에서, 본 발명에 따른 방법의 대안적인 실시예가 예시되어 있다. 이 방법은 다음의 단계를 포함한다:
- 기판 상에 버퍼 층을 형성하는 단계(100)로서, 이러한 버퍼 층은 III 족 질화물계 층을 포함하는, 단계(100),
- 버퍼 층 상에 결정 패시베이션 층을 퇴적하는 단계(201).
기판
반도체 구조를 제조하기 위해, 기판(10)이 사용되며, 이 기판에는 상이한 퇴적 단계가 구현된다.
사용된 기판(10)은 사파이어(Al2O3), 실리콘(Si), 탄화 규소(SiC), 질화 알루미늄(AlN) 또는 산화 아연(ZnO) 또는 갈륨 비소(GaAs)일 수 있다. 일 실시예에서, 기판은 실리콘이다.
실리콘 기판의 사용은 사파이어 기판의 사용과 비교하여 수많은 장점이 있으며; 특히
- 실리콘 기판은 사파이어 기판보다 값싸고;
- 실리콘 기판의 치수(일반적으로 최대 12인치, 즉 30.48cm임)는 사파이어 기판의 치수(일반적으로 최대 6인치, 즉 15.24cm)보다 크고; 그에 따라 실리콘 기판을 사용하여 더 큰 표면적의 질화 갈륨(GaN) 층을 제조할 수 있고;
- 질화 갈륨(GaN) 층의 성장 후 소자의 제조의 상이한 후 성장 단계(후면 연마, 전면 이송, 기판 제거 등)는 사파이어 기판의 경우에서보다는 실리콘 기판 사용의 경우에 더 간단하고 값싸다.
그에 따라, 실리콘 기판의 사용은 예컨대 낮은 제조 비용으로 발광 다이오드(LED)를 제조할 수 있어서, 조명 분야에서 특히 유리할 수 있다.
유리하게도, 기판(10)은, 도 5에 예시한 바와 같이 상승한 플래토(plateau) 형상(그 크기는 10×10㎛에서부터 400×400㎛까지 변할 수 있음)을 가지며 플래토를 에워싸는 기판의 표면을 에칭함으로써 획득한 메사 구조(11) 또는 그 대신 도 6에 표현한 바와 같은 박스 구조를 포함하는 패턴화된 기판일 수 있으며, 여기서, III 족 질화물계 버퍼 층(20)이 이 특정한 경우에 AlN 및 AlGaN으로 만들어지며, 패시베이션 층이 이를 덮으며 기판(10) 내로 절단된 리세스(12)에 자리한다. 예컨대 유전 소재로 만든 마스크에 의한 표면의 부분 마스킹과 같은 패턴을 제조하는 다른 방법을 유리하게도 사용할 수 있다.
그러한 패턴화된 기판의 사용으로 인해 기판(10) 상에 에피택시된 질화 갈륨 층의 균열을 제한하며, 그에 따라 질화 갈륨(GaN)의 임계 두께를 증가시킬 수 있으며, 이러한 질화 갈륨은 균열을 생성하지 않고도 기판(10) 상에 퇴적될 수 있다.
예컨대, 200×200㎛의 메사 구조를 포함하는 기판을 사용하여 5㎛ 두께의 비균열 질화 갈륨(GaN) 층을 제조할 수 있는 반면, 비구조화된 기판의 사용은 오직 1㎛ 두께의 비균열 질화 갈륨(GaN) 층을 제조할 수 있다.
버퍼 층의 형성
이 방법은, 결정 패시베이션 층(31)이 퇴적될 III 족 질화물계 층을 구성하는 상부 표면 층을 포함하는 버퍼 층(20)을 형성하는 단계(100)를 포함한다. 이 버퍼 층은 질화 알루미늄(AlN), 질화 알루미늄 갈륨(AlGaN), 질화 알루미늄 갈륨 붕소(AlGaBN)의 층, AlN/AlGaN의 스택, 그래듀얼(gradual) AlGaN, 산화 아연(ZnO), 질화 붕소(BN) 또는 그 대신 탄화 규소(SiC)를 포함할 수 있다. 그러나 모든 경우에, 버퍼 층은, 질화 알루미늄(AlN), 질화 알루미늄 갈륨(AlGaN)과 같은 III 족 질화물계 상부 층을 갖는다.
본 예시의 경우에, 이 형성하는 단계(100)는 질화 알루미늄(AlN) 층(21)을 퇴적하는 단계(110)를 포함한다. 질화 알루미늄(AlN) 층(21)을 포함하는 버퍼 층(20)의 형성으로 인해, 후에 퇴적되는 질화 갈륨(GaN) 층의 품질을 개선할 수 있다.
예컨대, 사용된 기판(10)이 실리콘(Si)일 때, 실리콘(Si) 상의 질화 갈륨(GaN)의 직접 성장은 고온에서의 갈륨(Ga)과 실리콘(Si) 사이의 높은 화학 반응으로 인해 특히 매우 어렵다.
질화 알루미늄(AlN) 층(21)을 포함하는 버퍼 층(20)의 형성으로 인해, 이러한 어려움을 극복할 수 있으며, 그에 따라 이후에 에피택시된 질화 갈륨(GaN) 층의 품질을 개선할 수 있다.
버퍼 층(20)은 10nm와 500nm 사이, 바람직하게는 50nm와 200nm 사이에 포함되는 두께를 가질 수 있다. 200nm보다 두꺼운 두께를 갖는 버퍼 층으로 인해, 버퍼 층(20)의 우수한 결정 품질을 획득할 수 있으며 그에 따라 후에 에피택시되는 III 족 질화물 층의 품질을 개선할 수 있다.
버퍼 층을 전체적으로 덮는, 본 발명에 따른 결정 패시베이션 층으로 인해, 그러나 버퍼 층의 결정 품질이 최대가 아니라 하더라도, 추후에 에피택시되는 III 족 질화물 층의 우수한 결정 품질을 보장할 수 있다. 결국, 버퍼 층(20)은 200nm보다 두꺼운 두께에 도달할 필요는 없다. 그에 따라, 바람직하게도, 버퍼 층(20)은 10nm와 200nm 사이, 또는 심지어 50nm와 100nm 사이에 포함되는 두께를 갖는다.
버퍼 층(20)의 두께를 200nm 미만으로 제한한다는 점으로 인해, 유리하게도 이 방법의 기간을 감소시킬 수 있으며, 질화 알루미늄(AlN) 층(21)의 성장 시간은 상대적으로 길어진다. 다른 장점은, 결정 패시베이션 층에 의해 전체적으로 덮이는, 그렇게 매우 두껍지 않은 버퍼 층(20)으로, 결정 패시베이션 층에 의해 해결되는 이러한 버퍼 층에서의 전위의 문제점이 더욱 신속하게 해결되어, 전위가 전파하며 전위를 초래하는 것을 방지하게 된다는 점이다.
버퍼 층(20)을 형성하는 단계(100)는 질화 알루미늄(AlN) 층(21) 상에 질화 알루미늄 갈륨(AlGaN) 층(22)을 퇴적하는 부가적인 단계(120)를 또한 포함할 수 있다. 이로 인해, 질화 알루미늄(AlN)과 질화 알루미늄 갈륨(AlGaN)의 복합 버퍼 층(20)을 획득할 수 있다. 질화 알루미늄 갈륨(AlGaN) 층(22)으로 인해, 결정 패시베이션 층이 퇴적되는 층의 전위 밀도를 감소시킬 수 있다.
유리하게도, 버퍼 층(20)의 두께, 그리고 질화 알루미늄(AlN)과 질화 알루미늄 갈륨(AlGaN)의 층(21, 22)의 두께의 합은 10nm와 500nm 사이 그리고 바람직하게는 50nm와 200nm 사이에서 예컨대 다음의 분포로 포함될 수 있다:
- 질화 알루미늄(AlN)의 25-100nm,
- 질화 알루미늄 갈륨(AlGaN)의 25-400nm.
이로 인해, 질화 알루미늄 및 질화 알루미늄 갈륨 층의 퇴적에 대해 장점을 획득하면서도, 버퍼 층의 성장 기간을 감소시킬 수 있다.
바람직하게도, 결정 패시베이션 층이 퇴적되게 될 버퍼 층의 표면, 즉 III 족 질화물계 층의 표면은 가능한 매끄럽게 형성된다.
이를 위해, 분자 빔 에피택시 반응기에서 예컨대 암모니아(NH3)의 분자와 같은 질소 원자의 흐름과 실리콘 원자의 흐름 하에서 950℃ 미만의 온도에서 버퍼 층(20)의 표면 처리를 수행하는 것이 유리하다. 그렇게 함으로써, 표면은 저하되지 않으며 매끄러운 상태를 유지한다.
결정 패시베이션 층의 퇴적
이 방법은 버퍼 층(20) 상에 결정 패시베이션 층(31)을 퇴적하는 단계(201)를 포함한다. 결정 패시베이션 층(31)은 버퍼 층(20)과 에피택셜 관계이다.
결정 패시베이션 층(31)의 이러한 퇴적은 예컨대 실리콘(Si) 원자를 함유하는 전구체에 버퍼 층(20)의 표면을 노출하여 얻어진다. 실리콘 원자를 함유하는 전구체는 예컨대 실란(SiH4), 디실란(disilane)(Si2H6) 또는 트리메틸실란(SiH(CH3)3)일 수 있다. 또한 이러한 퇴적은 예컨대 NH3의 분자로부터 얻어지는 질소 원자의 흐름과 실리콘 원자의 결합에 의해 수행될 수 있다.
결정 패시베이션 층(31)을 퇴적하는 단계는, 버퍼 층(20)의 표면 상에 퇴적되는 원자의 표면 재구성을 초래하는 표면 처리에 대응한다.
사실, 버퍼 층(20)의 표면을 실리콘(Si) 원자와 질소 원자에 노출시킨 다음에, 원자는, 이들 원자가 퇴적되는 III 족 질화물계 층의 격자에 있어서 30°만큼 회전하며 III 족 질화물계 층의 격자 파라미터보다 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열를 만듦으로써 버퍼 층의 표면에 본딩된다(bond).
이러한 표면 재구성의 형성은 전자 회절 기술에 의해 측정할 수 있으며, 이 표면 재구성의 특정 회절 라인의 세기를 기록함으로써 표면의 커버리지 레벨을 정량화할 수 있다. 전자의 회절은, 물질 연구에 사용되는 기술이며, 전자로 샘플을 폭격하고 그 결과 회절 피겨(figure)를 관찰하는 것으로 이루어져 있다.
퇴적 단계 동안의 결정 층의 구조를 연구하기 위해 본 발명의 범위 내에서 사용될 수 있는 전자 회절 기술의 예로 반사 고 에너지 전자 회절(RHEED: Reflection High Energy Electron Diffraction)이 있으며, 이것은 초-진공 환경에서 표면의 결정 구조를 판정할 수 있는 기술이다.
RHEED 기술은 특히 표면 재구성을 판정할 수 있고, 성장률을 측정할 수 있으며, 표면의 편평도를 정량적으로 평가할 수 있다. RHEED 디바이스는, 표면에 집속된 10 내지 50keV의 에너지의 모노키네틱(monokinetic) 전자 빔을 만들 수 있는 전자 총으로 이루어 진다. 전자와 관련된 파장은 대략 0.1Å이다. 빔은 1 내지 2°의 각도의 그레이징 입사로 표면에 도달한다. 이 구성에서, 전자의 표면과의 상호작용은 여러 원자 평면으로 제한된다. 반사되며 표면 원자에 의해 회전된 전자는 형광 스크린 상에서 수집되어, 대응하는 회전 패턴을 시각화할 수 있으며, 이러한 패턴은 그 다음에 CCD 카메라를 사용하여 디지털화할 수 있다. 문헌, "반사 고 에너지 전자 회절"(Ayahiko Ichimiya 및 Philip I. Cohen 저, Cambridge University Press, 2004)이 이 기술을 기재하고 있다.
도 3 및 도 4를 참조하면, 각각의 결정학적 방향[1-100] 및 [1-210]에 따른 결정 층의 2개의 회절 이미지가 예시되어 있다.
도 4에서, 결정학적 방향[1-210]에서의 결정 층의 회절 이미지는 정수 오더 회절 라인: 중심 라인(0,0)(42)과, 이 중심 라인(42)의 양 측 상의 2개의 정수차 라인(0, -1)(43) 및 (0, 1)(44)을 고유하게 포함한다. 그에 따라 정수차 라인(0, -1) 및 (0, 1)과 중심 라인(0, 0) 사이에는 분수차 라인은 없다. 정수 오더 회절 라인 사이의 간격이 표면의 평면에서의 격자 파라미터에 반비례함을 주목해야 한다.
한편, 결정학적 방향[1-100]에서 결정 층의 회절 이미지에 대응하는 도 3에서, 표면 재구성의 존재는, 1×3으로 표시되는 재구성의 특정 1/3 라인 특징이 되는 추가 분수차 라인, 즉 비정수차 라인의 존재를 초래한다. 결정학적 방향[1-100]에서의 결정 층의 회절 이미지는 그에 따라 다음을 포함한다:
- 중심 라인(0, 0) 및 정수차 라인(0, -1) 및 (0, 1),
- 라인(0, 0)(32)과 (0, -1)(33) 사이에서 (0, -1/3)과 (0, (-2/3)으로 표시되는 2개의 분수차 회절 라인(31), 및
- 라인(0, 0)(32)과 (0, 1)(34) 사이에서 (0, 1/3)과 (0, 2/3)으로 표시되는 2개의 분수차 회절 라인(35)을 포함한다.
결국, 결정학적 방향[1-210]에서의 회절 이미지는 정수차 라인 사이에 단지 하나의 공간을 갖는 반면, 결정학적 방향[1-100]에서의 회절 이미지는 정수차 라인 사이에 3개의 공간을 가지며, 이런 이유로 이 결정 층은 1×3으로 표시한다.
그에 따라 또한 정확한 구조와 조성이 알려져 있지 않은 나노다공성 SiNx 층을 퇴적하는 단계를 포함하는 종래 기술의 방법들과 달리, 본 발명에 따른 방법은, 완벽하게 규정된 구조와 조성을 가지며, 그 다공 밀도가 바람직하게는 가능한 최저이거나 심지어 실질적으로 0이고 1×3으로 표시되는 결정 패시베이션 층의 퇴적을 제안한다.
그러므로, 종래 기술의 방법들에서, III 족 질화물계 층의 표면의 전체 커버리지 레벨을 회피하고자 시도된다. 그러나, 본 발명자들은, 결정 층이 III 족 질화물계 층의 전체 표면을 덮을 때 전위 밀도가 최소임을 발견하였다.
결정 패시베이션 층 1×3의 퇴적은 버퍼 층(20)의 표면의 패시베이션을 유도한다. 이 패시베이션으로 인해 버퍼 층(20)은 공기로의 노출에 관해 불활성이 될 수 있으며 그에 따라 임의의 산화 반응을 방지할 수 있다. 또한, III 족 질화물계 층의 그 상부 상에 이러한 결정 패시베이션 층 1x3을 갖는 반도체 구조의 공기로의 노출은 상기 결정 패시베이션 층 1x3의 표면 재구성 1x3을 변경하지 않는다.
결정 패시베이션 층(31)에 의한 패시베이션은 퇴적될 표면에서의 III 족 질화물계 층의 우수한 보호를 가능하게 하기 위하여, 결정 패시베이션 층(31)은 연속적으로, 즉, 나노기공성 SiNx 층의 제조 동안 당업자가 추구한 것과 달리 홀 또는 개구가 없이, 이러한 III 족 질화물계 층의 전체 표면을 덮는다.
이에 관하여, 결정 패시베이션 층(31)이 대략 단층의 실리콘 원자, 즉 대략 2Å 내지 3Å의 매우 작은 두께를 가질 수 있음을 주목해야 한다. 그러므로, 결정 층의 결정 특징을 보존하기 위해, 그 두께는 바람직하게는 6Å 미만이다.
III 족 질화물의 성장을 위한 서포트를 획득함
결정 패시베이션 층(31)을 퇴적하는 단계(201)의 끝에서, 질화 갈륨(GaN) 층과 같은 III 족 질화물계 반도체 구조의 성장을 위한 서포트를 획득한다.
사용된 성장 기술
결정 패시베이션 층(31)의 퇴적 단계는 초 진공 퇴적으로 구성될 수 있다.
유리하게도 다음의 단계:
- 버퍼 층(20)을 형성하는 단계 및/또는
- 버퍼 층(20) 상에 결정 패시베이션 층(31)을 퇴적하는 단계는 초진공 환경에서 수행되는 분자 빔 에피택시(MBE)에 의해 수행할 수 있다.
결정 패시베이션 층(31)을 퇴적하는 단계는 증기 상 퇴적, 더욱 정확히는 금속 유기 증기 상 에피택시(MOVPE)에 의한 퇴적으로 구성됨도 가능하다.
분자 빔 에피택시에 의해 - 그에 따라 초진공 환경에서 - 버퍼 층을 형성한다는 점은 금속 유기 증기 상 에피택시에 의한 버퍼 층의 형성 기술과 비교하여 수많은 장점이 있다.
특히, 분자 빔 에피택시에 의한 버퍼 층(20)의 형성에 의하면:
- 한편으로, 기판의 주변에 반응 가스의 임의의 흔적을 제거할 수 있어서 기판 표면의 기생 질화 반응의 위험을 제한할 수 있으며,
- 다른 한편으로, 성장 반응기의 파울링(fouling)을 제한할 수 있어서, 반응기 유지보수 동작의 빈도를 감소시킴으로써 제조 수율을 개선할 수 있다.
게다가, 분자 빔 에피택시에 의한 버퍼 층(20)의 형성으로 인해, 매우 매끄러운 III 족 질화물계 층의 표면을 얻을 수 있어서, 결정 패시베이션 층(31)의 형성을 개선할 수 있다.
더 나아가, MBE에서의 초진공의 사용으로 인해, 또한 결정 층의 퇴적의 - 예컨대 전자 회절에 의한 - 제자리 모니터링을 수행할 수 있다. 이로 인해, 결정 층을 퇴적하는 단계를 정밀하게 모니터링할 수 있어서, 결정 층의 두께가 표면을 전체적으로 덮을 때 이 단계를 정지할 수 있다.
그에 따라, 이 방법은, 결정 패시베이션 층(31)의 회절 이미지를 획득하기 위해, 결정 패시베이션 층(31)을 퇴적하는 단계 동안 결정학적 방향[1-100]에서 전자의 그레이징-입사 회절에 의해 이 결정 패시베이션 층(31)의 커버리지 레벨을 측정하는 단계를 포함할 수 있으며, 결정 패시베이션 층을 퇴적하는 단계의 기간은, 결정학적 방향[1-100]에서 전자 회절에 의해 획득한 결정 패시베이션 층의 회절 이미지의 적어도 하나의 회절 라인의 세기에 연결된다.
앞서 나타낸 바와 같이, 결정학적 방향[1-100]에서의 결정 패시베이션 층(31)의 회절 이미지는 이때:
- 중심 라인(0, 0) 및 정수차 라인(0, -1) 및 (0, 1),
- 중심 라인(0, 0)과 정수차 라인(0, -1) 사이에서 2개의 분수차 회절 라인(0, -1/3)과 (0, -2/3), 및
- 중심 라인(0, 0)과 정수차 라인(0, 1) 사이에서 2개의 분수차 회절 라인(0, 1/3)과 (0, 2/3)을 포함한다.
바람직하게도, 결정 패시베이션 층(31)의 퇴적 단계는, (결정학적 방향[1-100]에서) 회절 이미지의 분수차 중간 라인의 광 세기가 최대일 때 - 결정 패시베이션 층(31)에 의한 III 족 질화물계 층의 표면의 전체 커버리지 레벨에 대응함 - 중단된다.
이 최대 세기는 쉽게 식별할 수 있다. 사실, CCD 카메라를 사용함으로써, 패시베이션 층의 퇴적 시간의 함수로서 결정학적 방향[1-100]에서의 분수차 회절 라인 중 하나의 세기 프로파일을 기록하기에 충분하다. 첫째, 분수차 회절 라인이 나타난 후, 퇴적 동안 그 세기가 증가하게 되며, 둘째 감소하며 사라짐으로써 마무리되기 전 플래토에 도달한다. 최대 세기는 그에 따라 이 세기의 안정화에 의해 검출할 수 있으며, 이러한 안정화는 수 분간 지속할 수 있다.
도 7은 결정 층의 퇴적 동안 회절 이미지의 분수차 라인의 세기의 시간에 따른 변화를 표현하는 곡선을 예시한다. 이 세기는 0초와 60초 사이에서 증가함으로써 먼저 시작한 후, 90초 이후 감소함을 주목할 수 있다. 최대 세기의 레벨은 그에 따라 60초와 90초 사이에서 도달한다.
도 7의 퇴적 조건에서, 시작 후 60초와 90초 사이에서 퇴적을 중단함으로써 결정학적 방향[1-100]에서 회절 이미지의 중간 분수차 라인의 최대 광 세기에 대응하는 순간에 결정 패시베이션 층을 퇴적하는 단계를 중단할 수 있다.
따라서 패시베이션된 반도체 구조는 그 표면을 열화(degradation)시키지 않되 3차원 성장 모드를 이끌어 내는 그 고유 특성을 보존하면서 공기에 노출되고, 저장되거나 다뤄질 수 있다. III 족 질화물 층의 이후의 성장은 이러한 패시베이션 층 상에서 쉽게 계속될 수 있다(take up). 이러한 구조는, 에피택시가 사전에 표면을 화학적으로 준비할 필요 없이 상기 구조 상에서 수행되는 것을 나타내는 "에피-레디(epi-ready)"로 분류된다.
제조 방법의 예
본 발명에 따른 방법의 예를 이제 기재할 것이다.
사용된 실리콘 기판은 결정 배향(111)을 갖는다.
버퍼 질화 알루미늄(AlN) 층이 실리콘 기판 상의 분자 빔 에피택시에 의해 형성된다. 버퍼 층의 형성은, 그 두께가 10nm와 200nm 사이에 포함될 때 중단된다.
그 다음에 결정 층 1×3을 퇴적하는 단계를 수행한다. 분자 빔 에피택시에 의한 버퍼 층의 표면 처리를 실리콘 원자와 암모니아(NH3) 분자를 사용하여 구현한다. 이 표면 처리는, 전자 회절에 의해 측정 가능하며 식별 가능한, 새롭게 잘 한정된 결정 구조의 형성을 초래한다.
결정 층의 퇴적 동안, 표면은, 모노키네틱 전자의 빔을 그레이징 입사로 형성 과정에 결정 층 상에 보내는 것으로 구성된 전자 회절 기술에 의해 관찰하여, (결정학적 방향[1-100]에서) 결과적인 회절 피겨를 관찰한다.
결정 층 1×3의 오더가 정해진 주기 구조로 인해 전자를 회절시킬 수 있으며 그에 따라 특정 회절 이미지를 획득할 수 있다.
결정 층을 퇴적하는 단계의 기간은 회절 이미지에 관해 관찰한 분수차 회절 라인의 세기의 함수이다.
특히, 결정 층을 퇴적하는 단계는, 회절 피겨에서 관찰한 회절 라인 중 적어도 하나의 세기가 최대일 때 - 이 세기의 안정화에 의해 검출할 수 있음 - 중단한다.
이로써, III 족 질화물계 반도체 구조가 획득되며, 상기 반도체 구조는 III 족 질화물계 버퍼 층을 포함하고, 상기 III 족 질화물계 버퍼 층의 그 전체 표면은 표면에 바인딩된 실리콘 및 질소 원자를 포함하며 주기적 배열로 배열되는 결정 패시베이션 층으로 덮이므로, 결정학적 방향[1-100]의 상기 결정 층의 회절 이미지가:
- 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, -1) 사이에서의 2개의 분수차 회절 라인(0, -1/3) 및 (0, -2/3), 및
- 상기 중심 라인(0, 0)과 상기 정수차 라인들(0, 1) 사이에서의 2개의 분수차 회절 라인(0, 1/3) 및 (0, 2/3)을 포함한다.
이것은, III 족 질화물계 층의 격자에 있어서 30°만큼 회전하며 III 족 질화물계 층의 격자 파라미터보다 배 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열에 대응한다.
당업자는, 본 명세서에 기재한 새로운 교훈을 실질적으로 뛰어넘지 않고도 앞서 기재한 방법에 수많은 변경을 가할 수 있음을 이해하게 될 것이다.
예컨대, 버퍼 층을 형성하는 단계와 결정 층을 퇴적하는 단계로 구성되는 단계는 MOVPE에 의해 수행할 수 있다. 더 나아가, III 족 질화물계 반도체 구조를 성장시키는 단계는 MBE에 의해 수행할 수 도 있다.
따라서, 기재한 예는, 결코 제한적이지 않고 단지 특정한 예시임이 자명하다.

Claims (23)

  1. III 족 질화물계 구조를 위한 서포트(support)를 형성하는 패시베이션된(passivated) 반도체 구조의 제조 방법으로서, 상기 방법은 상기 반도체 구조의 III 족 질화물계 층의 전체 표면을 덮는 결정 패시베이션(passivation) 층(31)을 퇴적하는 단계(201)를 포함하고, 상기 결정 패시베이션 층은 실리콘 원자들을 함유하는 전구체 및 질소 원자들의 흐름으로부터 퇴적되며, 상기 결정 패시베이션 층(31)은 III 족 질화물계 층의 표면에 바인딩되고 결정학적 방향[1-100]에서 3중 주기성(triple periodicity)을 갖는 실리콘 및 질소 원자들로 구성되어서, 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가 :
    - 중심 라인(0, 0)과 정수차(integer order) 라인들(0, -1) 및 (0, 1),
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차(fractional order) 회절 라인들(0, -1/3) 및 (0, -2/3), 및
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하고,
    - 상기 결정 패시베이션 층을 퇴적하는 단계를 중단하고, 패시베이션된 상기 반도체 구조를 획득하여 III 족 질화물계 구조를 위한 서포트를 형성하는 것을 특징으로 하는 제조 방법.
  2. 청구항 1에 있어서, 상기 결정 패시베이션 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 상기 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함하는, 제조 방법.
  3. 청구항 1에 있어서, 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되는 실리콘 및 질소 원자들로 구성되며, III 족 질화물계 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 배 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열로 배열되는, 제조 방법.
  4. 청구항 1에 있어서, 상기 결정 패시베이션 층을 퇴적하는 단계는 초 진공 퇴적으로 이루어지는, 제조 방법.
  5. 청구항 4에 있어서, 상기 결정 패시베이션 층을 퇴적하는 단계는 분자 빔 에피택시에 의한 퇴적으로 이루어지는, 제조 방법.
  6. 청구항 5에 있어서, 상기 결정 패시베이션 층의 회절 이미지를 획득하기 위하여 상기 결정 패시베이션 층을 퇴적하는 단계 동안 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 상기 결정 패시베이션 층의 커버리지 레벨을 측정하는 단계를 포함하고, 상기 결정 패시베이션 층을 퇴적하는 단계의 기간은 상기 결정학적 방향[1-100]에서 전자 회절에 의해 획득된 상기 결정 패시베이션 층의 회절 이미지의 적어도 하나의 분수차 회절 라인의 세기의 함수인, 제조 방법.
  7. 청구항 6에 있어서, 상기 결정학적 방향[1-100]에서의 상기 결정 패시베이션 층의 회절 이미지는:
    - 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인들(0, -1/3) 및 (0, -2/3), 및
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하고,
    상기 결정 패시베이션 층을 퇴적하는 단계는 상기 분수차 라인의 광 세기가 최대일 때 중단되는, 제조 방법.
  8. 청구항 1에 있어서, 상기 결정 패시베이션 층을 퇴적하는 단계는 기상 퇴적으로 이루어지는, 제조 방법.
  9. 청구항 8에 있어서, 상기 결정 패시베이션 층을 퇴적하는 단계는 금속 유기 기상 에피택시에 의한 퇴적으로 이루어지는, 제조 방법.
  10. 청구항 1에 있어서, 상기 결정 패시베이션 층은 6Å보다 작은 두께를 갖는, 제조 방법.
  11. 청구항 1에 있어서, 버퍼 층(20)의 기판(10) 상의 형성 단계(100)를 포함하고, 상기 버퍼 층(20)은, 상기 결정 패시베이션 층(31)이 퇴적되는 III 족 질화물계 층을 포함하는, 제조 방법.
  12. 청구항 11에 있어서, 상기 버퍼 층(20)은 그 형성의 끝에서, 10nm에서 200nm 사이에 포함되는 두께를 갖는, 제조 방법.
  13. 청구항 11에 있어서, 상기 기판은 실리콘계이며, 상기 버퍼 층(20)의 형성 단계(100)는 질화 알루미늄(AlN) 층(21)의 퇴적(110)을 포함하는, 제조 방법.
  14. 청구항 13에 있어서, 상기 버퍼 층(20)의 형성 단계(100)는 상기 질화 알류미늄 층 상의 질화 알루미늄 갈륨(AlGaN) 층(22)의 퇴적(120)을 포함하는, 제조 방법.
  15. III 족 질화물계 구조를 위한 서포트를 형성하는 패시베이션된 반도체 구조로서, 상기 반도체 구조는 III 족 질화물계 층을 포함하고, 상기 III 족 질화물계 층의 전체 표면은, 표면에 바인딩된 실리콘 및 질소 원자들로 구성되며 결정학적 방향[1-100]에서 3중 주기성의 실리콘 원자들을 가지는 결정 패시베이션 층(31)에 의해 전체적으로 덮여서, 상기 결정학적 방향[1-100]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가:
    - 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1),
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, -1) 사이에서의 2개의 분수차 회절 라인들(0, -1/3) 및 (0, -2/3), 및
    - 상기 중심 라인(0, 0)과 상기 정수차 라인(0, 1) 사이에서의 2개의 분수차 회절 라인들(0, 1/3) 및 (0, 2/3)을 포함하는, 반도체 구조.
  16. 청구항 15에 있어서, 상기 결정 패시베이션 층은 결정학적 방향[1-210]에서 단일 주기성을 가져서, 결정학적 방향[1-210]에서 전자들의 그레이징-입사 회절에 의해 획득한 상기 결정 패시베이션 층의 회절 이미지가 중심 라인(0, 0)과 정수차 라인들(0, -1) 및 (0, 1)을 그 사이에 분수차 라인들이 없이 포함하는, 반도체 구조.
  17. 청구항 15에 있어서, 상기 결정 패시베이션 층은 III 족 질화물계 층의 표면에 바인딩되는 실리콘 원자들로 구성되며 III 족 질화물계 층의 격자에 대해 30°만큼 회전하며 III 족 질화물계 층의 격자의 격자 파라미터보다 배 더 큰 격자 파라미터를 갖는 육방정계 주기적 배열로 배열되는, 반도체 구조.
  18. 청구항 15에 있어서, 상기 결정 패시베이션 층은 6Å보다 작은 두께를 갖는, 반도체 구조.
  19. 청구항 15에 있어서, III 족 질화물계 층은 셀프 서포팅(self-supporting) 층인, 반도체 구조.
  20. 청구항 15에 있어서, 상기 반도체 구조는 기판(10) 및 상기 기판 상의 버퍼 층(20)을 포함하고, 상기 버퍼 층은 III 족 질화물계 층을 이루며, III 족 질화물계 층의 전체 표면은 결정 패시베이션 층(31)에 의해 연속하여 덮이는, 반도체 구조.
  21. 청구항 20에 있어서, 상기 버퍼 층(20)은 10nm에서 200nm 사이에 포함된 두께를 갖는, 반도체 구조.
  22. 청구항 20에 있어서, 상기 기판(10)은 실리콘계이며 상기 버퍼 층은 질화 알루미늄(A1N) 층(21)과 또한 상기 질화 알루미늄(A1N) 층(21) 상의 질화 알루미늄 갈륨(AlGaN) 층(22)을 포함하는, 반도체 구조.
  23. 청구항 15에 있어서, 상기 반도체 구조는 기판(10)을 포함하고, 상기 기판은 사파이어, 실리콘(Si), 실리콘 온 인슐레이터(SOI), 탄화 규소(SiC), 질화 알루미늄(AlN), 산화 아연(ZnO) 또는 갈륨 비소(GaAs)계인, 반도체 구조.
KR1020177023093A 2015-01-21 2016-01-21 Iii 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조 KR102585606B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1550461 2015-01-21
FR1550461A FR3031833B1 (fr) 2015-01-21 2015-01-21 Procede de fabrication d'une structure semi-conductrice a base de nitrures d'elements iii passivee et une telle structure
PCT/FR2016/050124 WO2016116713A1 (fr) 2015-01-21 2016-01-21 Procédé de fabrication d'une structure semi-conductrice à base de nitrures d'éléments iii passivée et une telle structure

Publications (2)

Publication Number Publication Date
KR20170105598A KR20170105598A (ko) 2017-09-19
KR102585606B1 true KR102585606B1 (ko) 2023-10-06

Family

ID=53298498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177023093A KR102585606B1 (ko) 2015-01-21 2016-01-21 Iii 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조

Country Status (7)

Country Link
US (1) US10361077B2 (ko)
EP (1) EP3248212B1 (ko)
JP (1) JP6684812B2 (ko)
KR (1) KR102585606B1 (ko)
CN (1) CN107408492B (ko)
FR (1) FR3031833B1 (ko)
WO (1) WO2016116713A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629770B2 (en) * 2017-06-30 2020-04-21 Sensor Electronic Technology, Inc. Semiconductor method having annealing of epitaxially grown layers to form semiconductor structure with low dislocation density
JP7132156B2 (ja) 2019-03-07 2022-09-06 株式会社東芝 半導体装置
CN110931399A (zh) * 2019-12-23 2020-03-27 武汉大学 一种多种检测功能的rie半导体材料刻蚀装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137732A1 (en) 2000-07-07 2004-07-15 Eric Frayssinet Process for producing an epitaxial layer of gallium nitride
JP2005005658A (ja) 2003-06-11 2005-01-06 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
JP2006324622A (ja) 2005-04-21 2006-11-30 Sharp Corp 窒化物系半導体素子の製造方法および発光素子
JP2008505834A (ja) 2004-07-07 2008-02-28 ニトロネックス コーポレイション 転位密度の低いｉｉｉ族窒化物材料及び当該材料に関連する方法
US20130270575A1 (en) 2010-11-15 2013-10-17 Colin Humphreys Semiconductor wafer comprising gallium nitride layer having one or more silicon nitride interlayer therein

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4301592B2 (ja) * 1998-01-16 2009-07-22 三菱マテリアル株式会社 窒化物半導体層付き基板の製造方法
WO2001043174A2 (en) * 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
US6853663B2 (en) * 2000-06-02 2005-02-08 Agilent Technologies, Inc. Efficiency GaN-based light emitting devices
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
US20070138506A1 (en) * 2003-11-17 2007-06-21 Braddock Walter D Nitride metal oxide semiconductor integrated transistor devices
CN1825539A (zh) * 2005-02-22 2006-08-30 中国科学院半导体研究所 一种在硅衬底上生长无裂纹ⅲ族氮化物的方法
US7723216B2 (en) 2006-05-09 2010-05-25 The Regents Of The University Of California In-situ defect reduction techniques for nonpolar and semipolar (Al, Ga, In)N
US20090200635A1 (en) * 2008-02-12 2009-08-13 Viktor Koldiaev Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same
KR102192130B1 (ko) * 2012-03-21 2020-12-17 프라이베르게르 컴파운드 마터리얼스 게엠베하 Iii-n 단결정
FR3001334B1 (fr) * 2013-01-24 2016-05-06 Centre Nat De La Rech Scient (Cnrs) Procede de fabrication de diodes blanches monolithiques

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137732A1 (en) 2000-07-07 2004-07-15 Eric Frayssinet Process for producing an epitaxial layer of gallium nitride
JP2005005658A (ja) 2003-06-11 2005-01-06 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
JP2008505834A (ja) 2004-07-07 2008-02-28 ニトロネックス コーポレイション 転位密度の低いｉｉｉ族窒化物材料及び当該材料に関連する方法
JP2006324622A (ja) 2005-04-21 2006-11-30 Sharp Corp 窒化物系半導体素子の製造方法および発光素子
US20130270575A1 (en) 2010-11-15 2013-10-17 Colin Humphreys Semiconductor wafer comprising gallium nitride layer having one or more silicon nitride interlayer therein

Also Published As

Publication number Publication date
US20180012753A1 (en) 2018-01-11
JP6684812B2 (ja) 2020-04-22
EP3248212A1 (fr) 2017-11-29
US10361077B2 (en) 2019-07-23
WO2016116713A1 (fr) 2016-07-28
KR20170105598A (ko) 2017-09-19
CN107408492A (zh) 2017-11-28
EP3248212B1 (fr) 2021-08-18
JP2018509754A (ja) 2018-04-05
FR3031833A1 (fr) 2016-07-22
FR3031833B1 (fr) 2018-10-05
CN107408492B (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
KR102585608B1 (ko) Iii 족 질화물계의 반도체 서포트의 제조
JP6055908B2 (ja) エピタキシ基板、エピタキシ基板の製造方法、およびエピタキシ基板を備えたオプトエレクトロニクス半導体チップ
Largeau et al. Facet and in-plane crystallographic orientations of GaN nanowires grown on Si (111)
FR2997558A1 (fr) Dispositif opto-electrique et son procede de fabrication
TWI442455B (zh) Iii-v族半導體結構及其形成方法
TW200419652A (en) Growth of reduced dislocation density non-polar gallium nitride by hydride vapor phase epitaxy
GB2446471A (en) GaN epitaxial layer over growth method
JP2010263007A (ja) ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
US20110233519A1 (en) Fabrication of GaN Substrate by Defect Selective Passivation
KR102585606B1 (ko) Iii 족 질화물계 패시베이션된 반도체 구조의 제조 방법 및 그러한 구조
JPH11233391A (ja) 結晶基板とそれを用いた半導体装置およびその製法
Katona et al. Maskless lateral epitaxial overgrowth of high-aluminum-content Al x Ga 1− x N
US9899564B2 (en) Group III nitride semiconductor and method for producing same
JP5820089B1 (ja) エピタキシャル成長用テンプレート及びその作製方法、並びに、窒化物半導体装置
JPH11238683A (ja) 化合物半導体膜の製造方法
CN114883458A (zh) 外延结构及其生长方法
Yu et al. Improved GaN grown on Si (111) substrate using ammonia flow modulation on SiN x mask layer by MOCVD
JP4639484B2 (ja) 窒化物半導体素子の製造方法
FR3000611A1 (fr) Dispositif optoelectronique a microfils ou nanofils
Bhattacharyya et al. A Strategic Review of Reduction of Dislocation Density at the Heterogenious Junction of GAN Epilayer on Foreign Substrate
Managaki et al. Dislocation density in AlN grown on multistacked GaN/AlN quantum dot layers by molecular beam epitaxy
JP2014123765A (ja) ウエハ生産物、窒化ガリウム系半導体光素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right