KR102578624B1 - 표시장치 - Google Patents
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Abstract
본 명세서의 실시예에 따른 표시장치는, 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과, 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함할 수 있다. 그리고, 베젤영역의 제 3 영역에 배치되는 복수의 반도체 패턴, 베젤영역의 제 3 영역에 배치되며, 복수의 층으로 이루어진 절연막을 사이에 두고 반도체 패턴과 중첩하는 전원 공급 전극, 전원 공급 전극은 절연막의 복수의 컨택홀을 통하여 복수의 반도체 패턴과 연결되며, 반도체 패턴 및 상기 제 1 전원 공급 전극 사이에 배치되며 반도체 패턴과 중첩하여 제 1 보상 캐패시턴스를 형성하고 제 1 전원 공급 전극과 중첩하여 제 2 보상 캐패시턴스를 형성하는 복수의 더미 게이트 라인, 및 액티브 영역의 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 베젤 영역의 제 3 영역에 배치되며 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴을 포함할 수 있으며, 복수의 더미 반도체 패턴은 절연막의 복수의 더미 홀을 통하여 전원 공급 전극과 연결될 수 있다.
Description
본 명세서는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 표시장치로 급속히 발전해 왔다. 이러한 표시장치로서, 액정표시장치(Liquid Crystal Display: LCD), 유기발광 표시장치(Organic Light Emitting Display: OLED) 및 퀀텀닷발광 표시장치(Quantum dot Light Emitting Display: QLED)와 같은 전계발광 표시장치(Electroluminescent Display: EL), 전계방출 표시장치(Field Emission Display: FED), 및 전기영동 표시장치(Electrophoretic Display: ED)와 같은 다양한 표시장치가 개발되어 활용되고 있다.
이러한 표시장치들에는 정보를 표시하기 위한 표시소자들을 포함하는 표시패널, 표시패널을 구동하기 위한 구동부, 및 표시패널 및 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
이들 표시장치는 사용 환경이나 용도에 따라 다양한 디자인을 갖도록 설계될 수 있으며, 이에 대응하여 영상을 표시하는 표시패널 또한 전통적인 단일의 사각형 형태로부터 부분적인 곡면이나 노치(notch)와 같은 이형부(異形部)를 갖는 형태뿐 아니라 원형, 타원형 등의 형태에 이르기까지 다양하게 변하고 있다.
이와 같이 이형부를 갖거나 원형, 타원형 등으로 구현된 표시패널로 이루어진 표시장치는 제품 디자인의 자유도를 높일 수 있다는 점에서 디자인적인 측면을 중요시하는 소비자들에게 어필할 수 있다는 이점이 있다.
그러나, 곡면이나 노치가 형성된 표시패널의 이형부와 표시패널의 비이형부에서 라인(예를 들면, 수평라인)마다 배치되는 화소의 수가 다를 수 있다. 그리고, 이형부와 비이형부의 라인마다 배치되는 화소수의 차이에 의하여 R-C 부하(Resistor-Capacitor load)의 편차가 발생함으로써, 각 라인간 신호의 지연 현상이 발생하게 된다. 그리고, 이로 인해 표시패널의 휘도 불균일 문제가 발생하고 표시품질이 저하되는 문제가 있을 수 있다.
본 명세서는 표시패널의 이형부를 포함하는 영역과 이형부를 포함하지 않는 영역의 화소수의 차이에 따른 R-C 부하에 대응하도록 이형부의 R-C 부하를 보상함으로써 표시패널의 휘도 불균일을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
본 명세서의 실시예에 따른 표시장치는, 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과, 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함할 수 있다. 그리고, 베젤영역의 제 3 영역에 배치되는 복수의 반도체 패턴, 베젤영역의 제 3 영역에 배치되며, 복수의 층으로 이루어진 절연막을 사이에 두고 반도체 패턴과 중첩하는 전원 공급 전극, 전원 공급 전극은 절연막의 복수의 컨택홀을 통하여 복수의 반도체 패턴과 연결되며, 반도체 패턴 및 상기 제 1 전원 공급 전극 사이에 배치되며 반도체 패턴과 중첩하여 제 1 보상 캐패시턴스를 형성하고 제 1 전원 공급 전극과 중첩하여 제 2 보상 캐패시턴스를 형성하는 복수의 더미 게이트 라인, 및 액티브 영역의 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 베젤 영역의 제 3 영역에 배치되며 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴을 포함할 수 있으며, 복수의 더미 반도체 패턴은 절연막의 복수의 더미 홀을 통하여 전원 공급 전극과 연결될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 라운드 형태를 갖는 곡선부와 1변이 제거된 노치부를 포함하며 화면을 표시하는 액티브 영역, 액티브 영역은 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함하고, 액티브 영역에 인접하여 배치되는 베젤 영역, 제 1 서브 액티브 영역 및 제 2 서브 액티브 영역의 사이에 위치하는 베젤 영역에 배치되는 보상부의 복수의 반도체 패턴, 제 1 서브 액티브 영역 및 보상부 사이에 배치되는 제 1 더미 컨택부의 복수의 제 1 더미 반도체 패턴 및 제 2 서브 액티브 영역 및 보상부 사이에 배치되는 제 2 더미 컨택부의 복수의 제 2 더미 반도체 패턴, 복수의 제 1 더미 컨택부와 복수의 제 2 더미 반도체 패턴은 곡선부에 인접한 베젤 영역에 배치되며, 복수의 반도체 패턴, 복수의 제 1 더미 반도체 패턴, 및 복수의 제 2 더미 반도체 패턴과 절연막을 사이에 두고 중첩하는 전원 공급 라인, 및 복수의 반도체 패턴 및 전원 공급 라인과는 중첩하고 복수의 제 1 더미 반도체 패턴 및 복수의 제 2 더미 반도체 패턴과는 중첩하지 않는 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인을 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함하는 기판, 기판 상에 위치하며 베젤 영역의 제 3 영역에 배치되는 복수의 반도체 패턴, 복수의 반도체 패턴과 동일한 층상에 배치되며 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴, 복수의 반도체 패턴 및 복수의 더미 반도체 패턴상에 있는 게이트 절연막, 게이트 절연막 상에 있는 제 1 층간 절연막, 제 1 층간 절연막상에 있는 복수의 더미 게이트 라인, 제 1 층간 절연막 상에 배치되며 복수의 더미 게이트 라인을 덮는 제 2 층간 절연막, 및 제 2 층간 절연막상에 있으며 복수의 더미 게이트 라인과 중첩하여 제 1 보상 캐패시턴스를 이루는 전원 공급 라인을 포함할 수 있다.
본 명세서의 표시장치에 따르면, 이형부를 갖는 표시패널의 베젤영역에 적어도 하나의 보상부를 배치함으로써 게이트 라인별 R-C부하를 증가시킬 수 있으므로, 비이형부의 게이트 라인별 R-C부하와 근접하도록 보상할 수 있어 표시패널의 휘도 불균일을 개선할 수 있는 효과를 얻을 수 있다.
본 명세서의 표시장치에 따르면, 표시패널의 이형부에서 발생되는 휘도 불균일을 보상하기 위하여 이형부에 대응하는 베젤 영역에 보상부를 배치할 수 있다. 그리고, 보상부에는 캐패시턴스를 확보하기 위하여 컨택홀이 배치될 수 있다. 본 명세서의 발명자는 베젤 영역에서 보상부가 배치되는 특정 영역에서만 컨택홀이 형성되는 경우, 액티브 영역의 화소마다 전압이 충전되는 시간이 달라지게 되는 것을 확인하였다. 그리고, 화소마다 전압이 충전되는 시간이 달라짐에 따라, 액티브 영역의 이형부에서 휘도 불균일이 발생하는 것을 확인하게 되었다. 본 명세서의 발명자는, 베젤 영역에 배치되는 컨택홀의 밀도에 따라, 화소의 휘도가 영향을 받는 것을 알게 된 것이다. 그리고, 휘도의 불균일은 액티브 영역에서도 라운드 형태를 갖는 곡면부에서 쉽게 발생되는 것으로 확인 되었다. 따라서, 본 명세서의 표시장치는, 액티브 영역의 곡면부와 인접한 베젤 영역에 더미 홀을 형성하여, 홀의 밀도 불균형에 의해 표시패널의 휘도 불균일이 발생되는 것을 개선할 수 있다.
도 1은 본 명세서의 실시예에 따른 표시장치를 도시한 블록도이다.
도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다.
도 3은 도 2에 도시된 R1을 도시한 평면도이다.
도 4는 도 1에 도시된 화소(P) 내의 구조를 도시한 단면도이다.
도 5는 도 3의 제 1 보상부의 일부 영역을 확대 도시한 평면도이다.
도 6a는 도 5의 A-A'라인의 단면도이다.
도 6b는 도 5의 B-B'라인의 단면도이다.
도 7은 도 3의 제 3 보상부의 일부 영역을 확대 도시한 평면도이다.
도 8a는 도 7의 A-A'라인의 단면도이다.
도 8b는 도 7의 B-B'라인의 단면도이다.
도 9는 보상 전의 휘도와 본 명세서의 실시예에 의한 보상 후의 표시장치의 휘도를 비교하여 나타낸 그래프이다.
도 10은 도 3의 제 1 보상부의 일부 영역을 확대 도시한 평면도이다.
도 11은 도 10의 C-C'라인의 단면도이다.
도 12는 도 3의 제 3 보상부의 일부 영역을 확대 도시한 평면도이다.
도 13은 도 12의 C-C'라인의 단면도이다.
도 14는 도 2에 도시된 R1을 개략적으로 도시한 평면도이다.
도 15는 도 14의 제 3 보상부, 제 3 더미 컨택부, 및 제 4 더미 컨택부의 영역을 확대 도시한 평면도이다.
도 16a는 도 15의 D-D'라인의 단면도이다.
도 16b는 도 15의 E-E'라인의 단면도이다.
도 16c는 도 15의 F-F'라인의 단면도이다.
도 17은 도 14의 제 1 보상부, 제 1 더미 컨택부, 및 제 2 더미 컨택부의 영역을 확대 도시한 평면도이다.
도 18a는 도 17의 G-G'라인의 단면도이다.
도 18b는 도 17의 H-H'라인의 단면도이다.
도 18c는 도 17의 I-I'라인의 단면도이다.
도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다.
도 3은 도 2에 도시된 R1을 도시한 평면도이다.
도 4는 도 1에 도시된 화소(P) 내의 구조를 도시한 단면도이다.
도 5는 도 3의 제 1 보상부의 일부 영역을 확대 도시한 평면도이다.
도 6a는 도 5의 A-A'라인의 단면도이다.
도 6b는 도 5의 B-B'라인의 단면도이다.
도 7은 도 3의 제 3 보상부의 일부 영역을 확대 도시한 평면도이다.
도 8a는 도 7의 A-A'라인의 단면도이다.
도 8b는 도 7의 B-B'라인의 단면도이다.
도 9는 보상 전의 휘도와 본 명세서의 실시예에 의한 보상 후의 표시장치의 휘도를 비교하여 나타낸 그래프이다.
도 10은 도 3의 제 1 보상부의 일부 영역을 확대 도시한 평면도이다.
도 11은 도 10의 C-C'라인의 단면도이다.
도 12는 도 3의 제 3 보상부의 일부 영역을 확대 도시한 평면도이다.
도 13은 도 12의 C-C'라인의 단면도이다.
도 14는 도 2에 도시된 R1을 개략적으로 도시한 평면도이다.
도 15는 도 14의 제 3 보상부, 제 3 더미 컨택부, 및 제 4 더미 컨택부의 영역을 확대 도시한 평면도이다.
도 16a는 도 15의 D-D'라인의 단면도이다.
도 16b는 도 15의 E-E'라인의 단면도이다.
도 16c는 도 15의 F-F'라인의 단면도이다.
도 17은 도 14의 제 1 보상부, 제 1 더미 컨택부, 및 제 2 더미 컨택부의 영역을 확대 도시한 평면도이다.
도 18a는 도 17의 G-G'라인의 단면도이다.
도 18b는 도 17의 H-H'라인의 단면도이다.
도 18c는 도 17의 I-I'라인의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예들에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
이하, 도 1 내지 도 3을 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다.
도 1은 본 명세서의 실시예에 따른 표시장치를 도시한 블록도이고, 도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다. 도 3은 도 2에 도시된 표시패널의 일부 영역 R1을 도시한 평면도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부, GIP(Gate In Panel)타입의 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.
표시패널(10)은 정보를 표시하는 액티브 영역(AA)과, 정보가 표시되지 않는 베젤영역(BA)을 포함할 수 있다.
액티브 영역(AA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 매트릭스 타입으로 배치되는 영역일 수 있다.
베젤영역(BA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb), 게이트 링크 신호배선들(GL1~GLn), 데이터 링크 신호배선들(DL1~DLn), 제 1 링크 전원 공급라인들(VDL1, VDL2), 제 2 링크 전원 공급라인들(VSL1, VSL2), 및 전원 공급전극(VDLa, VDLb) 등이 배치되는 영역일 수 있다. 액티브 영역(AA)에서 서로 교차하도록 배치되는 다수의 데이터라인들(D1~Dn) 및 다수의 게이트라인들(G1~Gn)과, 이들 교차영역마다 매트릭스 형태로 배치되는 화소(P)들을 포함할 수 있다.
각각의 화소(P)는 발광 다이오드(LED), 발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함할 수 있다. 표시패널(10)의 화소(P)들은 전원 공급부(PS)로부터 제 1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제 1 전원(Vdd)을 공급받을 수 있으며, 제 2 링크 전원 공급 라인들(VSL1, VSL2)을 통해 저전위 전압인 제 2 전원(Vss)을 공급받을 수 있다.
제 1 전원라인들(VD1~VDm)은 칩온필름(30)이 부착된 측의 베젤영역(BA)에 배치된 하측 제 1 전원 공급전극(VDLa)과, 그 반대쪽 베젤영역에 배치된 상측 제 1 전원 공급전극(VDLb)을 통해 양측에서 전원 공급부(PS)로부터 제 1 전원(Vdd)를 공급받을 수 있다. 하측 제 1 전원 공급전극(VDLa)과 상측 제 1 전원 공급전극(VDLb)은 제 1 링크 전원 공급라인들(VDL1, VDL2)에 의해 양단부가 서로 연결될 수 있다. 그러나 이에 한정되지는 않으며, 양단부를 서로 연결하는 제 1 링크 전원 공급라인들(VDL1, VDL2)을 형성하지 않고 제1 전원라인들(VD1~VDm)에 의해 하측 제 1 전원 공급전극(VDLa)과 상측 제 1 전원 공급전극(VDLb)은 서로 연결될 수도 있다. 따라서, 액티브 영역(AA)에 배치된 화소들의 위치에 따른 RC증가로 인한 표시품질의 저하를 최소화할 수 있는 효과를 얻을 수 있다.
프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 캐패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인들(G1~Gn)로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터라인들(D1~Dn)로부터의 데이터전압을 스토리지 캐패시터의 일측 전극에 인가할 수 있다. 구동 TFT(DT)는 스토리지 캐패시터에 충전된 전압의 크기에 따라 발광 다이오드(LED)로 공급되는 전류량을 제어하여 발광 다이오드(LED)의 발광량을 조절할 수 있다. 발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례할 수 있다.
화소(P)를 구성하는 TFT들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 화소(P)를 구성하는 TFT들의 반도체층은, 비정질 실리콘, 폴리 실리콘, 및 산화물 반도체물질 중에 적어도 하나를 포함할 수 있다. 발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속될 수 있다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.
데이터 구동부는 데이터 IC(SD)가 실장될 수 있다. 그리고, 일측은 소스 인쇄회로기판(20)의 일단부에 접속될 수 있으며, 타측은 표시패널(10)의 베젤영역(BA)에 부착되는 칩온필름(30)을 포함할 수 있다.
데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생할 수 있다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터라인들(D1~Dn)에 공급될 수 있다.
GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 표시패널(10)의 베젤영역(BA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함할 수 있다.
레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK), 및 플리커 신호(FLK) 등의 신호를 입력받을 수 있다. 그리고, 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급 받을 수 있다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들일 수 있다. 게이트 쉬프트 클럭들(GCLK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들일 수 있다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압일 수 있고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압일 수 있으며, 이에 한정되는 것은 아니다.
레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 입력되는 스타트 펄스(ST)와, 게이트 쉬프트 클럭들(GCLK) 각각을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프트한 쉬프트 클럭신호들(CLK)을 출력할 수 있다. 따라서, 레벨 쉬프터(LSa, LSb)로부터 출력되는 스타트 펄스(VST)와 쉬프트 클럭신호들(CLK) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙할 수 있다. 레벨 쉬프터(LSa, LSb)는 플리커 신호(FLK)에 따라 게이트 하이 전압을 낮추어 액정 셀의 킥백 전압(Vp)을 낮추어 플리커를 줄일 수 있다.
레벨 쉬프터(LSa, LSb)의 출력 신호들은 소스 드라이브 IC(SD)가 배치된 칩온필름(30)에 형성된 배선들과, 표시패널(10)의 기판에 형성된 LOG(Line On Glass) 배선들을 통해 쉬프트 레지스터(SRa, SRb)에 공급될 수 있다. 쉬프트 레지스터(SRa, SRb)는 GIP 공정에 의해 표시패널(10)의 베젤영역(BA) 상에 직접 형성될 수 있다.
쉬프트 레지스터(SRa, SRb)는 레벨 쉬프터(LSa, LSb)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킬 수 있다. 쉬프트 레지스터(SRa, SRb)로부터 출력되는 게이트 펄스는 게이트 라인들(G1~Gn)에 순차적으로 공급된다.
타이밍 콘트롤러(TC)는 호스트 시스템으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부(LSa, LSb, SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부(LSa, LSb, SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.
도 1에서는 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되어 액티브 영역(AA)의 양단부에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 명세서가 이에 한정되는 것은 아니며, 쉬프트 레지스터가 액티브 영역(AA)의 일측에만 배치되어 액티브 영역(AA)의 일측에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되는 경우, 동일 수평라인에 배치된 화소(P)에는 게이트 라인을 통하여 동일 위상, 동일 진폭의 게이트 펄스가 공급될 수 있다.
도 2를 참조하면, 본 명세서의 표시패널(10)은 액티브 영역(AA)과 액티브 영역(AA) 외측의 베젤영역(BA)을 포함할 수 있다.
액티브 영역(AA)은 화소(P)가 배치되는 영역으로서, 이형부(異形部, free form portion)를 갖는 제 1 영역(라인 b부터 라인 d까지의 영역과, 라인 e부터 라인 f까지의 영역)과, 이형부를 갖지 않는 제 2 영역(라인 d부터 라인 e까지의 영역)을 포함할 수 있다. 그리고, 이형부를 갖는 제 1 영역은 라인 b부터 라인 d까지의 영역인 제 1a 영역과 라인 e부터 라인 f까지의 영역인 제 1b 영역을 포함할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제 1a 영역은 표시패널(10)에서 이형부를 갖는 제 1 영역에서 곡선부(RO) 및 노치부(NO)를 포함하는 영역일 수 있으며, 제 1b 영역은 곡선부(RO)만을 포함하는 영역일 수 있다.
베젤영역(BA)은 액티브 영역(AA) 외측에서 액티브 영역(AA)을 둘러싸는 영역으로서, 액티브 영역(AA)과 유사한 이형부를 갖는 제 3 영역(라인 a부터 라인 d까지의 영역과, 라인 e부터 라인 g까지의 영역)과, 이형부를 갖지 않는 제 4 영역(라인 d부터 라인 e까지의 영역)을 포함할 수 있다. 그리고, 이형부를 갖는 제 3 영역은 라인 a부터 라인 d까지의 영역인 제 3a 영역과 라인 e부터 라인 g까지의 영역인 제 3b 영역을 포함할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제 1a 영역은 표시패널(10)에서 이형부를 갖는 베젤영역(BA)의 제 3 영역에서 곡선부(RO) 및 노치부(NO)를 포함하는 영역일 수 있으며, 제 3b 영역은 곡선부(RO)만을 포함하는 영역일 수 있다.
이형부는 표시패널(10)의 모서리부에서 라운드 형태를 갖는 곡면부(RO)와, 표시패널(10)의 1변을 따라 일정 영역이 제거된 노치부(NO) 중에 적어도 하나를 가질 수 있다.
도 2의 예에서는 곡면부(RO)와 노치부(NO)를 동시에 가지며, 노치부(NO)가 표시패널(10)의 1변 중앙부에 형성된 이형부를 도시하고 있지만, 본 명세서가 이에 한정되는 것은 아니다. 예를 들면, 이형부는 곡면부만 구비하거나, 노치부만 구비할 수도 있고, 노치부가 모서리부에 형성될 수도 있다. 따라서, 도 2의 예가 본 명세서의 권리범위를 축소시키는 것으로 해석되어서는 안 된다.
도 2에 도시된 바와 같이, 액티브 영역(AA)은 이형부를 포함하는 제 1 영역과 이형부를 포함하지 않는 제 2 영역을 포함할 수 있다. 그리고, 제 1 영역(라인 b부터 라인 d까지의 영역과, 라인 e부터 라인 f까지의 영역)은 제 1a 영역(라인 b부터 라인 d까지의 영역) 및 제 1b 영역(라인 e부터 라인 f까지의 영역)을 포함할 수 있다. 액티브 영역(AA)의 제 1 영역에서 수평 라인별로 배치되는 화소(P)들의 수가 이형부를 갖지 않는 제 2 영역(라인 d부터 라인 e까지의 영역)에서 수평라인별로 배치되는 화소(P)들의 수보다 적을 수 밖에 없다. 예를 들면, 도 3에 도시된 바와 같이, 제 1 영역의 제 1a 영역에 배치되는 게이트 라인 G4a및 G4b에 대응하는 화소(P)들의 개수는, 제 2 영역에 배치되는 게이트 라인 G6에 대응하는 화소(P)들의 개수보다 적을 수 있다. 따라서, 화소들의 개수 차이에 따라서 R-C 부하(Resistor-Capacitor load)의 차가 발생하여 휘도가 불균일해지는 문제가 발생할 수 있다. 이에 따라 표시품질이 저하될 수 있다.
본 명세서에서는 휘도 불균일의 문제점을 해소하기 위해 도 3에 도시된 바와 같이, 제 1 영역과 제 2 영역의 휘도 불균일을 보상하기 위해 화소들이 형성되지 않은 베젤 영역(BA)의 제 3 영역에 적어도 하나의 제 1 내지 제 3 부하 보상부(DCA1, DCA2, DCA3)을 배치한다.
도 3에서는 노치부(NO)에 의해 표시패널(10)에서 액티브 영역(AA) 제 1a 영역이 좌우로 분할된 제 1 및 제 2 서브 액티브 영역들을 포함하는 것으로 도시되어 있으나, 본 명세서가 이에 한정되는 것은 아니다. 예를 들어, 노치부(NO)는 액티브 영역(AA)의 좌측 또는 우측의 어느 한쪽, 또는 중앙부에 복수개가 배치될 수 있다. 따라서, 도 3의 예가 본 명세서의 보호범위를 축소하는 것으로 해석되어서는 안 된다.
도 3을 참조하면, 본 명세서의 실시예에 따른 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 그리고, 액티브 영역(AA)은 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함할 수 있다. 그리고, 제 1 영역은 노치부(NO)및 곡선부(RO)를 포함하는 제 1a 영역과 곡선부(RO)를 포함하는 제 1b 영역을 포함할 수 있다. 베젤영역(BA)은 액티브 영역(AA)과 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다. 그리고, 베젤영역(BA)은 이형부를 갖는 제 3 영역 및 이형부를 갖지 않는 제 4 영역을 포함할 수 있다. 그리고, 제 3 영역은 노치부(NO)및 곡선부(RO)를 포함하는 제 3a 영역과 곡선부(RO)를 포함하는 제 3b 영역을 포함할 수 있다. 그리고, 베젤영역(BA)의 제 3a 영역은 액티브 영역(AA) 제 1a 영역에 인접하여 배치될 수 있으며, 베젤영역(BA)의 제 3b 영역은 액티브 영역(AA) 제 1b 영역에 인접하여 배치될 수 있다. 또한, 베젤영역(BA)의 제 3a 영역은 액티브 영역(AA) 제 1a 영역과 동일한 이형부를 가질 수 있으며, 베젤영역(BA)의 제 3b 영역은 액티브 영역(AA) 제 1b 영역과 동일한 이형부를 가질 수 있다.
도 3에서는 액티브 영역(AA)의 제 1a 영역 및 제 2 영역과 베젤영역(BA)의 제 3a 영역 및 제4 영역을 도시하여 설명하도록 한다. 그리고, 도 3에서는 도 2의 액티브 영역(AA)에서 제 1영역의 제 1a 영역에는 제 1 전원 라인들(VD1~VDm)과 교차하도록 수평방향으로 연장되는 4개의 게이트 라인이 나란하게 배치되는 경우를 예로 들어 설명한다.
그리고, 제 1a 영역 및 제 2 영역에 대응하는 액티브 영역(AA)에서 화소(P)들 각각은 동일한 크기를 갖는 것을 예로 들어 설명한다.
제 1 영역의 제 1a 영역에 4개의 게이트 라인이 배치되는 경우, 제 1a 영역의 상부영역에 배치된 2개의 제 1 및 제 2 게이트 라인들은 좌측 쉬프트 레지스터(SRa)로부터 제 1 및 제 2 게이트 펄스를 순차적으로 공급받는 제 1a 및 제 2a 게이트 라인(G1a, G2a)과, 우측 쉬프트 레지스터(SRb)로부터 상기 제 1 및 제 2 게이트 펄스를 순차적으로 공급받는 제 1b 및 제 2b 게이트 라인(G1b, G2b)을 포함한다.
도 3을 참조하면, 액티브 영역(AA)의 제 1a 영역은 노치부(NO)에 의해 좌우로 분할된 제 1 및 제 2 서브 액티브 영역들을 포함할 수 있다. 제 1a 영역의 좌측에 위치하는 제 1 서브 액티브 영역에 배치된 제 1a 및 제 2a 게이트 라인(G1a, G2a)은 제 1 서브 액티브 영역으로부터 베젤영역(BA)의 제 3a 영역으로 연장될 수 있다. 예를 들면, 제1a 영역의 제 1 서브 액티브 영역에 배치된 제 1a 및 제 2a 게이트 라인(G1a, G2a)은 제 1 서브 액티브 영역으로부터 제 3a 영역의 좌측에 위치하는 제 1 보상영역으로 연장될 수 있다. 제 1a 및 제 2a 게이트 라인(G1a, G2a)은 베젤영역(BA)의 제 1 보상영역에서 제 1a 및 제 2a 게이트 라인(G1a, G2a)과는 다른 층에 형성되는 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)에 연결될 수 있다. 제 1a 게이트 라인(G1a)과 제 1a 더미 게이트 라인(GD1a)이 연결되어 "역 ㄷ"자 형상을 가질 수 있다. 그리고, 제 2a 게이트 라인(G2a)과 제 2a 더미 게이트 라인(GD2a)이 연결되어 "역 ㄷ" 자 형상을 가질 수 있다.
제 1a 영역의 우측에 위치하는 제 2 서브 액티브 영역에 배치된 제 1b 및 제 2b 게이트 라인(G1b, G2b) 은 제 2 서브 액티브 영역으로부터 베젤영역(BA)의 제 3a 영역으로 연장될 수 있다. 예를 들면, 제 1a 영역의 제 2 서브 액티브 영역에 배치된 제 1b 및 제 2b 게이트 라인(G1b, G2b)은 제 2 서브 액티브 영역으로부터 제3a 영역의 우측에 위치하는 제 2 보상영역으로 연장될 수 있다. 제 1b 및 제 2b 게이트 라인(G1b, G2b)은 베젤영역(BA)에서 제 2 보상영역에서 제 1b 및 제 2b 게이트 라인(G1b, G2b)과는 다른 층에 형성되는 제 1b 더미 게이트 라인(GD1b) 및 제 2b 더미 게이트 라인(GD2b)에 연결될 수 있다. 제 1b 게이트 라인(G1b) 과 제 1b 더미 게이트 라인(GD1b)이 연결되어 "ㄷ" 형상을 가질 수 있다. 그리고, 제 2b 게이트 라인(G2b)과 제 2b 더미 게이트 라인(GD2b)이 연결되어 "ㄷ" 자 형상을 가질 수 있다.
표시패널(10)은 베젤영역(BA)에서 제 3a 영역의 좌측에 위치하는 제 1 보상영역에 배치되는 제 1a 및 제 2a 더미 게이트 라인(GD1a, GD2a)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 1 보상부(DCA1)와, 제 3a 영역의 우측에 위치하는 제 2 보상영역에 배치되는 제 1b 및 제 2b 더미 게이트 라인(GD1b, GD2b)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 2 보상부(DCA2)를 포함할 수 있다.
그리고, 제 1 영역의 제 1a 영역에 4개의 게이트 라인이 배치되는 경우, 제 1a 영역의 하부영역에 배치된 2개의 제 3 및 제 4 게이트 라인들은 좌측 쉬프트 레지스터(SRa)로부터 제 3 및 제 4 게이트 펄스를 순차적으로 공급받는 제 3a 및 제 4a 게이트 라인(G3a, G4a)과, 우측 쉬프트 레지스터(SRb)로부터 제 3 및 제 4 게이트 펄스를 순차적으로 공급받는 제 3b 및 제 4b 게이트 라인(G3b, G4b)을 포함할 수 있다.
예를 들면, 제 1 영역의 제 1a 영역에 4개의 게이트 라인이 배치되는 경우, 제 1a 영역의 제 1 서브 액티브 영역의 하부영역에 배치된 2개의 제 3a 및 제 4a 게이트 라인(G3a, G4a)과 제 1a 영역의 제 2 서브 액티브 영역의 하부영역에 배치된 2개의 제 3b 및 제 4b 게이트 라인(G3b, G4b)은 노치부(NO)에 위치하는 베젤영역(BA)의 제 3a 영역의 배치된 제 3 및 제 4 더미 게이트 라인들(GD3, GD4)에 의해 서로 연결될 수 있다.
도 3을 참조하면, 제 1 서브 액티브 영역의 제 3a 및 제 4a 게이트 라인(G3a, G4a)과 제 2 서브 액티브 영역의 제 3b 및 제 4b 게이트 라인(G3b, G4b)은 제 1 서브 액티브 영역과 제 2 서브 액티브 영역 사이에 위치하는 베젤영역(BA)의 제 3a 영역의 제 3 보상영역에 배치된 제 3 및 제 4 더미 게이트 라인들(GD3, GD4)에 의해 서로 연결될 수 있다.
표시패널(10)은 제 3a 영역의 중앙에 위치하는 제 3 보상영역에 배치되는 제 3 및 제 4 더미 게이트 라인들(GD3, GD4)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 3 보상부(DCA3)를 포함할 수 있다.
표시패널(10)의 제 1 보상부(DCA1) 및 제 2 보상부(DCA2)에 대해서는 도 5, 도 6a, 및 도 6b을 참조하여 보다 상세히 설명하고, 제 3 보상부(DCA3)에 대해서는 도 7, 도 8a, 및 도 8b을 참조하여 보다 상세히 설명하기로 한다.
제 1 보상부(DCA1)와 제 2 보상부(DCA2)는 형성되는 위치가 다르며, 실질적인 구조는 동일하므로, 도 5, 도 6a, 및 도 6b를 참조한 다음의 설명에서는, 제 1 보상부(DCA1)를 예로 들어 설명함으로써 제 2 보상부(DCA2)의 설명도 함께 한다.
제 1 내지 제 3 보상부(DCA1, DCA2, DCA3)를 설명하기에 앞서, 액티브 영역(AA) 내의 화소(P)의 단면 구조에 대해 도 4를 참조하여 설명하기로 한다.
도 4는 도 1에 도시된 화소(P) 내의 박막 트랜지스터(TFT), 스토리지 캐패시터(Cst), 및 발광 다이오드(LED)의 구조를 도시한 단면도이다.
도 4를 참조하면, 기판(SUB) 상에는 단층 또는 다층구조의 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 플렉서블한 반투명 물질로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 그리고, 버퍼층(BUF)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 버퍼층(BUF)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수 있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중의 어느 하나를 포함할 수 있으며, 이에 한정되는 것은 아니다. 유기물질은 포토 아크릴을 포함할 수 있으며, 이에 한정되는 것은 아니다.
버퍼층(BUF) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널영역(CA)을 사이에 두고 이격 배치되는 소스영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 반도체층(A)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있으며, 이에 한정되지는 않는다. 그리고, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있으며, 이에 한정되는 것은 아니다.
반도체층(A)이 배치된 버퍼층(BUF) 상에는 반도체층(A)을 커버하도록 또는 덮도록 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
게이트 절연막(GI) 상에는 반도체층(A)의 채널영역(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)과, 게이트 전극(GE)에 연결되는 게이트 라인이 배치될 수 있다. 게이트 절연막(GI) 상에는 스토리지 캐패시터(Cst)의 제 1 전극(C1)이 배치될 수 있다. 게이트 전극(GE) 및 게이트 라인과, 제 1 전극(C1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
게이트 전극(GE) 및 게이트 라인과 스토리지 캐패시터(Cst)의 제 1 전극(C1)이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 제 1 층간 절연막(INT1)이 배치될 수 있다. 제 1 층간 절연막(INT1)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제 1 층간 절연막(INT1) 상에는 제 1 전극(C1)과 중첩되도록 스토리지 캐패시터(Cst)의 제 2 전극(C2)이 배치될 수 있다. 제2 전극(C2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
그리고, 스토리지 캐패시터(Cst)의 제 2 전극(C2)을 커버하도록 제 2 층간 절연막(INT2)이 배치될 수 있다. 제 2 층간 절연막(INT2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제 2 층간 절연막(INT2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제 2 층간 절연막(INT2) 상에는 박막 트랜지스터(TFT)의 소스전극(SE)과 드레인 전극(DE)이 배치될 수 있다. 제 2 층간 절연막(INT2) 상에는 또한 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 중첩되도록 제 3 전극(C3)이 배치될 수 있다. 소스전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 제 1 및 제 2 층간 절연막(INT1, INT2)을 관통하는 컨택홀들을 통해 노출된 반도체층의 소스영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. 스토리지 캐패시터(Cst)의 제 3 전극(C3)은 제 2 층간 절연막(INT2)의 컨택홀을 통해 노출된 제 2 전극(C2)에 접속될 수 있다. 소스전극(SE), 드레인 전극(DE), 및 스토리지 캐패시터(Cst)의 제 3 전극(C3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
소스전극(SE), 드레인 전극(DE), 및 스토리지 캐패시터(Cst)의 제 3 전극(C3)을 커버하는 패시베이션막(PAS)이 배치될 수 있다. 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 패시베이션막(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
그리고, 패시베이션막(PAS) 상에는 제 1 평탄화막(PLN1)이 배치될 수 있다. 제 1 평탄화막(PLN1)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기물질층으로 형성될 수 있다. 예를 들면, 제 1 평탄화막(PLN1)은 포토 아크릴층으로 형성될 수 있다. 제 1 평탄화층(PLN1) 상에는 후술하는 발광 다이오드(LED)의 애노드 전극(ANO)을 드레인 전극(DE)에 연결하기 위한 연결전극(CN)이 배치될 수 있다. 그리고, 제 1 평탄화막(PL1) 상에는 스토리지 캐패시터(Cst)의 제 3 전극(C3)에 접속되는 제 4 전극(C4)이 배치될 수 있다. 연결전극은(CN)은 제 1 평탄화막(PLN1)과 패시베이션막(PAS)의 컨택홀을 통하여 노출되는 박막 트랜지스터(TFT)의 드레인 전극(DE)과 접속하고, 스토리지 캐패시터(Cst)의 제4 전극(C4)은 제 1 평탄화막(PLN1)과 패시베이션막(PAS)의 컨택홀을 통하여 노출되는 스토리지 캐패시터(Cst)의 제3 전극(C3)과 접속할 수 있다. 연결전극(CN)과 스토리지 캐패시터(Cst)의 제4 전극(C4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu) 중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제 1 평탄화막(PLN1) 상에는 연결전극(CN)과 스토리지 캐패시터(Cst)의 제 4 전극(C4)을 커버하도록 제 2 평탄화막(PLN2)이 배치될 수 있다. 제 2 평탄화막(PLN2)은 제 1 평탄화막(PL) 상의 연결전극(CN)과 스토리지 캐패시터의 제 4 전극(C4)으로 인한 하부 구조의 단차를 더욱 완화시키면서 하부 구조를 추가적으로 보호하는 평탄화층일 수 있다. 제 2 평탄화막(PLN2)은 유기물질층으로 형성될 수 있다. 예를 들면, 제2 평탄화막(PLN2)은 실록산계 유기물로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제 2 평탄화막(PLN2) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 제 2 평탄화막(PLN2)을 관통하는 컨택홀을 통해 노출된 연결전극(CN)에 접속된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명 도전성 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제 2 평탄화막(PLN2) 상에는 애노드 전극(ANO)을 노출시키는 개구부를 갖는 뱅크층(BN)이 형성될 수 있다.
뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. 뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광적층물(LES)과 캐소드 전극(CAT)이 적층될 수 있다. 발광적층물(LES)은 정공수송층, 발광층, 전자수송층을 포함할 수 있다. 캐소드 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 본 명세서에서는 애노드 전극(ANO)상에 발광적층물(LES)이 배치되고, 발광적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광적층물(LES)이 배치되고, 발광적층물(LES) 상에 애노드 전극(ANO)이 배치될 수 있다.
제 2 평탄화막(PLN2) 상에는 캐소드 전극(CA)과 뱅크층(BN)을 커버하도록 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 외부로부터의 수분이나 산소가 봉지층(ENC) 내부에 위치한 발광적층물(LES)로 침투되는 것을 방지하기 위한 것으로 무기물층과 유기물층이 번갈아 배치되는 다층 구조로 형성될 수 있다.
다음으로, 도 3, 도 5 및 도 6a 및 도 6b를 참조하여 표시패널(10)의 제 1 보상부(DCA1) 및 제 2 보상부(DCA2)에 대해서 보다 구체적으로 설명하기로 한다. 도 5는 도 3의 제 1 보상부(DCA1)의 일부 영역을 확대 도시한 평면도이고, 도 6a은 도 5의 A-A'라인을 따라 자른 단면도이다. 그리고, 도 6b는 도 5의 B-B'라인을 따라 자른 단면도이다.
도 5, 도 6a, 및 도 6b를 참조하면, 표시패널(10)의 제 1 보상부(DCA1)는 기판(SUB) 상에 배치되는 버퍼층(BUF), 버퍼층(BUF) 상에 배치되는 반도체 패턴(ACT)을 포함할 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일공정에 의해 형성될 수 있으며. 동일층상에 형성될 수 있다. 그리고, 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일물질로 형성될 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 반도체 물질을 도체화한 층일 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)의 도체화는 박막트랜지스터(TFT)의 반도체층(A)의 소스영역(SA)과 드레인 영역(DA)을 도체화할 때 함께 도체화되어 형성될 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 복수의 반도체 패턴(예를 들면, ACT1~ACT3)을 포함할 수 있다. 버퍼층(BUF) 상에는 반도체 패턴(ACT)을 커버하도록 게이트 절연막(GI)이 배치될 수 있다.
도 5와 도 6a 및 도 6b를 참조하면, 게이트 절연막(GI) 상에는 제 2a 게이트 라인(G2a) 및 제 1a 게이트 라인(G1a)이 서로 나란하게 배치될 수 있다.
그리고, 게이트 절연막(GI) 상에는 제 2a 게이트 라인(G2a) 및 제 1a 게이트 라인(G1a)을 커버하도록 또는 덮도록 제 1 층간 절연막(INT1)이 배치될 수 있다. 제 1 층간 절연막(INT1) 상에는 제 2a 게이트 라인(G2a) 및 제 1a 게이트 라인(G1a)과 적어도 일부분이 중첩되도록 제 2a 더미 게이트 라인(GD2a) 및 제 1a 더미 게이트 라인(GD1a)이 서로 나란하게 배치될 수 있다. 제 2a 더미 게이트 라인(GD2a)은 제 1 층간 절연막(INT1)을 관통하는 제 2 컨택홀(CH2)을 통해 제 2a 게이트 라인(G2a)에 접속되고, 제 1a 더미 게이트 라인(GD1a)은 제 1 층간 절연막(INT1)을 관통하는 제 1 컨택홀(CH1)을 통해 제 1a 게이트 라인(G1a)에 접속될 수 있다. 도 6a 및 도 6b를 참조하면, 제 2a 게이트 라인(G2a) 및 제 1a 게이트 라인(G1a)은 박막트랜지스터(TFT)의 게이트 전극(GE)과 동일한 공정에 의해 형성될 수 있으며, 동일한 층상에 형성될 수 있다. 그리고, 제 2a 게이트 라인(G2a) 및 제 1a 게이트 라인(G1a)은 박막트랜지스터(TFT)의 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. 그리고, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 스토리지 캐패시터(Cst)의 제2 전극(C2)과 동일한 공정에 의해 형성될 수 있으며. 동일한 층에 형성될 수 있다. 그리고, 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)은 스토리지 캐패시터(Cst)의 제2 전극(C2)과 동일한 물질로 형성될 수 있다.
도 5와 도 6a 및 도 6b를 참조하면, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 복수의 반도체 패턴(예를 들면, ACT1, ACT2, ACT3)과 중첩되도록 배치될 수 있다. 액티브 영역(AA)에서 이형부를 가지는 제 1 영역의 제 1a 영역에서의 화소 개수와 이형부를 가지지 않은 제 2 영역에서의 화소 개수의 차이에 따라 발생하는 캐패시턴스 값을 보상할 수 있도록, 복수의 반도체 패턴(ACT1, ACT2, ACT3)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 중첩하는 면적을 다르게 형성할 수 있다. 예를 들면, 반도체 패턴(ACT)의 개수 또는 크기를 이용하여, 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하는 면적을 다르게 형성할 수 있다. 또는, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a) 중 적어도 하나의 폭 또는 길이를 조절하여, 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 중첩하는 면적을 다르게 형성할 수 있다. 구체적으로, 도 5에서는 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 일직선으로 도시되어 있으나, 굴곡을 가지는 요철형태 또는 계단형태로 형성할 수 도 있다. 이와 같이, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)을 요철형태 또는 계단형태로 형성하는 경우, 그 길이는 도 5에 도시된 바와 같이 일직선으로 형성된 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 길이보다 더 길어질 수 있게 된다. 따라서, 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 중첩하는 면적은 증가할 수 있다. 그리고, 보상을 위한 캐패시턴스 값을 증가시킬 수 있다.
제 1 층간 절연막(INT1) 상에는 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)을 커버하도록 제 2 층간 절연막(INT2)이 배치될 수 있다.
제 2 층간 절연막(INT2) 상에는 제 2a 더미 게이트 라인(GD2a) 및 제 1a 더미 게이트 라인(GD1a)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급전극(VDLb)은 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1) 및 게이트 절연막(GI)을 관통하는 제 3 및 제 4 컨택홀들(CH3, CH4)을 통해 반도체 패턴(ACT)들에 접속될 수 있다. 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴들(ACT1, ACT2, ACT3)과 중첩할 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다.
패시베이션막(PAS) 상에는 제 1 평탄화막(PLN1), 제2 평탄화막(PLN2) 및 봉지층(ENC) 중 적어도 하나의 층이 형성될 수 있다.
제 2 보상부(DCA2)는 제 1 보상부(DCA1) 유사하게 형성되며, 제 1 보상부(DCA1)와 동일한 방식으로 형성될 수 있으므로, 동일한 설명은 생략한다.
다음으로, 도 3, 도 7, 및 도 8a 및 도 8b를 참고하여 표시패널(10)의 제 3 보상부(DCA3)에 대해서 보다 구체적으로 설명하기로 한다.
도 7은 도 3의 제 3 보상부(DCA3)의 일부 영역을 확대 도시한 평면도이고, 도 8a는 도 7의 A-A'라인을 따라 자른 단면도이다. 도 8b는 B-B'라인을 따라 자른 단면도이다.
도 7 및 도 8a 및 도 8b를 참조하면, 표시패널(10)의 제 3 보상부(DCA3)는 기판(SUB) 상에 배치되는 버퍼층(BUF), 버퍼층(BUF) 상에 배치되는 복수의 반도체 패턴(예를 들면, ACT5, ACT6, ACT7)을 포함할 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일공정에 의해 형성될 수 있으며. 동일층에 형성될 수 있다. 그리고, 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일물질로 형성될 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 반도체 물질을 도체화한 층일 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)의 도체화는 박막트랜지스터(TFT)의 반도체층(A)의 소스영역(SA)과 드레인 영역(DA)을 도체화할 때 함께 도체화되어 형성될 수 있다. 버퍼층(BUF) 상에는 반도체 패턴(ACT5, ACT6, ACT7)을 커버하도록 또는 덮도록 게이트 절연막(GI)이 배치될 수 있다.
도 3, 도 7, 및 도 8a 및 도 8b를 참조하면, 게이트 절연막(GI) 상에는 동일 라인 상에서 제 3a 게이트 라인(G3a) 및 제 3b 게이트 라인(G3b)이 서로 분리되어 배치될 수 있다. 그리고, 제 4a 게이트 라인(G4a) 및 제 4b 게이트 라인(G4b)는 서로 분리되어 배치될 수 있다. 제 3a 게이트 라인(G3a)과 제 4a 게이트 라인(G3a)이 서로 나란하게 배치될 수 있다. 그리고, 제 3b 게이트 라인(G3b)과 제 4b 게이트 라인(G4b)이 서로 나란하게 배치될 수 있다.
게이트 절연막(GI) 상에는 제 3a 게이트 라인(G3a) 및 제 3b 게이트 라인(G3b)과 제 4a 게이트 라인(G4a) 및 제 4b 게이트 라인(G4b)을 커버하도록 제 1 층간 절연막(INT1)이 배치될 수 있다. 제 1 층간 절연막(INT1) 상에는 제 3a 게이트 라인(G3a)의 일단부 및 제 3b 게이트 라인(G3b)의 일단부와 중첩되도록 제 3 더미 게이트 라인(GD3)이 배치될 수 있으며, 제 4a 게이트 라인(G4a)의 일단부 및 제 4b 게이트 라인(G4b)의 일단부와 중첩되도록 제 4 더미 게이트 라인(GD4)이 배치될 수 있다.
제 3 더미 게이트 라인(GD3)은 제 1 층간 절연막(INT1)을 관통하는 제 5 컨택홀(CH5)들을 통해 제 3a 및 제 3b 게이트 라인(G3a, G3b)에 각각 접속될 수 있다. 제 4 더미 게이트 라인(GD4)은 제 1 층간 절연막(INT1)을 관통하는 제 6 컨택홀(CH6)들을 통해 제 4a 및 제 4b 게이트 라인(G4a, G4b)에 각각 접속될 수 있다.
제 3a 게이트 라인(G3a), 제 3b 게이트 라인(G3b), 제 4a 게이트 라인(G4a), 및 제 4b 게이트 라인(G4b)은 박막트랜지스터(TFT)의 게이트 전극(GE)과 동일한 공정에 의해 형성될 수 있으며, 동일한 층에 형성될 수 있다. 그리고, 제 3a 게이트 라인(G3a), 제 3b 게이트 라인(G3b), 제 4a 게이트 라인(G4a), 및 제 4b 게이트 라인(G4b)은 박막트랜지스터(TFT)의 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. 그리고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 공정에 의해 형성될 수 있으며. 동일한 층에 형성될 수 있다. 그리고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 물질로 형성될 수 있다.
도 7, 도 8a, 및 도 8b를 참조하면, 제 1 층간 절연막(INT1) 상에는 제 3 더미 게이트 라인(GD3)과 제 4 더미 게이트 라인(GD4)을 커버하도록 또는 덮도록 제 2 층간 절연막(INT2)이 배치될 수 있다.
제 2 층간 절연막(INT2) 상에는 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급전극(VDLb)은 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)을 관통하여 반도체 패턴(ACT5, ACT6)을 노출하는 제 7 및 제 8 컨택홀들(CH7, CH8)을 통해 반도체 패턴(ACT5, ACT6)에 각각 접속될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴들(ACT5, ACT6, ACT7)과 중첩할 수 있다. 그리고, 제 1 전원 공급전극(VDLb)는 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다.
상술한 구성에 따르는 제 1 보상부(DCA1)는, 도 5, 도 6a, 및 도 6b에 도시된 바와 같이, 각 더미 게이트 라인(GD1a 또는 GD2a)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD1a 또는 GD2a)과 복수의 반도체 패턴들(ACT1, ACT2, ACT2)에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
또한, 제 2 보상부(DCA2)는 제 1 보상부(DCA1)와 마찬가지로, 각 더미 게이트 라인(GD1b 또는 GD2b)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD1b 또는 GD2b)과 복수의 반도체 패턴들에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
제 3 보상부(DCA3)는, 도 7 및 도 8a 및 도 8b에 도시된 바와 같이, 각 더미 게이트 라인(GD3 또는 GD4)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD3 또는 GD4)과 복수의 반도체 패턴들(ACT5, ACT6, ACT7)에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
따라서, 본 명세서의 실시예에 따른 표시장치에서, 표시패널(10)은 제 1 캐패시턴스(C1)와 제 2 캐패시턴스(C2)의 2중 보상 캐패시터 구조를 갖는 제 1 보상부(DCA1) 및 제 2 보상부(DCA2)를 통해 제 1 및 제 2 서브 액티브영역에 인접하여 위치하는 베젤영역(BA)의 제 3a 영역의 한정된 공간에서 보상 캐패시턴스를 최대로 크게 할 수 있다. 그리고, 제 3 보상부(DCA3)도 제 1 보상부(DCA1)와 동일하게 2중 보상 캐패시터 구조를 가지므로, 액티브 영역(AA)의 노치부(NO)에 인접하여 위치하는 제 3a 영역의 한정된 공간에 보상 캐패시턴스를 최대로 크게 할 수 있다. 예를 들면, 제 3 보상부(DCA)도 제 1 보상부(DCA1)와 동일하게 2중 보상 캐패시터 구조를 가지므로, 제 1 및 제 2 서브 액티브영역 사이의 영역에 대응하는 베젤영역(BA)의 제 3a 영역에서 보상 캐패시턴스를 최대로 크게 할 수 있다. 따라서, 베젤영역의 제 3a 영역에 위치한 제 1 보상부(DCA1), 제 2 보상부(DCA2), 및 제 3 보상부(DAC3)를 통해 화소라인당 R-C부하를 증가시킬 수 있게 되므로, 액티브 영역(AA)의 비이형부인 제 2 영역에 배치된 화소라인 당 R-C부하와 근접하도록 보상할 수 있게 되어 표시패널의 휘도 불균일을 개선할 수 있는 효과를 얻을 수 있다.
다음으로 도 9를 참조하여 본 명세서의 실시예에 따른 표시장치에 의해 얻어지는 휘도 개선효과에 대해 설명하기로 한다.
도 9는 보상부가 형성되지 않은 표시장치의 휘도 변화와 본 명세서의 실시예에 따른 보상부가 형성된 표시장치의 휘도 변화를 나타낸 그래프이다. 도 9에서, 실선은 보상부가 형성되지 않은 표시장치의 휘도 변화를 나타내는 것이며, 점선은 본 명세서의 실시예에 따른 보상부가 형성된 표시장치의 휘도 변화를 나타내고 있다. 도 9에서, 표시장치의 기준 휘도는 150nit로 설정하였다.
도 9에서 가로 축은, 도 2에 도시된 표시장치의 제 1a 영역의 b-c구간에 대응하는 게이트 라인(1-30 번째 라인), 및 제 1a 영역의 c-d구간에 대응하는 게이트 라인(30-90 번째 라인), 및 제 2 영역의 d-e구간에 대응하는 게이트 라인(90-120 번째 라인)을 나타내고 있다. 그리고, 세로 축은 표시장치의 휘도 변화를 나타낸다. 세로 축에서 0%는 기준 휘도 150 nit 대비하여 표시장치의 휘도의 변화가 없다는 것을 나타낸다.
도 9를 참조하면, 보상부가 형성되지 않은 표시장치의 휘도 변화를 나타내는 실선을 살펴보면, 비이형부를 가지는 액티브 영역인 제 2 영역의 d-e구간에서는 휘도의 변화가 없지만, 이형부를 가지는 액티브 영역인 제 1a 영역의 b-c 및 c-d 구간에서는 휘도의 변화가 생기는 것을 확인할 수 있다. 따라서, 기준 휘도 대비하여 휘도의 변화량은 6%~18% 정도임을 알 수 있다.
도 9에서, 본 명세서의 실시예에 따른 보상부가 형성된 표시장치의 휘도 변화를 나타내는 점선을 살펴보면, 비이형부를 가지는 액티브 영역인 제 2 영역의 d-e구간 뿐만 아니라, 이형부를 가지는 액티브 영역인 제 1a 영역의 b-c 및 c-d 구간에서도 휘도의 변화가 없는 것을 알 수 있다. 위의 그래프로부터 베젤영역(BA)의 제 3a 영역에 위치한 제 1 보상부(DCA1), 제 2 보상부(DCA2), 및 제 3 보상부(DCA3)를 통해, 이형부를 포함하는 액티브 영역(AA)의 제 1a 영역에 위치한 게이트 라인의 R-C부하를 증가시킴으로써, 비이형부를 가지는 액티브 영역(AA)의 제 2 영역에 위치한 게이트 라인별 R-C부하와 근접하도록 보상할 수 있음을 알 수 있다.
액티브영역(AA)의 제 1a 영역에 인접하여 위치한 베젤영역(BA)의 제 3a 영역에 배치된 제 1 보상부(DCA1), 제 2 보상부(DCA2), 및 제 3 보상부(DAC3)를 통해 제 1a 영역의 게이트 라인별 R-C부하를 증가시킬 수 있게 되므로, 액티브영역(AA)에서 제 2 영역의 게이트 라인별 R-C부하와 근접하도록 보상할 수 있게 되어 표시패널의 휘도 불균일을 개선할 수 있는 효과를 얻을 수 있다.
도 10은 도 3의 제 1 보상부(DCA1)의 일부 영역을 확대 도시한 평면도이고, 도 11은 도 10의 C-C'라인의 단면도이다. 도 10 및 도 11의 설명에서는, 도 3, 도5, 및 도 6a 및 도 6b를 참조하여 설명하며, 중복된 부분에 대한 설명은 생략하거나 간략히 설명하도록 한다.
도 10 및 도 11을 참조하면, 표시패널(10)의 제 1 보상부(DCA1)는 기판(SUB) 상에 배치되는 버퍼층(BUF), 버퍼층(BUF) 상에 배치되는 반도체 패턴(ACT)을 포함할 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일공정에 의해 형성될 수 있으며. 동일층에 형성될 수 있다. 그리고, 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일물질로 형성될 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 반도체 물질을 도체화한 층일 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)의 도체화는 박막트랜지스터(TFT)의 반도체층(A)의 소스영역(SA)과 드레인 영역(DA)을 도체화할 때 함께 도체화되어 형성될 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 복수의 반도체 패턴(예를 들면, ACT1~ACT3)을 포함할 수 있다.
도 10을 참조하면, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 복수의 반도체 패턴(예를 들면, ACT1, ACT2, ACT3)과 중첩되도록 배치될 수 있다. 액티브 영역(AA)에서 이형부를 가지는 제 1 영역의 제 1a 영역에서의 화소 개수와 이형부를 가지지 않은 제 2 영역에서의 화소 개수의 차이에 따라 발생하는 캐패시턴스 값을 보상할 수 있도록, 복수의 반도체 패턴(ACT1, ACT2, ACT3)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 중첩하는 면적을 다르게 형성할 수 있다.
예를 들면, 반도체 패턴(ACT)의 개수 또는 크기를 이용하여, 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하는 면적을 다르게 형성할 수 있다. 그리고, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a) 중 적어도 하나의 폭 또는 길이를 조절하여, 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 중첩하는 면적을 다르게 형성할 수 있다.
그리고, 반도체 패턴(ACT)에 제 1 오프닝부(OP1)를 형성하여 반도체 패턴(ACT)과 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하는 면적을 다르게 형성할 수 있다. 예를 들면, 도 10 및 도 11에 도시된 바와 같이, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)와 중첩하는 반도체 패턴(ACT)의 일부 영역을 제거하여 제 1 오프닝부(OP1)를 형성할 수 있다. 제 1 오프닝부(OP1)의 폭은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 폭보다 더 크게 형성될 수 있다.
보상을 위한 캐패시턴스 값에 따라서, 제 1 오프닝부(OP1)의 폭은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 폭보다 작게 형성될 수 도 있다.
도 10을 참조하면, 제 1 오프닝부(OP1)는 반도체 패턴(ACT)내에 위치하며, 복수개의 제 1 오프닝부(OP1)가 형성될 수 있다.
버퍼층(BUF) 상에는 반도체 패턴(ACT) 및 제 1 오프닝부(OP1)를 커버하도록 또는 덮도록 게이트 절연막(GI) 및 제 1 층간 절연막(INT1)이 배치될 수 있다. 그리고, 제 1 층간 절연막(INT)상에는 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 반도체 패턴(ACT)과 제 1 오프닝부(OP1)와 중첩하도록 배치될 수 있다.
그리고, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 공정에 의해 형성될 수 있으며. 동일층에 형성될 수 있다. 그리고, 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 물질로 형성될 수 있다.
도 11을 참조하면, 제 1 층간 절연막(ILD1) 상에는 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)을 커버하도록 또는 덮도록 제 2 층간 절연막(INT2)이 배치될 수 있다.
제 2 층간 절연막(INT2) 상에는 제 2a 더미 게이트 라인(GD2a) 및 제 1a 더미 게이트 라인(GD1a)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급전극(VDLb)은 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1) 및 게이트 절연막(GI)을 관통하는 제 3 컨택홀(CH3)을 통해 반도체 패턴(ACT)에 접속될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴들(ACT1, ACT2, ACT3)과 중첩할 수 있다. 또한, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하는 제 1 전원 공급전극(VDLb)의 일부영역을 제거하여 제 2 오프닝부(OP2)를 형성할 수 있다. 제 2 오프닝부(OP2)의 폭은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 폭보다 더 크게 형성될 수 있다. 보상을 위한 캐패시턴스 값에 따라서, 제 2 오프닝부(OP2)의 폭은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 폭보다 작게 형성될 수도 있다. 그리고, 제 2 오프닝부(OP2)는 반도체 패턴(ACT)과 중첩하도록 배치될 수 있다.
도 11을 참조하면, 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1) 및 게이트 절연막(GI)을 관통하여 반도체 패턴(ACT)을 노출하는 제 3 컨택홀(CH3)은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)의 양측에 배치될 수 있으며, 반도체 패턴(ACT)의 제 1 오프닝부(OP1)와 중첩하지 않도록 배치될 수 있다. 예를 들면, 제 3a 컨택홀(CH3a) 및 제 3b 컨택홀(CH3b)는 제 1a 더미 게이트 라인(GD1a)의 양측에 배치될 수 있으며, 제 3b 컨택홀(CH3b) 및 제 3c 컨택홀(CH3c)은 제 1a 더미 게이트 라인(GD1a)의 양측에 배치될 수 있다. 그리고, 제 3a 컨택홀(CH3a), 제 3b 컨택홀(CH3b), 및 제 3c 컨택홀(CH3c)은 반도체 패턴(ACT)의 제 1 오프닝부(OP1)와 중첩하지 않도록 배치될 수 있다.
그리고, 제 1 전원 공급전극(VDLb)의 제 2 오프닝부(OP2)는 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하도록 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)의 제 2 오프닝부(OP2)는 반도체 패턴(ACT)의 제 1 오프닝부(OP1)와 중첩하지 않도록 배치될 수 있다. 또한, 제 1 전원 공급전극(VDLb)의 제 2 오프닝부(OP2)는 제 3 콘택홀(CH3)과 중첩하지 않도록 배치될 수 있다.
제 1 전원 공급전극(VDLb)은 반도체 패턴(ACT)의 제 1 오프닝부(OP1)와 중첩할 수 있다.
그리고, 제 1 전원 공급전극(VDLb)는 도 3에 도시된 바와 같이 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다.
제 1 전원 공급전극(VDLb)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인 전극(DE)과 동일공정에 의해 형성될 수 있으며. 동일층에 형성될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 박막트랜지스터(TFT)의 소스전극(SE) 및 드레인 전극(DE)과 동일물질로 형성될 수 있다.
반도체 패턴(ACT)의 제 1 오프닝부(OP1)는 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하고, 제 1 전원 공급전극(VDLb)과 중첩함으로써, 제 1 오프닝부(OP1)가 배치된 영역에는 제 1 보상 캐패시턴스(DC1)의 제 1 보상성분만을 포함한 단일 보상 캐패시터 구조를 가질 수 있다. 제 1 보상 캐패시턴스(DC1)는 제 2 층간 절연층(INT2)을 사이에 두고 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 제 1 전원 공급전극(VDLb)과 중첩한 구조일 수 있다.
그리고, 제 1 전원 공급전극(VDLb)의 제 2 오프닝부(OP2)는 반도체 패턴(ACT)과 중첩하고, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩함으로써, 제 2 오프닝부(OP2)가 배치된 영역에는 제 2 보상 캐패시턴스(DC2)의 제 2 보상성분만을 포함한 단일 보상 캐패시터 구조를 가질 수 있다. 제 2 보상 캐패시턴스(DC2)는 게이트 절연막(GI)및 제1 층간 절연층(INT1)을 사이에 두고 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)이 반도체 패턴(ACT)과 중첩한 구조일 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다.
패시베이션막(PAS) 상에는 제 1 평탄화막(PLN1), 제2 평탄화막(PLN2) 및 봉지층(ENC) 중 적어도 하나의 층이 형성될 수 있다.
제 2 보상부(DCA2)는 제 1 보상부(DCA1)와 유사하게 형성되며, 제 1 보상부(DCA1)와 동일한 방식으로 형성되므로, 이에 대한 설명은 생략한다.
도 12는 도 3의 제 3 보상부(DCA3)의 일부 영역을 확대 도시한 평면도이고, 도 13은 도 12의 C-C'라인의 단면도이다. 도 12 및 도 13의 설명에서는 도 3, 도 7, 및 도 8a 및 도 8b를 참조하여 설명하며, 중복된 부분에 대한 설명은 생략하거나 간략히 설명하도록 한다.
도 12를 참조하면, 표시패널(10)의 제 3 보상부(DCA3)는 기판(SUB) 상에 배치되는 버퍼층(BUF), 버퍼층(BUF) 상에 배치되는 복수의 반도체 패턴(예를 들면, ACT5, ACT6, ACT7)을 포함할 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일공정에 의해 형성될 수 있으며. 동일층에 형성될 수 있다. 그리고, 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 박막트랜지스터(TFT)의 반도체층(A)과 동일물질로 형성될 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 반도체 물질을 도체화한 층일 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)의 도체화는 박막트랜지스터(TFT)의 반도체층(A)의 소스영역(SA)과 드레인 영역(DA)을 도체화할 때 함께 도체화되어 형성될 수 있다. 버퍼층(BUF) 상에는 반도체 패턴(ACT5, ACT6, ACT7)을 커버하도록 게이트 절연막(GI)이 배치될 수 있다.
도 12를 참조하면, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 복수의 반도체 패턴(예를 들면, ACT5, ACT6, ACT7)과 중첩되도록 배치될 수 있다. 액티브 영역(AA)에서 이형부를 가지는 제 1 영역의 제 1a 영역에서의 화소 개수와 이형부를 가지지 않은 제 2 영역에서의 화소 개수의 차이에 따라 발생하는 캐패시턴스 값을 보상할 수 있도록, 복수의 반도체 패턴(ACT5, ACT6, ACT7)과 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 중첩하는 면적을 다르게 형성할 수 있다.
예를 들면, 반도체 패턴(ACT)의 개수 또는 크기를 이용하여, 반도체 패턴(ACT)과 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하는 면적을 다르게 형성할 수 있다. 그리고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4) 중 적어도 하나의 폭 또는 길이를 조절하여, 반도체 패턴(ACT)과 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 중첩하는 면적을 다르게 형성할 수 있다.
그리고, 반도체 패턴(ACT)에 제 3 오프닝부(OP3)를 형성하여 반도체 패턴(ACT)과 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 중첩하는 면적을 다르게 형성할 수 있다. 예를 들면, 도 12 및 도 13에 도시된 바와 같이, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하는 반도체 패턴(ACT)의 일부 영역을 제거하여 제 3 오프닝부(OP3)를 형성할 수 있다. 제 3 오프닝부(OP3)의 폭은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)의 폭보다 더 크게 형성될 수 있다.
보상을 위한 캐패시턴스 값에 따라서, 제 3 오프닝부(OP3)의 폭은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)의 폭보다 작게 형성될 수도 있다.
도 12를 참조하면, 제 3 오프닝부(OP3)는 반도체 패턴(ACT) 내에 위치하며, 복수개의 제 3 오프닝부(OP3)가 형성될 수 있다.
도 13을 참조하면, 버퍼층(BUF) 상에는 반도체 패턴(ACT) 및 제 3 오프닝부(OP3)를 커버하도록 게이트 절연막(GI) 및 제 1 층간 절연막(INT1)이 배치될 수 있다. 그리고, 제 1 층간 절연막(INT)상에는 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 반도체 패턴(ACT)과 제 3 오프닝부(OP3)와 중첩하도록 배치될 수 있다.
그리고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 공정에 의해 형성될 수 있으며. 동일한 층에 형성될 수 있다. 그리고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 물질로 형성될 수 있다.
그리고, 제 1 층간 절연막(INT1) 상에는 제 3 더미 게이트 라인(GD3)과 제 4 더미 게이트 라인(GD4)을 커버하도록 또는 덮도록 제 2 층간 절연막(INT2)이 배치될 수 있다.
제 2 층간 절연막(INT2) 상에는 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급전극(VDLb)은 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)을 관통하여 반도체 패턴(ACT5, ACT6)을 노출하는 제 7 및 제 8 컨택홀들(CH7, CH8)을 통해 반도체 패턴(ACT5, ACT6)에 각각 접속될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴들(ACT5, ACT6, ACT7)과 중첩할 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다.
제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하는 제 1 전원 공급전극(VDLb)의 일부영역을 제거하여 제 4 오프닝부(OP4)를 형성할 수 있다. 제 4 오프닝부(OP4)의 폭은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)의 폭보다 더 크게 형성될 수 있다. 보상을 위한 캐패시턴스 값에 따라서, 제 4 오프닝부(OP4)의 폭은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)의 폭보다 작게 형성될 수 도 있다. 그리고, 제 4 오프닝부(OP4)는 반도체 패턴(ACT)과 중첩하도록 배치될 수 있다.
도 13을 참조하면, 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1) 및 게이트 절연막(GI)을 관통하여 반도체 패턴(ACT)을 노출하는 제 7 컨택홀(CH7)은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)의 양측에 배치될 수 있으며, 반도체 패턴(ACT)의 제 3 오프닝부(OP3)와 중첩하지 않도록 배치될 수 있다. 예를 들면, 제 7a 컨택홀(CH7a) 및 제 7b 컨택홀(CH7b)은 제 3 더미 게이트 라인(GD3)의 양측에 배치될 수 있으며, 제 7b 컨택홀(CH7b) 및 제 7c 컨택홀(CH7c)은 제 4 더미 게이트 라인(GD4)의 양측에 배치될 수 있다. 그리고, 제 7a 컨택홀(CH7a), 제 7b 컨택홀(CH7b), 및 제 7c 컨택홀(CH7c)은 반도체 패턴(ACT)의 제 3 오프닝부(OP3)와 중첩하지 않도록 배치될 수 있다.
그리고, 제 1 전원 공급전극(VDLb)의 제 4 오프닝부(OP4)는 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하도록 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)의 제 4 오프닝부(OP4)는 반도체 패턴(ACT)의 제 3 오프닝부(OP3)와 중첩하지 않도록 배치될 수 있다. 또한, 제 1 전원 공급전극(VDLb)의 제 4 오프닝부(OP4)는 제 7 컨택홀(CH7)과 중첩하지 않도록 배치될 수 있다.
제 1 전원 공급전극(VDLb)은 반도체 패턴(ACT)의 제 3 오프닝부(OP3)와 중첩할 수 있다.
반도체 패턴(ACT)의 제 3 오프닝부(OP3)는 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하고, 제 1 전원 공급전극(VDLb)과 중첩함으로써, 제 3 오프닝부(OP3)가 배치된 영역에는 제 1 보상 캐패시턴스(DC1)의 제 1 보상성분만을 포함한 단일 보상 캐패시터 구조를 가질 수 있다. 제 1 보상 캐패시턴스(DC1)는 제 2 층간 절연층(INT2)을 사이에 두고 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 제 1 전원 공급전극(VDLb)과 중첩한 구조일 수 있다.
그리고, 제 1 전원 공급전극(VDLb)의 제 4 오프닝부(OP4)는 반도체 패턴(ACT)과 중첩하고, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩함으로써, 제 2 오프닝부(OP2)가 배치된 영역에는 제 2 보상 캐패시턴스(DC2)의 제 2 보상성분만을 포함한 단일 보상 캐패시터 구조를 가질 수 있다. 제 2 보상 캐패시턴스(DC2)는 게이트 절연막(GI)및 제 1 층간 절연층(INT1)을 사이에 두고 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)이 반도체 패턴(ACT)과 중첩한 구조일 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다. 그리고, 패시베이션막(PAS)상에는 제 1 평탄화막(PLN1), 제2 평탄화막(PLN2) 및 봉지층(ENC) 중 적어도 하나의 층이 형성될 수 있다.
상술한 구성에 따르는 제 1 보상부(DCA1)는, 도 5 및 도 6a 및 도 6b에 도시된 바와 같이, 각 더미 게이트 라인(GD1a 또는 GD2a)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD1a 또는 GD2a)과 복수의 반도체 패턴들(ACT1, ACT2, ACT2)에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
또한, 제 2 보상부(DCA2)는 제 1 보상부(DCA1)와 마찬가지로, 각 더미 게이트 라인(GD1b 또는 GD2b)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD1b 또는 GD2b)과 복수의 반도체 패턴들에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
제 3 보상부(DCA3)는, 도 7 및 도 8a 및 도 8b에 도시된 바와 같이, 각 더미 게이트 라인(GD3 또는 GD4)과 제 1 전원 공급전극 (VDLb)에 의해 형성되는 제 1 보상 캐패시턴스들(DC1)의 제 1 보상성분과, 각 더미 게이트 라인(GD3 또는 GD4)과 복수의 반도체 패턴들(ACT5, ACT6, ACT7)에 의해 형성되는 제 2 보상 캐패시턴스들(DC2)의 제 2 보상성분을 포함할 수 있다.
따라서, 본 명세서의 실시예에 따른 표시장치에서, 표시패널(10)은 제 1 캐패시턴스(C1)와 제 2 캐패시턴스(C2)의 2중 보상 캐패시터 구조를 갖는 제 1 보상부(DCA1) 및 제 2 보상부(DCA2)를 통해 제 1 및 제 2 서브 액티브영역에 인접하여 위치하는 베젤영역(BA)의 제 3a 영역의 한정된 공간에서 보상 캐패시턴스를 최대로 크게 할 수 있다. 그리고, 제 3 보상부(DCA3)도 제 1 보상부(DCA1)와 동일하게 2중 보상 캐패시터 구조를 가지므로, 액티브 영역(AA)의 노치부(NO)에 인접하여 위치하는 제 3a 영역의 한정된 공간에 보상 캐패시턴스를 최대로 크게 할 수 있다. 예를 들면, 제 3 보상부(DCA)도 제 1 보상부(DCA1)와 동일하게 2중 보상 캐패시터 구조를 가지므로, 제 1 및 제 2 서브 액티브영역 사이의 영역에 대응하는 베젤영역(BA)의 제 3a 영역에서 보상 캐패시턴스를 최대로 크게 할 수 있다. 따라서, 베젤영역의 제 3a 영역에 위치한 제 1 보상부(DCA1), 제 2 보상부(DCA2), 및 제 3 보상부(DAC3)를 통해 화소라인당 R-C부하를 증가시킬 수 있게 되므로, 액티브 영역(AA)의 비이형부인 제 2 영역에 배치된 화소라인 당 R-C부하와 근접하도록 보상할 수 있게 되어 표시패널의 휘도 불균일을 개선할 수 있는 효과를 얻을 수 있다.
도 14는 도 2에 도시된 R1을 개략적으로 도시한 평면도이다. 도 15는 도 14의 제 3 보상부, 제 3 더미 컨택부, 및 제 4 더미 컨택부의 영역을 확대 도시한 평면도이다. 도 16a는 도 15의 D-D'라인의 단면도이다. 도 16b는 도 15의 E-E'라인의 단면도이다. 도 16c는 도 15의 F-F'라인의 단면도이다. 도 17은 도 14의 제 1 보상부, 제 1 더미 컨택부, 및 제 2 더미 컨택부의 영역을 확대 도시한 평면도이다. 도 18a는 도 17의 G-G'라인의 단면도이다. 도 18b는 도 17의 H-H'라인의 단면도이다. 18c는 도 17의 I-I'라인의 단면도이다. 도 14의 설명에서는 도 3을 참조하여 설명하며, 중복된 부분에 대한 설명은 생략하거나 간략히 설명하도록 한다. 도 15의 설명에서는 도 7을 참조하여 설명하고 도 17의 설명에서는 도 5를 참조하여 설명하며, 중복된 부분에 대한 설명은 생략하거나 간략히 설명하도록 한다.
도 14를 참조하면, 액티브 영역(AA)의 제 1 영역과 액티브 영역(A/A)의 제 2 영역의 휘도 불균일을 보상하기 위해, 베젤 영역(BA)의 제 3 영역에 적어도 하나의 제 1 내지 제 3 보상부(DCA1~DCA3)를 배치할 수 있다. 그리고, 액티브 영역(AA)의 제 1 영역에서 라운드 형태를 갖는 곡면부(RO)와 인접한 베젤 영역(BA)의 제 3 영역에 적어도 하나의 제 1 내지 제 6 더미 컨택부(DCH1~DCH6)를 배치할 수 있다.
도 14를 참조하면, 노치부(NO)에 의해 표시패널(10)에서 액티브 영역(AA)의 제 1a 영역이 좌우로 분할된 제 1 및 제 2 서브 액티브 영역들을 포함할 수 있다.
본 명세서의 실시예에 따르는 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 그리고, 액티브 영역(AA)은 이형부를 갖는 제 1영역과 이형부를 갖지 않는 제 2 영역을 포함할 수 있다. 그리고, 제 1 영역은 노치부(NO) 및 곡선부(RO)를 포함하는 제 1a 영역과 곡선부(RO)를 포함하는 제 1b 영역을 포함할 수 있다. 베젤영역(BA)은 액티브 영역(AA)과 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다. 그리고, 베젤영역(BA)은 이형부를 갖는 제 3 영역 및 이형부를 갖지 않는 제 4 영역을 포함할 수 있다. 그리고, 제 3 영역은 노치부(NO) 및 곡선부(RO)를 포함하는 제 3a 영역과 곡선부(RO)를 포함하는 제 3b 영역을 포함할 수 있다. 그리고, 베젤영역(BA)의 제 3a 영역은 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있으며, 베젤영역(BA)의 제3b 영역은 액티브 영역(AA)의 제 1b 영역에 인접하여 배치될 수 있다. 또한, 베젤영역(BA)의 제 3a 영역은 액티브 영역(AA)의 제 1a 영역과 동일한 형상의 이형부를 가질 수 있으며, 베젤영역(BA)의 제 3b 영역은 액티브 영역(AA)의 제 1b 영역과 동일한 형상의 이형부를 가질 수 있다.
도 14에서는 액티브 영역(AA)의 제 1a 영역과 베젤영역(BA)의 제 3a 영역을 도시하여 설명하도록 한다. 그리고, 도 14에서는 설명을 간략히 하기 위해, 도 2의 액티브 영역(AA)에서 배치되는 제 1 전원 라인(VD1~VDm), 게이트 라인(G1~Gn), 및 데이터 라인(D1~Dm)의 도시는 생략하도록 한다.
표시패널(10)은 베젤영역(BA)에서 제 3 영역의 제 3a 영역의 좌측에 위치하는 제 1 보상영역에 배치되는 제 1a 및 제 2a 더미 게이트 라인(GD1a, GD2a)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 1 보상부(DCA1)와, 제 3a 영역의 우측에 위치하는 제 2 보상영역에 배치되는 제 1b 및 제 2b 더미 게이트 라인(GD1b, GD2b)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 2 보상부(DCA2)를 포함할 수 있다. 그리고, 표시패널(10)은 제 3a 영역의 중앙에 위치하는 제 3 보상영역에 배치되는 제 3 및 제 4 더미 게이트 라인들(GD3, GD4)이 제 1 전원 공급전극(VDLb)과 중첩되어 형성되는 제 3 보상부(DCA3)를 포함할 수 있다. 예를 들어, 액티브 영역(AA)의 제 1a 영역은 노치부(NO)에 의해 좌우로 분할된 제 1 및 제 2 서브 액티브 영역들을 포함할 수 있다. 제 1a 영역의 좌측에 위치하는 제 1 서브 액티브 영역에 인접한 베젤 영역(BA)에 제 1 보상부(DCA1)가 배치될 수 있다. 또한, 제 1a 영역의 우측에 위치하는 제 2 서브 액티브 영역에 인접한 베젤 영역(BA)에 제 2 보상부(DCA2)가 배치될 수 있다. 그리고, 제 1a 영역의 노치부(NO)에 인접한 베젤 영역(BA)에 제 3 보상부(DCA3)가 배치될 수 있다.
도 14를 참조하면, 제 3 보상부(DCA3)는 제 1 서브 액티브 영역과 제 2 서브 액티브 영역 사이에 위치하는 베젤 영역(BA)의 제 3 영역에 배치될 수 있다. 그리고, 제 3 더미 컨택부(DCH3)는 제 1 서브 액티브 영역과 제 3 보상부(DCA3) 사이에 위치하는 베젤 영역(BA)의 제 3 영역에 배치될 수 있다. 또한, 제 4 더미 컨택부(DCH4)는 제 3 보상부(DCA3)와 제 2 서브 액티브 영역 사이에 위치하는 베젤 영역(BA)의 제 3 영역에 배치될 수 있다.
그리고, 본 명세서의 실시예에 따른 표시장치는, 도 14에 도시된 바와 같이, 액티브 영역(AA)의 제 1a 영역에서 라운드 형태를 갖는 곡면부(RO)와 인접한 베젤 영역(BA)에 제 1 내지 제 6 더미 컨택부(DCH1~DCH6)가 배치될 수 있다. 예를 들어, 제 1a 영역의 좌측에 위치하는 제 1 서브 액티브 영역의 곡면부(RO)와 인접한 베젤 영역(BA)에 제 1 더미 컨택부(DCH1) 및 제 2 더미 컨택부(DCH2)가 배치될 수 있다. 또한, 제 1a 영역의 우측에 위치하는 제 2 서브 액티브 영역의 곡면부(RO)와 인접한 베젤 영역(BA)에 제 5 더미 컨택부(DCH5) 및 제 6 더미 컨택부(DCH6)가 배치될 수 있다. 그리고, 제 1a 영역의 노치부(NO)에 배치된 곡면부(RO)와 인접한 베젤 영역(BA)에 제 3 더미 컨택부(DCH3) 및 제 4 더미 컨택부(DCH4)가 배치될 수 있다. 본 명세서의 실시예에 따른 표시장치는, 액티브 영역(AA)의 제 1b 영역에서 라운드 형태를 갖는 곡면부(RO)와 인접한 베젤 영역(BA)에서도 더미 컨택부가 배치될 수 있다. 본 명세서의 실시예에 따른 표시장치와 같이, 표시패널(10)의 이형부에서 발생되는 휘도 불균일을 보상하기 위하여 이형부에 대응하는 베젤 영역(BA)에 보상부를 배치할 수 있다. 그리고, 보상부에는 캐패시턴스를 확보하기 위하여 컨택홀이 배치될 수 있다. 본 명세서의 발명자는 베젤 영역(BA)에서 보상부가 배치되는 특정 영역에서만 컨택홀이 형성되는 경우, 액티브 영역(AA)의 화소(P)마다 전압이 충전되는 시간이 달라지게 되는 것을 확인하였다. 그리고, 화소(P)마다 전압이 충전되는 시간이 달라짐에 따라, 액티브 영역(AA)의 이형부에서 휘도 불균일이 발생하는 것을 확인하게 되었다. 본 명세서의 발명자는, 베젤 영역(BA)에 배치되는 컨택홀의 밀도에 따라, 화소(P)의 휘도가 영향을 받는 것을 알게 된 것이다. 그리고, 휘도의 불균일은 액티브 영역(AA)에서도 라운드 형태를 갖는 곡면부(RO)에서 쉽게 발생되는 것으로 확인 되었다.
본 명세서의 실시예에 따른 표시장치는, 액티브 영역(AA)의 곡면부(RO)와 인접한 베젤 영역(BA)에 더미 홀을 형성하여, 홀의 밀도 불균형에 따른 표시패널(10)의 휘도 불균일 발생을 저감할 수 있다.
다음으로, 도 15, 도 16a, 도 16b, 및 도 16c를 참조하여 표시패널(10)의 베젤 영역(BA)에 배치된 제 3 보상부(DCA3), 제 3 더미 컨택부(DCH3), 및 제 4 더미 컨택부(DCH4)에 대해서 보다 구체적으로 설명하기로 한다. 도 15는 도 14의 제 3 보상부(DCA3), 제 3 더미 컨택부(DCH3), 및 제 4 더미 컨택부(DCH4)의 영역을 확대 도시한 평면도이다. 도 16a는 도 15의 제 3 더미 컨택부(DCH3)에 대응하는 영역에서 D-D'라인의 단면도이다. 도 16b는 도 15의 제 3 보상부(DCA3)에 대응하는 영역에서 E-E'라인의 단면도이다. 도 16c는 도 15의 제 4 더미 컨택부(DCH4)에 대응하는 영역에서 F-F'라인의 단면도이다.
도 15 그리고 도 16a, 도 16b, 및 도 16c를 참조하면, 베젤 영역(BA)의 제 3a 영역에 배치된 제 3 더미 컨택부(DCH3), 제 3 보상부(DCA3), 및 제 4 더미 컨택부(DCH4)는 기판(SUB)상에 있는 버퍼층(BUF)을 포함하며, 버퍼층(BUF) 상에 배치되는 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT3, DACT4)을 포함할 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT), 제 3 더미 컨택부(DCH3)의 제 3 더미 반도체 패턴(DACT3), 및 제 4 더미 컨택부(DCH4)의 제 4 더미 반도체 패턴(DACT4)은 박막트랜지스터(TFT)의 반도체층(A)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
그리고, 버퍼층(BUF) 상에는 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT3, DACT4)을 커버하도록 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 제 1 층간 절연막(INT)이 배치될 수 있다.
제 1 층간 절연막(INT)상에는 서로 이격되어 있는 제 3a 게이트 라인(G3a)과 제 3b 게이트 라인(G3b)을 연결하는 제 3 더미 게이트 라인(GD3)이 배치될 수 있다. 그리고, 제 4a 게이트 라인(G4a)과 제 4b 게이트 라인(G4b)을 연결하는 제 4 더미 게이트 라인(GD4)이 배치될 수 있다. 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
도 16a 및 도 16c를 참조하면, 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 더미 반도체 패턴(DACT3, DACT4)과 중첩하지 않도록 배치된다. 예를 들어, 제3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)은 제 3 더미 컨택부(DCH3)의 제 3 더미 반도체 패턴(DACT3) 및 제 4 더미 컨택부(DCH4)의 제 4 더미 반도체 패턴(DACT4)과 중첩하지 않도록 배치된다. 도 16b를 참조하면, 버퍼층(BUF)상에 배치된 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하도록 형성된다. 반도체 패턴(ACT)은 복수의 패턴으로 이루어질 수 있다. 그리고, 복수의 반도체 패턴(ACT) 중 적어도 하나의 반도체 패턴(ACT)은 제 3 더미 게이트 라인(GD3)과 제 4 더미 게이트 라인(GD4)과 모두 중첩한다. 예를 들어, 도 15 및 도 16b를 참조하면, 복수의 반도체 패턴(ACT) 중 하나인 제 5 반도체 패턴(ACT5)은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 모두 중첩한다. 그러나, 도 15에 도시된 바와 같이, 복수의 제 3 더미 반도체 패턴(DACT3) 및 제 4 더미 반도체 패턴(DACT4) 각각은 제 3 더미 게이트 라인(GD3) 및 제 4 더미 게이트 라인(GD4)과 중첩하지 않도록 배치된다.
도 16a, 도 16b, 및 도 16c를 참조하면, 제 1 층간 절연막(INT1) 상에는 제 3 더미 게이트 라인(GD3)과 제 4 더미 게이트 라인(GD4)을 커버하도록 또는 덮도록 제 2 층간 절연막(INT2)이 배치될 수 있다. 그리고, 게이트 절연막(GI), 제 1 층간 절연막(INT1), 및 제 2 층간 절연막(INT)은 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT3, DACT4)을 노출하는 오픈부를 포함할 수 있다. 예를 들어, 반도체 패턴(ACT), 제 3 더미 반도체 패턴(DACT3), 및 제 4 더미 반도체 패턴(DACT4) 상에 배치된 게이트 절연막(GI), 제 1 층간 절연막(INT1), 및 제 2 층간 절연막(INT2)은 반도체 패턴(ACT)의 상부면을 노출하는 컨택홀(CH), 제 3 더미 반도체 패턴(DACT3)의 상부면을 노출하는 제 3 더미 홀(DH3), 및 제 4 더미 반도체 패턴(DACT4)의 상부면을 노출하는 제 4 더미 홀(DH4)을 포함할 수 있다. 도 15에 도시된 바와 같이, 복수의 제 3 더미 반도체 패턴(DACT3)은 복수의 제 3 더미 홀(DH3)과 각각 중첩할 수 있다. 그리고, 복수의 제 4 더미 반도체 패턴(DACT4)은 복수의 제 4 더미 홀(DH4)과 각각 중첩할 수 있다. 또한, 제 3 보상부(DCA3)에 배치된 컨택홀(CH)과 동일한 밀도로 더미 컨택부(DCH3, DCH4)에 더미 홀(DH3, DH4)을 배치할 수 있다. 제 3 보상부(DCA3)의 반도체 패턴(ACT)은 복수의 컨택홀(CH)과 중첩하도록 형성된다. 반도체 패턴(ACT)은 복수의 패턴으로 이루어질 수 있다. 그리고, 복수의 반도체 패턴(ACT) 중 적어도 하나의 반도체 패턴(ACT)은 적어도 2개 이상의 컨택홀(CH)과 중첩한다. 예를 들어, 도 15 및 도 16b를 참조하면, 복수의 반도체 패턴(ACT) 중 하나인 제 5 반도체 패턴(ACT5)은 적어도 2개 이상의 제 7 컨택홀(CH7)과 중첩한다. 그리고, 도 15, 도 16a, 및 도 16c를 참조하면, 복수의 더미 반도체 패턴(DACT4, DACT3)은 복수의 더미 홀(DH3, DH4)과 일대일로 대응하여 중첩한다. 복수의 제 3 더미 반도체 패턴(DACT3)은 복수의 제 3 더미 홀(DH3)과 일대일로 대응하여 중첩할 수 있다. 그리고, 복수의 제 4 더미 반도체 패턴(DACT4)은 복수의 제 4 더미 홀(DH4)과 일대일로 대응하여 중첩할 수 있다
복수의 더미 반도체 패턴(DACT4, DACT3) 중 하나의 패턴은 복수의 반도체 패턴(ACT) 중 하나의 패턴보다 면적이 작다. 예를 들어, 제 3 더미 컨택부(DCH3)에 배치된 제 3 더미 반도체 패턴(DACT3)의 면적은 제 3 보상부(DCA3)에 배치된 제 5 반도체 패턴(ACT5)의 면적보다 작다.
제 2 층간 절연막(INT2) 상에는 반도체 패턴(ACT), 제 3 더미 반도체 패턴(DACT3), 및 제 4 더미 반도체 패턴(DACT4)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급 전극(VDLb)은 제 3 더미 게이트 라인(GD3)과 제 4 더미 게이트 라인(GD4)과 중첩할 수 있다.
제 1 전원 공급전극(VDLb)은 반도체 패턴(ACT)을 노출하는 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)의 컨택홀(CH)을 통해 반도체 패턴(ACT)에 각각 접속될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴(ACT)과 연결될 수 있다. 또한, 제 1 전원 공급전극(VDLb)은 더미 반도체 패턴(DACT3, DACT4)을 노출하는 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)의 더미 홀(DH3, DH4)을 통하여 더미 반도체 패턴(DACT3, DACT4)과 연결될 수 있다. 예를 들어, 도 16a 및 도 16c에 도시된 바와 같이, 제 3 더미 반도체 패턴(DACT3)은 제 3 더미 홀(DH3)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다. 그리고, 제 4 더미 반도체 패턴(DACT4)은 제 4 더미 홀(DH4)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다. 그리고, 도 16b를 참조하면, 제 5 반도체 패턴(ACT5)은 제 7 컨택홀(CH7)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다.
그리고, 제 1 전원 공급전극(VDLb)는 액티브 영역(AA)의 제 1a 영역에 인접하여 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다. 제 1 전원 공급 전극(VDLb)은 박막트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다.
다음으로, 도 17, 도 18a 내지 도 18c를 참조하여 표시패널(10)의 베젤 영역(BA)에 배치된 제 1 보상부(DCA1), 제 1 더미 컨택부(DCH1), 및 제 2 더미 컨택부(DCH2)에 대해서 보다 구체적으로 설명하기로 한다. 도 17은 도 14의 제 1 보상부(DCA1), 제 1 더미 컨택부(DCA1), 및 제 2 더미 컨택부(DCH2)의 영역을 확대 도시한 평면도이다. 도 18a은 도 17의 제 2 더미 컨택부(DCH2)에 대응하는 영역에서 G-G'라인의 단면도이다. 도 18b는 도 17의 제 1 보상부(DCA1)에 대응하는 영역에서 H-H'라인의 단면도이다. 도 18c는 도 17의 제 1 더미 컨택부(DCH1)에 대응하는 영역에서 I-I'라인의 단면도이다.
도 17 및 도 18a 내지 도 18c를 참조하면, 베젤 영역(BA)의 제 3a 영역에 배치된 제 1 더미 컨택부(DCH1), 제 1 보상부(DCA1), 및 제 2 더미 컨택부(DCH2)는 기판(SUB)상에 있는 버퍼층(BUF)을 포함하며, 버퍼층(BUF) 상에 배치되는 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT1, DACT2)을 포함할 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT), 제 1 더미 컨택부(DCH1)의 제 1 더미 반도체 패턴(DACT1), 및 제 2 더미 컨택부(DCH2)의 제 2 더미 반도체 패턴(DACT2)은 박막트랜지스터(TFT)의 반도체층(A)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
그리고, 버퍼층(BUF) 상에는 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT1, DACT2)을 커버하도록 게이트 절연막(GI)이 배치될 수 있다.
게이트 절연막(GI) 상에는 제 1 층간 절연막(INT)이 배치될 수 있다.
제 1 층간 절연막(INT1) 상에는 제 2a 게이트 라인(G2a)과 연결되는 제 2a 더미 게이트 라인(GD2a) 및 제 1a 게이트 라인(G1a)과 연결되는 제 1a 더미 게이트 라인(GD1a)이 배치될 수 있다. 그리고, 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)은 스토리지 캐패시터(Cst)의 제 2 전극(C2)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
도 18a 및 도 18c를 참조하면, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 더미 반도체 패턴(DACT1, DACT2)과 중첩되지 않도록 배치된다. 예를 들어, 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)은 제 1 더미 컨택부(DCH1)에 배치된 제 1 더미 반도체 패턴(DACT1) 및 제 2 더미 컨택부(DCH2)에 배치된 제 2 더미 반도체 패턴(DACT2)과 중첩하지 않도록 배치된다.
도 18b를 참조하면, 버퍼층(BUF)상에 배치된 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a) 과 중첩되도록 배치된다. 반도체 패턴(ACT)은 복수의 패턴으로 이루어질 수 있다. 그리고, 복수의 반도체 패턴(ACT) 중 적어도 하나의 반도체 패턴(ACT)은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 모두 중첩한다. 예를 들어, 도 17 및 도 18b를 참조하면, 복수의 반도체 패턴(ACT) 중 하나인 제 1 반도체 패턴(ACT1)은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 모두 중첩한다. 그러나, 도 17에 도시된 바와 같이, 복수의 제 1 더미 반도체 패턴(DACT1) 및 제 2 더미 반도체 패턴(DACT2) 각각은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩하지 않도록 배치된다.
도 18a 내지 도 18c를 참조하면, 제 1 층간 절연막(ILD1) 상에는 제 1a 더미 게이트 라인(GD1a)과 제 2a 더미 게이트 라인(GD2a)을 커버하도록 제 2 층간 절연막(INT2)이 배치될 수 있다.
그리고, 게이트 절연막(GI), 제 1 층간 절연막(INT1), 및 제 2 층간 절연막(INT)은 반도체 패턴(ACT) 및 더미 반도체 패턴(DACT1, DACT2)을 노출하는 오픈부를 포함할 수 있다. 예를 들어, 반도체 패턴(ACT), 제 1 더미 반도체 패턴(DACT1), 및 제 2 더미 반도체 패턴(DACT2) 상에 배치된 게이트 절연막(GI), 제 1 층간 절연막(INT1), 및 제 2 층간 절연막(INT2)은 반도체 패턴(ACT)의 상부면을 노출하는 컨택홀(CH), 제 1 더미 반도체 패턴(DACT1)의 상부면을 노출하는 제 1 더미 홀(DH3), 및 제 2 더미 반도체 패턴(DACT2)의 상부면을 노출하는 제 2 더미 홀(DH2)을 포함할 수 있다. 도 17에 도시된 바와 같이, 복수의 제 1 더미 반도체 패턴(DACT1)은 복수의 제 1 더미 홀(DH1)과 각각 중첩할 수 있다. 그리고, 복수의 제 2 더미 반도체 패턴(DACT2)은 복수의 제 2 더미 홀(DH2)과 각각 중첩할 수 있다. 또한, 제 1 보상부(DCA1)에 배치된 컨택홀(CH)과 동일한 밀도로 더미 컨택부(DCH1, DCH2)에 더미 홀(DH1, DH2)을 배치할 수 있다. 제 1 보상부(DCA1)의 반도체 패턴(ACT)은 복수의 컨택홀(CH)과 중첩하도록 형성된다. 반도체 패턴(ACT)은 복수의 패턴으로 이루어질 수 있다. 그리고, 복수의 반도체 패턴(ACT) 중 적어도 하나의 반도체 패턴(ACT)은 적어도 2개 이상의 컨택홀(CH)과 중첩한다. 예를 들어, 도 17 및 도 18b를 참조하면, 제 1 보상부(DCA1)에서 복수의 반도체 패턴(ACT) 중 하나인 제 1 반도체 패턴(ACT1)은 적어도 2개 이상의 제 7 컨택홀(CH7)과 중첩한다. 그리고, 도 17, 도 18a, 및 도 18c를 참조하면, 복수의 더미 반도체 패턴(DACT1, DACT1)은 복수의 더미 홀(DH1, DH1)과 일대일로 대응하여 중첩한다. 복수의 제 1 더미 반도체 패턴(DACT1)은 복수의 제 1 더미 홀(DH1)과 일대일로 대응하여 중첩할 수 있다. 그리고, 복수의 제 2 더미 반도체 패턴(DACT2)은 복수의 제 2 더미 홀(DH2)과 일대일로 대응하여 중첩할 수 있다.
복수의 더미 반도체 패턴(DACT1, DACT2) 중 하나의 패턴은 복수의 반도체 패턴(ACT) 중 하나의 패턴보다 면적이 작다. 예를 들어, 제 1 더미 컨택부(DCH1)에 배치된 제 1 더미 반도체 패턴(DACT1)의 면적은 제 1 보상부(DCA1)에 배치된 제 1 반도체 패턴(ACT1)보다 작다.
제 2 층간 절연막(INT2) 상에는 반도체 패턴(ACT), 제 1 더미 반도체 패턴(DACT1), 및 제 2 더미 반도체 패턴(DACT2)과 중첩하는 제 1 전원 공급전극(VDLb)이 배치될 수 있다. 제 1 전원 공급 전극(VDLb)은 제 1a 더미 게이트 라인(GD1a) 및 제 2a 더미 게이트 라인(GD2a)과 중첩할 수 있다.
제 1 전원 공급전극(VDLb)은 반도체 패턴(ACT)을 노출하는 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)의 컨택홀(CH)을 통해 반도체 패턴(ACT)에 각각 접속될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 복수의 반도체 패턴(ACT)과 연결될 수 있다. 또한, 제 1 전원 공급전극(VDLb)은 더미 반도체 패턴(DACT1, DACT2)을 노출하는 제 2 층간 절연막(INT2), 제 1 층간 절연막(INT1), 및 게이트 절연막(GI)의 더미 홀(DH1, DH2)을 통하여 더미 반도체 패턴(DACT1, DACT2)과 연결될 수 있다. 예를 들어, 도 18a 및 도 18c에 도시된 바와 같이, 제 1 더미 반도체 패턴(DACT1)은 제 1 더미 홀(DH1)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다. 그리고, 제 2 더미 반도체 패턴(DACT2)은 제 2 더미 홀(DH2)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다. 그리고, 도 18b를 참조하면, 제 1 반도체 패턴(ACT1)은 제3 컨택홀(CH3)을 통하여 제 1 전원 공급 전극(VDLb)과 연결될 수 있다.
그리고, 제 1 전원 공급전극(VDLb)은 액티브 영역(AA)의 제 1a 영역에 인접한 베젤 영역(BA)에 배치될 수 있다. 그리고, 제 1 전원 공급전극(VDLb)은 베젤영역(BA)의 제 3a 영역에 배치될 수 있다. 제 1 전원 공급 전극(VDLb)은 박막트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
제 1 전원 공급전극(VDLb) 상에는 제 1 전원 공급전극(VDLb)을 보호하기 위한 패시베이션막(PAS)이 배치될 수 있다.
제 2 보상부(DCA2)는 제 1 보상부(DCA1)와 유사하게 형성되며, 제 1 보상부(DCA1)와 동일한 방식으로 형성될 수 있으므로, 동일한 설명은 생략한다. 그리고, 제 5 더미 컨택부(DCH5) 및 제 6 더미 컨택부(DCH6)는 제 1 더미 컨택부(DCH1) 및 제 2 더미 컨택부(DCH2)와 유사하게 형성되며, 제 1 더미 컨택부(DCH1) 및 제 2 더미 컨택부(DCH2)와 동일한 방식으로 형성될 수 있으므로, 동일한 설명은 생략한다.
본 명세서의 실시예에 따른 이형부를 가지는 표시패널(10)의 이형부에서 발생되는 휘도 불균일을 보상하기 위하여, 표시패널(10)의 이형부에 대응하는 베젤 영역(BA)의 제 3 영역에 적어도 하나의 보상부(DCA1~DCA3)를 배치할 수 있다. 그리고, 보상부(DCA~DCA3)에는 보상 캐패시턴스를 확보하기 위하여, 복수의 컨택홀(CH)이 배치될 수 있다. 또한, 베젤 영역(BA)의 제 3 영역에 배치되는 컨택홀(CH)이 특정 영역인 보상부(DCA1~DCA3)에만 배치되어, 컨택홀(CH)의 밀도가 베젤 영역(BA)의 제 3 영역에서 차이가 발생한다. 그리고, 베젤 영역(BA)의 제 3 영역에 배치되는 컨택홀(CH)의 밀도 차이에 따라, 화소(P)간의 휘도차가 발생되는 것을 개선하기 위하여 베젤 영역(BA)의 제 3 영역에 더미 홀을 추가로 배치할 수 있다. 본 명세서에서는, 액티브 영역(AA)의 라운드 형태를 갖는 곡면부(RO)와 인접한 베젤 영역(BA)의 제 3 영역에 더미 홀을 배치할 수 있다. 액티브 영역(AA)의 곡면부(RO)와 인접한 베젤 영역(BA)에 더미 홀을 배치하여, 홀의 밀도 불균형에 따른 표시패널(10)의 휘도 불균일 발생을 저감할 수 있다.
본 명세서에 따른 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과, 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함할 수 있다. 그리고, 베젤영역의 제 3 영역에 배치되는 복수의 반도체 패턴, 베젤영역의 제 3 영역에 배치되며, 복수의 층으로 이루어진 절연막을 사이에 두고 반도체 패턴과 중첩하는 전원 공급 전극, 전원 공급 전극은 절연막의 복수의 컨택홀을 통하여 복수의 반도체 패턴과 연결되며, 반도체 패턴 및 상기 제 1 전원 공급 전극 사이에 배치되며 반도체 패턴과 중첩하여 제 1 보상 캐패시턴스를 형성하고 제 1 전원 공급 전극과 중첩하여 제 2 보상 캐패시턴스를 형성하는 복수의 더미 게이트 라인, 및 액티브 영역의 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 베젤 영역의 제 3 영역에 배치되며 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴을 포함할 수 있으며, 복수의 더미 반도체 패턴은 절연막의 복수의 더미 홀을 통하여 전원 공급 전극과 연결될 수 있다.
본 명세서의 실시예에 따르면, 액티브 영역의 제 1 영역은 곡선부 및 1변이 제거된 노치부를 포함하는 제 1a 영역과 곡선부만을 포함하는 제 1b 영역을 포함하고, 베젤 영역의 제 3 영역은 제 1a 영역에 인접한 제 3a 영역과 제 1b 영역에 인접한 제 3b 영역을 포함할 수 있다.
본 명세서의 실시예에 따르면, 노치부를 포함하는 제 1a 영역은 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제 1 서브 액티브 영역에 배치된 제 1a 게이트 라인, 및 제 2a 게이트 라인 및 제 2 서브 액티브 영역에 배치된 제 1b 게이트 라인 및 제 2b 게이트 라인을 포함할 수 있다.
본 명세서의 실시예에 따르면, 복수의 더미 게이트 라인은 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인을 포함하며, 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인은 제 1 서브 액티브 영역과 제 2 서브 액티브 영역 사이에 위치하는 베젤 영역의 제 3 영역에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제 1 더미 게이트 라인은 제 1 서브 액티브 영역에 배치된 제 1a 게이트 라인 및 제 2 서브 액티브 영역에 배치된 제 1b 게이트 라인과 연결되고, 제 2 더미 게이트 라인은 제 1 서브 액티브 영역에 배치된 제 2a 게이트 라인 및 제 2 서브 액티브 영역에 배치된 제 2b 게이트 라인과 연결될 수 있다.
본 명세서의 실시예에 따르면, 복수의 반도체 패턴 중 하나의 반도체 패턴은 적어도 2개의 상기 컨택홀과 중첩하며, 복수의 더미 반도체 패턴은 복수의 더미 홀과 각각 중첩할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 라운드 형태를 갖는 곡선부와 1변이 제거된 노치부를 포함하며 화면을 표시하는 액티브 영역, 액티브 영역은 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함하고, 액티브 영역에 인접하여 배치되는 베젤 영역, 제 1 서브 액티브 영역 및 제 2 서브 액티브 영역의 사이에 위치하는 베젤 영역에 배치되는 보상부의 복수의 반도체 패턴, 제 1 서브 액티브 영역 및 보상부 사이에 배치되는 제 1 더미 컨택부의 복수의 제 1 더미 반도체 패턴 및 제 2 서브 액티브 영역 및 보상부 사이에 배치되는 제 2 더미 컨택부의 복수의 제 2 더미 반도체 패턴, 복수의 제 1 더미 컨택부와 복수의 제 2 더미 반도체 패턴은 곡선부에 인접한 베젤 영역에 배치되며, 복수의 반도체 패턴, 복수의 제 1 더미 반도체 패턴, 및 복수의 제 2 더미 반도체 패턴과 절연막을 사이에 두고 중첩하는 전원 공급 라인, 및 복수의 반도체 패턴 및 전원 공급 라인과는 중첩하고 복수의 제 1 더미 반도체 패턴 및 복수의 제 2 더미 반도체 패턴과는 중첩하지 않는 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인은 제 1 서브 액티브 영역 및 제 2 서브 액티브 영역의 사이에 위치하는 베젤 영역에 배치될 수 있다.
본 명세서의 실시예에 따르면, 복수의 제 1 더미 반도체 패턴 및 복수의 제 2 더미 반도체 패턴의 각각의 면적은 복수의 반도체 패턴의 각각의 면적보다 작을 수 있다.
본 명세서의 실시예에 따르면, 절연막은 복수의 반도체 패턴을 노출하는 복수의 컨택홀, 복수의 제 1 더미 반도체 패턴을 노출하는 복수의 제 1 더미 홀, 및 복수의 제 2 더미 반도체 패턴을 노출하는 복수의 제 2 더미 홀을 포함할 수 있다.
본 명세서의 실시예에 따르면, 전원 공급 라인은 복수의 컨택홀을 통하여 복수의 반도체 패턴과 연결되고, 전원 공급 라인은 복수의 제 1 더미 홀을 통하여 복수의 제 1 더미 반도체 패턴과 연결되고, 그리고 전원 공급 라인은 복수의 제 2 더미 홀을 통하여 복수의 제 2 더미 반도체 패턴과 연결될 수 있다.
본 명세서의 실시예에 따르면, 복수의 반도체 패턴 각각은 적어도 2개의 컨택홀과 중첩하며, 복수의 제 1 더미 반도체 패턴은 복수의 제 1 더미 홀과 일대일로 대응하여 중첩하고, 그리고 복수의 제 2 더미 반도체 패턴은 복수의 제 2 더미 홀과 일대일로 대응하여 중첩할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함하는 기판, 기판 상에 위치하며 베젤 영역의 제 3 영역에 배치되는 복수의 반도체 패턴, 복수의 반도체 패턴과 동일한 층상에 배치되며 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴, 복수의 반도체 패턴 및 복수의 더미 반도체 패턴상에 있는 게이트 절연막, 게이트 절연막 상에 있는 제 1 층간 절연막, 제 1 층간 절연막상에 있는 복수의 더미 게이트 라인, 제 1 층간 절연막 상에 배치되며 복수의 더미 게이트 라인을 덮는 제 2 층간 절연막, 및 제 2 층간 절연막상에 있으며 복수의 더미 게이트 라인과 중첩하여 제 1 보상 캐패시턴스를 이루는 전원 공급 라인을 포함할 수 있다.
본 명세서의 실시예에 따르면, 복수의 더미 게이트 라인은 게이트 절연막 및 제 1 층간 절연막을 사이에 두고 복수의 반도체 패턴과는 중첩하여 제 2 보상 캐패시턴스를 형성하고, 복수의 더미 게이트 라인은 복수의 더미 반도체 패턴과는 중첩하지 않을 수 있다.
본 명세서의 실시예에 따르면, 게이트 절연막, 제 1 층간 절연막, 및 제 2 층간 절연막은 복수의 반도체 패턴을 노출하는 복수의 컨택홀 및 복수의 더미 반도체 패턴을 노출하는 복수의 더미 홀을 포함할 수 있다. 그리고, 전원 공급 라인은 복수의 컨택홀을 통하여 반도체 패턴과 연결되고, 복수의 더미 홀을 통하여 더미 반도체 패턴과 연결될 수 있다.
본 명세서의 실시예에 따르면, 복수의 더미 반도체 패턴은 액티브 영역의 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 베젤 영역의 제 3 영역에 배치될 수 있다.
본 명세서의 실시예에 따르면, 복수의 반도체 패턴 각각은 적어도 2개의 컨택홀과 중첩하며, 복수의 더미 반도체 패턴은 복수의 더미 홀과 일대일로 대응하여 중첩할 수 있다.
본 명세서의 실시예에 따르면, 액티브 영역의 제 1 영역은 1변이 제거된 노치부를 포함하며, 액티브 영역의 제 1 영역은 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함할 수 있다.
본 명세서의 실시예에 따르면, 복수의 반도체 패턴은 제 1 서브 액티브 영역 및 제 2 서브 액티브 영역 사이에 위치하는 베젤 영역의 제 3 영역에 배치되며, 복수의 더미 반도체 패턴은 복수의 반도체 패턴과 제 1 서브 액티브 영역의 사이 및 복수의 반도체 패턴과 제 2 서브 액티브 영역의 사이에 위치하는 베젤 영역의 제 3 영역에 배치될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 본 명세서에 도시된 예에서는 전계발광 표시장치를 예로 들어 설명했으나, 본 명세서가 이에 한정되는 것은 아니며, 액정표시장치(Liquid Crystal Display Device: LCD), 전계방출 표시장치(Field Emission Display Device: FED), 및 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 표시장치에 적용될 수 있다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널
AA: 액티브 영역
BA: 베젤영역
D1~Dn: 데이터 라인
GD1a, GD1b, GD2a, GD2b, GD3, GD4: 더미 게이트 라인
G1a, G1b, G2a, G2b, G3a, G3b, G4a, G4b, G5... Gn: 게이트 라인
DCA1: 제 1 보상부
DCA2: 제 2 보상부
DCA3: 제 3 보상부
PS: 전원 공급부
VD1~VDm: 제 1 전원라인
VDLa, VDLb: 제 1 전원 공급전극
DCH1, DCH2, DCH3, DCH4, DCH5, DCH6: 더미 컨택부
DACT1, DACT2, DACT3, DACT4, DACT5, DACT6: 더미 반도체 패턴
DH1, DH2, DH3, DH4, DH5, DH6: 더미 홀
AA: 액티브 영역
BA: 베젤영역
D1~Dn: 데이터 라인
GD1a, GD1b, GD2a, GD2b, GD3, GD4: 더미 게이트 라인
G1a, G1b, G2a, G2b, G3a, G3b, G4a, G4b, G5... Gn: 게이트 라인
DCA1: 제 1 보상부
DCA2: 제 2 보상부
DCA3: 제 3 보상부
PS: 전원 공급부
VD1~VDm: 제 1 전원라인
VDLa, VDLb: 제 1 전원 공급전극
DCH1, DCH2, DCH3, DCH4, DCH5, DCH6: 더미 컨택부
DACT1, DACT2, DACT3, DACT4, DACT5, DACT6: 더미 반도체 패턴
DH1, DH2, DH3, DH4, DH5, DH6: 더미 홀
Claims (20)
- 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과, 상기 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 상기 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함하는 표시장치에 있어서,
상기 베젤영역의 상기 제 3 영역에 배치되는 복수의 반도체 패턴을 포함하는 복수의 보상부;
상기 복수의 반도체 패턴 상에 배치되며, 복수의 층으로 이루어지며, 복수의 컨택홀 및 복수의 더미 홀을 포함하는 절연막;
상기 베젤영역의 상기 제 3 영역에 배치되며, 상기 절연막을 사이에 두고 상기 복수의 반도체 패턴과 중첩하며, 상기 절연막의 복수의 컨택홀을 통하여 상기 복수의 반도체 패턴과 연결되는 제 1 전원 공급 전극;
상기 복수의 반도체 패턴 및 상기 제 1 전원 공급 전극 사이에 배치되며, 상기 복수의 반도체 패턴과 중첩하여 제 1 보상 캐패시턴스를 형성하고, 상기 제 1 전원 공급 전극과 중첩하여 제 2 보상 캐패시턴스를 형성하는 복수의 더미 게이트 라인; 및
상기 액티브 영역의 상기 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 상기 베젤영역의 상기 제 3 영역에서 상기 곡선부와 상기 복수의 보상부 사이에 배치되며, 상기 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴을 포함하는 복수의 더미 컨택부를 포함하고,
상기 복수의 더미 반도체 패턴은 상기 절연막의 복수의 더미 홀을 통하여 상기 제 1 전원 공급 전극과 연결되고,
상기 복수의 더미 컨택부 각각에 배치되는 상기 복수의 더미 홀의 밀도는 상기 복수의 보상부 각각에 배치되는 상기 복수의 컨택홀의 밀도와 동일한, 표시장치. - 제 1항에 있어서,
상기 액티브 영역의 상기 제 1 영역은 상기 곡선부 및 1변이 제거된 노치부를 포함하는 제 1a 영역과 상기 곡선부만을 포함하는 제 1b 영역을 포함하고,
상기 베젤영역의 상기 제 3 영역은 상기 제 1a 영역에 인접한 제 3a 영역과 상기 제 1b 영역에 인접한 제 3b 영역을 포함하는, 표시장치. - 제 2 항에 있어서,
상기 노치부를 포함하는 상기 제 1a 영역은 상기 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함하는, 표시장치. - 제 3 항에 있어서,
상기 제 1 서브 액티브 영역에 배치된 제 1a 게이트 라인 및 제 2a 게이트 라인; 및
상기 제 2 서브 액티브 영역에 배치된 제 1b 게이트 라인 및 제 2b 게이트 라인을 포함하는, 표시장치. - 제 4 항에 있어서,
상기 복수의 더미 게이트 라인은 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인을 포함하며, 상기 제 1 더미 게이트 라인 및 상기 제 2 더미 게이트 라인은 상기 제 1 서브 액티브 영역과 상기 제 2 서브 액티브 영역 사이에 위치하는 상기 베젤영역의 상기 제 3 영역에 배치되는, 표시장치. - 제 5 항에 있어서,
상기 제 1 더미 게이트 라인은 상기 제 1 서브 액티브 영역에 배치된 상기 제 1a 게이트 라인 및 상기 제 2 서브 액티브 영역에 배치된 상기 제 1b 게이트 라인과 연결되고,
상기 제 2 더미 게이트 라인은 상기 제 1 서브 액티브 영역에 배치된 상기 제 2a 게이트 라인 및 상기 제 2 서브 액티브 영역에 배치된 상기 제 2b 게이트 라인과 연결되는, 표시장치. - 제 1 항에 있어서,
상기 복수의 반도체 패턴 중 하나의 반도체 패턴은 상기 복수의 컨택홀 중 적어도 2개의 컨택홀과 중첩하며,
상기 복수의 더미 반도체 패턴은 상기 복수의 더미 홀과 각각 중첩하는, 표시장치. - 라운드 형태를 갖는 곡선부와 1변이 제거된 노치부, 화면을 표시하며, 상기 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함하는 액티브 영역, 및
상기 액티브 영역에 인접하여 배치되는 베젤 영역을 포함하는 기판;
상기 제 1 서브 액티브 영역 및 상기 제 2 서브 액티브 영역의 사이에 위치하는 상기 베젤 영역에 배치되는 보상부의 복수의 반도체 패턴;
상기 제 1 서브 액티브 영역 및 상기 보상부 사이에 배치되는 제 1 더미 컨택부의 복수의 제 1 더미 반도체 패턴, 및 상기 제 2 서브 액티브 영역 및 상기 보상부 사이에 배치되는 제 2 더미 컨택부의 복수의 제 2 더미 반도체 패턴, 상기 복수의 제 1 더미 컨택부와 상기 복수의 제 2 더미 반도체 패턴은 상기 곡선부에 인접한 베젤 영역에 배치되며;
상기 복수의 반도체 패턴, 상기 복수의 제 1 더미 반도체 패턴, 및 상기 복수의 제 2 더미 반도체 패턴과 절연막을 사이에 두고 중첩하는 전원 공급 라인; 및
상기 복수의 반도체 패턴 및 상기 전원 공급 라인과 중첩하고, 상기 복수의 제 1 더미 반도체 패턴 및 상기 복수의 제 2 더미 반도체 패턴과 중첩하지 않는 제 1 더미 게이트 라인 및 제 2 더미 게이트 라인을 포함하는, 표시장치. - 제 8 항에 있어서,
상기 제 1 더미 게이트 라인 및 상기 제 2 더미 게이트 라인은 상기 제 1 서브 액티브 영역 및 상기 제 2 서브 액티브 영역의 사이에 위치하는 상기 베젤 영역에 배치되는, 표시장치. - 제 8 항에 있어서,
상기 복수의 제 1 더미 반도체 패턴 및 상기 복수의 제 2 더미 반도체 패턴의 각각의 면적은 상기 복수의 반도체 패턴의 각각의 면적보다 작은, 표시장치. - 제 8 항에 있어서,
상기 절연막은 상기 복수의 반도체 패턴을 노출하는 복수의 컨택홀, 상기 복수의 제 1 더미 반도체 패턴을 노출하는 복수의 제 1 더미 홀, 및 상기 복수의 제 2 더미 반도체 패턴을 노출하는 복수의 제 2 더미 홀을 포함하는, 표시장치. - 제 11 항에 있어서,
상기 전원 공급 라인은 상기 복수의 컨택홀을 통하여 상기 복수의 반도체 패턴과 연결되고,
상기 전원 공급 라인은 상기 복수의 제 1 더미 홀을 통하여 상기 복수의 제 1 더미 반도체 패턴과 연결되고,
상기 전원 공급 라인은 상기 복수의 제 2 더미 홀을 통하여 상기 복수의 제 2 더미 반도체 패턴과 연결되는, 표시장치. - 제 11 항에 있어서,
상기 복수의 반도체 패턴 각각은 상기 복수의 컨택홀 중 적어도 2개의 상기 컨택홀과 중첩하며,
상기 복수의 제 1 더미 반도체 패턴은 상기 복수의 제 1 더미 홀과 일대일로 대응하여 중첩하고,
상기 복수의 제 2 더미 반도체 패턴은 상기 복수의 제 2 더미 홀과 일대일로 대응하여 중첩하는, 표시장치. - 이형부를 갖는 제 1 영역과 이형부를 갖지 않는 제 2 영역을 포함하는 액티브 영역과, 상기 제 1 영역에 인접하며 이형부를 갖는 제 3 영역과 상기 제 2 영역에 인접하며 이형부를 갖지 않는 제 4 영역을 포함하는 베젤영역을 포함하는 기판;
상기 기판 상에 위치하며, 상기 베젤영역의 상기 제 3 영역에 배치되는 복수의 반도체 패턴;
상기 복수의 반도체 패턴과 동일한 층상에 배치되며, 상기 복수의 반도체 패턴보다 작은 면적을 가지는 복수의 더미 반도체 패턴;
상기 복수의 반도체 패턴 및 상기 복수의 더미 반도체 패턴상에 있는 게이트 절연막;
상기 게이트 절연막 상에 있는 제 1 층간 절연막;
상기 제 1 층간 절연막상에 있는 복수의 더미 게이트 라인;
상기 제 1 층간 절연막 상에 배치되며, 상기 복수의 더미 게이트 라인을 덮는 제 2 층간 절연막; 및
상기 제 2 층간 절연막상에 있으며, 상기 복수의 더미 게이트 라인과 중첩하여 제 1 보상 캐패시턴스를 이루는 전원 공급 라인을 포함하는, 표시장치 - 제 14 항에 있어서,
상기 복수의 더미 게이트 라인은 상기 게이트 절연막 및 상기 제 1 층간 절연막을 사이에 두고 상기 복수의 반도체 패턴과는 중첩하여 제 2 보상 캐패시턴스를 형성하고,
상기 복수의 더미 게이트 라인은 상기 복수의 더미 반도체 패턴과 중첩하지 않는, 표시장치. - 제 14 항에 있어서,
상기 게이트 절연막, 상기 제 1 층간 절연막, 및 상기 제 2 층간 절연막은 상기 복수의 반도체 패턴을 노출하는 복수의 컨택홀 및 상기 복수의 더미 반도체 패턴을 노출하는 복수의 더미 홀을 포함하고,
상기 전원 공급 라인은 상기 복수의 컨택홀을 통하여 상기 반도체 패턴과 연결되고, 상기 복수의 더미 홀을 통하여 상기 더미 반도체 패턴과 연결되는, 표시장치. - 제 14 항에 있어서,
상기 복수의 더미 반도체 패턴은 상기 액티브 영역의 상기 제 1 영역에서 라운드 형태를 갖는 곡선부와 인접한 상기 베젤 영역의 상기 제 3 영역에 배치되는, 표시장치. - 제 16 항에 있어서,
상기 복수의 반도체 패턴 각각은 적어도 2개의 상기 컨택홀과 중첩하며,
상기 복수의 더미 반도체 패턴은 상기 복수의 더미 홀과 일대일로 대응하여 중첩하는, 표시장치. - 제 14 항에 있어서,
상기 액티브 영역의 상기 제 1 영역은 1변이 제거된 노치부를 포함하며,
상기 액티브 영역의 상기 제 1 영역은 상기 노치부에 의해 좌우로 분할되는 제 1 및 제 2 서브 액티브 영역을 포함하는, 표시장치. - 제 19 항에 있어서,
상기 복수의 반도체 패턴은 상기 제 1 서브 액티브 영역 및 상기 제 2 서브 액티브 영역 사이에 위치하는 상기 베젤 영역의 상기 제 3 영역에 배치되며, 상기 복수의 더미 반도체 패턴은 상기 복수의 반도체 패턴과 상기 제 1 서브 액티브 영역의 사이 및 상기 복수의 반도체 패턴과 상기 제 2 서브 액티브 영역의 사이에 위치하는 상기 베젤 영역의 상기 제 3 영역에 배치되는, 표시장치.
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