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KR102565715B1 - 반도체 패키지 - Google Patents

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KR102565715B1
KR102565715B1 KR1020190052206A KR20190052206A KR102565715B1 KR 102565715 B1 KR102565715 B1 KR 102565715B1 KR 1020190052206 A KR1020190052206 A KR 1020190052206A KR 20190052206 A KR20190052206 A KR 20190052206A KR 102565715 B1 KR102565715 B1 KR 102565715B1
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KR
South Korea
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dam
chip
circuit board
disposed
pads
Prior art date
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KR1020190052206A
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English (en)
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KR20200127652A (ko
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박종호
오경석
김현기
이용관
김상수
목승곤
오준영
유창영
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삼성전자주식회사
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Abstract

반도체 패키지는 복수의 배선을 포함하는 회로 기판과, 상기 회로 기판 상에 배치된 제1 칩과, 상기 제1 칩 상에 적층된 제2 칩과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 복수의 제1 패드와, 상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프와, 상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드와, 상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 댐을 포함한다. 상기 댐은 전도성 물질을 포함하고, 상기 복수의 배선 중 어느 하나와 중첩된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 언더필에 의한 회로 기판의 오염을 방지하고, 반도체 패키지의 폼 펙터(form factor)를 줄일 수 있는 반도체 패키지에 관한 것이다.
여러 기능(multi function)을 가지는 반도체 패키지에 대한 요구가 증가하고 있다. 플립칩(flip chip)과 와이어 본딩(wire bonding)이 복합된 구조의 SIP(System In Package)에 대한 기술 개발이 이루어지고 있다. SIP는 플립칩 하부에 배치된 범프(bump)를 보호하기 위해서 언더필(underfill)을 충진한다. 언더필이 칩의 외곽으로 흘러나와 반도체 패키지의 폼 펙터(form factor)가 증가하는 문제가 있다. 특히, 언더필이 패드 영역을 오염시켜 불량이 발생하는 문제가 있다.
본 개시에 따른 실시 예들의 과제는 언더필이 칩의 외곽으로 흘러나오는 것을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 언더필이 패드 영역을 오염시키는 것을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 폼 펙터를 줄일 수 있는 반도체 패키지를 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 회로 기판에 형성된 복수의 배선에 흐르는 신호 또는 전원의 고주파 성분에 의한 노이즈 발생을 제거 또는 감소시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 개시에 따른 실시 예들의 반도체 패키지는 복수의 배선을 포함하는 회로 기판과, 상기 회로 기판 상에 배치된 제1 칩과, 상기 제1 칩 상에 적층된 제2 칩과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 복수의 제1 패드와, 상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프와, 상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드와, 상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 댐을 포함한다. 상기 댐은 전도성 물질을 포함하고, 상기 복수의 배선 중 어느 하나와 중첩된다.
본 개시에 따른 실시 예들의 반도체 패키지는 복수의 배선을 포함하는 회로 기판과, 상기 회로 기판 상에 배치된 제1 칩과, 상기 제2 칩 상에 적층된 제2 칩과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치된 복수의 제1 패드와, 상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프와, 상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드와, 상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 제1 댐과, 상기 제1 칩과 중첩되도록 상기 제1 댐의 외곽에 배치되는 제2 댐을 포함한다. 상기 제2 댐은 전도성 물질을 포함하고, 상기 복수의 배선 중 어느 하나와 중첩된다.
본 개시에 따른 실시 예들의 반도체 패키지는 회로 기판과, 상기 회로 기판 상에 배치된 제1 칩과, 상기 제1 칩 상에 적층된 제2 칩과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치된 복수의 제1 패드와, 상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프와, 상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드와, 상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필과, 상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 제1 댐과, 상기 제1 칩과 중첩되도록 상기 제1 댐의 외곽에 배치되는 제2 댐과, 상기 제1 댐과 상기 제2 댐 사이에 일정 깊이로 형성된 트렌치를 포함한다.
본 개시에 따른 실시 예들에 따르면, 패드가 배치된 회로 기판의 가장자리 쪽으로 언더필이 흘러나오는 것을 방지하여, 언더필에 의해 회로 기판의 가장자리에 배치된 패드가 오염되는 것을 방지할 수 있다.
본 개시에 따른 실시 예들에 따르면, 반도체 패키지의 폼 펙터를 줄일 수 있다.
본 개시에 따른 실시 예들에 따르면, 회로 기판에 형성된 복수의 배선에 흐르는 신호 또는 전원의 고주파 성분에 의한 노이즈 발생을 제거 또는 감소시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다.
도 2a는 도 1에 도시된 Ⅰ-Ⅰ' 선에 따른 단면을 나타내는 도면이다.
도 2b는 도 1에 도시된 Ⅱ-Ⅱ' 선에 따른 단면을 나타내는 도면이다.
도 3a는 칩의 주변에 댐을 형성하지 않은 경우에 언더필이 흘러나오는 것을 나타내는 도면이다.
도 3b는 칩의 외곽에 댐을 형성한 경우에 언더필이 흘러나오는 것을 나타내는 도면이다.
도 4는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다.
도 5a는 도 4에 도시된 Ⅲ-Ⅲ' 선에 따른 단면을 나타내는 도면이다.
도 5b는 도 4에 도시된 도시된 Ⅳ-Ⅳ' 선에 따른 단면을 나타내는 도면이다.
도 6은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다.
도 7a는 도 6에 도시된 Ⅴ-Ⅴ' 선에 따른 단면을 나타내는 도면이다.
도 7b는 도 6에 도시된 Ⅵ-Ⅵ' 선에 따른 단면을 나타내는 도면이다.
도 8은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다.
도 9a는 도 8에 도시된 Ⅶ-Ⅶ' 선에 따른 단면을 나타내는 도면이다.
도 9b는 도 8에 도시된 Ⅷ-Ⅷ' 선에 따른 단면을 나타내는 도면이다.
도 10은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다.
도 11a는 도 10에 도시된 Ⅸ-Ⅸ' 선에 따른 단면을 나타내는 도면이다.
도 11b는 도 10에 도시된 Ⅹ-Ⅹ' 선에 따른 단면을 나타내는 도면이다.
도 12는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다.
도 13은 도 12에 도시된 ⅩⅠ-ⅩⅠ' 선에 따른 단면을 나타내는 도면이다.
도 14는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다.
도 15는 도 14에 도시된 ⅩⅡ-ⅩⅡ' 선에 따른 단면을 나타내는 도면이다.
도 16은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다.
도 17은 도 16에 도시된 ⅩⅢ-ⅩⅢ' 선에 따른 단면을 나타내는 도면이다.
도 18은 도 16에 도시된 ⅩⅣ-ⅩⅣ' 선에 따른 단면을 나타내는 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시 예들의 반도체 패키지를 설명하면 다음과 같다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다. 도 2a는 도 1에 도시된 Ⅰ-Ⅰ' 선에 따른 단면을 나타내는 도면이다. 도 2b는 도 1에 도시된 Ⅱ-Ⅱ' 선에 따른 단면을 나타내는 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 개시의 일 실시 예에 따른 반도체 패키지(100a)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 댐(150a), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
회로 기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)이 적용될 수 있다. 이에 한정되지 않고, 회로 기판(110)은 반도체 웨이퍼(wafer)가 적용될 수 있다. 회로 기판(110)에는 제1 칩(120a) 및 제2 칩(120b)과 전기적으로 연결되는 복수의 패드(170)가 배치될 수 있다. 복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 회로 기판(110)에는 복수의 배선이 배치될 수 있다. 회로 기판(110)의 상면에는 복수의 배선을 덮도록 절연층이 형성되어 있다. 복수의 패드(170)가 형성된 영역의 절연층은 제거되어, 복수의 패드(170)가 외부에 노출된다.
일 예로서, 복수의 패드(170) 중에서 복수의 제1 패드(170a)는 제1 칩(120a)과 중첩되도록 회로 기판(110)에 배치될 수 있다. 복수의 패드(170) 중에서 복수의 제2 패드(170b)는 회로 기판(110)의 X축 방향의 양측 가장자리에 배치될 수 있다. 이에 한정되지 않고, 복수의 제2 패드(170b)는 회로 기판(110)의 Y축 방향의 양측 가장자리에 배치될 수 있다.
회로 기판(110)은 제1 면과 제2 면을 포함할 수 있다. 회로 기판(110)의 제1 면에는 복수의 칩(120a, 120b)이 적층될 수 있다. 회로 기판(110)의 제2 면은 제1 면의 반대 면으로 정의될 수 있다. 제1 칩(120a)과 제2 칩(120b) 사이에는 접착층(180)이 형성되어, 제1 칩(120a)과 제2 칩(120b)이 접착될 수 있다. 제1 칩(120a) 및 제2 칩(120b)에는 다층의 배선, 복수의 트랜지스터, 및 복수의 수동 소자가 집적되어 배치될 수 있다.
제1 칩(120a)과 제2 칩(120b)은 동일한 면적으로 형성될 수 있다. 이에 한정되지 않고, 제1 칩(120a)과 제2 칩(120b)은 상이한 면적으로 형성될 수 있다. 제1 칩(120a)의 X축 방향의 길이와 제2 칩(120b)의 X축 방향의 길이는 동일할 수 있다. 이에 한정되지 않고, 제1 칩(120a)의 X축 방향의 길이와 제2 칩(120b)의 X축 방향의 길이는 서로 상이할 수 있다. 제1 칩(120a)의 Y축 방향의 길이와 제2 칩(120b)의 Y축 방향의 길이는 동일할 수 있다. 이에 한정되지 않고, 제1 칩(120a)의 Y축 방향의 길이와 제2 칩(120b)의 Y축 방향의 길이는 서로 상이할 수 있다.
도 2a 및 도 2b에서는 회로 기판(110) 상에 2개의 칩(120a, 120b)이 적층된 것을 일 예로 도시하였다. 이에 한정되지 않고, 회로 기판(110) 상에 3개 이상의 칩들이 적층될 수 있다.
회로 기판(110)의 제1 면 및 제2 면에는 솔더 레지스트막이 형성될 수 있다. 복수의 패드(170)와 제1 칩(120a) 및 제2 칩(120b)을 연결시키기 위해서, 복수의 패드(170) 상에는 솔더 레지스트막이 형성되지 않는다.
제1 칩(120a)은 복수의 범프(140)에 의해서 회로 기판(110)의 중앙부에 배치된 복수의 제1 패드(170a)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되도록 배치된 복수의 제1 패드(170a)와 제1 칩(120a)이 전기적으로 연결될 수 있다.
제2 칩(120b)은 복수의 전도성 와이어(160)에 의해서 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)와 전기적으로 연결될 수 있다. 즉, 복수의 제2 패드(170b)는 제1 칩(120a)의 하부와 중첩되지 않도록 배치되어 있고, 복수의 제2 패드(170b)와 제2 칩(120b)이 전도성 와이어(160)로 전기적으로 연결될 수 있다.
회로 기판(110)의 제1 면 상에는 댐(150a)이 배치될 수 있다. 댐(150a)은 언더필(130)을 형성할 때 언더필 수지액이 회로 기판(110)의 가장자리로 흘러나오는 것을 방지하기 위한 것으로, 일정 폭 및 일정 높이로 형성될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 댐(150a)이 형성될 수 있다.
댐(150a)은 제1 칩(120a)의 일측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 댐(150a)은 복수의 제2 패드(170b)가 형성된 방향에서 제1 칩(120a)과 중첩되도록 “I” 형태로 배치될 수 있다. 댐(150a)은 제1 칩(120a)의 네개의 가장자리 중에서 복수의 제2 패드(170b)와 인접한 어느 하나와 중첩되도록 배치될 수 있다. 댐(150a)은 언더필(130)과 복수의 제2 패드(170b) 사이에 배치될 수 있다. 댐(150a)이 제1 칩(120a)의 하부에 배치됨으로, 반도체 패키지(100a)를 위에서 바라보았을 때 댐(150a)이 외부에 노출되지 않는다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 댐(150a)은 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 댐(150a)이 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 댐(150a)의 위치도 변경될 수 있다.
댐(150a)은 에폭시 수지, 페놀 수지, 및 실리콘 계열로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 물질로 형성될 수 있다. 일 예로서, 에폭시 수지를 40%, 실리콘을 10% 포함한 제1 용액으로 댐(150a)을 형성할 수 있다. 이에 한정되지 않고, 노즐을 이용하여 분사할 수 있는 성질의 물질을 다양하게 조합하여 댐(150a)을 형성할 수 있다.
제1 칩(120a) 및 제2 칩(120b)을 밀봉하도록 봉지재가 형성될 수 있다. 봉지재는 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)를 포함할 수 있으나, 이에 한정되지 않는다.
도 3a는 칩의 주변에 댐을 형성하지 않은 경우에 언더필(13)이 흘러나오는 것을 나타내는 도면이다. 도 3b는 칩의 외곽에 댐을 형성한 경우에 언더필이 흘러나오는 것을 나타내는 도면이다.
도 3a에 도시된 바와 같이, 일반적인 반도체 패키지(10a)는 회로 기판(11), 복수의 칩(12a, 12b), 언더필(13), 복수의 범프(14), 복수의 전도성 와이어(16), 및 복수의 패드(17)를 포함할 수 있다. 복수의 칩(12a, 12b)의 주변에 댐이 형성되어 있지 않으면 언더필(13)이 회로 기판(110)의 외곽으로 흘러나와 패드(17)를 오염시킬 수 있다.
도 3b에 도시된 바와 같이, 복수의 칩(12a, 12b)의 주변에 댐(15)을 형성할 수 있다. 복수의 칩(12a, 12b)와 일정 간격을 두고 댐(15)이 형성되어 있음으로, 언더필(13)이 회로 기판(11)의 가장자리로 흘러나오게 된다. 따라서, 복수의 전도성 와이어(16)와 연결되는 복수의 패드(17)가 회로 기판(11)의 가장자리에 배치되어야 함으로 반도체 패키지의 사이즈를 증가시키는 문제가 있다.
본 개시의 반도체 패키지(100a)는 댐(150a)이 복수의 칩(120a, 120b)과 중첩되도록 배치되어 있어, 언더필(130)이 회로 기판(110)의 가장자리로 흘러나오는 것을 방지할 수 있다. 즉, 언더필(130)이 복수의 칩(120a, 120b)과 중첩되는 영역에 형성됨으로, 언더필(130)에 의해 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)가 오염되는 것을 방지할 수 있다. 복수의 칩(120a, 120b)과 인접한 영역에 복수의 제2 패드(170b)를 형성함으로써 반도체 패키지(100a)의 사이즈를 줄일 수 있다.
도 4는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다. 도 5a는 도 4에 도시된 Ⅲ-Ⅲ' 선에 따른 단면을 나타내는 도면이다. 도 5b는 도 4에 도시된 도시된 Ⅳ-Ⅳ' 선에 따른 단면을 나타내는 도면이다.
도 4, 도 5a 및 도 5b를 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100b)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 댐(150b), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 일 예로서, 복수의 패드(170) 중에서 복수의 제1 패드(170a)는 제1 칩(120a)과 중첩되도록 회로 기판(110)의 중앙부에 배치될 수 있다.
복수의 패드(170) 중에서 복수의 제2 패드(170b)는 회로 기판(110)의 X축 방향의 양측 가장자리에 배치될 수 있다. 복수의 패드(170) 중에서 복수의 제3 패드(170c)는 회로 기판(110)의 Y축 방향의 일측 가장자리에 배치될 수 있다.
제1 칩(120a)은 복수의 범프(140)에 의해서 회로 기판(110)의 중앙부에 배치된 복수의 제1 패드(170a)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되도록 배치된 복수의 제1 패드(170a)와 제1 칩(120a)이 전기적으로 연결될 수 있다.
제2 칩(120b)은 복수의 전도성 와이어(160)에 의해서 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b) 및 제3 패드(170c)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되지 않도록 복수의 제2 패드(170b) 및 복수의 제3 패드(170c)이 배치되어 있고, 복수의 제2 패드(170b) 및 복수의 제3 패드(170c)와 제2 칩(120b)이 전기적으로 연결될 수 있다.
회로 기판(110)의 제1 면 상에는 댐(150b)이 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 댐(150b)이 형성될 수 있다.
댐(150b)은 제1 칩(120a)의 복수의 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 4에서는 댐(150b)은 제1 칩(120a)의 두개의 가장자리와 중첩되도록 회로 기판(110) 상에 배치된 것을 일 예로 도시하였다. 이에 한정되지 않고, 댐(150b)은 제1 칩(120a)의 세개의 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다.
일 예로서, 댐(150b)은 제1 칩(120a)의 두개의 가장자리와 중첩되도록 “ㄱ” 형태로 회로 기판(110) 상에 배치될 수 있다. 즉, 댐(150b)은 제1 칩(120a)의 X축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 또한, 댐(150b)은 제1 칩(120a)의 Y축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 댐(150b)이 제1 칩(120a)의 하부에 “ㄱ” 형태로 배치됨으로, 반도체 패키지(100b)를 위에서 바라보았을 때 댐(150b)이 외부에 노출되지 않는다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 댐(150b)은 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 댐(150b)이 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 댐(150a)의 위치도 변경될 수 있다.
본 개시의 반도체 패키지(100b)는 제1 칩(120a)의 두개의 가장자리와 중첩되도록 댐(150b)이 “ㄱ” 형태로 배치되어, 언더필(130)이 회로 기판(110)의 가장자리 쪽으로 흘러나오는 것을 방지할 수 있다. 즉,
복수의 제2 패드(170b) 및 복수의 제3 패드(170c)가 배치된 회로 기판(110)의 가장자리 쪽으로 언더필(130)이 흘러나오는 것을 방지할 수 있다. 즉, 언더필(130)에 의해 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b) 및 복수의 제3 패드(170c)가 오염되는 것을 방지할 수 있다. 복수의 칩(120a, 120b)과 인접한 영역에 복수의 제2 패드(170b) 및 복수의 제3 패드(170c)를 형성함으로써 반도체 패키지(100b의 사이즈를 줄일 수 있다.
도 6은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다. 도 7a는 도 6에 도시된 Ⅴ-Ⅴ' 선에 따른 단면을 나타내는 도면이다. 도 7b는 도 6에 도시된 Ⅵ-Ⅵ' 선에 따른 단면을 나타내는 도면이다.
도 6, 도 7a 및 도 7b를 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100c)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 제1 댐(150c), 제2 댐(150d), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 일 예로서, 복수의 패드(170) 중에서 복수의 제1 패드(170a)는 제1 칩(120a)과 중첩되도록 회로 기판(110)의 중앙부에 배치될 수 있다.
복수의 패드(170) 중에서 복수의 제2 패드(170b)는 회로 기판(110)의 X축 방향의 양측 가장자리에 배치될 수 있다. 이에 한정되지 않고, 복수의 제2 패드(170b)는 회로 기판(110)의 Y축 방향의 양측 가장자리에 배치될 수 있다.
제1 칩(120a)은 복수의 범프(140)에 의해서 회로 기판(110)의 중앙부에 배치된 복수의 제1 패드(170a)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되도록 배치된 복수의 제1 패드(170a)와 제1 칩(120a)이 전기적으로 연결될 수 있다.
제2 칩(120b)은 복수의 전도성 와이어(160)에 의해서 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)와 전기적으로 연결될 수 있다. 복수의 제2 패드(170b)는 제1 칩(120a)과 중첩되지 않도록 배치되어 있고, 복수의 제2 패드(170b)와 제2 칩(120b)이 복수의 전도성 와이어(160)로 전기적으로 연결될 수 있다.
회로 기판(110)의 제1 면 상에는 제1 댐(150c) 및 제2 댐(150d)이 나란히 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제1 댐(150c)이 형성될 수 있다. 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제2 댐(150d)이 형성될 수 있다.
제1 댐(150c)과 제2 댐(150d)은 동일한 높이로 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150c)과 제2 댐(150d)은 서로 다른 높이로 형성될 수 있다. 제1 댐(150c)과 제2 댐(150d)의 높이가 상이한 경우, 제1 댐(150c)보다 제2 댐(150d)이 더 높게 형성될 수 있다. 반대로, 제2 댐(150d)보다 제1 댐(150c)이 더 높게 형성될 수 있다.
제1 댐(150c) 및 제2 댐(150d)은 제1 칩(120a)의 일측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 6에서는 제1 댐(150c) 및 제2 댐(150d)이 회로 기판(110)의 X축 방향의 일측 가장자리에 배치된 것을 일 예로 도시하고 있다. 이에 한정되지 않고, 제1 댐(150c) 및 제2 댐(150d)이 회로 기판(110)의 Y축 방향의 일측 가장자리에 배치될 수 있다.
도 6에서는 제1 댐(150c) 및 제2 댐(150d)이 제1 칩(120a)의 X축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치된 것을 일 예로 도시하고 있다. 이에 한정되지 않고, 제1 댐(150c) 및 제2 댐(150d)이 제1 칩(120a)의 Y축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 즉, 제1 댐(150c) 및 제2 댐(150d)이 제1 칩(120a)의 하부에 “I” 형태로 배치됨으로, 반도체 패키지(100c)를 위에서 바라보았을 때 제1 댐(150c) 및 제2 댐(150d)이 외부에 노출되지 않는다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 제1 댐(150c) 및 제2 댐(150d)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 제1 댐(150c) 및 제2 댐(150d)이 배치될 수 있다.
회로 기판(110) 상에서 제1 댐(150c)이 제2 댐(150d)보다 안쪽에 배치될 수 있다. 즉, 제2 댐(150d)이 제1 댐(150c)보다 외곽에 배치될 수 있다. 제1 댐(150c)과 제2 댐(150d)은 일정 거리만큼 이격되어 형성될 수 있다. 이와 같이, 제1 댐(150c) 및 제2 댐(150d)이 2중으로 나란히 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 제1 댐(150c) 및 제2 댐(150d)의 위치도 변경될 수 있다.
본 개시의 반도체 패키지(100c)는 제1 칩(120a)의 일측 가장자리와 중첩되도록 제1 댐(150c) 및 제2 댐(150d)이 2중으로 나란히 배치되어, 언더필(130)이 회로 기판(110)의 가장자리 쪽으로 흘러나오는 것을 방지할 수 있다. 즉, 복수의 제2 패드(170b)가 배치된 회로 기판(110)의 가장자리 쪽으로 언더필(130)이 흘러나오는 것을 방지할 수 있다. 즉, 언더필(130)에 의해 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)가 오염되는 것을 방지할 수 있다. 복수의 칩(120a, 120b)과 인접한 영역에 복수의 제2 패드(170b)를 형성함으로써 반도체 패키지(100c)의 사이즈를 줄일 수 있다.
도 8은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다. 도 9a는 도 8에 도시된 Ⅶ-Ⅶ' 선에 따른 단면을 나타내는 도면이다. 도 9b는 도 8에 도시된 Ⅷ-Ⅷ' 선에 따른 단면을 나타내는 도면이다.
도 8, 도 9a 및 도 9b를 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100d)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 제1 댐(150e), 제2 댐(150f), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 일 예로서, 복수의 패드(170) 중에서 복수의 제1 패드(170a)는 제1 칩(120a)과 중첩되도록 회로 기판(110)의 중앙부에 배치될 수 있다.
복수의 패드(170) 중에서 복수의 제2 패드(170b)는 회로 기판(110)의 X축 방향의 양측 가장자리에 배치될 수 있다. 이에 한정되지 않고, 복수의 제2 패드(170b)는 회로 기판(110)의 Y축 방향의 양측 가장자리에 배치될 수 있다.
제1 칩(120a)은 복수의 범프(140)에 의해서 회로 기판(110)의 중앙부에 배치된 복수의 제1 패드(170a)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되도록 배치된 복수의 제1 패드(170a)와 제1 칩(120a)이 전기적으로 연결될 수 있다.
제2 칩(120b)은 복수의 전도성 와이어(160)에 의해서 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)와 전기적으로 연결될 수 있다. 즉, 복수의 제2 패드(170b)는 제1 칩(120a)과 중첩되지 않도록 배치되어 있고, 복수의 제2 패드(170b)와 제2 칩(120b)이 복수의 전도성 와이어(160)로 전기적으로 연결될 수 있다.
회로 기판(110)의 제1 면 상에는 제1 댐(150e) 및 제2 댐(150f)이 나란히 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제1 댐(150e)이 형성될 수 있다. 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제2 댐(150f)이 형성될 수 있다. 제1 댐(150e)과 제2 댐(150f)은 동일한 높이로 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150e)과 제2 댐(150f)은 서로 다른 높이로 형성될 수 있다. 제1 댐(150e)과 제2 댐(150f)의 높이가 상이한 경우, 제1 댐(150e)보다 제2 댐(150f)이 더 높게 형성될 수 있다. 반대로, 제2 댐(150f)보다 제1 댐(150e)이 더 높게 형성될 수 있다.
제1 댐(150e) 및 제2 댐(150f)은 제1 칩(120a)의 복수의 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 8에서는 제1 댐(150e) 및 제2 댐(150f)이 제1 칩(120a)의 두개의 가장자리와 중첩되도록 회로 기판(110) 상에 배치된 것을 일 예로 도시하였다. 이에 한정되지 않고, 제1 댐(150e) 및 제2 댐(150f)이 제1 칩(120a)의 세개의 가장자리와 중첩되도록 배치될 수 있다.
일 예로서, 제1 댐(150e) 및 제2 댐(150f)은 제1 칩(120a)의 두개의 가장자리와 중첩되도록 “ㄱ” 형태로 회로 기판(110) 상에 배치될 수 있다. 즉, 제1 댐(150e) 및 제2 댐(150f)은 제1 칩(120a)의 X축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 또한, 제1 댐(150e) 및 제2 댐(150f)은 제1 칩(120a)의 Y축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다.
제1 댐(150e) 및 제2 댐(150f)이 제1 칩(120a)의 하부에 “ㄱ” 형태로 배치됨으로, 반도체 패키지(100b)를 위에서 바라보았을 때 제1 댐(150e) 및 제2 댐(150f)이 외부에 노출되지 않는다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 제1 댐(150e) 및 제2 댐(150f)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 제1 댐(150e) 및 제2 댐(150f)이 배치될 수 있다.
회로 기판(110) 상에서 제1 댐(150e)이 제2 댐(150f)보다 안쪽에 배치될 수 있다. 즉, 제2 댐(150f)이 제1 댐(150e)보다 외곽에 배치될 수 있다. 제1 댐(150e)과 제2 댐(150f)은 일정 거리만큼 이격되어 형성될 수 있다. 이와 같이, 제1 댐(150e) 및 제2 댐(150f)이 2중으로 나란히 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 제1 댐(150e) 및 제2 댐(150f)의 위치도 변경될 수 있다.
본 개시의 반도체 패키지(100d)는 제1 칩(120a)의 일측 가장자리와 중첩되도록 제1 댐(150e) 및 제2 댐(150f)이 2중으로 나란히 배치되어, 언더필(130)이 회로 기판(110)의 가장자리 쪽으로 흘러나오는 것을 방지할 수 있다. 즉, 복수의 제2 패드(170b)가 배치된 회로 기판(110)의 가장자리 쪽으로 언더필(130)이 흘러나오는 것을 방지할 수 있다. 언더필(130)에 의해 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)가 오염되는 것을 방지할 수 있다. 복수의 칩(120a, 120b)과 인접한 영역에 복수의 제2 패드(170b)를 형성함으로써 반도체 패키지(100d)의 사이즈를 줄일 수 있다.
도 10은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 평면도이다. 도 11a는 도 10에 도시된 Ⅸ-Ⅸ' 선에 따른 단면을 나타내는 도면이다. 도 11b는 도 10에 도시된 Ⅹ-Ⅹ' 선에 따른 단면을 나타내는 도면이다.
도 10, 도 11a 및 도 11b를 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100e)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 제1 댐(150g), 제2 댐(150h), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 일 예로서, 복수의 패드(170) 중에서 복수의 제1 패드(170a)는 제1 칩(120a)의 하부와 중첩되도록 회로 기판(110)의 중앙부에 배치될 수 있다.
복수의 패드(170) 중에서 복수의 제2 패드(170b)는 회로 기판(110)의 X축 방향의 양측 가장자리에 배치될 수 있다. 이에 한정되지 않고, 복수의 제2 패드(170b)는 회로 기판(110)의 Y축 방향의 양측 가장자리에 배치될 수 있다.
제1 칩(120a)은 복수의 범프(140)에 의해서 회로 기판(110)의 중앙부에 배치된 복수의 제1 패드(170a)와 전기적으로 연결될 수 있다. 즉, 제1 칩(120a)과 중첩되도록 배치된 복수의 제1 패드(170a)와 제1 칩(120a)이 전기적으로 연결될 수 있다.
제2 칩(120b)은 복수의 전도성 와이어(160)에 의해서 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)와 전기적으로 연결될 수 있다. 즉, 복수의 제2 패드(170b)는 제1 칩(120a)과 중첩되지 않도록 배치되어 있고, 복수의 제2 패드(170b)와 제2 칩(120b)이 복수의 전도성 와이어(160)로 전기적으로 연결될 수 있다.
회로 기판(110)의 제1 면 상에는 제1 댐(150g) 및 제2 댐(150h)이 나란히 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제1 댐(150g)이 형성될 수 있다. 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제2 댐(150h)이 형성될 수 있다. 제1 댐(150g)과 제2 댐(150h)은 동일한 높이로 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150g)과 제2 댐(150h)은 서로 다른 높이로 형성될 수 있다. 제1 댐(150g)과 제2 댐(150h)의 높이가 상이한 경우, 제1 댐(150g)보다 제2 댐(150h)이 더 높게 형성될 수 있다. 반대로, 제2 댐(150h)보다 제1 댐(150g)이 더 높게 형성될 수 있다.
제1 댐(150g) 및 제2 댐(150h)은 제1 칩(120a)의 복수의 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 10에서는 제1 댐(150g) 및 제2 댐(150h)이 제1 칩(120a)의 두개의 가장자리와 중첩되도록 회로 기판(110) 상에 배치된 것을 일 예로 도시하였다. 이에 한정되지 않고, 제1 댐(150g) 및 제2 댐(150h)이 제1 칩(120a)의 세개의 가장자리와 중첩되도록 배치될 수 있다.
일 예로서, 제1 댐(150g) 및 제2 댐(150h)은 제1 칩(120a)의 두개의 가장자리와 중첩되도록 “ㄱ” 형태로 회로 기판(110) 상에 배치될 수 있다. 즉, 제1 댐(150g) 및 제2 댐(150h)은 제1 칩(120a)의 X축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 또한, 제1 댐(150g) 및 제2 댐(150h)은 제1 칩(120a)의 Y축 방향의 양측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다.
제1 댐(150g) 및 제2 댐(150h)이 제1 칩(120a)의 하부에 “ㄱ” 형태로 배치됨으로, 반도체 패키지(100b)를 위에서 바라보았을 때 제1 댐(150e) 및 제2 댐(150f)이 외부에 노출되지 않는다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 제1 댐(150g) 및 제2 댐(150h)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 제1 댐(150g) 및 제2 댐(150h)이 배치될 수 있다.
회로 기판(110) 상에서 제1 댐(150g)이 제2 댐(150h)보다 안쪽에 배치될 수 있다. 즉, 제2 댐(150h)이 제1 댐(150g)보다 외곽에 배치될 수 있다. 제1 댐(150g)과 제2 댐(150h)은 일정 거리만큼 이격되어 형성될 수 있다. 이와 같이, 제1 댐(150g) 및 제2 댐(150h)이 2중으로 나란히 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 제1 댐(150g) 및 제2 댐(150h)의 위치도 변경될 수 있다.
제1 댐(150g)과 제2 댐(150h) 사이에 일정 깊이의 트렌치(190)가 형성될 수 있다. 트렌치(190)는 회로 기판(110)의 제1 면이 일정 깊이로 식각되어 형성될 수 있다. 트렌치(190)는 제1 댐(150g) 및 제2 댐(150h)과 동일하게 “I” 형태로 형성될 수 있다. 트렌치(190)는 제1 칩(120a)의 가장자리와 중첩되도록 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150g) 및 제2 댐(150h)이 “ㄱ” 형태를 가지는 경우에 트렌치(190)도 동일하게 “ㄱ” 형태로 형성될 수 있다.
이와 같이, 트렌치(190)는 제1 댐(150g)과 제2 댐(150h)의 사이에 나란히 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 트렌치(190)의 위치도 변경될 수 있다.
2중으로 배치된 제1 댐(150g)과 제2 댐(150h) 사이에 일정 깊이의 트렌치(190)가 형성되어 있어, 언더필(130)이 회로 기판(110)의 가장자리 쪽으로 흐르는 것을 차단할 수 있다. 언더필(130)이 제1 댐(150g)을 넘더라도 트렌치(190)에 의해서 언더필(130)의 흐름이 차단되어, 회로 기판(110)의 가장자리기 오염되는 것을 차단할 수 있다. 언더필(130)이 트렌치(190)를 넘더라도 제2 댐(150h)에 의해서 언더필(130)의 흐름이 차단되어, 회로 기판(110)의 가장자리기 오염되는 것을 차단할 수 있다.
본 개시의 반도체 패키지(100d)는 제1 칩(120a)의 일측 가장자리와 중첩되도록 제1 댐(150g) 및 제2 댐(150h)이 2중으로 나란히 배치되고, 제1 댐(150g) 및 제2 댐(150h)의 사이에 트렌치(190)가 배치되어, 언더필(130)이 회로 기판(110)의 가장자리 쪽으로 흘러나오는 것을 방지할 수 있다. 즉, 복수의 제2 패드(170b)가 배치된 회로 기판(110)의 가장자리 쪽으로 언더필(130)이 흘러나오는 것을 방지할 수 있다. 언더필(130)에 의해 회로 기판(110)의 가장자리에 배치된 복수의 제2 패드(170b)가 오염되는 것을 방지할 수 있다. 이와 같이, 트렌치(190), 제1 댐(150g) 및 제2 댐(150h)을 통해 3중으로 언더필(130)의 흐름을 차단하여 회로 기판(110)의 가장자리기 오염되는 것을 차단할 수 있다. 복수의 칩(120a, 120b)과 인접한 영역에 복수의 제2 패드(170b)를 형성함으로써 반도체 패키지(100d)의 사이즈를 줄일 수 있다.
도 12는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다. 도 13은 도 12에 도시된 ⅩⅠ-ⅩⅠ' 선에 따른 단면을 나타내는 도면이다.
도 12 및 도 13을 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100f)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 댐(150i), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
회로 기판(110)에는 제1 칩(120a) 및 제2 칩(120b)과 전기적으로 연결되는 복수의 패드(170)가 배치될 수 있다. 복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 회로 기판(110)에는 복수의 배선(172)이 배치될 수 있다. 복수의 배선(172)는 신호 배선들 및 전원 배선들(일 예로서, VDD 라인, VSS 라인, GND 라인)을 포함할 수 있다. 회로 기판(110)의 상면에는 복수의 배선을 덮도록 절연층이 형성되어 있다. 복수의 패드(170)가 형성된 영역의 절연층은 제거되어, 복수의 패드(170)가 외부에 노출된다.
회로 기판(110)의 제1 면 상에는 댐(150i)이 일정 높이로 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 댐(150i)이 형성될 수 있다.
댐(150i)은 제1 칩(120a)의 일측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 12에서는 댐(150i)이 제1 칩(120a)의 한 개의 가장자리와 중첩되도록 배치된 것을 일 예로 도시하였다. 이에 한정되지 않고, 댐(150i)은 배선(172)이 배치된 형태에 따라서 제1 칩(120a)의 두개의 가장자리와 중첩되도록 배치될 수 있다. 댐(150i)은 제1 칩(120a)의 두개의 가장자리와 중첩되도록 배치되는 경우, 댐(150i)은 “ㄱ” 형태로 형성될 수 있다. 이에 한정되지 않고, 댐(150i)은 배선(172)이 배치된 형태에 따라서 제1 칩(120a)의 세개의 가장자리와 중첩되도록 배치될 수 있다. 댐(150i)은 제1 칩(120a)의 세개의 가장자리와 중첩되도록 배치되는 경우, 댐(150i)은 “ㄷ” 형태로 형성될 수 있다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 댐(150i)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 댐(150i)이 배치될 수 있다.
회로 기판(110)의 제1 면 상에 전도성 필름을 부착하여 댐(150i)을 형성할 수 있다. 이에 한정되지 않고, 전도성 물질을 포함하는 수지액으로 댐(150i)을 형성할 수 있다. 전도성을 가지는 댐(150i)은 회로 기판(110)에 형성된 복수의 배선(172) 중에서 어느 하나의 배선과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 댐(150i)은 절연층을 사이에 두고 VDD 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 댐(150i)은 절연층을 사이에 두고 VSS 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 댐(150i)은 절연층을 사이에 두고 GND 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 댐(150i)은 절연층을 사이에 두고 신호 배선과 중첩되도록 배치될 수 있다.
이와 같이, 회로 기판(110)에 형성된 복수의 배선(172) 중에서 임의의 배선과 중첩되도록 전도성을 가지는 댐(150i)을 배치하여 커패시터를 형성시킬 수 있다. 즉, 전도성을 가지는 댐(150i)을 이용하여 언더필 수지액이 회로 기판(110)의 가장자리로 흘러나오는 것을 방지할 수 있다. 회로 기판(110)에 형성된 복수의 배선(172)에 흐르는 신호 또는 전원의 고주파 성분에 의해서 노이즈가 발생할 수 있는데, 전도성을 가지는 댐(150i)을 이용하여 커패시터를 형성함으로써 고주파 영역의 노이즈를 제거 또는 감소시킬 수 있다.
도 14는 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다. 도 15는 도 14에 도시된 ⅩⅡ-ⅩⅡ' 선에 따른 단면을 나타내는 도면이다.
도 14 및 도 15를 참조하여 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100g)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 제1 댐(150j), 제2 댐(150k), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
회로 기판(110)에는 제1 칩(120a) 및 제2 칩(120b)과 전기적으로 연결되는 복수의 패드(170)가 배치될 수 있다. 복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 회로 기판(110)에는 복수의 배선(172)이 배치될 수 있다. 복수의 배선(172)는 신호 배선들 및 전원 배선들(일 예로서, VDD 라인, VSS 라인, GND 라인)을 포함할 수 있다. 회로 기판(170)에는 복수의 배선(172)을 덮도록 절연층이 형성될 수 있다.
회로 기판(110)의 제1 면 상에는 제1 댐(150j) 및 제2 댐(150k)이 “I” 형상으로 나란히 배치될 수 있다. 일 예로서, 회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제1 댐(150j) 및 제2 댐(150k)이 형성될 수 있다.
제1 댐(150j)과 제2 댐(150k)은 동일한 높이로 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150j)과 제2 댐(150k)은 서로 다른 높이로 형성될 수 있다. 제1 댐(150j)과 제2 댐(150k)의 높이가 상이한 경우, 제1 댐(150j)보다 제2 댐(150k)이 더 높게 형성될 수 있다. 반대로, 제2 댐(150k)보다 제1 댐(150j)이 더 높게 형성될 수 있다.
제1 댐(150j) 및 제2 댐(150k)은 제1 칩(120a)의 일측 가장자리와 중첩되도록 회로 기판(110) 상에 배치될 수 있다. 도 14에서는 제1 댐(150j) 및 제2 댐(150k)이 회로 기판(110)의 X축 방향의 일측 가장자리에 배치된 것을 일 예로 도시하고 있다. 이에 한정되지 않고, 제1 댐(150j) 및 제2 댐(150k)이 회로 기판(110)의 Y축 방향의 일측 가장자리에 배치될 수 있다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 댐(150i)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 제1 댐(150j) 및 제2 댐(150k)이 배치될 수 있다.
제1 댐(150j)과 제2 댐(150k)은 일정 거리만큼 이격되어 형성될 수 있다. 이와 같이, 제1 댐(150j) 및 제2 댐(150k)이 2중으로 나란히 배치될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 제1 댐(150j) 및 제2 댐(150k)의 위치도 변경될 수 있다.
도 14 및 도 15에서는 제1 댐(150j)이 제2 댐(150k)보다 안쪽에 배치되는 것으로 도시하고 설명하였다. 이에 한정되지 않고, 제2 댐(150k)이 제1 댐(150j)보다 안쪽에 배치될 수도 있다.
제1 댐(150j)은 에폭시 수지, 페놀 수지, 및 실리콘 계열로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 물질로 형성될 수 있다. 일 예로서, 에폭시 수지를 40%, 실리콘을 10% 포함한 제1 용액으로 제1 댐(150j)을 형성할 수 있다. 이에 한정되지 않고, 노즐을 이용하여 분사할 수 있는 성질의 물질을 다양하게 조합하여 제1 댐(150j)을 형성할 수 있다.
회로 기판(110)의 제1 면 상에 전도성 필름을 부착하여 제2 댐(150k)을 형성할 수 있다. 이에 한정되지 않고, 전도성 물질을 포함하는 수지액으로 제2 댐(150k)을 형성할 수 있다. 전도성을 가지는 제2 댐(150k)은 회로 기판(110)에 형성된 복수의 배선(172) 중에서 어느 하나의 배선과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150k)은 절연층을 사이에 두고 VDD 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150k)은 절연층을 사이에 두고 VSS 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150k)은 절연층을 사이에 두고 GND 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150k)은 절연층을 사이에 두고 신호 배선과 중첩되도록 배치될 수 있다.
이와 같이, 회로 기판(110)에 형성된 복수의 배선(172) 중에서 임의의 배선과 중첩되도록 전도성을 가지는 제2 댐(150k)을 배치하여 커패시터를 형성시킬 수 있다.
제1 댐(150j) 및 제2 댐(150k)을 이용하여 언더필 수지액이 회로 기판(110)의 가장자리로 흘러나오는 것을 방지할 수 있다. 회로 기판(110)에 형성된 복수의 배선(172)에 흐르는 신호 또는 전원의 고주파 성분에 의해서 노이즈가 발생할 수 있는데, 전도성을 가지는 제2 댐(150k)을 이용하여 커패시터를 형성함으로써 고주파 영역의 노이즈를 제거 또는 감소시킬 수 있다.
도 16은 본 개시의 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다. 도 17은 도 16에 도시된 ⅩⅢ-ⅩⅢ' 선에 따른 단면을 나타내는 도면이다. 도 18은 도 16에 도시된 ⅩⅣ-ⅩⅣ' 선에 따른 단면을 나타내는 도면이다.
도 16, 도 17, 및 도 18을 참조하여, 본 개시의 일 실시 예에 따른 반도체 패키지를 설명한다. 도 1, 도 2a, 도 2b에 도시된 반도체 패키지와 동일한 구성에 대한 설명은 생략될 수 있으며, 차이점을 위주로 설명한다.
본 개시의 일 실시 예에 따른 반도체 패키지(100h)는 회로 기판(110), 복수의 칩 유닛(120), 언더필(130), 복수의 범프(140), 제1 댐(150l), 제2 댐(150m), 제3 댐(150n), 복수의 전도성 와이어(160), 및 복수의 패드(170)를 포함할 수 있다. 복수의 칩 유닛(120) 각각은 복수의 칩(120a, 120b)이 적층되어 구성될 수 있다.
회로 기판(110)에는 제1 칩(120a) 및 제2 칩(120b)과 전기적으로 연결되는 복수의 패드(170)가 배치될 수 있다. 복수의 패드(170)는 회로 기판(110)의 전면에 배치될 수 있다. 회로 기판(110)에는 복수의 배선(172)이 배치될 수 있다. 복수의 배선(172)는 신호 배선들 및 전원 배선들(일 예로서, VDD 라인, VSS 라인, GND 라인)을 포함할 수 있다. 회로 기판(170)에는 복수의 배선(172)을 덮도록 절연층이 형성될 수 있다.
회로 기판(110)의 제1 면 상에는 제1 댐(150l)이 “ㄱ” 형상으로 형성될 수 있다. 제1 댐(150l)의 X축 방향 외곽에 제2 댐(150m) “I” 형상으로 형성될 수 있다. 제1 댐(150l)의 Y축 방향 외곽에 제3 댐(150n)이 “―” 형상으로 형성될 수 있다.
회로 기판(110)과 제1 칩(120a) 사이에 형성된 갭(gap)의 50%~95%의 높이로 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)이 형성될 수 있다. 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)은 동일한 높이로 형성될 수 있다. 이에 한정되지 않고, 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)은 서로 다른 높이로 형성될 수 있다.
회로 기판(110)과 제1 칩(120a)을 전기적으로 연결하기 위해서 복수의 범프(140)가 배치되는데, 댐(150i)은 복수의 범프(140)의 외곽에 배치될 수 있다. 즉, 복수의 범프(140) 중에서 최외곽에 배치된 범프(140)의 외곽에 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)이 배치될 수 있다.
제1 댐(150l)과 제2 댐(150m)은 일정 거리만큼 이격되어 형성될 수 있다. 또한, 제1 댐(150l)과 제3 댐(150n)은 일정 거리만큼 이격되어 형성될 수 있다. 제2 댐(150m)과 제3 댐(150n)은 제1 댐(150l)의 외곽에서 서로 연결되도록 형성될 수 있다. 회로 기판(110)의 중앙부와 가깝게 범프(140)의 위치가 변경되는 경우, 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)의 위치도 변경될 수 있다.
제1 댐(150l) 및 제3 댐(150n)은 에폭시 수지, 페놀 수지, 및 실리콘 계열로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 물질로 형성될 수 있다. 일 예로서, 에폭시 수지를 40%, 실리콘을 10% 포함한 제1 용액으로 제1 댐(150l) 및 제3 댐(150n)을 형성할 수 있다. 이에 한정되지 않고, 노즐을 이용하여 분사할 수 있는 성질의 물질을 다양하게 조합하여 제1 댐(150l) 및 제3 댐(150n)을 형성할 수 있다.
회로 기판(110)의 제1 면 상에 전도성 필름을 부착하여 제2 댐(150m)을 형성할 수 있다. 이에 한정되지 않고, 전도성 물질을 포함하는 수지액으로 제2 댐(150m)을 형성할 수 있다. 전도성을 가지는 제2 댐(150m)은 회로 기판(110)에 형성된 복수의 배선(172) 중에서 어느 하나의 배선과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150m)은 절연층을 사이에 두고 VDD 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150m)은 절연층을 사이에 두고 VSS 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150m)은 절연층을 사이에 두고 GND 라인과 중첩되도록 배치될 수 있다.
일 예로서, 전도성을 가지는 제2 댐(150m)은 절연층을 사이에 두고 신호 배선과 중첩되도록 배치될 수 있다.
이와 같이, 회로 기판(110)에 형성된 복수의 배선(172) 중에서 임의의 배선과 중첩되도록 전도성을 가지는 제2 댐(150m)을 배치하여 커패시터를 형성시킬 수 있다. 제1 댐(150l), 제2 댐(150m), 및 제3 댐(150n)을 이용하여 언더필 수지액이 회로 기판(110)의 가장자리로 흘러나오는 것을 방지할 수 있다. 회로 기판(110)에 형성된 복수의 배선(172)에 흐르는 신호 또는 전원의 고주파 성분에 의해서 노이즈가 발생할 수 있는데, 전도성을 가지는 제2 댐(150m)을 이용하여 커패시터를 형성함으로써 고주파 영역의 노이즈를 제거 또는 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
110a~110e: 반도체 패키지 110: 회로 기판
120: 칩 유닛 120a: 제1 칩
120b: 제2 칩 130: 언더필
140: 범프 150a, 150b, 150i: 댐
150c, 150e, 150g, 150j, 150l: 제1 댐
150d, 150f, 150h, 150k, 150m: 제2 댐
150n: 제3 댐 160: 전도성 와이어
170: 패드 170a: 제1 패드
170b: 제2 패드 170c: 제3 패드
172: 배선 180: 접착층
190: 트렌치

Claims (10)

  1. 복수의 배선을 포함하는 회로 기판;
    상기 회로 기판 상에 배치된 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩;
    상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 복수의 제1 패드;
    상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프;
    상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드;
    상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필; 및
    상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되는 제1 댐;을 포함하고,
    상기 제1 댐은 전도성 물질을 포함하고, 상기 복수의 배선 중 적어도 하나와 중첩되는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 댐 및 상기 복수의 배선 중 적어도 하나가 커패시터를 형성하도록 상기 제1 댐 및 상기 복수의 배선 중 적어도 하나 사이에 배치되는 절연층을 더 포함하는, 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 댐은 상기 제1 칩의 하나의 가장자리와 중첩되도록 “I” 형태로 배치되는, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 댐은 상기 언더필과 상기 복수의 제2 패드 사이에 배치되는, 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 댐은 상기 제1 칩의 두개의 가장자리와 중첩되도록 배치되는, 반도체 패키지.
  6. 제5 항에 있어서,
    상기 회로 기판의 제2 측 가장자리에 배치되고, 상기 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제3 패드를 더 포함하고,
    상기 제1 댐은 상기 언더필과 상기 복수의 제2 패드의 사이, 및 상기 언더필과 상기 복수의 제3 패드 사이에 배치되는, 반도체 패키지.
  7. 복수의 배선을 포함하는 회로 기판;
    상기 회로 기판 상에 배치된 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩;
    상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치된 복수의 제1 패드;
    상기 회로 기판과 상기 제1 칩 사이에 배치된 복수의 범프;
    상기 회로 기판의 제1 측 가장자리에 배치되고, 전도성 와이어에 의해 상기 제2 칩과 전기적으로 연결되는 복수의 제2 패드;
    상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필;
    상기 제1 칩과 중첩되도록 상기 회로 기판 상에 배치되어 상기 언더필의 흐름을 차단하는 제1 댐; 및
    상기 제1 칩과 중첩되도록 상기 제1 댐의 외곽에 배치되는 제2 댐;을 포함하고,
    상기 제2 댐은 전도성 물질을 포함하고, 상기 복수의 배선 중 적어도 하나와 중첩되는, 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 댐은 상기 복수의 배선 중 적어도 하나와 중첩되고,
    상기 제2 댐 및 상기 복수의 배선 중 적어도 하나가 커패시터를 형성하도록 상기 제2 댐 및 상기 복수의 배선 중 적어도 하나 사이에 배치되는 절연층을 더 포함하는, 반도체 패키지.
  9. 회로 기판;
    상기 회로 기판 상에 배치된 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩;
    상기 회로 기판 상에 배치되며 제1 방향으로 배열되는 복수의 제1 패드;
    상기 회로 기판 상에 배치되며 상기 회로 기판 및 상기 제1 칩에 전기적으로 연결되는 복수의 범프;
    상기 회로 기판과 상기 제1 칩 사이에 충진되는 언더필; 및
    상기 회로 기판 상에 배치되며 상기 제1 방향에 직교하는 제2 방향으로 연장하는 제1 댐;을 포함하고,
    상기 제1 댐의 적어도 일부는 상기 제1 칩과 중첩되는, 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 댐에 인접하며 상기 회로 기판 상에서 상기 제2 방향으로 연장하는 제2 댐을 더 포함하고,
    상기 제2 댐은 상기 제1 칩과 중첩되는, 반도체 패키지.
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