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KR102564211B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Publication number
KR102564211B1
KR102564211B1 KR1020180103602A KR20180103602A KR102564211B1 KR 102564211 B1 KR102564211 B1 KR 102564211B1 KR 1020180103602 A KR1020180103602 A KR 1020180103602A KR 20180103602 A KR20180103602 A KR 20180103602A KR 102564211 B1 KR102564211 B1 KR 102564211B1
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KR
South Korea
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layer
semiconductor
disposed
electrode
recess
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KR1020180103602A
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정성호
김영훈
성연준
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Publication date
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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 각각 포함하는 복수 개의 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 하부에 배치되고 전기적으로 연결되는 제1 도전층; 상기 제2 전극 하부에 배치되고 전기적으로 연결되는 제2 도전층; 상기 제1 도전층과 상기 반도체 구조물 사이에 배치되는 제1 절연층; 및 인접한 반도체 구조물과 전기적으로 연결되는 연결 전극;을 포함하고, 상기 복수 개의 반도체 구조물은 각각 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 제1 리세스 및 제2 리세스를 포함하고, 상기 제2 리세스는 복수 개의 반도체 구조물 각각을 활성 영역 및 비활성 영역으로 구획하는 반도체 소자를 개시한다.

Description

반도체 소자 및 이의 제조 방법{SMEICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
실시예는 반도체 소자 및 이의 제조 방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해, 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 보이드에 의해 박리가 발생하는 문제가 존재한다.
실시예는 반도체 소자를 제공한다.
또한, 신뢰성이 개선된 반도체 소자를 제공한다.
또한, 전류 분산 효과가 우수한 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 각각 포함하는 복수 개의 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 하부에 배치되고 전기적으로 연결되는 제1 도전층; 상기 제2 전극 하부에 배치되고 전기적으로 연결되는 제2 도전층; 상기 제1 도전층과 상기 반도체 구조물 사이에 배치되는 제1 절연층; 및 인접한 반도체 구조물과 전기적으로 연결되는 연결 전극;을 포함하고, 상기 복수 개의 반도체 구조물은 각각 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 제1 리세스 및 제2 리세스를 포함하고, 상기 제2 리세스는 복수 개의 반도체 구조물 각각을 활성 영역 및 비활성 영역으로 구획한다.
복수 개의 반도체 구조물 각각은 가장자리부를 포함하고, 상기 가장자리부는, 인접한 반도체 구조물과 마주보게 배치되는 제1 가장자리부 및 상기 제1 가장자리부로부터 연장되는 제2 가장자리부를 포함하고, 상기 제2 리세스는 상기 제1 가장자리부에 인접하여 연장하며 배치되는 제1 리세스부 및 상기 제2 가장자리부에 인접하여 연장하며 제2 리세스부를 포함할 수 있다.
상기 연결 전극은 상기 제1 가장자리부와 수직 방향으로 일부 중첩될 수 있다.
인접한 상기 제1 리세스부 사이에 배치되는 그루브를 더 포함하고, 상기 연결 전극은 상기 그루브와 일부 수직 방향으로 중첩될 수 있다.
상기 연결 전극은 상기 인접한 반도체 구조물 내에서 상기 제2 가장자리부 내측에 배치될 수 있다.
상기 연결 전극은 인접한 상기 제1 리세스부 내측에 일부 배치될 수 있다.
상기 반도체 구조물과 상기 제1 도전층 사이에 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 전극 하부에 배치되는 제1 관통홀 및 상기 제2 도전층 하부에 배치되는 제2 관통홀을 더 포함할 수 있다.
상기 복수 개의 반도체 구조물은, 제1 반도체 구조물; 및 상기 제1 반도체 구조물에 이격 배치되는 제2 반도체 구조물을 포함하고, 상기 연결 전극은, 상기 제1 반도체 구조물 하부의 제2 전극 및 상기 제2 반도체 구조물 하부의 제1 전극과 전기적으로 연결될 수 있다.
상기 연결 전극은, 상기 제1 반도체 구조물과 수직 방향으로 중첩되는 제2 관통홀 및 상기 제1 반도체 구조물과 수직 방향으로 중첩되는 제1 관통홀 내에 배치될 수 있다.
상기 제1 관통홀과 상기 제2 관통홀은 각 반도체 구조물의 제2 리세스 내측에 배치될 수 있다.
상기 제1 도전층 하부에 배치되는 제3 절연층; 인접한 복수 개의 반도체 구조물 사이, 복수 개의 반도체 구조물의 상면 및 복수 개의 반도체 구조물의 측면에 배치되는 패시베이션층; 및 상기 복수 개의 반도체 구조물 외측에 배치되고, 상기 제2 도전층과 전기적으로 연결되는 전극 패드;를 더 포함할 수 있다.
실시예에 따르면, 신뢰성이 개선된 반도체 소자를 제작할 수 있다.
또한, 전류 분산, 광출력 및 동작 전압 특성이 우수한 반도체 소자를 제작할 수 있다.
실시예에 따르면, 반도체 소자를 수직형 형태로 구현할 수 있으나, 이에 한정하지 않고 플립칩 형태로 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 일실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 II'로 절단한 단면도이고,
도 3은 도 2에서 A부분의 확대도이고,
도 4는 도 3에서 B부분의 확대도이고,
도 5는 실시예에 따른 반도체 소자의 전기적 흐름을 설명하는 도면이고,
도 6은 구성요소의 배치를 설명하기 위한 평면도이고,
도 7은 도 6에서 C부분의 확대도이고,
도 8은 다른 실시예에 따른 반도체 소자의 평면도이고,
도 9은 일실시예에 따른 반도체 소자 패키지의 개념도이고,
도 10은 일실시예에 따른 반도체 소자 패키지의 평면도이고,
도 11은 일실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 발명의 실시예에 따른 반도체 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다. 또한, 반도체 구조물은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 근자외선, 원자외선, 또는 심자외선일 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
도 1은 일실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 II'로 절단한 단면도이고, 도 3은 도 2에서 A부분의 확대도이고, 도 4는 도 3에서 B부분의 확대도이다.
도 1 및 도 2를 참조하면, 일실시예에 따른 반도체 소자(10)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 활성층(122)을 포함하는 복수 개의 반도체 구조물(120)과, 제1 도전형 반도체층(123)과 전기적으로 연결되는 제1 전극(141), 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(142), 반도체 구조물(120) 하부에 일부 배치되는 제1 절연층(131), 제2 전극(142)과 전기적으로 연결되고 제1 절연층(131) 하부에 배치되는 제2 도전층(152), 제1 전극(141)과 전기적으로 연결되고, 제1 절연층 하부에 배치되는 제1 도전층(151), 제1 절연층(131)과 제2 도전층(152) 하부에 배치되는 제2 절연층(132), 제2 절연층(132) 하부에 배치되고 인접한 반도체 구조물과 전기적으로 연결되는 연결 전극(143), 연결 전극(143) 하부에 배치되는 제3 절연층(133), 제3 절연층(133) 하부에 배치되는 접합층(160), 접합층(160) 하부에 배치되는 기판(170) 및 반도체 구조물(을 포함할 수 있다.
먼저, 반도체 구조물(120)은 복수 개일 수 있다. 실시예에 따른 반도체 소자(10)는 다양한 개수의 반도체 구조물을 포함할 수 있다. 이하에서, 반도체 구조물(120)은 제1 반도체 구조물(120-1), 제2 반도체 구조물(120-2) 그리고 제3 반도체 구조물(120-3)을 포함하는 것을 기준으로 설명한다.
그리고 복수 개의 반도체 구조물(120) 각각은 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함할 수 있다. 이 때, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)은 제1 방향(X 방향)으로 배치될 수 있다. 이하에서는 각 층의 두께 방향인 제1 방향(X 방향)을 수직 방향으로 정의하고, 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)을 수평 방향으로 정의한다. 그리고 제3 방향(Z 방향)은 제1 방향(X 방향)과 제2 방향(Y 방향)에 모두 수직한 방향이다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 재결합되는 층일 수 있다. 활성층(122)은 전자와 정공이 재결합함에 따라, 전자가 낮은 에너지 준위로 천이하며, 활성층(122)이 포함하는 후술될 우물층의 밴드갭 에너지에 대응하는 파장을 가지는 빛을 생성할 수 있다. 상기 반도체 소자가 방출하는 광의 파장 중 상대적으로 가장 큰 세기를 갖는 광의 파장은 자외선일 수 있고, 상기 자외선은 상술한 근자외선, 원자외선, 심자외선일 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
추가적으로, 활성층(122)과 제2 도전형 반도체층(123) 사이에는 전자 차단층(미도시됨)이 배치될 수 있다. 전자 차단층(미도시됨)은 제1 도전형 반도체층(121)에서 활성층(122)으로 공급되는 전자가 활성층(122)에서 재결합하여 발광하지 않고, 제2 도전형 반도체층(123)으로 빠져나가는 흐름을 차단하여, 활성층(122) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(미도시됨)의 에너지 밴드갭은 활성층(122) 및/또는 제2 도전형 반도체층(123)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(미도시됨)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다. 전자 차단층(미도시됨)은 알루미늄 조성이 높은 제1층(미도시됨)과 알루미늄 조성이 낮은 제2층(미도시됨)이 교대로 배치될 수 있다.
그리고 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)은 AlGaN일 수 있다. 그러나, 반드시 이에 한정하지 않는다.
또한, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)은 모두 알루미늄을 포함하는 경우, 전자 차단층(미도시됨)은 알루미늄 조성이 50% 내지 90%일 수 있다. 전자 차단층(미도시됨)의 알루미늄 조성이 50% 미만일 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고 활성층(122)에서 방출하는 광을 전자 차단층(미도시됨)에서 흡수할 수 있고, 알루미늄 조성이 90%를 초과할 경우 반도체 소자의 전기적 특성이 악화될 수 있다.
그리고 반도체 구조물(120)은 제1 리세스(127)와 제2 리세스(128)를 포함할 수 있다. 그리고 이하에서는, 반도체 구조물(120)이 제1 리세스(127)와 제2 리세스(128)를 모두 포함하는 경우로 설명한다.
먼저, 제1 리세스(127)는 각 반도체 구조물(120-1, 120-2, 120-3)에서 제2 도전형 반도체층(123) 및 활성층(122)을 관통할 수 있다. 그리고 제1 리세스(127)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제1 도전형 반도체층(121)은 제1 리세스(127)에 의해 일부 영역이 노출될 수 있다. 또한, 제1 리세스(127)는 각 반도체 구조물(120-1, 120-2, 120-3) 내에 배치될 수 있다. 또한, 제1 리세스(127)는 각 반도체 구조물(120)에서 제2 리세스(128)보다 내측에 배치될 수 있다.
또한, 후술하는 바와 같이 제2 리세스(128)가 연속적으로 배치되는 경우 평면(XY 평면) 상 제1 리세스(127)는 제2 리세스(128)에 의해 둘러싸일 수 있다.
그리고 제1 리세스(127)는 후술하는 활성 영역(RA)에 배치될 수 있으며, 다시 말해, 제1 리세스(127)는 수직 방향(X 방향)으로 활성 영역(RA)과 중첩될 수 있다.
또한, 제1 리세스(127)에는 후술하는 제1 전극(141)이 배치되고, 제1 전극(141)을 통해 제1 도전형 반도체층(123)으로 전류가 주입될 수 있다.
제2 리세스(128)는 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제2 리세스(128)에 의해, 제1 도전형 반도체층(121)은 일부 영역에서 노출될 수 있다. 그리고 제2 리세스(128)는 각 반도체 구조물(120-1, 120-2, 120-3) 내에 배치될 수 있다.
그리고 제2 리세스(128)는 각 반도체 구조물(120-1, 120-2, 120-3)의 가장자리에 인접하여 연장하며 배치될 수 있다. 이 때, 제2 리세스(128)는 연속적으로 또는 불연속적으로 배치될 수 있다. 예컨대, 제2 리세스(128)가 연속적으로 배치되는 경우, 평면(XY 평면) 상 제2 리세스(128)는 반도체 구조물(128)에서 폐루프 형태일 수 있다. 이하에서는 폐루프 형태인 경우를 기준으로 설명한다.
또한, 제2 리세스(128)은 각 반도체 구조물(120-1, 120-2, 120-3)을 활성 영역(RA)과 비활성 영역(RI)으로 구획될 수 있다. 여기서, 활성 영역(RA)는 각 반도체 구조물(120-1, 120-2, 120-3)에서 제2 리세스(128)의 내측에 위치하고, 비활성 영역(RI)는 각 반도체 구조물(120-1, 120-2, 120-3)에서 제2 리세스(128)의 외측에 위치할 수 있다. (전술한 바와 같이, 제2 리세스(128)가 폐루프 형태인 경우를 기준으로 설명하였으나, 제2 리세스(128)가 불연속적으로 배치되는 경우에도 활성 영역 및 비활성 영역에 대한 내용이 동일하게 적용될 수 있다. 다만, 이러한 경우 활성 영역과 비활성 영역은 각 반도체 구조물(120-1, 120-2, 120-3)의 가장자리를 따라 제2 리세스(128)를 연장하여 연결한 가상선에 의해 구획된다).
이로써, 각 반도체 구조물(120-1, 120-2, 120-3)에서 활성 영역(RA)의 활성층(122)과 비활성 영역(RI)의 활성층(122)은 서로 이격 배치될 수 있다. 그리고 각 반도체 구조물(120-1, 120-2, 120-3)에서 활성 영역(RA)의 활성층(122)은 제1 리세스(127)에 인접하게 배치되어, 전자와 정공의 결합이 일어나는 발광 영역일 수 있다. 이와 달리, 비활성 영역(RI)는 내부의 활성층(122)이 활성 영역(RA)의 활성층(122)과 이격되고, 제1 리세스(127)보다 반도체 구조물(120)의 가장자리에 인접하게 배치되므로, 전자, 정공 결합이 일어나지 않는 비 발광 영역일 수 있다.
이러한 구성에 의하여, 각 반도체 구조물(120-1, 120-2, 120-3)의 측면, 상면을 감싸는 패시베이션층(180)이 반도체 소자(10)의 발광에 의한 발열, 외부의 고온, 고습, 복수 개의 반도체 구조물(120) 간의 열팽창 계수 차이 등에 의해 박리, 크랙 등이 발생하더라도, 외부에서 각 반도체 구조물(120-1, 120-2, 120-3)로 침투하는 수분이나 오염 물질 등이 발광 영역인 활성 영역(RA)의 활성층(122)을 산화시키지 못하게 할 수 있다.
구체적으로, 본 명세서에서 설명하는 반도체 소자는 제2 리세스(128)가 활성 영역(RA)의 활성층(122)과 비활성 영역(RI)의 활성층(122) 간의 직접적인 연결을 차단할 수 있다. 이로써, 반도체 구조물(120)의 측벽에 인접한 비활성 영역(RI)의 활성층(122)이 박리로 인해 외부에 노출되는 경우, 비활성 영역(RI)의 활성층(122)은 산화될 수 있다. 다만, 제2 리세스(128)에 의한 분리로 인해 활성 영역(RA)의 활성층(122)과 비활성 영역(RI)의 활성층(122)은 서로 이격되어, 활성 영역(RA)의 활성층(122)은 상기 산화로부터 보호될 수 있다. 즉, 제2 리세스(128)는 외부의 습기로부터 발광 영역의 활성층(122)의 산화를 보호할 수 있다.
특히, 반도체 소자가 자외선 광을 생성하는 경우에는 가시광을 생성하는 경우에 대비하여 활성층(122)의 에너지 밴드 갭 및 Al 농도가 증가하므로 산화에 더욱 취약할 수 있다. 이에 따라, 본 명세서에서 설명하는 반도체 소자는 자외선 광을 생성하는 경우에 신뢰성을 크게 개선할 수 있다.
또한, 반도체 구조물(120)이 자외선 광을 생성하는 경우에 높은 밴드갭 에너지를 가지므로, 반도체 구조물(120)은 전류 분산 특성이 저하되고 유효 발광 영역이 감소할 수 있다.
예를 들어, 반도체 구조물(120)이 GaN 기반의 화합물 반도체로 구성되는 경우에 자외선 광을 방출하기 위해서 반도체 구조물은 Al이 다량 포함된 AlxGa(1-x)N (0≤x≤1)으로 구성될 수 있다. 여기서, Al 함량을 의미하는 x 값이 커짐에 따라 반도체 구조물(120)의 저항도 커질 수 있으며, 반도체 구조물(120)의 전류 분산 및 전류 주입 특성이 저하될 수 있다. 이 때, 반도체 구조물(120) 내에서 전류 스프레딩은 활성 영역(RA)에서 이루어질 수 있다. 이로써, 본 명세서에서 설명하는 반도체 소자(10)는 제2 리세스(128)를 가지더라도 광 출력을 유지할 수 있다. 뿐만 아니라, 전술한 바와 같이 제2 리세스(128)가 수분 등에 의해 산화가 이루어지는 영역을 각 반도체 구조물(120-1, 120-2, 120-3)에서 제2 리세스(128)의 외측 영역(예컨대, 비활성 영역(RI))으로 제한하여, 유효 발광 영역(예로, 활성 영역(RA))에 위치한 활성층(122)을 산화로부터 보호하여 광 출력을 유지할 수도 있다.
또한, 제2 리세스(128)는 다양한 형상으로 이루어질 수 있다. 예컨대, 제2 리세스(128)는 각 반도체 구조물(120-1, 120-2, 120-3)의 형상에 따라 상이한 형상을 가질 수 있다. 예컨대, 각 반도체 구조물(120-1, 120-2, 120-3)이 원형인 경우 제2 리세스(128)는 원형일 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다.
제1 전극(141)은 제1 리세스(127) 내에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 또한, 제1 전극(141)은 비교적 원활한 전류 주입 특성을 확보하기 위해 활성층(122)의 저농도층상에 배치될 수 있다. 즉, 제1 리세스(127)는 제1 도전형 반도체층(121)의 저농도층의 영역까지 형성되는 것이 바람직하다. 제1 도전형 반도체층(121)의 고농도층은 Al의 농도가 높아 전류 확산 특성이 상대적으로 낮기 때문이다.
또한, 제1 전극(141)은 제2 리세스(128)의 내측에 배치되므로, 활성 영역(RA)과 수직 방향(X 방향)으로 중첩될 수 있다. 그리고 제1 전극(141)을 통해 전류가 주입되면, 반도체 구조물(120)은 광을 생성할 수 있다.
제2 전극(142)은 제2 도전형 반도체층(123)의 하부에 배치되고, 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다. 또한, 제2 전극(142)은 제2 리세스(128)의 내측에 배치되므로, 활성 영역(RA)과 수직 방향(X 방향)으로 중첩될 수 있다.
제1 전극(141)과 제2 전극(142)은 오믹 전극일 수 있다. 제1 전극(141)과 제2 전극(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(141)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극은 ITO일 수 있다.
제1 절연층(131)은 반도체 구조물(120) 하부에 배치되어, 제1 전극(141)을 활성층(122) 및 제2 도전형 반도체층(123)로부터 전기적으로 분리할 수 있다. 또한, 제1 절연층(131)은 제2 전극(142) 및 제2 도전층(152)을 제1 도전층(151)과 전기적으로 절연시킬 수 있다.
그리고 제1 절연층(131)은 제1 전극(141) 및 제2 전극(142)이 배치되는 영역을 제외하고 반도체 구조물(120) 하부에 배치될 수 있다. 즉, 제1 절연층(131)에 의해 노출된 영역에 제1 전극(141)과 제2 전극(142)이 배치되고 각각 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123)과 연결될 수 있다. 또한, 제1 절연층(131)은 각 반도체 구조물(120-1, 120-2, 120-3) 사이에도 배치될 수 있다. 이로써, 상기 반도체 소자(10)는 가장자리로부터 외부 습기 등이 각 반도체 구조물(120-1, 120-2, 120-3)에 침투하는 것을 방지할 수 있다.
또한, 제1 절연층(131)은 제2 리세스(128) 내에 배치되어, 활성 영역(RA)의 활성층(122)과 비활성 영역(RI)의 활성층(122) 간에 절연을 유지할 수 있다.
실시예에서 제1 절연층(131)은 각 반도체 구조물(120-1, 120-2, 120-3) 하부에 배치되는 제1-1 절연층(131a)과 인접한 반도체 구조물(120-1, 120-2, 120-3) 사이에 배치되는 제1-2 절연층(131b)를 포함할 수 있다. 구체적으로, 제1-1 절연층(131a)는 각 반도체 구조물(120-1, 120-2, 120-3)과 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 그리고 제1-2 절연층(131b)는 각 반도체 구조물(120-1, 120-2, 120-3) 사이에 배치되어 각 반도체 구조물(120-1, 120-2, 120-3)과 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 이러한 구성에 의하여, 제1-1 절연층(131a)는 각 반도체 구조물(120-1, 120-2, 120-3)에서 각 층간의 전기적 분리를 제공하고, 제1-2 절연층(131b)는 인접한 반도체 구조물(120-1, 120-2, 120-3) 간의 전기적 분리를 제공할 수 있다.
그리고 제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.
또한, 제1 절연층(131)이 반사기능을 수행하는 경우, 활성층(122)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 제1 리세스(127)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제2 절연층(132)은 제1 절연층(131), 반도체 구조물(120) 및 제1 전극(141) 하부에 배치될 수 있다. 또한, 제2 절연층(132)은 후술하는 제2 도전층(152) 하부에 배치될 수 있다.
또한, 제2 절연층(132)은 복수 개의 관통홀을 포함할 수 있다. 이에 대해서는 도 3에서 자세히 설명한다.
그리고 제2 절연층(132)과 제1 절연층(131)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다. 그리고 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려워, 제2 절연층(132)은 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.
또한, 제1 절연층(131)과 제2 절연층(132)은 공정 과정에서 열에 의해 용융되어 하나의 층으로 이루어지거나, 적어도 일부 영역에서 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 존재하지 않을 수 있다. 이에 따라, TEM(Transmission electron microscopy) 등을 이용하여 관찰하더라도 제1 절연층(131)과 제2 절연층(132) 사이의 계면은 적어도 일부 영역에서 하나의 층으로 보일 수 있다. 또한, 제1 절연층(131)과 제2 절연층(132)은 단일 공정으로 이루어질 수도 있다. 상술하는 내용은 제3 절연층(133)과 제2 절연층(132) 또는 제3 절연층(133)과 제1 절연층(131) 간에도 동일하게 적용될 수 있다.
제2 절연층(132)은 각 반도체 구조물(120-1, 120-2, 120-3) 하부에 배치되는 제2-1 절연층(132a)과 인접한 반도체 구조물(120-1, 120-2, 120-3) 사이에 배치되는 제2-2 절연층(132b)를 포함할 수 있다.
제1 도전층(151)은 제2 절연층(132) 및 제1 전극(141) 하부에 배치될 수 있다. 제1 도전층(151)은 후술하는 제2 절연층(132)의 제1 관통홀(h1) 내에 배치되어 제1 전극(141)과 전기적으로 연결될 수 있다. 그리고 제1 도전층(151)은 복수 개의 반도체 구조물(120-1, 120-2, 120-3) 중 어느 하나의 반도체 구조물 하부에 배치될 수 있다. 예컨대, 제1 도전층(151)은 제1 반도체 구조물(120-1)과 제1 방향(X축 방향)으로 중첩되도록 제1 반도체 구조물(120-1) 하부에 배치될 수 있다. 그리고 제1 도전층(151)은 후술하는 기판(170)과 제1 반도체 구조물(120-1)의 제1 도전형 반도체층(121) 사이에 배치되어 제1 도전형 반도체층(121)과 기판(170)을 전기적으로 연결할 수 있다.
또한, 실시예에 따르면, 제2 절연층(132)은 제1 전극(141)과 제2 전극(142) 사이의 영역에서 제1 절연층(131) 하부에 배치되므로, 제2 절연층(132)에 결함이 발생한 경우에도 제1 절연층(131)이 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다. 그리고 제1 도전층(151)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(151)은 Ti, Ni, 등의 금속을 포함할 수 있다.
제2 도전층(152)은 제2 전극(142) 하부에 배치되고, 제2 전극(142)을 덮을 수 있다. 그리고 제2 도전층(152)은 반도체 소자(10)의 외측으로 연장되어 제2 전극 패드(166)와, 제2 도전층(152), 및 제2 전극(142)은 하나의 전기적 채널을 형성할 수 있다.
또한, 제2 도전층(152)은 제1 절연층(131)의 하부에 배치되어, 제1 절연층(131)과 접할 수 있다. 그리고 제2 도전층(152)은 제1 절연층(131)과 접착력이 좋은 물질로 이루어질 수 있다. 예컨대, 제2 도전층(152)은 Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
또한, 제2 도전층(152)은 제1 절연층(131)과 이하 설명하는 제2 절연층(132) 사이에 배치될 수 있다. 이에 따라, 제2 도전층(152)은 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다.
또한, 제2 도전층(152)은 반도체 소자(10)의 가장자리에서 노출되지 않도록, 반도체 소자(10)의 내부에 배치될 수 있다. 예컨대, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3) 내측에 배치될 수 있다.
뿐만 아니라, 제2 도전층(152)은 제1 절연층(131)과 제2 전극(142) 사이에 일부 배치될 수 있다. 이에 따라, 제2 절연층(132)은 제1 절연층(131) 하부에 배치되어 각 반도체 구조물(120-1, 120-2, 120-3)을 용이하게 보호할 수 있다.
또한, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3)에서 제2 리세스(128)와 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 이러한 구성에 의하여, 제2 도전층(152)은 면적이 증가하여 저항이 감소하므로, 각 반도체 구조물(120-1, 120-2, 120-3)에서 방출되는 광의 효율이 개선될 수 있다.
또한, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3) 중 어느 하나의 반도체 구조물의 외측으로 연장될 수 있다. 예컨대, 제2 도전층(152)은 제3 반도체 구조물(120-3)의 외측으로 연장될 수 있다. 즉, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3)과 중첩되는 제2-1 도전층(152a)과 제2-2 도전층(152b)를 포함할 수 있다. 이에 대해서는 도 6에서 자세히 설명한다.
또한, 반사층(미도시됨)은 제2 도전층(152) 상에 배치될 수 있다. 그리고 반사층(미도시됨)은 제2 전극(142)과 제2 도전층(152) 사이에 배치될 수 있으며, 구체적으로 제2 전극(142) 하부에 배치될 수 있다.
또한, 반사층(미도시됨)은 제2 전극(142)과 제2 도전층(152) 사이를 전기적으로 연결할 수 있다. 이에, 반사층(미도시됨)이 존재하는 경우, 제2 전극 패드(166), 제2 도전층(152), 반사층(미도시됨), 및 제2 전극(142)은 하나의 전기적 채널을 형성할 수 있다.
또한, 반사층(미도시됨)은 반사도가 높은 재질로 이루어질 수 있으며, Ag, Rh 중 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
연결 전극(143)은 인접한 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 연결 전극(143)은 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)을 전기적으로 연결할 수 있다. 또한, 연결 전극(143)은 제2 반도체 구조물(120-2)과 제3 반도체 구조물(120-3)을 전기적으로 연결할 수 있다.
보다 구체적으로, 연결 전극(143)은 인접한 반도체 구조물 중 어느 하나의 반도체 구조물의 제2 도전형 반도체층과 다른 하나의 반도체 구조물의 제1 도전형 반도체층을 전기적으로 연결할 수 있다.
실시예로, 연결 전극(143)은 제2 절연층(132)을 관통하여(도 3의 제2 관통홀(h2) 참조) 제1 반도체 구조물(120-1)의 제2 도전층(152)과 접하며 전기적으로 연결될 수 있다. 그리고 연결 전극(143)은 제2 절연층(132) 하부를 따라 제2 반도체 구조물(120-2)의 제2 절연층(132) 하부로 연장될 수 있다. 또한, 연결 전극(143)은 제2 반도체 구조물(120-2)의 제1 전극(141)과 접하며 전기적으로 연결될 수 있다. 이에 따라, 연결 전극(143)은 제1 반도체 구조물(120-1)의 제2 도전형 반도체층(123)과 제2 반도체 구조물(120-2)의 제1 도전형 반도체층(121) 간의 하나의 전기적 채널을 제공할 수 있다.
마찬가지로, 연결 전극(143)은 제2 절연층(132)을 관통하여(도 3의 제2 관통홀(h2) 참조) 제2 반도체 구조물(120-2)의 제2 도전층(152)과 접하며 전기적으로 연결될 수 있다. 그리고 연결 전극(143)은 제2 절연층(132) 하부를 따라 제3 반도체 구조물(120-3)의 제2 절연층(132) 하부로 연장될 수 있다. 또한, 연결 전극(143)은 제3 반도체 구조물(120-3)의 제1 전극(141)과 접하며 전기적으로 연결될 수 있다. 이에 따라, 연결 전극(143)은 제2 반도체 구조물(120-2)의 제2 도전형 반도체층(123)과 제3 반도체 구조물(120-3)의 제1 도전형 반도체층(121) 간의 하나의 전기적 채널을 제공할 수 있다. 이러한 구성에 의하여, 연결 전극(143)은 제1 반도체 구조물(120-1), 제2 반도체 구조물(120-2) 및 제3 반도체 구조물(120-3)을 서로 전기적으로 연결할 수 있다.
제3 절연층(133)은 연결전극, 제2 절연층(132) 및 제1 도전층(151) 하부에 배치될 수 있다. 보다 구체적으로, 제3 절연층(133)은 복수 개의 반도체 구조물(120-1, 120-2, 120-3) 중 어느 하나의 반도체 구조물 하부에 배치되지 않을 수 있다. 이에 따라, 어느 하나의 반도체 구조물이 후술하는 기판(170)과 전기적으로 연결될 수 있다. 예컨대, 제3 절연층(133)은 제2 반도체 구조물(120-2)와 제3 반도체 구조물(120-3) 하부에 배치될 수 있다. 다만, 제3 절연층(133)은 제1 반도체 구조물(120-1) 하부에서 일부 영역이 노출하도록 배치될 수 있다. 이에 따라, 제3 절연층(133)은 제1 도전층(151)의 일부 영역에 배치되지 않아, 제1 도전층(151)과 기판(170) 및 접합층(160)이 전기적으로 연결될 수 있다. 그리고 제1 반도체 구조물(120-1)의 제1 도전형 반도체층(121)으로 전류가 주입될 수 있다.
제3 절연층(133)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 또한, 제3 절연층(133)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제3 절연층(133)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(133)은 다양한 반사 구조를 포함할 수 있다.
접합층(160)은 반도체 구조물(120)의 하부에 배치될 수 있다. 보다 구체적으로, 접합층(160)은 제3 절연층(133) 및 제1 도전층(151) 하부에 배치될 수 있다. 다만, 제1 도전층(151)이 없는 경우에 제1 반도체 구조물(120-1)의 제1 전극(141)과 직접 접할 수 있다.
그리고 접합층(160)은 후술하는 기판(170)과 제1 도전층(151)을 서로 접합할 수 있으며, 상술한 바와 같이 기판(170) 및 제1 도전층(151)과 전기적으로 연결될 수 있다. 또한, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자(10) 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(141)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
패시베이션층(180)은 각 반도체 구조물(120-1, 120-2, 120-3)의 상면과 측면에 배치될 수 있다. 패시베이션층(180)의 두께는 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300㎚ 내지 800㎚ 정도의 높이를 갖고, 평균 500㎚ 내지 600㎚ 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 3을 참조하면, 복수 개의 반도체 구조물(120-1, 120-2, 120-3)은 서로 이격 배치될 수 있다. 일예로, 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)은 서로 이격 배치될 수 있다.
또한, 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2) 사이에는 기판(170)에서 반도체 구조물(120)을 향한 방향으로 오목한 그루브(G)를 포함할 수 있다. 그리고 그루브(G) 내에는 제1-2 절연층(131b)가 배치될 수 있다. 즉, 제1-2 절연층(131b)는 그루브(G) 내에 배치되어, 인접한 반도체 구조물(예컨대, 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2))이 서로 전기적으로 분리되도록 유지할 수 있다.
또한, 제2-2 절연층(132b)는 제1-2 절연층(131b) 하부에 배치되어 제1 방향(X추 방향)으로 제1-2 절연층(131b)와 중첩될 수 있다. 이러한 구성에 의하여, 측면으로 방출되는 광이 제1-2 절연층(131b)와 제2-2 절연층(132b)에 의해 반사되어, 반도체 소자의 광 출력이 개선될 수 있다.
또한, 제2-1절연층(132a)은 제1 전극(141)과 제1 방향(X축 방향)으로 중첩되도록 제1 전극(141) 하부에 배치되는 제1 관통홀(h1)을 포함할 수 있다. 제1 관통홀(h1) 내에 제1 도전층(151)이 배치되어 제1 도전층(151)은 제1 전극(141)과 전기적 채널을 이룰 수 있다.
또한 제2-1 절연층(132a)은 제2 관통홀(h2)을 포함할 수 있다. 제2 관통홀(h2)은 제1 리세스(127)와 제2 리세스(128) 사이에 배치될 수 있다. 이러한 구성에 의하여, 제1 리세스(127)와 제2 리세스(128) 사이에 배치되는 제2 전극(142)과 연결 전극(143) 간의 이격 거리가 감소하여 전기적 경로에 따른 저항을 감소할 수 있다. 그리고 제2 관통홀(h2)은 제2 도전층(152) 및 연결 전극(135)과 중첩되도록 배치될 수 있다. 이에 따라, 제2 관통홀(h2) 내에 연결 전극(143)이 배치되어 연결 전극(143)은 제2 도전층(152)과 전기적으로 연결될 수 있다.
그리고 제1 관통홀(h1)과 제2 관통홀(h2)은 각 반도체 구조물의 제2 리세스(128) 내측에 배치될 수 있다. 이러한 구성에 의하여, 각 반도체 구조물에서 제2 리세스(128) 내측 영역으로 전류가 집중하여 주입되어 광 추출 효율이 개선될 수 있다.
연결 전극(143)은 제1 도전층(151)과 이격 배치되어 전기적으로 분리될 수 있다. 또한, 제3 절연층(133)은 일부가 제1 도전층(151) 및 연결 전극(143) 사이에 배치되어 제1 도전층(151)과 연결 전극(143)이 서로 전기적으로 연결되는 것을 방지할 수 있다.
그리고 연결 전극(143)은 제1 반도체 구조물(120-1) 하부에서 제1 반도체 구조물(120-1)에 인접한 제2 반도체 구조물(120-2)의 하부로 연장될 수 있다. 이에 따라, 연결 전극(143)은 일부가 그루브(G)와 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 또한, 이러한 구성에 의하여, 상술한 바와 같이 인접한 반도체 구조물 간에 전기적 연결이 이루어질 수 있다.
그리고 제1 리세스(127)은 제1 방향으로 두께(d1)가 제2 리세스(128)의 제1 방향으로 두께(d2)와 동일할 수 있다. 이에 따라, 제1 리세스(127)와 제2 리세스(128)은 평면(YZ 평면) 상으로 중첩될 수 있다. 뿐만 아니라, 제1 리세스(127)와 제2 리세스(128)는 동일 공정으로 이루어질 수 있어, 공정 시간이 감소하는 효과를 제공할 수 있다.
또한, 제1 리세스(127)는 제1 방향으로 두께(d1)가 그루브(G)의 제1 방향으로 두께(d3)와 동일할 수 있다. 또한, 제2 리세스(128)의 제1 방향으로 두께(d2)와 그루브(G)의 제1 방향으로 두께(d3)와 동일할 수 있다. 이에 따라, 제1-2 절연층(131b) 및 제2-2 절연층(132b)은 인접한 반도체 구조물(120-1, 120-2, 120-3)의 활성층(122) 사이에 배치될 수 있다. 이러한 구성에 의하여, 패시베이션층(180)이 박리되더라도 인접한 반도체 구조물(120-1, 120-2, 120-3) 간에 마주보는 가장자리에 배치된 활성층(122)으로 외부 물질, 습기 등이 침투하는 것을 용이하게 방지할 수 있다.
다만, 제1 리세스(127)의 제1 방향으로 두께(d1)가 제2 리세스(128)의 제1 방향으로 두께(d2) 및 그루브(G)의 제1 방향으로 두께(d3)와 상이하게 설계될 수도 있다. 다만, 여기서는 공정 시간을 감소하기 위하여 제1 리세스(127)의 제1 방향으로 두께(d1), 제2 리세스(128)의 제1 방향으로 두께(d2) 및 그루브(G)의 제1 방향으로 두께(d3)이 모두 동일하다.
도 4를 참조하면, 제2 도전층(152)은 상술한 바와 같이 제2-1 도전층(152a)과 제2-2 도전층(152b)을 포함할 수 있다. 여기서, 제2-1 도전층(152a)은 제2 도전층(152)에서 반도체 구조물(120)과 제1 방향으로 중첩되는 영역이고, 제2-2 도전층(152b)은 반도체 구조물(120)과 제1 방향으로 중첩되지 않는 영역이다.
구체적으로, 도전층(150)은 제1 리세스(127) 내의 제1 전극(141)과 전기적으로 연결되지 않도록 복수 개의 홀(h)을 포함할 수 있으며, 복수 개의 홀(h)은 제1 리세스(127)보다 최대 폭이 클 수 있으나, 이러한 구조에 한정되는 것은 아니다.
그리고 도전층(150)은 전술한 바와 같이 반도체 구조물(120)과 제1 방향으로 중첩되지 않는 제2-2 도전층(152b)을 통해 전극패드(166)와 전기적으로 연결될 수 있다. 즉, 제2-2 도전층(152b)은 제2-1 도전층(152a)에서 전극패드(166)을 향해 연장하여 배치될 수 있다. 또한, 제2-2 도전층(152b)은 반도체 소자의 외측면을 향해 연장되어 배치될 수 있다. 이에 따라, 제2 도전층(152b)은 반도체 구조물(120)과 기판(170)의 최외곽면 사이에 배치될 수 있다.
또한, 제2-1 도전층(151a)은 제2 리세스(128) 내에 배치될 수 있다. 즉, 제2-1 도전층(151a)은 제2 리세스(128)와 제1 방향으로 중첩되도록 배치될 수 있다. 이러한 구성에 의하여, 제2-1 도전층(151a)은 제2 리세스(128)의 구조에 의해 제2 리세스(128) 하부의 각 층이 반도체 구조물(120)을 향해 돌출되는 길이를 일부 보상할 수 있다. 이에 따라, 반도체 소자의 신뢰성을 개선할 수 있다.
도 5는 실시예에 따른 반도체 소자의 전기적 흐름을 설명하는 도면이다.
도 5를 참조하면, 반도체 소자의 기판과 전극 패드에 서로 다른 극성의 전원이 공급되면 반도체 소자에 전류가 흐를 수 있다. 이하, 기판(170)을 출발점으로 반도체 소자의 전기적 흐름을 설명한다.
먼저, 기판(170), 접합층(160) 및 제1 도전층(151)을 통해 전기적 흐름이 이루어질 수 있다(C1). 이후에 제1 도전층(151)에 연결된 제1전극(141) 및 제1 도전형 반도체층(121)을 통해 제1 반도체 구조물(120-1) 내로 전기적 흐름이 발생할 수 있다. 즉, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)으로 전기적 흐름이 발생할 수 있다. 그리고 제2 도전형 반도체층(123) 상에 배치된 제2 전극(142), 제2 전극(142) 상의 제2 도전층(152) 및 제2 도전층(152)과 연결된 연결 전극(143)으로 전기적 흐름이 발생할 수 있다(C3). 즉, 연결 전극(143)은 제1 반도체 구조물(120-1)의 제2 도전형 반도체층(123)에서 제2 반도체 구조물(120-2)의 제1 도전형 반도체층(121)과 전기적으로 연결되어, 제1 반도체 구조물(120-1)의 제2 도전형 반도체층(123)에서 제2 반도체 구조물(120)의 제1 도전형 반도체층(121)으로 전기적 흐름을 발생시킬 수 있다.
그리고 제2 반도체 구조물(120-2) 내에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)으로 전기적 흐름이 발생할 수 있다(C4). 그리고 제2 도전형 반도체층(123) 상에 배치된 제2 전극(142), 제2 전극(142) 상의 제2 도전층(152) 및 제2 도전층(152)과 연결된 연결 전극(143)으로 전기적 흐름이 발생할 수 있다(C5). 그리고 연결 전극(143)은 제2 반도체 구조물(120-2)의 제2 도전형 반도체층(123) 및 제3 반도체 구조물(120-3)의 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 이에, 1 반도체 구조물(120-1)의 제2 도전형 반도체층(123)에서 제2 반도체 구조물(120)의 제1 도전형 반도체층(121)으로 전기적 흐름을 발생시킬 수 있다. 그리고 제3 반도체 구조물(120-3) 내에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)으로 전기적 흐름이 발생할 수 있다(C6)
그리고 제2 도전형 반도체층(123) 상에 배치된 제2 전극(142), 제2 전극(142) 상의 제2 도전층(152) 및 제2 도전층(152)과 연결된 전극패드(166)로 전기적 흐름이 발생할 수 있다(C7).
도 6은 구성요소의 배치를 설명하기 위한 평면도이고, 도 7은 도 6에서 C부분의 확대도이다.
도 6 및 도 7을 참조하면, 각 반도체 구조물(120-1, 120-2, 120-3)에서 제1 전극(141)은 최내측에 배치될 수 있다. 이러한 구성에 의하여, 제1 전극(141)을 통해 각 반도체 구조물(120-1, 120-2, 120-3)로 전류 주입이 용이하게 이루어지고 방출되는 광도 일부 영역으로 집중되는 것을 방지할 수 있다.
그리고 먼저, 그리고 각 반도체 구조물(120-1, 120-2, 120-3)에서 제1 전극(141) 외측에 제2 도전층(152)이 배치될 수 있다. 여기서, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3)과 수직 방향으로 중첩되므로 제2-1 도전층(152a)을 의미한다.
그리고 제2 전극(142)은 제2 도전층(152)과 제1 방향으로 중첩되도록 배치될 수 있다. 이에 따라, 제2 도전층(152)은 제2 전극(142)을 덮을 수 있다. 이에 따라, 제2 도전층(152)을 통한 제2 전극(142)으로의 전류 주입이 용이해질 수 있다. 또한, 제2 도전형 반도체층으로 전류 스프레딩이 개선될 수 있다.
그리고 제2 전극(142) 외측에 제2 리세스(128)가 배치될 수 있다. 제2 리세스(128)는 제2 도전층(152)에 의해 둘러싸이도록 배치될 수 있다. 이러한 구성에 의하여, 제2 도전층(152)은 각 반도체 구조물(120-1, 120-2, 120-3) 하부에서 최대한 증가한 면적을 가질 수 있다. 이에 따라, 제2 도전층(152)에 의한 전기적 저항이 감소하여 실시예에 따른 반도체 소자에서 전류 스프레이딩이 개선될 수 있다.
그리고 제2 도전층(152) 외측에 각 반도체 구조물(120-1, 120-2, 120-3)의 최외측면이 배치될 수 있다. 그리고 각 반도체 구조물(120-1, 120-2, 120-3)은 기판(170)의 최외측면 내측에 위치할 수 있다.
또한, 각 반도체 구조물(120-1, 120-2, 120-3)은 제1 가장자리부(E1)와 제2 가장자리부(E2)를 포함할 수 있다..
제1 가장자리부(E1)은 인접한 반도체 구조물과 마주보는 영역일 수 있다. 예컨대, 제1 가장자리부(E1)는 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2) 간에 가장 인접한 면이나 제2 반도체 구조물(120-2)과 제3 반도체 구조물(120-3) 간에 가장 인접한 면을 포함할 수 있다. 제2 가장자리부(E2)는 제1 가장자리부(E1) 이외의 면일 수 있다.
그리고 제2 리세스(128)는 제1 가장자리부(E1)에 인접하며 제1 가장자리부(E1)를 따라 배치되는 제1 리세스부(128a)와 제2 가장자리부(E2)에 인접하며 배치되는 제2 가장자리부(E2)를 따라 배치되는 제2 리세스부(128b)를 포함할 수 있다.
이 때, 연결 전극은 인접한 반도체 구조물 내에서 제2 가장자리부(E2)의 내측에 배치될 수 있다. 이에 따라, 연결 전극은 제1 가장자리부(E1)와 제1 방향으로 중첩되고, 제2 가장자리부(E2)와 제1 방향으로 중첩되지 않을 수 있다. 또한, 연결 전극은 인접한 제1 리세스부(128a) 내측에 일부 배치될 수 있다. 또한, 연결 전극은 제2 리세스부(128b) 내측에 존재하지 않을 수 있다. 그리고 연결 전극은 인접한 반도체 구조물 중 어느 하나의 반도체 구조물의 제1 전극(141)과 제1 방향으로 중첩되고, 다른 하나의 반도체 구조물의 제1 전극(141)과 제1 방향으로 중첩되지 않을 수 있다. 예컨대, 연결 전극은 제1 반도체 구조물(120-1)의 제1 전극(141)과 제1 방향으로 중첩되지 않고, 제2 반도체 구조물(120-2)의 제1 전극(141)과 제1 방향으로 중첩될 수 있다. 이러한 구성에 의하여, 연결 전극은 인접한 반도체 구조물 간의 전기적 연결을 제공하면서, 제1 전극과 접하는 면적을 증가하여 전류 스프레딩을 개선할 수 있다.
도 8은 다른 실시예에 따른 반도체 소자의 평면도이다.
도 8을 참조하면, 다른 실시예에 따른 반도체 소자는 상술한 일실시예에 따른 반도체 소자와 달리 각 반도체 구조물(120-1, 120-2, 120-3)에서 제1 전극(141)이 복수 개이고, 원형일 수 있다. 그리고 연결 전극(143)은 각 반도체 구조물(120-1, 120-2, 120-3)에서 모든 제1 전극(141)을 제1 방향으로 중첩하게 배치될 수 있다. 제1 전극(141) 이외의 다른 구성요소는 상술한 내용과 동일하게 적용될 수 있다.
도 9은 일실시예에 따른 반도체 소자 패키지의 개념도이고, 도 10은 일실시예에 따른 반도체 소자 패키지의 평면도이다.
도 9을 참조하면, 반도체 소자 패키지는 홈(개구부, 3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
도 10을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어(20)에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.
도 11은 일실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
먼저, 도 11a를 참조하면, 반도체 구조물(120)을 성장시킬 수 있다. 제1 임시 기판(T) 상에 반도체 구조물(120)을 성장시킬 수 있다 예컨대, 제1 임시 기판(T) 상에 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)을 성장시킬 수 있다.
제1 임시 기판(T)은 성장 기판일 수 있다. 예를 들어, 제1 임시 기판(T)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 반도체 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)에 대한 설명은 상기 설명한 내용이 동일하게 적용될 수 있다.
도 11b를 참조하면, 반도체 구조물(120) 내에 제2 리세스(128)와 제1 리세스(127)를 배치할 수 있다. 제1 리세스(127)와 제2 리세스(128)는 전술한 바와 같이 다양한 에칭 방법에 의해 이루어질 수 있다. 또한, 반도체 구조물(120) 내에 그루브(G)가 배치될 수 있다. 제1 리세스(127)는 제2 리세스(128)와 마찬가지로 반도체 구조물(120)에서 제2 도전형 반도체층(123)과 활성층(122)을 관통하고, 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치된다. 그루브(G)는 제1 리세스(127) 및 제2 리세스(128)와 마찬가지로 제2 도전형 반도체층(123)과 활성층(122)을 관통하도록 배치될 수 있다.
또한, 제1 리세스(127)는 제2 리세스(128)와 에칭에 의해 동시에 형성될 수 있다. 이로써, 하나의 공정으로 제2 리세스(128)와 제1 리세스(127)를 모두 형성하여, 공정을 최소화할 수 있다. 또한, 앞서 설명한 바와 같이 제2 리세스(128)와 제1 리세스(127)는 경사각도가 동일하고, 수직방향으로 두께가 동일할 수 있다. 다만, 제2 리세스(128)와 제1 리세스(127)는 수평방향 폭이 서로 상이할 수 있다. 예컨대, 제2 리세스(128)의 최소 폭은 제1 리세스(127)의 최소 폭보다 작을 수 있다. 다만, 이러한 공정에 한정하는 것은 아니며, 제2 리세스(128)와 제1 리세스(127)는 서로 다른 에칭 공정으로 반도체 구조물(120)에 배치될 수 있다. 이는 그루브(G)와 제1 리세스(127) 또는 제2 리세스(128) 간의 관계에도 동일하게 적용될 수 있다.
도 11c를 참조하면, 제1 절연층(131), 제1 전극(141) 및 제2 전극(142)을 배치할 수 있다. 먼저, 제1 절연층(131)을 배치하고, 제1 전극(141), 제2 전극(142)을 배치할 수 있다. 다만, 제1 절연층(131), 제1 전극(141) 및 제2 전극(142)의 제조 순서는 다양하게 적용될 수 있다.
실시예로, 제1 절연층(131)을 반도체 구조물(120)의 상면에 배치한 후, 제1 절연층(131)에서 제1 전극(141)과 제2 전극(142)이 배치되는 위치에서 제1 절연층(131)을 제거할 수 있다. 즉, 제1 전극(141)과 제2 전극(142)이 배치될 수 있도록 제1 절연층(131)의 일부가 노출될 수 있다.
예컨대, 제1 리세스(127) 내에 배치된 제1 절연층(131)은 일부 제거되어 제1 도전형 반도체층(121)이 노출될 수 있다. 또한, 제2 리세스(128) 내측에 배치되고 제2 도전형 반도체층(123)과 접하는 제1 절연층(131)은 일부 제거되어 제2 도전형 반도체층(123)이 노출될 수 있다. 그리고 제1 전극(141)과 제2 전극(142)은 각각 상술한 제1 도전형 반도체층(121)이 노출된 영역과 제2 도전형 반도체층(123)이 노출된 영역에 배치될 수 있다.
이에 따라, 제1 전극(141)은 제1 도전형 반도체층(121)의 상면 및 제1 리세스(127) 내에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(123)의 상면에 배치되어 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
도 11d를 참조하면, 제2 도전층(152)이 제1 절연층(131) 상부 및 제2 전극(142) 상에 배치될 수 있다. 이 때, 제2 도전층(152)은 제2 전극(142)을 둘러싸도록 배치될 수 있다. 이에 따라, 제2 도전층(152)은 제2 전극(142)과 접촉하여 제2 전극(142)과 전기적으로 연결될 수 있다. 또한, 제1 절연층(131)은 제2 도전층(152)과 제1 도전형 반도체층(121)을 전기적으로 절연할 수 있다.
제2 도전층(152)은 일부가 제2 리세스(128) 상에 배치될 수 있으며, 반도체 구조물(120)의 가장자리를 향해 연장될 수 있다. 다만, 전술한 바와 같이 제2 도전층(152)은 전극 패드를 향해 연장되며, 제2 리세스(128)와 수직 방향으로 중첩되지 않는 영역을 가질 수 있다.
또한, 제2 도전층(152)은 반도체 소자 외측면에 노출되지 않도록 에칭될 수 있다.
도 11e를 참조하면, 제2 절연층(132)이 반도체 구조물(120) 상에 배치될 수 있다. 또한, 제2 절연층(132)은 제2 도전층(152)을 감싸도록 배치될 수 있다. 이 경우, 제2 절연층(132)은 제1 관통홀(h1) 및 제2 관통홀(h2)을 포함할 수 있다. 제1 관통홀(h1)은 제1 전극(141) 상에 배치될 수 있다. 그리고 제2 관통홀(h2)은 제2 도전층(152) 상에 배치될 수 있다.
또한, 제2 절연층(132)은 제1 절연층(131), 제2 도전층(152) 및 제1 전극(141) 상에 배치되어 제1 절연층(131)과 제1 전극(141)을 감싸도록 배치될 수 있다. 이러한 구성에 의하여, 제1 절연층(131)에 크랙이 발생하더라도 제2 절연층(132)이 2차적으로 반도체 구조물(120)을 보호할 수 있다.
도 11f를 참조하면, 연결 전극(143)과 제1 도전층(151)이 제2 절연층(132) 상에 배치될 수 있다. 먼저, 제1 도전층(151)은 복수 개의 제1 관통홀(h1) 중 어느 하나의 제1 관통홀(h1) 상에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 연결 전극(143)은 일측이 제1 도전층(151)이 배치된 제1 관통홀(h1)이외의 제1 관통홀(h1) 내에 배치되고, 타측은 상기 제1 관통홀(h1)에 인접한 제2 관통홀(h2) 내에 배치될 수 있다. 제1 도전층(151)과 연결 전극(143)은 어느 하나가 먼저 배치될 수 있고 동시에 공정에 의해 배치될 수도 있다.
도 11g 및 11h를 참조하면, 제3 절연층(133)이 연결 전극(143), 제1 도전층(151) 및 제2 절연층(132) 상에 배치될 수 있다. 제3 절연층(133)이 도포된 이후에 제1 도전층(151) 상부 일부를 노출하도록 제3 절연층(133)이 일부 에칭될 수 있다. 이에 의하여, 제1 도전층(151)의 상면은 일부 노출될 수 있다. 그리고 제3 절연층(133)은 노출된 제1 도전층(151)의 상면을 제외하고 전체적으로 배치될 수 있다.
도 11i를 참조하면, 제2 도전층(151) 상에 접합층(160) 및 제2 기판(T')이 배치될 수 있다. 먼저, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
그리고 제2 기판(T’)은 도 1에서 기판(170)과 동일한 기판일 수 있다. 이에, 도 1에서 설명한 바와 같이, 제2 기판(T’)은 도전성 물질로 이루어질 수 있다. 예시적으로 제2 기판(T’)은 금속 또는 반도체 물질을 포함할 수 있다. 제2 기판(T’)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 제2 기판(T’)이 도전성 물질로 구성되는 경우, 상기 제1 전극(141)은 상기 제2 기판(T’)을 통해 외부에서 전류를 공급받을 수 있다.
제2 기판(T’)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 접합층(160)과 제2 기판(T')은 제2 절연층(132) 상에 배치되고, 제2 절연층(132)의 상면을 따라 평탄하게 형성할 수 있다. 이로써, 계면 간의 보이드 발생이 억제되어 열에 의한 박리도 억제되므로, 반도체 소자의 각 구성요소 간의 접합력이 개선될 수 있다.
그리고 제1 임시 기판(T)을 반도체 구조물(120)로부터 분리할 수 있다. 예컨대, 제1 임시 기판(T)에 레이저를 조사하여 반도체 구조물(120)과 제1 임시 기판(T)을 분리할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 11j를 참조하면, 복수 개의 반도체 구조물을 형성하도록 에칭이 이루어질 수 있다. 예컨대, 에칭은 그루브(G)의 상면까지 이루어질 수 있다. 그리고 반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)을 배치할 수 있다.
또한, 패시베이션층(180)을 배치하기 전에, 각 반도체 구조물(120-1, 120-2, 120-3)의 상면에는 요철을 형성할 수 있다. 이러한 요철은 각 반도체 구조물(120-1, 120-2, 120-3)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 각 반도체 구조물(120-1, 120-2, 120-3)에서 생성된 광의 파장에 따라 높이가 상이하게 조절될 수 있다. 또한, 패턴을 통해 전극 패드(166)를 형성할 수 있다. 이 때, 전극 패드(166)는 각 반도체 구조물(120-1, 120-2, 120-3)의 외측으로 연장하여 배치된 제2 도전층(152) 상에 배치될 수 있다. 이에 따라, 전극 패드(166)는 제2 도전층(152)과 전기적 패스를 형성하고, 각 반도체 구조물(120-1, 120-2, 120-3)은 연결 전극(143)을 통해 전기적 패스를 형성하고, 각 반도체 구조물(120-1, 120-2, 120-3) 중 어느 하나는 기판(170)과 전기적 패스를 형성할 수 있다.
그리고 반도체 구조물(120)은 앞서 도 10에서 설명한 바와 같이 반도체 소자 패키지의 리드 프레임 상 또는 회로 기판의 회로 패턴 상에 배치될 수 있다. 반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 각각 포함하는 복수 개의 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;
    상기 제1 전극 하부에 배치되고 전기적으로 연결되는 제1 도전층;
    상기 제2 전극 하부에 배치되고 전기적으로 연결되는 제2 도전층;
    상기 제1 도전층과 상기 반도체 구조물 사이에 배치되는 제1 절연층; 및
    인접한 반도체 구조물과 전기적으로 연결되는 연결 전극;을 포함하고,
    상기 복수 개의 반도체 구조물은 각각 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 제1 리세스 및 제2 리세스를 포함하고,
    상기 제2 리세스는 복수 개의 반도체 구조물 각각을 활성 영역 및 비활성 영역으로 구획하고,
    상기 복수 개의 반도체 구조물은,
    제1 반도체 구조물; 및 상기 제1 반도체 구조물에 이격 배치되는 제2 반도체 구조물을 포함하고,
    상기 연결 전극은, 상기 제1 반도체 구조물 하부의 제2 전극 및 상기 제2 반도체 구조물 하부의 제1 전극과 전기적으로 연결되는 반도체 소자.
  2. 제1항에 있어서,
    복수 개의 반도체 구조물 각각은 가장자리부를 포함하고,
    상기 가장자리부는, 인접한 반도체 구조물과 마주보게 배치되는 제1 가장자리부 및 상기 제1 가장자리부로부터 연장되는 제2 가장자리부를 포함하고,
    상기 제2 리세스는 상기 제1 가장자리부에 인접하여 연장하며 배치되는 제1 리세스부 및 상기 제2 가장자리부에 인접하여 연장하며 제2 리세스부를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 연결 전극은 상기 제1 가장자리부와 수직 방향으로 일부 중첩되는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 절연층은 인접한 상기 복수 개의 반도체 구조물 사이에 배치되는 그루브를 더 포함하고,
    상기 그루브는 상기 제2 도전형 반도체 층에서 상기 제1 도전형 반도체층을 향하는 방향으로 오목하고,
    상기 연결 전극은 상기 그루브와 일부 수직 방향으로 중첩되는 반도체 소자.
  5. 제2항에 있어서,
    상기 연결 전극은 상기 인접한 반도체 구조물 내에서 상기 제2 가장자리부보다 내측에서 인접한 상기 제1 리세스부 내측에 일부 배치되는 반도체 소자.
  6. 제1항에 있어서
    상기 반도체 구조물과 상기 제1 도전층 사이에 배치되는 제2 절연층을 더 포함하고,
    상기 제2 절연층은 상기 제1 전극 하부에 배치되는 제1 관통홀 및 상기 제2 도전층 하부에 배치되는 제2 관통홀을 더 포함하는 반도체 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 연결 전극은, 상기 제1 반도체 구조물과 수직 방향으로 중첩되는 제2 관통홀 및 상기 제1 반도체 구조물과 수직 방향으로 중첩되는 제1 관통홀 내에 배치되는 반도체 소자.
  9. 제6항에 있어서,
    상기 제1 관통홀과 상기 제2 관통홀은 각 반도체 구조물의 제2 리세스 내측에 배치되는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 도전층 하부에 배치되는 제3 절연층;
    인접한 복수 개의 반도체 구조물 사이, 복수 개의 반도체 구조물의 상면 및 복수 개의 반도체 구조물의 측면에 배치되는 패시베이션층; 및
    상기 복수 개의 반도체 구조물 외측에 배치되고, 상기 제2 도전층과 전기적으로 연결되는 전극 패드;를 더 포함하는 반도체 소자.
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