KR102557915B1

KR102557915B1 - Semiconductor device

Info

Publication number: KR102557915B1
Application number: KR1020190001698A
Authority: KR
Inventors: 박종호; 김완돈; 김원홍; 백현준; 이병훈; 임정혁; 현상진
Original assignee: 삼성전자주식회사
Priority date: 2018-07-05
Filing date: 2019-01-07
Publication date: 2023-07-21
Also published as: SG10201906019QA; KR20200005418A

Abstract

강유전체 특성을 갖는 게이트 유전막을 포함하는 네거티브 커패시턴스 트랜지스터(NCFET)에서, 다양한 문턱전압을 구현할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터, 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막(ferroelectric material layer)과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.An object of the present invention is to provide a semiconductor device capable of realizing various threshold voltages in a negative capacitance transistor (NCFET) including a gate dielectric film having ferroelectric characteristics. The semiconductor device includes a first transistor including a first gate stack on a substrate, and a second transistor including a second gate stack on the substrate, the first gate stack including a first ferroelectric material layer on the substrate, a first work function regulating layer on the first ferroelectric material layer in contact with the first ferroelectric material layer, and a first upper gate electrode on the first work function regulating layer, wherein the second gate stack includes a second ferroelectric material layer on the substrate. an entire material layer, a second work function regulating layer on the second ferroelectric material layer and contacting the second ferroelectric material layer, and a second upper gate electrode on the second work function regulating layer, wherein the first work function regulating layer includes the same material as the second work function regulating layer, and an effective work function of the first gate stack is different from an effective work function of the second gate stack.

Description

Semiconductor device

본 발명은 반도체 장치에 관한 것으로, 강유전체 물질(ferroelectric material)을 이용한 네거티브 커패시턴스(negative capacitance, NC)를 구비하는 트랜지스터를 포함하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and relates to a semiconductor device including a transistor having a negative capacitance (NC) using a ferroelectric material.

MOSFET 트랜지스터가 개발된 후, 지속적으로 집적회로의 집적도는 증가하여 왔다. 예를 들어, 집적회로의 집적도는 2년마다 단위 칩 면적당 총 트랜지스터의 수가 2배로 증가하는 추세를 보여왔다. 이와 같은 집적회로의 집적도를 증가시키기 위해, 개별 트랜지스터의 크기는 지속적으로 감소되었다. 이와 더불어, 소형화된 트랜지스터의 성능을 향상시키기 위한 반도체 기술들이 등장하였다. After the development of MOSFET transistors, the degree of integration of integrated circuits has been continuously increased. For example, the density of integrated circuits has shown a trend of doubling the total number of transistors per unit chip area every two years. In order to increase the degree of integration of such integrated circuits, the size of individual transistors has been continuously reduced. In addition, semiconductor technologies for improving the performance of miniaturized transistors have emerged.

이러한 반도체 기술에는, 게이트 커패시턴스를 향상시키고 누설 전류를 감소시키는 고유전율 금속 게이트(High-K Metal Gate, HKMG) 기술 및 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 개선할 수 있는 FinFET 기술이 있을 수 있다.Such semiconductor technology may include a high-k metal gate (HKMG) technology that improves gate capacitance and reduces leakage current and a FinFET technology that can improve short channel effect (SCE) in which the potential of a channel region is affected by a drain voltage.

그러나, 트랜지스터 크기의 소형화에 비하여, 트랜지스터의 구동 전압의 저전압화는 크게 개선되지 못했다. 이에 따라, CMOS 트랜지스터의 전력 밀도는 지수적으로 증가하고 있다. 전력 밀도를 감소시키기 위해서, 구동 전압의 저전력화가 반드시 필요하다. 하지만, 실리콘 기반의 MOSFET은 열방출 기반의 물리적 동작 특성을 지니기 때문에, 매우 낮은 공급 전압을 실현하기 어렵다. However, compared to the miniaturization of the size of the transistor, the reduction of the driving voltage of the transistor has not been greatly improved. Accordingly, the power density of CMOS transistors increases exponentially. In order to reduce the power density, it is absolutely necessary to reduce the power of the driving voltage. However, since silicon-based MOSFETs have physical operating characteristics based on heat dissipation, it is difficult to realize a very low supply voltage.

이를 위해, 상온에서 문턱전압이하 스윙(subthreshold swing, SS)의 물리적 한계로 알려진 60mV/decade, 그 이하의 문턱전압이하 스윙을 갖는 트랜지스터의 개발 필요성이 대두되었다.To this end, the need to develop a transistor having a subthreshold swing (SS) of 60 mV/decade or less, which is known as a physical limit of subthreshold swing (SS) at room temperature, has emerged.

본 발명이 해결하려는 과제는, 강유전체 특성을 갖는 게이트 유전막을 포함하는 네거티브 커패시턴스 트랜지스터(NCFET)에서, 다양한 문턱전압을 구현할 수 있는 반도체 장치를 제공하는 것이다.An object to be solved by the present invention is to provide a semiconductor device capable of realizing various threshold voltages in a negative capacitance transistor (NCFET) including a gate dielectric film having ferroelectric characteristics.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막(ferroelectric material layer)과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막과 동일한 물질을 포함하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.One aspect of a semiconductor device of the present invention for solving the above problems is a first transistor including a first gate stack on a substrate; and a second transistor on the substrate, including a second gate stack, the first gate stack including a first ferroelectric material layer on the substrate, a first work function adjusting layer on the first ferroelectric material layer contacting the first ferroelectric material layer, and a first upper gate electrode on the first work function adjusting layer, the second gate stack including a second ferroelectric material layer on the substrate and the second ferroelectric material layer on the second ferroelectric material layer. It includes a second work function regulating layer contacting a dielectric material layer, and a second upper gate electrode on the second work function regulating layer, wherein the first work function regulating layer includes the same material as the second work function regulating layer, and an effective work function of the first gate stack is different from an effective work function of the second gate stack.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 게이트 스택을 포함하는 제1 트랜지스터; 및 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 강유전체 물질막과, 상기 제1 강유전체 물질막 상에 상기 제1 강유전체 물질막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 강유전체 물질막과, 상기 제2 강유전체 물질막 상에 상기 제2 강유전체 물질막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 강유전체 물질막 및 상기 제2 강유전체 물질막은 동일한 물질을 포함하고, 상기 제1 강유전체 물질막의 두께는 상기 제2 강유전체 물질막의 두께와 동일하고, 상기 제1 게이트 스택의 유효 일함수는 상기 제2 게이트 스택의 유효 일함수와 다르다.Another aspect of a semiconductor device of the present invention for solving the above problems is a substrate comprising: a first transistor including a first gate stack; and a second transistor on the substrate, including a second gate stack, wherein the first gate stack includes a first ferroelectric material film on the substrate, a first work function control film on the first ferroelectric material film and contacting the first ferroelectric material film, and a first upper gate electrode on the first work function control film, wherein the second gate stack includes a second ferroelectric material film on the substrate and contacting the second ferroelectric material film on the second ferroelectric material film. It includes a second work function regulating layer and a second upper gate electrode on the second work function regulating layer, wherein the first ferroelectric material layer and the second ferroelectric material layer include the same material, the thickness of the first ferroelectric material layer is equal to that of the second ferroelectric material layer, and an effective work function of the first gate stack is different from an effective work function of the second gate stack.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 게이트 스택을 포함하는 제1 NCFET; 상기 기판 상에, 제2 게이트 스택을 포함하는 제2 NCFET;을 포함하고, 상기 제1 게이트 스택은 상기 기판 상의 제1 계면막과, 상기 제1 계면막 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접촉하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 스택은 상기 기판 상의 제2 계면막과, 상기 제2 계면막 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접촉하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 게이트 스택의 구조는 상기 제2 게이트 스택의 구조와 다르고, 상기 제1 게이트 스택의 유효 일함수는 상기 제1 게이트 스택의 유효 일함수와 다르다.Another aspect of a semiconductor device of the present invention for solving the above problems is a substrate comprising: a first NCFET including a first gate stack; a second NCFET on the substrate, including a second gate stack; wherein the first gate stack includes a first interface film on the substrate, a first gate insulating film on the first interface film, a first work function regulating film on the first gate insulating film contacting the first gate insulating film, and a first upper gate electrode on the first work function regulating film; and the second gate stack includes a second interface film on the substrate, a second gate insulating film on the second interface film, and A second work function regulating film on a gate insulating film and in contact with the second gate insulating film, and a second upper gate electrode on the second work function regulating film, wherein the first gate stack has a structure different from that of the second gate stack, and an effective work function of the first gate stack is different from an effective work function of the first gate stack.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 제1 핀형 트랜지스터(NF1)을 도시한 사시도이다.
도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept.
FIG. 2 is a perspective view illustrating the first fin type transistor NF1 of FIG. 1 .
FIG. 3 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 1 .
4 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept.
5 and 6 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts.
7 and 8 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts.
9 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept.
10 and 11 are diagrams for describing a semiconductor device according to some example embodiments of the inventive concepts.
12 and 13 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts.
14 and 15 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts.
16 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)이 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터에 적용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치에서 개시되는 내용은 평면(planar) 트랜지스터에 적용될 수도 있다.In the drawings of the semiconductor device according to some embodiments of the present invention, a fin-type transistor (FinFET) including a channel region having a fin-type pattern is illustratively shown, but the present invention is not limited thereto. It goes without saying that contents disclosed in semiconductor devices according to some embodiments of the present invention may be applied to transistors including nanowires, transistors including nanosheets, or 3D transistors. Also, contents disclosed in semiconductor devices according to some embodiments of the present invention may be applied to planar transistors.

도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 제1 핀형 트랜지스터(NF1)을 도시한 사시도이다. 도 3은 도 1의 반도체 장치의 효과를 설명하기 위한 개념도이다. 1 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept. FIG. 2 is a perspective view illustrating the first fin type transistor NF1 of FIG. 1 . FIG. 3 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 1 .

참고적으로, 도 1 및 도 2는 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)의 소오스/드레인 영역이 도시되지 않았지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 도 1의 제1 핀형 트랜지스터(NF1)의 단면은 도 2의 A - A를 따라 절단한 단면일 수 있다.For reference, although source/drain regions of the first to third fin-type transistors NF1 , NF2 , and NF3 are not shown in FIGS. 1 and 2 , this is only for convenience of explanation, and is not limited thereto. Also, a cross section of the first fin type transistor NF1 of FIG. 1 may be a cross section taken along line A - A of FIG. 2 .

도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1), 제2 핀형 트랜지스터(NF2) 및 제3 핀형 트랜지스터(NF3)를 포함할 수 있다. Referring to FIG. 1 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a second fin-type transistor NF2, and a third fin-type transistor NF3 formed on a substrate 100.

제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 3차원 채널을 이용한 핀형 트랜지스터(finFET)일 수 있다. 일 예로, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 동일한 도전형(예를 들어, N형 또는 P형)의 트랜지스터일 수 있다. 다른 예로, 제1 내지 제3 핀형 트랜지스터((NF1, NF2, NF3) 중 적어도 하나 이상은 P형의 트랜지스터이고, 나머지는 N형의 트랜지스터일 수 있다. Each of the first to third fin-type transistors NF1 , NF2 , and NF3 may be a fin-type transistor (finFET) using a 3D channel. For example, the first to third fin-type transistors NF1 , NF2 , and NF3 may be transistors of the same conductivity type (eg, N-type or P-type). As another example, at least one of the first to third fin-type transistors (NF1, NF2, and NF3) may be a P-type transistor, and the others may be N-type transistors.

제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET일 수 있다. 여기에서, 네거티브 커패시터는 음의 커패시턴스를 갖는 커패시터로서, 양의 커패시터에 네거티브 커패시터를 직렬 연결하여 커패시턴스를 증가시킬 수 있는 커패시터일 수 있다. Each of the first to third fin-type transistors NF1 , NF2 , and NF3 may be a negative capacitance (NC) FET using a negative capacitor. Here, the negative capacitor is a capacitor having a negative capacitance, and may be a capacitor capable of increasing capacitance by connecting a negative capacitor to a positive capacitor in series.

NCFET인 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 강유전체 특성을 갖는 절연막을 포함할 수 있다. 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 각각 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.The first to third fin-type transistors NF1 , NF2 , and NF3 that are NCFETs may include an insulating layer having ferroelectric characteristics. Each of the first to third fin-type transistors NF1 , NF2 , and NF3 may have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

기판(100) 상에, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.Although it is illustrated that the first to third fin-type transistors NF1 , NF2 , and NF3 are formed on the substrate 100 , this is only for convenience of description and is not limited thereto. Of course, at least two of the first to third fin-type transistors NF1 , NF2 , and NF3 may be formed on the substrate 100 .

먼저, 도 1 및 도 2를 참조하여 제1 핀형 트랜지스터(NF1)를 먼저 설명하면, 제1 핀형 트랜지스터(NF1)는 제1 핀형 패턴(F1)과, 제1 게이트 스택(110)과, 제1 게이트 스페이서(140)를 포함할 수 있다. 제1 게이트 스택(110)은 제1 계면막(115)과, 제1 강유전체 물질막(ferroelectric material layer)(120)과, 제1 일함수 조절막(125)과, 제1 삽입 도전막(130)과, 제1 필링막(135)을 포함할 수 있다. First, the first fin-type transistor NF1 will be described with reference to FIGS. 1 and 2 . The first fin-type transistor NF1 may include a first fin-type pattern F1, a first gate stack 110, and a first gate spacer 140. The first gate stack 110 may include a first interface layer 115, a first ferroelectric material layer 120, a first work function control layer 125, a first insertion conductive layer 130, and a first filling layer 135.

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate or may include, but is not limited to, silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide.

제1 핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(F1)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. The first fin-shaped pattern F1 may protrude from the substrate 100 . The first fin-shaped pattern F1 may elongate along the first direction X on the substrate 100 .

제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin pattern F1 may be a part of the substrate 100 or may include an epitaxial layer grown from the substrate 100 . The first fin-shaped pattern F1 may include silicon or germanium, which is an elemental semiconductor material. Also, the first fin-shaped pattern F1 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The group IV-IV compound semiconductor may be, for example, a binary compound or ternary compound containing at least two of carbon (C), silicon (Si), germanium (Ge), and tin (Sn), or a compound in which a group IV element is doped. The group III-V compound semiconductor may be, for example, one of a binary compound, a ternary compound, or a quaternary compound formed by combining at least one of aluminum (Al), gallium (Ga), and indium (In) as group III elements with one of phosphorus (P), arsenic (As), and antimonium (Sb) as group V elements.

필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 상에 배치될 수 있다.The field insulating layer 105 may be formed on the substrate 100 . The field insulating layer 105 may be disposed on a portion of the sidewall of the first fin-shaped pattern 110 .

제1 핀형 패턴(F1)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.A top surface of the first fin-shaped pattern F1 may protrude above the top surface of the field insulating layer 105 . The field insulating layer 105 may include, for example, at least one of a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer.

층간 절연막(190)은 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 트렌치(140t)는 층간 절연막(190) 내에 형성될 수 있다. 제1 게이트 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다. The interlayer insulating layer 190 may be disposed on the field insulating layer 105 . The first gate trench 140t may be formed in the interlayer insulating layer 190 . The first gate trench 140t may be defined by the first gate spacer 140 .

제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.The first gate spacer 140 may include, for example, at least one of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), and silicon oxycarbonitride (SiOCN).

층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating film 190 may include, for example, silicon oxide, silicon nitride, silicon oxynitride, flowable oxide (FOX), tonen silaZene (TOSZ), undoped silica glass (USG), borosilica glass (BSG), phosphoSilica glass (PSG), borophosphoSilica glass (BPSG), plasma enhanced tetra ethyl orthosilicate (PETEOS), Fluoride Silicate Glass (FSG), Carbon Doped Silicon Oxide (CDO), Xerogel, Airgel, Amorphous Fluorinated Carbon, Organo Silicate Glass (OSG), Parylene, bis-benzocyclobutenes (BCB), SiLK, polyimide, porous polymeric material, or a combination thereof, but is not limited thereto.

제1 게이트 스택(110)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제1 게이트 스택(110)은 제1 게이트 트렌치(140t)를 전체적으로 채우고, 제1 게이트 스택(110)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. The first gate stack 110 may be formed in the first gate trench 140t. Although the first gate stack 110 entirely fills the first gate trench 140t and the upper surface of the first gate stack 110 is on the same plane as the upper surface of the interlayer insulating layer 190, it is not limited thereto.

도시된 것과 달리, 제1 게이트 스택(110) 상에, 제1 게이트 트렌치(140t)의 일부를 채우는 캡핑 패턴이 형성될 수도 있다. 이와 같은 경우, 캡핑 패턴의 상면이 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.Unlike the drawing, a capping pattern may be formed on the first gate stack 110 to partially fill the first gate trench 140t. In this case, the top surface of the capping pattern and the top surface of the interlayer insulating layer 190 may be on the same plane.

제1 계면막(interfacial layer)(115)는 기판(100) 상에 형성될 수 있다. 제1 계면막(115)은 제1 핀형 패턴(F1) 상에 형성될 수 있다.A first interfacial layer 115 may be formed on the substrate 100 . The first interface layer 115 may be formed on the first fin-shaped pattern F1.

제1 계면막(115)은 제1 게이트 트렌치(140t) 내에 형성될 수 있다. 제1 계면막(115)은 제1 게이트 트렌치(140t)의 바닥면에만 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제조 방법에 따라, 제1 계면막(115)은 제1 게이트 트렌치(140t)의 측벽 상에도 형성될 수 있다. The first interface layer 115 may be formed in the first gate trench 140t. Although the first interface layer 115 is illustrated as being formed only on the bottom surface of the first gate trench 140t, it is not limited thereto. Depending on the manufacturing method, the first interface layer 115 may also be formed on the sidewall of the first gate trench 140t.

제1 핀형 패턴(F1)이 실리콘을 포함할 때, 제1 계면막(115)은 실리콘 산화막을 포함할 수 있다. 제1 계면막(115)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.When the first fin pattern F1 includes silicon, the first interface layer 115 may include a silicon oxide layer. The first interface film 115 may be formed using, for example, a chemical oxidation method, a UV oxidation method, or a dual plasma oxidation method, but is not limited thereto.

제1 강유전체 물질막(120)은 제1 계면막(115) 상에 형성될 수 있다. 제1 강유전체 물질막(120)은 제1 게이트 트렌치(140t)의 내벽을 따라 형성될 수 있다. 예를 들어, 제1 강유전체 물질막(120)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. The first ferroelectric material layer 120 may be formed on the first interface layer 115 . The first ferroelectric material layer 120 may be formed along an inner wall of the first gate trench 140t. For example, the first ferroelectric material layer 120 may be formed along sidewalls and bottom surfaces of the first gate trench 140t.

제1 강유전체 물질막(120)은 화학적 기상 증착법(Chemical Vapor Deposition, CVD) 또는 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성될 수 있다. The first ferroelectric material layer 120 may be formed using a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method.

제1 강유전체 물질막(120)은 강유전체 특성을 가질 수 있다. 제1 강유전체 물질막(120)은 강유전체 특성을 가질 정도의 두께를 가질 수 있다. 제1 강유전체 물질막(120)은 예를 들어, 3 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 제1 강유전체 물질막(120)의 두께는 강유전체 물질에 따라 달라질 수 있다. The first ferroelectric material layer 120 may have ferroelectric characteristics. The first ferroelectric material layer 120 may have a thickness sufficient to have ferroelectric characteristics. The first ferroelectric material layer 120 may have, for example, 3 to 10 nm, but is not limited thereto. Since the critical thickness representing ferroelectric properties may vary for each ferroelectric material, the thickness of the first ferroelectric material layer 120 may vary depending on the ferroelectric material.

제1 강유전체 물질막(120)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 지르코늄 산화물(zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수도 있고, 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. The first ferroelectric material layer 120 may include, for example, at least one of hafnium oxide, hafnium zirconium oxide, zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium titanium oxide. Here, hafnium zirconium oxide may be a material in which zirconium (Zr) is doped in hafnium oxide, or a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

제1 강유전체 물질막(120)은 위에서 기술한 물질에 도핑된 도핑 원소를 더 포함할 수 있다. 도핑 원소는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌륨(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn)에서 선택된 원소일 수 있다. The first ferroelectric material layer 120 may further include a doping element doped with the material described above. The doping element is an element selected from aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), cerium (Ce), dysprosium (Dy), erbium (Er), gadonium (Gd), germanium (Ge), scandium (Sc), strontium (Sr) and tin (Sn) can be

제1 계면막(115) 및 제1 강유전체 물질막(120)은 제1 핀형 트랜지스터(NF1)의 게이트 절연막일 수 있다. 제1 계면막(115)은 양의 커패시턴스를 갖는 하부 게이트 절연막일 수 있고, 제1 강유전체 물질막(120)은 음의 커패시턴스를 갖는 상부 게이트 절연막일 수 있다.The first interface layer 115 and the first ferroelectric material layer 120 may be gate insulating layers of the first fin-type transistor NF1. The first interface layer 115 may be a lower gate insulating layer having a positive capacitance, and the first ferroelectric material layer 120 may be an upper gate insulating layer having a negative capacitance.

도시된 것과 달리, 제1 계면막(115)과 제1 강유전체 물질막(120) 사이에, 도전막이 형성될 수도 있다. 또는, 제1 계면막(115)과 제1 강유전체 물질막(120) 사이에, 순차적으로 적층된 고유전율 절연막 및 도전막이 형성될 수도 있다. Unlike the drawing, a conductive layer may be formed between the first interface layer 115 and the first ferroelectric material layer 120 . Alternatively, between the first interface layer 115 and the first ferroelectric material layer 120, a high-k insulating layer and a conductive layer may be sequentially stacked.

제1 일함수 조절막(125)은 제1 강유전체 물질막(120) 상에 형성될 수 있다. 제1 일함수 조절막(125)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 일함수 조절막(125)은 제1 강유전체 물질막(120)과 접촉할 수 있다. The first work function control layer 125 may be formed on the first ferroelectric material layer 120 . The first work function control layer 125 may be formed along sidewalls and bottom surfaces of the first gate trench 140t. The first work function control layer 125 may contact the first ferroelectric material layer 120 .

제1 일함수 조절막(125)은 예를 들어, 티타늄 질화물(TiN), 티타늄 탄질화물(TiCN) 및 텅스텐 탄질화물(WCN) 중 적어도 하나를 포함할 수 있다. The first work function control layer 125 may include, for example, at least one of titanium nitride (TiN), titanium carbonitride (TiCN), and tungsten carbonitride (WCN).

제1 삽입 도전막(130)은 제1 일함수 조절막(125) 상에 형성될 수 있다. 제1 삽입 도전막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. The first insertion conductive layer 130 may be formed on the first work function control layer 125 . The first insertion conductive layer 130 may be formed along sidewalls and bottom surfaces of the first gate trench 140t.

제1 삽입 도전막(130)은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 바나듐 알루미늄 탄화물(VAlC), 티타늄 알루미늄 실리콘 탄화물(TiAlSiC) 및 탄탈륨 알루미늄 실리콘 탄화물(TaAlSiC) 중 적어도 하나를 포함할 수 있다. The first interstitial conductive layer 130 may include, for example, at least one of titanium aluminum (TiAl), titanium aluminum carbide (TiAlC), tantalum aluminum carbide (TaAlC), vanadium aluminum carbide (VAAlC), titanium aluminum silicon carbide (TiAlSiC), and tantalum aluminum silicon carbide (TaAlSiC).

제1 필링막(135)은 제1 삽입 도전막(130) 상에 형성될 수 있다. 제1 필링막(135)은 제1 게이트 트렌치(140t)를 매립하도록 형성될 수 있다. 제1 필링막(135)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.The first filling layer 135 may be formed on the first insertion conductive layer 130 . The first filling layer 135 may be formed to fill the first gate trench 140t. The first filling layer 135 may include at least one of tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), and titanium nitride (TiN).

제1 삽입 도전막(130)과 제1 필링막(135)은 제1 일함수 조절막(125) 상에 형성되는 제1 상부 게이트 전극일 수 있다.The first insertion conductive layer 130 and the first filling layer 135 may be a first upper gate electrode formed on the first work function control layer 125 .

제2 핀형 트랜지스터(NF2)는 제2 핀형 패턴(F2)과, 제2 게이트 스택(210)과, 제2 게이트 스페이서(240)를 포함할 수 있다. 제2 게이트 스택(210)은 제2 게이트 트렌치(240t) 내에 형성된다.The second fin-type transistor NF2 may include a second fin-type pattern F2 , a second gate stack 210 , and a second gate spacer 240 . The second gate stack 210 is formed in the second gate trench 240t.

제2 게이트 스택(210)은 제2 계면막(215)과, 제2 강유전체 물질막(220)과, 제2 일함수 조절막(225)과, 제2 삽입 도전막(230)과, 제2 필링막(235)을 포함할 수 있다. 제2 일함수 조절막(225)은 제2 강유전체 물질막(220) 상에서, 제2 강유전체 물질막(220)과 접촉할 수 있다. The second gate stack 210 may include a second interface layer 215, a second ferroelectric material layer 220, a second work function control layer 225, a second insertion conductive layer 230, and a second filling layer 235. The second work function control layer 225 may contact the second ferroelectric material layer 220 on the second ferroelectric material layer 220 .

제3 핀형 트랜지스터(NF3)는 제3 핀형 패턴(F3)과, 제3 게이트 스택(310)과, 제3 게이트 스페이서(340)를 포함할 수 있다. 제3 게이트 스택(310)은 제3 게이트 트렌치(340t) 내에 형성된다.The third fin-type transistor NF3 may include a third fin-type pattern F3 , a third gate stack 310 , and a third gate spacer 340 . The third gate stack 310 is formed in the third gate trench 340t.

제3 게이트 스택(310)은 제3 계면막(315)과, 제3 강유전체 물질막(320)과, 제3 일함수 조절막(325)과, 제3 삽입 도전막(330)과, 제3 필링막(335)을 포함할 수 있다. 제3 일함수 조절막(325)은 제3 강유전체 물질막(320) 상에서, 제3 강유전체 물질막(320)과 접촉할 수 있다.The third gate stack 310 may include a third interface layer 315, a third ferroelectric material layer 320, a third work function control layer 325, a third insertion conductive layer 330, and a third filling layer 335. The third work function control layer 325 may contact the third ferroelectric material layer 320 on the third ferroelectric material layer 320 .

제1 내지 제3 핀형 패턴(F1, F2, F3)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 계면막(115, 215, 315)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 삽입 도전막(130, 230, 330)는 동일한 물질로 형성될 수 있고, 제1 내지 제3 필링막(135, 235, 335)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. The first to third fin-shaped patterns F1 , F2 , and F3 may be formed of the same material and have the same thickness, but are not limited thereto. The first to third interface films 115, 215, and 315 may be formed of the same material, but are not limited thereto. The first to third insertion conductive layers 130, 230, and 330 may be formed of the same material, and the first to third filling layers 135, 235, and 335 may be formed of the same material, but are not limited thereto.

제1 내지 제3 강유전체 물질막(120, 220, 320)은 동일한 물질을 포함할 수 있다. 제1 내지 제3 일함수 조절막(125, 225, 325)는 동일한 물질을 포함할 수 있다. The first to third ferroelectric material layers 120, 220, and 320 may include the same material. The first to third work function control layers 125, 225, and 325 may include the same material.

제1 강유전체 물질막(120)의 두께(t11)는 제2 강유전체 물질막(220)의 두께(t12) 및 제3 강유전체 물질막(320)의 두께(t13)와 동일할 수 있다. The thickness t11 of the first ferroelectric material layer 120 may be the same as the thickness t12 of the second ferroelectric material layer 220 and the thickness t13 of the third ferroelectric material layer 320 .

제2 일함수 조절막(225)의 두께(t22)는 제1 일함수 조절막(125)의 두께(t21)보다 크고, 제3 일함수 조절막(325)의 두께(t23)보다 작다. The thickness t22 of the second work function regulating film 225 is larger than the thickness t21 of the first work function regulating film 125 and smaller than the thickness t23 of the third work function regulating film 325 .

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 유효 일함수(effective workfunction, eWF1)와, 제2 게이트 스택(210)의 유효 일함수(eWF2)와, 제3 게이트 스택(310)의 유효 일함수(eWF3)는 서로 다를 수 있다. In the semiconductor device according to some embodiments of the present invention, the effective work function (eWF1) of the first gate stack 110, the effective work function (eWF2) of the second gate stack 210, and the effective work function (eWF3) of the third gate stack 310 may be different from each other.

제1 내지 제3 게이트 스택(110, 210, 310)의 구조가 서로 다르므로, 제1 내지 제3 게이트 스택(110, 210, 310)의 유효 일함수(eWF1, eWF2, eWF3)가 서로 다를 수 있다. Since the structures of the first to third gate stacks 110, 210, and 310 are different from each other, the effective work functions eWF1, eWF2, and eWF3 of the first to third gate stacks 110, 210, and 310 may be different from each other.

여기에서, 게이트 스택의 구조가 다르다는 것은 강유전체 물질막에 포함(도핑)된 물질이 서로 다르거나, 일함수 조절막에 포함된 물질이 서로 다른 것을 의미할 수 있다. 또한, 게이트 스택의 구조가 다르다는 것은 일함수 조절막의 두께가 서로 다르다는 것을 의미할 수도 있다. 즉, 강유전체 물질막에 도핑된 물질의 종류 및 유무, 일함수 조절막에 포함된 물질 및 일함수 조절막의 두께 중 어느 하나가 다를 경우, 게이트 스택의 구조가 다르다고 할 수 있다. Here, the different structures of the gate stack may mean that the materials included (doped) in the ferroelectric material layer are different from each other or the materials included in the work function control layer are different from each other. In addition, the different structures of the gate stacks may mean that the thicknesses of the work function control films are different. That is, if any one of the type and presence of doped material in the ferroelectric material layer and the material included in the work function control layer and the thickness of the work function control layer are different, the structure of the gate stack may be different.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절막(125)의 두께(t21), 제2 일함수 조절막(225)의 두께(t22) 및 제3 일함수 조절막(325)의 두께(t23)의 두께를 조절함으로써, 제1 내지 제3 게이트 스택(110, 210, 310)의 유효 일함수(eWF1, eWF2, eWF3)가 조절될 수 있다.In the semiconductor device according to some exemplary embodiments, the effective work functions eWF1 , eWF2 , and eWF3 of the first to third gate stacks 110 , 210 , and 310 may be adjusted by adjusting the thicknesses of the first work function control layer 125 , the second work function control layer 225 , the second work function control layer 225 , and the third work function control layer 325 t23 . .

제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)이 동일한 도전형의 트랜지스터일 경우, 제1 내지 제3 핀형 트랜지스터(NF1, NF2, NF3)는 서로 다른 문턱 전압을 가질 수 있다. When the first to third fin-type transistors NF1 , NF2 , and NF3 have the same conductivity type, the first to third fin-type transistors NF1 , NF2 , and NF3 may have different threshold voltages.

도 1 및 도 3에서, 제1 내지 제3 일함수 조절막(125, 225, 325)는 예를 들어, 티타늄 질화물(TiN)막을 포함할 수 있다. 1 and 3 , the first to third work function control layers 125, 225, and 325 may include, for example, a titanium nitride (TiN) layer.

티타늄 질화물막의 두께가 증가함에 따라, 게이트 스택의 유효 일함수도 증가할 수 있다. 즉, 제2 게이트 스택(210)의 유효 일함수(eWF2)는 제1 게이트 스택(110)의 유효 일함수(eWF1)보다 크고, 제3 게이트 스택(310)의 유효 일함수(eWF3)보다 작다. As the thickness of the titanium nitride layer increases, the effective work function of the gate stack may also increase. That is, the effective work function eWF2 of the second gate stack 210 is greater than the effective work function eWF1 of the first gate stack 110 and smaller than the effective work function eWF3 of the third gate stack 310 .

도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.4 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept. For convenience of explanation, the description will focus on points different from those described with reference to FIGS. 1 to 3 .

도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제3 핀형 트랜지스터(NF3)와, 제4 핀형 트랜지스터(NF4)를 포함할 수 있다. Referring to FIG. 4 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a second fin-type transistor NF2, a third fin-type transistor NF3, and a fourth fin-type transistor NF4 formed on a substrate 100.

예를 들어, 제4 핀형 트랜지스터(NF4)는 NCFET일 수 있다.For example, the fourth fin-type transistor NF4 may be an NCFET.

제4 핀형 트랜지스터(NF4)는 제4 핀형 패턴(F4)과, 제4 게이트 스택(410)과, 제4 게이트 스페이서(440)를 포함할 수 있다. 제4 게이트 스택(410)은 제4 게이트 트렌치(440t) 내에 형성된다.The fourth fin-type transistor NF4 may include a fourth fin-type pattern F4 , a fourth gate stack 410 , and a fourth gate spacer 440 . The fourth gate stack 410 is formed in the fourth gate trench 440t.

제4 게이트 스택(410)은 제4 계면막(415)과, 제4 강유전체 물질막(420)과, 제4 삽입 도전막(430)과, 제4 필링막(435)을 포함할 수 있다. 제4 게이트 스택(410)은 제1 내지 제3 게이트 스택(110, 210, 310)에 포함된 일함수 조절막을 포함하지 않을 수 있다. The fourth gate stack 410 may include a fourth interface layer 415 , a fourth ferroelectric material layer 420 , a fourth insertion conductive layer 430 , and a fourth filling layer 435 . The fourth gate stack 410 may not include the work function control layer included in the first to third gate stacks 110 , 210 , and 310 .

제4 강유전체 물질막(420)은 제1 강유전체 물질막(120)과 동일한 물질을 포함할 수 있다. 제4 강유전체 물질막(420)의 두께(t14)는 제1 강유전체 물질막(120)의 두께(t11)과 동일할 수 있다. The fourth ferroelectric material layer 420 may include the same material as the first ferroelectric material layer 120 . A thickness t14 of the fourth ferroelectric material layer 420 may be the same as a thickness t11 of the first ferroelectric material layer 120 .

제4 게이트 스택(410)은 일함수 조절막을 포함하지 않으므로, 제4 게이트 스택(410)의 유효 일함수는 제1 게이트 스택(110)의 유효 일함수보다 작을 수 있다.Since the fourth gate stack 410 does not include the work function control layer, the effective work function of the fourth gate stack 410 may be smaller than the effective work function of the first gate stack 110 .

도 5 및 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 5 and 6 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts. For convenience of explanation, the description will focus on points different from those described with reference to FIGS. 1 to 3 .

참고적으로, 도 5은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 5의 반도체 장치의 효과를 설명하기 위한 개념도이다.For reference, FIG. 5 is a cross-sectional view illustrating a semiconductor device according to some example embodiments. FIG. 6 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 5 .

도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)를 포함할 수 있다. Referring to FIG. 5 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a fifth fin-type transistor NF5, and a sixth fin-type transistor NF6 formed on a substrate 100.

제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)는 동일한 도전형의 트랜지스터일 수 있지만, 이에 제한되는 것은 아니다. 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)는 각각 NCFET일 수 있다. The first fin-type transistor NF1, the fifth fin-type transistor NF5, and the sixth fin-type transistor NF6 may have the same conductivity type, but are not limited thereto. Each of the fifth fin-type transistor NF5 and the sixth fin-type transistor NF6 may be an NCFET.

기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.Although it is illustrated that the first fin-type transistor NF1, the fifth fin-type transistor NF5, and the sixth fin-type transistor NF6 are formed on the substrate 100, this is for convenience of explanation, but is not limited thereto. Of course, at least two of the first fin-type transistor NF1 , the fifth fin-type transistor NF5 , and the sixth fin-type transistor NF6 may be formed on the substrate 100 .

제5 핀형 트랜지스터(NF5)는 제5 핀형 패턴(F5)과, 제5 게이트 스택(510)과, 제5 게이트 스페이서(540)를 포함할 수 있다. 제5 게이트 스택(510)은 제5 게이트 트렌치(540t) 내에 형성된다.The fifth fin-type transistor NF5 may include a fifth fin-type pattern F5 , a fifth gate stack 510 , and a fifth gate spacer 540 . The fifth gate stack 510 is formed in the fifth gate trench 540t.

제5 게이트 스택(510)은 제5 계면막(515)과, 제5 강유전체 물질막(520)과, 제5 일함수 조절막(525)과, 제5 삽입 도전막(530)과, 제5 필링막(535)을 포함할 수 있다. 제5 일함수 조절막(525)은 제5 강유전체 물질막(520) 상에서, 제5 강유전체 물질막(520)과 접촉할 수 있다. The fifth gate stack 510 may include a fifth interface layer 515, a fifth ferroelectric material layer 520, a fifth work function control layer 525, a fifth insertion conductive layer 530, and a fifth filling layer 535. The fifth work function control layer 525 may contact the fifth ferroelectric material layer 520 on the fifth ferroelectric material layer 520 .

제6 핀형 트랜지스터(NF6)는 제6 핀형 패턴(F6)과, 제6 게이트 스택(610)과, 제6 게이트 스페이서(640)를 포함할 수 있다. 제6 게이트 스택(610)은 제6 게이트 트렌치(640t) 내에 형성된다.The sixth fin-type transistor NF6 may include a sixth fin-type pattern F6 , a sixth gate stack 610 , and a sixth gate spacer 640 . The sixth gate stack 610 is formed in the sixth gate trench 640t.

제6 게이트 스택(610)은 제6 계면막(615)과, 제6 강유전체 물질막(620)과, 제6 일함수 조절막(625)과, 제6 삽입 도전막(630)과, 제6 필링막(635)을 포함할 수 있다. 제6 일함수 조절막(625)은 제6 강유전체 물질막(620) 상에서, 제6 강유전체 물질막(620)과 접촉할 수 있다.The sixth gate stack 610 may include a sixth interface layer 615, a sixth ferroelectric material layer 620, a sixth work function control layer 625, a sixth insertion conductive layer 630, and a sixth filling layer 635. The sixth work function control layer 625 may contact the sixth ferroelectric material layer 620 on the sixth ferroelectric material layer 620 .

제1 핀형 패턴(F1), 제5 핀형 패턴(F5) 및 제6 핀형 패턴(F6)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115), 제5 계면막(515) 및 제6 계면막(615)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130), 제5 삽입 도전막(530) 및 제6 삽입 도전막(630)는 동일한 물질로 형성될 수 있고, 제1 필링막(135), 제5 필링막(535) 및 제6 필링막(635)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.The first fin-shaped pattern F1 , the fifth fin-shaped pattern F5 , and the sixth fin-shaped pattern F6 may be formed of the same material and have the same thickness, but are not limited thereto. The first interface film 115, the fifth interface film 515, and the sixth interface film 615 may be formed of the same material, but are not limited thereto. The first conductive layer 130, the fifth conductive layer 530, and the sixth conductive layer 630 may be formed of the same material, and the first filling layer 135, the fifth filling layer 535, and the sixth filling layer 635 may also be formed of the same material, but is not limited thereto.

제1 일함수 조절막(125), 제5 일함수 조절막(525) 및 제6 일함수 조절막(625)은 동일한 물질을 포함할 수 있다. 또한, 제1 일함수 조절막(125)의 두께(t21)는 제5 일함수 조절막(525)의 두께(t25) 및 제6 일함수 조절막(625)의 두께(t26)와 동일할 수 있다. The first work function regulating layer 125 , the fifth work function regulating layer 525 , and the sixth work function regulating layer 625 may include the same material. In addition, the thickness t21 of the first work function regulating film 125 may be the same as the thickness t25 of the fifth work function regulating film 525 and the thickness t26 of the sixth work function regulating film 625 .

제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 동일한 금속 산화물을 포함할 수 있다. 예를 들어, 제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 하프늄(Hf)을 포함할 수 있다. 제1 강유전체 물질막(120)과, 제5 강유전체 물질막(520)과, 제6 강유전체 물질막(620)은 하프늄 산화물(hafnium oxide)을 포함할 수 있다. The first ferroelectric material layer 120 , the fifth ferroelectric material layer 520 , and the sixth ferroelectric material layer 620 may include the same metal oxide. For example, the first ferroelectric material layer 120 , the fifth ferroelectric material layer 520 , and the sixth ferroelectric material layer 620 may include hafnium (Hf). The first ferroelectric material layer 120 , the fifth ferroelectric material layer 520 , and the sixth ferroelectric material layer 620 may include hafnium oxide.

반면, 제5 강유전체 물질막(520)은 도핑된 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 도핑된 제2 일함수 조절물질을 포함할 수 있다. 하지만, 제1 강유전체 물질막(120)은 제1 일함수 조절물질 및 제2 일함수 조절물질을 포함하지 않을 수 있다. On the other hand, the fifth ferroelectric material layer 520 may include a doped first work function adjusting material, and the sixth ferroelectric material layer 620 may include a doped second work function adjusting material. However, the first ferroelectric material layer 120 may not include the first work function regulating material and the second work function regulating material.

제1 일함수 조절물질은 유효 일함수를 낮추는 조절물질일 수 있다. 제1 일함수 조절물질은 예를 들어, 란타넘(La), 마그네슘(Mg) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 제5 강유전체 물질막(520)은 제1 일함수 조절물질 이외에 도핑된 질소(N)를 더 포함할 수도 있다. The first work function modifier may be a modulator that lowers the effective work function. The first work function adjusting material may include, for example, at least one of lanthanum (La), magnesium (Mg), and yttrium (Y). The fifth ferroelectric material layer 520 may further include doped nitrogen (N) in addition to the first work function adjusting material.

제2 일함수 조절물질은 유효 일함수를 높이는 조절물질일 수 있다. 제2 일함수 조절물질은 예를 들어, 알루미늄(Al), 티타늄(Ti) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다. 제6 강유전체 물질막(620)은 제2 일함수 조절물질 이외에 도핑된 질소(N)를 더 포함할 수도 있다. The second work function adjusting material may be a adjusting material that increases an effective work function. The second work function adjusting material may include, for example, at least one of aluminum (Al), titanium (Ti), and niobium (Nb). The sixth ferroelectric material layer 620 may further include doped nitrogen (N) in addition to the second work function adjusting material.

일함수 조절물질이 강유전체 물질막 내에서 다이폴(dipole)을 형성하여, 게이트 스택의 유효 일함수가 변경될 수 있다.The work function adjusting material forms a dipole in the ferroelectric material layer, so that the effective work function of the gate stack may be changed.

강유전체 물질막 상에 일함수 조절물질 공급막을 형성한 후, 열처리를 해줌으로써, 일함수 조절물질은 강유전체 물질막 내로 확산될 수 있다. 일함수 조절물질을 포함하는 강유전체 물질막의 두께는 일함수 조절물질을 포함하지 않는 강유전체 물질막의 두께와 동일할 수도 있고, 클 수도 있다.After the work function regulating material supply film is formed on the ferroelectric material film, the work function regulating material can be diffused into the ferroelectric material film by heat treatment. The thickness of the ferroelectric material layer including the work function regulating material may be equal to or greater than the thickness of the ferroelectric material layer not including the work function regulating material.

제1 강유전체 물질막(120)은 제1 및 제2 일함수 조절물질을 포함하지 않으므로, 제1 게이트 스택(110)의 구조는 제5 게이트 스택(510)의 구조 및 제6 게이트 스택(610)의 구조와 서로 다를 수 있다. 또한, 제5 강유전체 물질막(520)은 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 제2 일함수 조절물질을 포함하므로, 제5 게이트 스택(510)의 구조는 제6 게이트 스택(610)의 구조와 다를 수 있다. Since the first ferroelectric material layer 120 does not include the first and second work function adjusting materials, the structure of the first gate stack 110 may be different from the structure of the fifth gate stack 510 and the structure of the sixth gate stack 610. Also, since the fifth ferroelectric material layer 520 includes the first work function adjusting material and the sixth ferroelectric material layer 620 includes the second work function adjusting material, the structure of the fifth gate stack 510 may be different from that of the sixth gate stack 610.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 구조, 제5 게이트 스택(510)의 구조 및 제6 게이트 스택(610)의 구조는 서로 다르므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)는 서로 다를 수 있다.In the semiconductor device according to some embodiments of the present invention, since the structure of the first gate stack 110, the structure of the fifth gate stack 510, and the structure of the sixth gate stack 610 are different from each other, the effective work function eWF1 of the first gate stack 110, the effective work function eWF5 of the fifth gate stack 510, and the effective work function eWF6 of the sixth gate stack 610 may be different from each other.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 강유전체 물질막에 도핑된 일함수 조절물질의 유무와, 강유전체 물질막에 도핑된 일함수 조절물질의 종류에 따라, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)는 조절될 수 있다. In the semiconductor device according to some embodiments of the present invention, the effective work function eWF1 of the first gate stack 110, the effective work function eWF5 of the fifth gate stack 510, and the effective work function eWF6 of the sixth gate stack 610 may be adjusted according to the presence or absence of the work function adjusting material doped in the ferroelectric material layer and the type of the work function adjusting material doped in the ferroelectric material layer.

제1 핀형 트랜지스터(NF1), 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)이 동일한 도전형의 트랜지스터일 경우, 제1 핀형 트랜지스터(NF1), 제5 핀형 트랜지스터(NF5) 및 제6 핀형 트랜지스터(NF6)는 서로 다른 문턱 전압을 가질 수 있다.When the first fin-type transistor NF1, the fifth fin-type transistor NF5, and the sixth fin-type transistor NF6 are transistors of the same conductivity type, the first fin-type transistor NF1, the fifth fin-type transistor NF5, and the sixth fin-type transistor NF6 may have different threshold voltages.

도 6에서, 제5 강유전체 물질막(520)은 유효 일함수를 낮추는 제1 일함수 조절물질을 포함하고, 제6 강유전체 물질막(620)은 유효 일함수를 높이는 제2 일함수 조절물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1)는 제5 게이트 스택(510)의 유효 일함수(eWF5)보다 크고, 제6 게이트 스택(610)의 유효 일함수(eWF6)보다 작다.6 , since the fifth ferroelectric material layer 520 includes a first work function adjusting material that lowers the effective work function and the sixth ferroelectric material layer 620 includes a second work function adjusting material that increases the effective work function, the effective work function eWF1 of the first gate stack 110 is greater than the effective work function eWF5 of the fifth gate stack 510 and the effective work function of the sixth gate stack 610 is (eWF6).

도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 7 and 8 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts. For convenience of explanation, the description will focus on points different from those described with reference to FIGS. 1 to 3 .

참고적으로, 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 도 7의 반도체 장치의 효과를 설명하기 위한 개념도이다.For reference, FIG. 7 is a cross-sectional view illustrating a semiconductor device according to some example embodiments. FIG. 8 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 7 .

도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)를 포함할 수 있다. Referring to FIG. 7 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a seventh fin-type transistor NF7, and an eighth fin-type transistor NF8 formed on a substrate 100.

제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)는 동일한 도전형의 트랜지스터일 수 있지만, 이에 제한되는 것은 아니다. 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)는 각각 NCFET일 수 있다. The first fin-type transistor NF1, the seventh fin-type transistor NF7, and the eighth fin-type transistor NF8 may have the same conductivity type, but are not limited thereto. Each of the seventh fin-type transistor NF7 and the eighth fin-type transistor NF8 may be an NCFET.

기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)가 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판(100) 상에, 제1 핀형 트랜지스터(NF1)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8) 중 적어도 2개의 트랜지스터가 형성될 수 있음은 물론이다.Although it is illustrated that the first fin-type transistor NF1, the seventh fin-type transistor NF7, and the eighth fin-type transistor NF8 are formed on the substrate 100, it is for convenience of explanation, but is not limited thereto. Of course, at least two of the first fin-type transistor NF1 , the seventh fin-type transistor NF7 , and the eighth fin-type transistor NF8 may be formed on the substrate 100 .

제7 핀형 트랜지스터(NF7)는 제7 핀형 패턴(F7)과, 제7 게이트 스택(710)과, 제7 게이트 스페이서(740)를 포함할 수 있다. 제7 게이트 스택(710)은 제7 게이트 트렌치(740t) 내에 형성된다.The seventh fin-type transistor NF7 may include a seventh fin-type pattern F7 , a seventh gate stack 710 , and a seventh gate spacer 740 . A seventh gate stack 710 is formed in the seventh gate trench 740t.

제7 게이트 스택(710)은 제7 계면막(715)과, 제7 강유전체 물질막(720)과, 제7 일함수 조절막(725)과, 제7 삽입 도전막(730)과, 제7 필링막(735)을 포함할 수 있다. 제7 일함수 조절막(725)은 제7 강유전체 물질막(720) 상에서, 제7 강유전체 물질막(720)과 접촉할 수 있다. The seventh gate stack 710 may include a seventh interface layer 715, a seventh ferroelectric material layer 720, a seventh work function control layer 725, a seventh insertion conductive layer 730, and a seventh filling layer 735. The seventh work function control layer 725 may contact the seventh ferroelectric material layer 720 on the seventh ferroelectric material layer 720 .

제8 핀형 트랜지스터(NF8)는 제8 핀형 패턴(F8)과, 제8 게이트 스택(810)과, 제8 게이트 스페이서(840)를 포함할 수 있다. 제8 게이트 스택(810)은 제8 게이트 트렌치(840t) 내에 형성된다.The eighth fin-type transistor NF8 may include an eighth fin-type pattern F8 , an eighth gate stack 810 , and an eighth gate spacer 840 . An eighth gate stack 810 is formed in the eighth gate trench 840t.

제8 게이트 스택(810)은 제8 계면막(815)과, 제8 강유전체 물질막(820)과, 제8 일함수 조절막(825)과, 제8 삽입 도전막(830)과, 제8 필링막(835)을 포함할 수 있다. 제8 일함수 조절막(825)은 제8 강유전체 물질막(820) 상에서, 제8 강유전체 물질막(820)과 접촉할 수 있다.The eighth gate stack 810 may include an eighth interface layer 815, an eighth ferroelectric material layer 820, an eighth work function control layer 825, an eighth insertion conductive layer 830, and an eighth filling layer 835. The eighth work function control layer 825 may contact the eighth ferroelectric material layer 820 on the eighth ferroelectric material layer 820 .

제1 핀형 패턴(F1), 제7 핀형 패턴(F7) 및 제8 핀형 패턴(F8)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115), 제7 계면막(715) 및 제8 계면막(815)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130), 제7 삽입 도전막(730) 및 제8 삽입 도전막(830)는 동일한 물질로 형성될 수 있고, 제1 필링막(135), 제7 필링막(735) 및 제8 필링막(835)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.The first fin-shaped pattern F1 , the seventh fin-shaped pattern F7 , and the eighth fin-shaped pattern F8 may be formed of the same material and have the same thickness, but are not limited thereto. The first interface film 115, the seventh interface film 715, and the eighth interface film 815 may be formed of the same material, but are not limited thereto. The first conductive layer 130, the seventh conductive layer 730, and the eighth conductive layer 830 may be formed of the same material, and the first filling layer 135, the seventh filling layer 735, and the eighth filling layer 835 may also be formed of the same material, but are not limited thereto.

제1 강유전체 물질막(120), 제7 강유전체 물질막(720) 및 제8 강유전체 물질막(820)은 동일한 물질을 포함할 수 있다. 제1 강유전체 물질막(120)의 두께(t11)는 제7 강유전체 물질막(720)의 두께(t17) 및 제8 강유전체 물질막(820)의 두께(t18)와 동일할 수 있다.The first ferroelectric material layer 120 , the seventh ferroelectric material layer 720 , and the eighth ferroelectric material layer 820 may include the same material. The thickness t11 of the first ferroelectric material layer 120 may be the same as the thickness t17 of the seventh ferroelectric material layer 720 and the thickness t18 of the eighth ferroelectric material layer 820 .

제1 일함수 조절막(125)과, 제7 일함수 조절막(725)과, 제8 일함수 조절막(825)은 서로 다른 물질을 포함할 수 있다. 제7 일함수 조절막(725)은 제1 일함수 조절막(125)보다 일함수가 작은 물질을 포함할 수 있다, 제8 일함수 조절막(825)은 제1 일함수 조절막(125)보다 일함수가 큰 물질을 포함할 수 있다.The first work function regulating layer 125 , the seventh work function regulating layer 725 , and the eighth work function regulating layer 825 may include different materials. The seventh work function regulating film 725 may include a material having a smaller work function than the first work function regulating film 125, and the eighth work function regulating film 825 may include a material having a higher work function than the first work function regulating film 125.

제7 일함수 조절막(725)은 예를 들어, 텅스텐(W), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 보론 질화물(TiBN) 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.The seventh work function control layer 725 may include, for example, at least one of tungsten (W), titanium silicon nitride (TiSiN), titanium aluminum nitride (TiAlN), titanium boron nitride (TiBN), and tantalum nitride (TaN).

제8 일함수 조절막(825)은 예를 들어, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 몰리브덴 질화물(MoN) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.The eighth work function control layer 825 may include, for example, at least one of platinum (Pt), iridium (Ir), ruthenium (Ru), molybdenum nitride (MoN), and molybdenum (Mo).

제1 일함수 조절막(125)과, 제7 일함수 조절막(725)과, 제8 일함수 조절막(825)은 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 구조, 제7 게이트 스택(710)의 구조 및 제8 게이트 스택(810)의 구조는 서로 다를 수 있다. Since the first work function control film 125, the seventh work function control film 725, and the eighth work function control film 825 include different materials, the structure of the first gate stack 110, the structure of the seventh gate stack 710, and the structure of the eighth gate stack 810 may be different from each other.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스택(110)의 구조, 제7 게이트 스택(710)의 구조 및 제8 게이트 스택(810)의 구조는 서로 다르므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7) 및 제8 게이트 스택(810)의 유효 일함수(eWF8)는 서로 다를 수 있다.In the semiconductor device according to some embodiments of the present invention, since the structure of the first gate stack 110, the structure of the seventh gate stack 710, and the structure of the eighth gate stack 810 are different from each other, the effective work function eWF1 of the first gate stack 110, the effective work function eWF7 of the seventh gate stack 710, and the effective work function eWF8 of the eighth gate stack 810 may be different from each other.

본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 일함수 조절막의 종류에 따라, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7) 및 제8 게이트 스택(810)의 유효 일함수(eWF8)는 조절될 수 있다. In the semiconductor device according to some embodiments of the present invention, the effective work function eWF1 of the first gate stack 110, the effective work function eWF7 of the seventh gate stack 710, and the effective work function eWF8 of the eighth gate stack 810 may be adjusted according to the type of the work function control layer.

제1 핀형 트랜지스터(NF1), 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)이 동일한 도전형의 트랜지스터일 경우, 제1 핀형 트랜지스터(NF1), 제7 핀형 트랜지스터(NF7) 및 제8 핀형 트랜지스터(NF8)는 서로 다른 문턱 전압을 가질 수 있다.When the first fin-type transistor NF1, the seventh fin-type transistor NF7, and the eighth fin-type transistor NF8 are transistors of the same conductivity type, the first fin-type transistor NF1, the seventh fin-type transistor NF7, and the eighth fin-type transistor NF8 may have different threshold voltages.

도 8에서, 제7 일함수 조절막(725)은 제1 일함수 조절막(125)보다 일함수가 작은 물질을 포함하고, 제8 일함수 조절막(825)은 제1 일함수 조절막(125)보다 일함수가 높은 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1)는 제7 게이트 스택(710)의 유효 일함수(eWF7)보다 크고, 제8 게이트 스택(810)의 유효 일함수(eWF8)보다 작다.8 , since the seventh work function control layer 725 includes a material having a lower work function than the first work function control film 125, and the eighth work function control film 825 includes a material with a higher work function than the first work function control film 125, the effective work function eWF1 of the first gate stack 110 is greater than the effective work function eWF7 of the seventh gate stack 710, and the eighth gate stack ( 810) is smaller than the effective work function (eWF8).

한편, 제7 일함수 조절막(725)의 두께 또는 제8 일함수 조절막(825)의 두께를 도 1과 같이 변화시킴으로써, 다양한 유효 일함수를 갖는 게이트 스택이 형성될 수 있다. Meanwhile, by changing the thickness of the seventh work function control layer 725 or the eighth work function control layer 825 as shown in FIG. 1 , gate stacks having various effective work functions may be formed.

도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.9 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on points different from those described with reference to FIGS. 7 and 8 .

도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제4 핀형 트랜지스터(NF4)를 더 포함할 수 있다.Referring to FIG. 9 , the semiconductor device according to some example embodiments may further include a fourth fin-type transistor NF4.

제4 게이트 스택(410)은 제4 삽입 도전막(430)을 포함할 수 있다. 제4 삽입 도전막(430)은 제7 일함수 조절막(725)보다 일함수가 작은 물질일 수 있다.The fourth gate stack 410 may include a fourth insertion conductive layer 430 . The fourth insertion conductive layer 430 may be made of a material having a lower work function than that of the seventh work function control layer 725 .

따라서, 제4 게이트 스택(410)의 유효 일함수는 제7 게이트 스택(710)의 유효 일함수보다 작을 수 있다.Accordingly, the effective work function of the fourth gate stack 410 may be smaller than the effective work function of the seventh gate stack 710 .

제4 게이트 스택(410)은 일함수 조절막을 포함하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제4 게이트 스택(410)은 제7 일함수 조절막(725)보다 일함수가 낮은 물질을 포함하는 제4 일함수 조절막을 포함할 수도 있다. 이와 같은 경우, 제4 일함수 조절막은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 바나듐 알루미늄 탄화물(VAlC), 티타늄 알루미늄 실리콘 탄화물(TiAlSiC) 및 탄탈륨 알루미늄 실리콘 탄화물(TaAlSiC) 중 적어도 하나를 포함할 수 있다.Although the fourth gate stack 410 is illustrated as not including the work function control layer, it is not limited thereto. The fourth gate stack 410 may include a fourth work function regulating layer including a material having a lower work function than the seventh work function regulating layer 725 . In this case, the fourth work function control layer may include, for example, at least one of titanium aluminum (TiAl), titanium aluminum carbide (TiAlC), tantalum aluminum carbide (TaAlC), vanadium aluminum carbide (VAAlC), titanium aluminum silicon carbide (TiAlSiC), and tantalum aluminum silicon carbide (TaAlSiC).

도 10 및 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 5 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.10 and 11 are diagrams for describing a semiconductor device according to some example embodiments of the inventive concepts. For convenience of description, the description will focus on points different from those described with reference to FIGS. 5 and 6 .

참고적으로, 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 11은 도 10의 반도체 장치의 효과를 설명하기 위한 개념도이다.For reference, FIG. 10 is a cross-sectional view illustrating a semiconductor device according to some example embodiments. FIG. 11 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 10 .

도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)를 포함할 수 있다. 10 and 11 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a second fin-type transistor NF2, a fifth fin-type transistor NF5, and a sixth fin-type transistor NF6 formed on a substrate 100.

제1 일함수 조절막(125)의 두께(t21)는 제2 일함수 조절막(225)의 두께(t22)와 다르므로, 일함수 조절막의 두께를 변화시켜 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제2 게이트 스택(210)의 유효 일함수(eWF2)를 변화시킬 수 있다.Since the thickness t21 of the first work function control film 125 is different from the thickness t22 of the second work function control film 225, the effective work function eWF1 of the first gate stack 110 and the effective work function eWF2 of the second gate stack 210 may be changed by changing the thickness of the work function control film.

또한, 제5 강유전체 물질막(520) 및 제6 강유전체 물질막(620)에 각각 일함수 조절물질을 도핑시켜, 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)을 변화시킬 수 있다.In addition, the effective work function eWF5 of the fifth gate stack 510 and the effective work function eWF6 of the sixth gate stack 610 may be changed by doping the work function adjusting material into the fifth ferroelectric material layer 520 and the sixth ferroelectric material layer 620, respectively.

따라서, 일함수 조절막의 두께가 변화시키면서, 강유전체 물질막에 일함수 조절물질이 도핑됨으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.Accordingly, the effective work function of the gate stack can be changed in more various ways by doping the work function regulating material into the ferroelectric material layer while changing the thickness of the work function regulating layer.

도 11에서, 일함수 조절막의 두께 변화에 따른 유효 일함수의 변화가 일함수 조절물질의 도핑에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다. In FIG. 11 , it is shown that the change in the effective work function according to the change in the thickness of the work function control layer is greater than the change in the effective work function according to the doping of the work function control material, but is not limited thereto.

즉, 제2 일함수 조절물질이 도핑된 제6 강유전체 물질막(620)을 포함하는 제6 게이트 스택(610)의 유효 일함수(eWF6)가, 일함수 조절막의 두께를 증가시킨 제2 게이트 스택(210)의 유효 일함수(eWF2)보다 크거나 같을 수 있다.That is, the effective work function (eWF6) of the sixth gate stack 610 including the sixth ferroelectric material film 620 doped with the second work function regulating material may be greater than or equal to the effective work function (eWF2) of the second gate stack 210 having an increased work function regulating film.

도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 5 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.12 and 13 are diagrams for describing a semiconductor device according to some example embodiments of the inventive concepts. For convenience of explanation, the description will focus on points different from those described with reference to FIGS. 5 and 6 .

참고적으로, 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 13은 도 12의 반도체 장치의 효과를 설명하기 위한 개념도이다.For reference, FIG. 12 is a cross-sectional view illustrating a semiconductor device according to some example embodiments. FIG. 13 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 12 .

도 12 및 도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제5 핀형 트랜지스터(NF5)와, 제6 핀형 트랜지스터(NF6)와, 제7 핀형 트랜지스터(NF7)를 포함할 수 있다. 12 and 13 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a fifth fin-type transistor NF5, a sixth fin-type transistor NF6, and a seventh fin-type transistor NF7 formed on a substrate 100.

제1 일함수 조절막(125)은 제7 일함수 조절막(725)과 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제7 게이트 스택(710)의 유효 일함수(eWF7)가 변화될 수 있다.Since the first work function regulating layer 125 includes a material different from that of the seventh work function regulating layer 725, the effective work function eWF1 of the first gate stack 110 and the effective work function eWF7 of the seventh gate stack 710 may be changed.

또한, 제5 강유전체 물질막(520) 및 제6 강유전체 물질막(620)에 각각 일함수 조절물질을 도핑시켜, 제5 게이트 스택(510)의 유효 일함수(eWF5) 및 제6 게이트 스택(610)의 유효 일함수(eWF6)가 변화될 수 있다.In addition, the effective work function eWF5 of the fifth gate stack 510 and the effective work function eWF6 of the sixth gate stack 610 may be changed by doping the work function adjusting material into the fifth ferroelectric material layer 520 and the sixth ferroelectric material layer 620, respectively.

따라서, 일함수 조절막의 물질을 변화시키면서, 강유전체 물질막에 일함수 조절물질이 도핑됨으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.Accordingly, the effective work function of the gate stack can be changed in more various ways by doping the work function regulating material into the ferroelectric material layer while changing the material of the work function regulating layer.

도 13에서, 일함수 조절막의 물질 변화에 따른 유효 일함수의 변화가 일함수 조절물질의 도핑에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다. In FIG. 13, it is shown that the change in the effective work function according to the material change of the work function control layer is greater than the change in the effective work function according to the doping of the work function control material, but is not limited thereto.

즉, 제1 일함수 조절물질이 도핑된 제5 강유전체 물질막(520)을 포함하는 제5 게이트 스택(510)의 유효 일함수(eWF5)가, 제1 일함수 조절막(125)보다 일함수가 작은 제7 일함수 조절막(725)을 포함하는 제7 게이트 스택(710)의 유효 일함수(eWF7)보다 작거나 같을 수 있다.That is, the effective work function eWF5 of the fifth gate stack 510 including the fifth ferroelectric material film 520 doped with the first work function regulating material may be less than or equal to the effective work function eWF7 of the seventh gate stack 710 including the seventh work function regulating film 725 having a smaller work function than the first work function regulating film 125.

도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.14 and 15 are diagrams for explaining a semiconductor device according to some example embodiments of the inventive concepts. For convenience of description, the description will focus on points different from those described with reference to FIGS. 7 and 8 .

참고적으로, 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15은 도 14의 반도체 장치의 효과를 설명하기 위한 개념도이다.For reference, FIG. 14 is a cross-sectional view illustrating a semiconductor device according to some example embodiments. FIG. 15 is a conceptual diagram for explaining effects of the semiconductor device of FIG. 14 .

도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제7 핀형 트랜지스터(NF7)와, 제8 핀형 트랜지스터(NF8)를 포함할 수 있다. 14 and 15 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a second fin-type transistor NF2, a seventh fin-type transistor NF7, and an eighth fin-type transistor NF8 formed on a substrate 100.

제1 일함수 조절막(125)은 제7 일함수 조절막(725) 및 제8 일함수 조절막(825)과 서로 다른 물질을 포함하므로, 제1 게이트 스택(110)의 유효 일함수(eWF1), 제7 게이트 스택(710)의 유효 일함수(eWF7), 및 제8 게이트 스택(810)의 유효 일함수(eWF8)가 변화될 수 있다.Since the first work function control film 125 includes a material different from that of the seventh work function control film 725 and the eighth work function control film 825, the effective work function eWF1 of the first gate stack 110, the effective work function eWF7 of the seventh gate stack 710, and the effective work function eWF8 of the eighth gate stack 810 may be changed.

또한, 제1 일함수 조절막(125)의 두께(t21)는 제2 일함수 조절막(225)의 두께(t22)와 다르므로, 일함수 조절막의 두께를 변화시켜 제1 게이트 스택(110)의 유효 일함수(eWF1) 및 제2 게이트 스택(210)의 유효 일함수(eWF2)가 변화될 수 있다.In addition, since the thickness t21 of the first work function regulating film 125 is different from the thickness t22 of the second work function regulating film 225, the effective work function eWF1 of the first gate stack 110 and the effective work function eWF2 of the second gate stack 210 may be changed by changing the thickness of the work function regulating film.

따라서, 일함수 조절막의 물질을 변화시키면서, 일함수 조절막의 두께를 변화시킴으로써, 게이트 스택의 유효 일함수를 좀 더 다양하게 변화시킬 수 있다.Accordingly, the effective work function of the gate stack can be changed in more various ways by changing the thickness of the work function control film while changing the material of the work function control film.

도 15에서, 일함수 조절막의 물질 변화에 따른 유효 일함수의 변화가, 일함수 조절막의 두께 변화에 따른 유효 일함수의 변화보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다. In FIG. 15 , it is shown that the change in the effective work function according to the material change of the work function control film is greater than the change in the effective work function according to the change in the thickness of the work function control film, but is not limited thereto.

즉, 일함수 조절막의 두께를 증가시킨 제2 게이트 스택(210)의 유효 일함수(eWF2)가, 제1 일함수 조절막(125)보다 일함수가 큰 제8 일함수 조절막(825)을 포함하는 제8 게이트 스택(810)의 유효 일함수(eWF8)보다 크거나 같을 수 있다.That is, the effective work function eWF2 of the second gate stack 210 having an increased work function control film thickness may be greater than or equal to the effective work function eWF8 of the eighth gate stack 810 including the eighth work function control film 825 having a greater work function than the first work function control film 125.

도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.16 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the inventive concept. For convenience of explanation, the description will focus on points different from those described with reference to FIGS. 1 to 3 .

도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 상에 형성된 제1 핀형 트랜지스터(NF1)와, 제2 핀형 트랜지스터(NF2)와, 제3 핀형 트랜지스터(NF3)와, 제9 핀형 트랜지스터(NT)를 포함할 수 있다.Referring to FIG. 16 , a semiconductor device according to some embodiments of the present invention may include a first fin-type transistor NF1, a second fin-type transistor NF2, a third fin-type transistor NF3, and a ninth fin-type transistor NT formed on a substrate 100.

예를 들어, 제9 핀형 트랜지스터(NT)는 NCFET이 아니다. 제9 핀형 트랜지스터(NT)는 강유전체 특성을 갖는 게이트 절연막을 포함하지 않는다. For example, the ninth fin-type transistor NT is not an NCFET. The ninth fin-type transistor NT does not include a gate insulating layer having ferroelectric characteristics.

제9 핀형 트랜지스터(NT)는 제9 핀형 패턴(F9)과, 제9 게이트 스택(910)과, 제9 게이트 스페이서(940)를 포함할 수 있다. 제9 게이트 스택(910)은 제9 게이트 트렌치(940t) 내에 형성된다.The ninth fin-type transistor NT may include a ninth fin-type pattern F9 , a ninth gate stack 910 , and a ninth gate spacer 940 . A ninth gate stack 910 is formed in the ninth gate trench 940t.

제9 게이트 스택(910)은 제9 계면막(915)과, 고유전율 절연막(920)과, 제9 삽입 도전막(930)과, 제9 필링막(935)을 포함할 수 있다.The ninth gate stack 910 may include a ninth interface layer 915 , a high dielectric constant insulating layer 920 , a ninth interstitial conductive layer 930 , and a ninth filling layer 935 .

제1 핀형 패턴(F1) 및 제9 핀형 패턴(F9)은 동일한 물질로, 동일한 두께로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 계면막(115) 및 제9 계면막(915)는 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 삽입 도전막(130) 및 제9 삽입 도전막(930)는 동일한 물질로 형성될 수 있고, 제1 필링막(135) 및 제9 필링막(935)도 동일한 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.The first fin-shaped pattern F1 and the ninth fin-shaped pattern F9 may be formed of the same material and have the same thickness, but are not limited thereto. The first interface film 115 and the ninth interface film 915 may be formed of the same material, but are not limited thereto. The first conductive layer 130 and the ninth conductive layer 930 may be formed of the same material, and the first filling layer 135 and the ninth filling layer 935 may be formed of the same material, but are not limited thereto.

고유전율 절연막(920)은 강유전체 특성을 갖지 않을 수 있다. 고유전율 절연막(920)에 포함된 물질이 강유전체 특성을 갖는 물질이라도, 고유전율 절연막(920)은 강유전체 특성을 갖지 않는 두께를 가질 수 있다. The high-k insulating layer 920 may not have ferroelectric characteristics. Even if a material included in the high-k insulating film 920 has ferroelectric properties, the high-k insulating film 920 may have a thickness that does not have ferroelectric properties.

고유전율 절연막(920)은 제1 강유전체 물질막(120)과 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 고유전율 절연막(920)이 제1 강유전체 물질막(120)과 동일한 물질을 가질 경우, 고유전율 절연막(920)의 두께(t19)는 제1 강유전체 물질막(120)의 두께(t11)보다 작다.The high dielectric constant insulating layer 920 may include the same material as the first ferroelectric material layer 120, but is not limited thereto. When the high-k insulating film 920 has the same material as the first ferroelectric material film 120, the thickness t19 of the high-k insulating film 920 is smaller than the thickness t11 of the first ferroelectric material film 120.

제9 일함수 조절막(925)은 제1 일함수 조절막(125)과 동일할 수도 있지만, 이에 제한되는 것은 아니다. The ninth work function control film 925 may be the same as the first work function control film 125, but is not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. It will be understood that it can be practiced. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100: 기판
110, 210, 310, 410, 510, 610, 710, 810, 910: 핀형 패턴
120, 220, 320, 420, 520, 620, 720, 820: 강유전체 물질막
125, 225, 325, 525, 625, 725, 825, 925: 일함수 조절막
130, 230, 330, 430, 530, 630, 730, 830, 930: 삽입 도전막
135, 235, 335, 435, 535, 635, 735, 835, 935: 필링막100: substrate
110, 210, 310, 410, 510, 610, 710, 810, 910: pin type pattern
120, 220, 320, 420, 520, 620, 720, 820: ferroelectric material film
125, 225, 325, 525, 625, 725, 825, 925: work function control film
130, 230, 330, 430, 530, 630, 730, 830, 930: insertion conductive film
135, 235, 335, 435, 535, 635, 735, 835, 935: peeling film

Claims

a first transistor comprising a first gate stack disposed on the substrate in a first gate trench defined by a first gate spacer; and
a second transistor comprising a second gate stack disposed in a second gate trench defined by a second gate spacer on the substrate;
The first gate stack includes a first ferroelectric material layer disposed along a sidewall and a bottom surface of the first gate trench, a first work function regulating film disposed along a sidewall and a bottom surface of the first ferroelectric material film and contacting a sidewall and a bottom surface of the first ferroelectric material layer, and a first upper gate electrode on the first work function regulating layer;
the second gate stack includes a second ferroelectric material layer disposed along a sidewall and a bottom surface of the second gate trench, a second work function regulating film disposed along a sidewall and a bottom surface of the second ferroelectric material film and contacting a sidewall and a bottom surface of the second ferroelectric material film, and a second upper gate electrode on the second work function regulating film;
The first work function regulating film includes the same material as the second work function regulating film,
An effective work function of the first gate stack is different from an effective work function of the second gate stack.

According to claim 1,
The first ferroelectric material layer includes the same material as the second ferroelectric material layer,
The semiconductor device of claim 1 , wherein a thickness of the first work function regulating film is smaller than a thickness of the second work function regulating film.

According to claim 2,
The effective work function of the first gate stack is smaller than the effective work function of the second gate stack;
The semiconductor device of claim 1 , wherein the first work function control layer includes titanium nitride.

According to claim 2,
a third transistor on the substrate comprising a third gate stack disposed in a third gate trench defined by a third gate spacer;
The third gate stack includes a third ferroelectric material layer disposed along sidewalls and a bottom surface of the third gate trench, a third work function regulating film disposed along the sidewall and bottom surface of the third ferroelectric material film and contacting the sidewall and bottom surface of the third ferroelectric material film, and a third upper gate electrode on the third work function regulating film;
The third work function regulating film includes the same material as the first work function regulating film,
The third work function regulating film has the same thickness as the first work function regulating film,
The first ferroelectric material layer and the third ferroelectric material layer include a metal oxide,
The third ferroelectric material layer includes a work function control material,
The semiconductor device of claim 1 , wherein the first ferroelectric material layer does not include the work function adjusting material.

According to claim 1,
The thickness of the first work function regulating film is the same as the thickness of the second work function regulating film,
The first ferroelectric material layer and the second ferroelectric material layer include a metal oxide,
The first ferroelectric material layer includes a work function control material,
The second ferroelectric material layer does not include the work function control material.

According to claim 5,
The effective work function of the first gate stack is smaller than the effective work function of the second gate stack;
The metal oxide includes hafnium (Hf),
The semiconductor device of claim 1 , wherein the work function adjusting material includes at least one of lanthanum (La), magnesium (Mg), and yttrium (Y).

According to claim 5,
The effective work function of the first gate stack is greater than the effective work function of the second gate stack;
The metal oxide includes hafnium (Hf),
The semiconductor device of claim 1 , wherein the work function adjusting material includes at least one of aluminum (Al), titanium (Ti), and niobium (Nb).

According to claim 5,
a third transistor on the substrate comprising a third gate stack disposed in a third gate trench defined by a third gate spacer;
The third gate stack includes a third ferroelectric material layer disposed along sidewalls and a bottom surface of the third gate trench, a third work function regulating film disposed along the sidewall and bottom surface of the third ferroelectric material film and contacting the sidewall and bottom surface of the third ferroelectric material film, and a third upper gate electrode on the third work function regulating film;
The third work function regulating film includes the same material as the second work function regulating film,
The third work function regulating film has a thickness greater than that of the second work function regulating film;
The third ferroelectric material layer includes the metal oxide,
The third ferroelectric material layer does not include the work function control material.

According to claim 1,
The semiconductor device of claim 1 , wherein each of the first transistor and the second transistor is a negative capacitance (NC) FET.

a first transistor comprising a first gate stack disposed on the substrate in a first gate trench defined by a first gate spacer; and
a second transistor comprising a second gate stack disposed in a second gate trench defined by a second gate spacer on the substrate;
The first gate stack includes a first ferroelectric material layer disposed along sidewalls and a bottom surface of the first gate trench, a first work function regulating film disposed along the sidewall and bottom surface of the first ferroelectric material film and contacting the sidewall and bottom surface of the first ferroelectric material film, and a first upper gate electrode on the first work function regulating film;
the second gate stack includes a second ferroelectric material layer disposed along a sidewall and a bottom surface of the second gate trench, a second work function regulating film disposed along a sidewall and a bottom surface of the second ferroelectric material film and contacting a sidewall and a bottom surface of the second ferroelectric material film, and a second upper gate electrode on the second work function regulating film;
The first ferroelectric material layer and the second ferroelectric material layer include the same material,
The thickness of the first ferroelectric material layer is the same as the thickness of the second ferroelectric material layer;
An effective work function of the first gate stack is different from an effective work function of the second gate stack.

According to claim 10,
The first work function regulating film includes the same material as the second work function regulating film,
The semiconductor device of claim 1 , wherein a thickness of the first work function regulating film is smaller than a thickness of the second work function regulating film.

According to claim 11,
The effective work function of the first gate stack is smaller than the effective work function of the second gate stack;
The semiconductor device of claim 1 , wherein the first work function control layer includes titanium nitride.

According to claim 10,
The semiconductor device of claim 1 , wherein the first work function regulating layer includes a material different from that of the second work function regulating layer.

According to claim 13,
The effective work function of the first gate stack is smaller than the effective work function of the second gate stack;
The first work function control layer includes at least one of titanium carbonitride (TiCN), titanium nitride (TiN), and tungsten carbonitride (WCN),
The second work function control layer includes at least one of platinum (Pt), iridium (Ir), ruthenium (Ru), molybdenum nitride (MoN), and molybdenum (Mo).

According to claim 13,
The effective work function of the first gate stack is greater than the effective work function of the second gate stack;
The first work function control layer includes at least one of titanium carbonitride (TiCN), titanium nitride (TiN), and tungsten carbonitride (WCN),
The second work function control layer includes at least one of tungsten (W), titanium silicon nitride (TiSiN), titanium aluminum nitride (TiAlN), titanium boron nitride (TiBN), and tantalum nitride (TaN).

According to claim 13,
a third transistor on the substrate comprising a third gate stack disposed in a third gate trench defined by a third gate spacer;
The third gate stack includes a third ferroelectric material layer disposed along sidewalls and a bottom surface of the third gate trench, a third work function regulating film disposed along the sidewall and bottom surface of the third ferroelectric material film and contacting the sidewall and bottom surface of the third ferroelectric material film, and a third upper gate electrode on the third work function regulating film;
The third work function regulating film includes the same material as the first work function regulating film,
The third work function regulating film has a thickness greater than that of the first work function regulating film;
The third ferroelectric material layer includes the same material as the first ferroelectric material layer,
The thickness of the third ferroelectric material layer is the same as the thickness of the first ferroelectric material layer.

a first NCFET comprising a first gate stack disposed on the substrate in a first gate trench defined by a first gate spacer; and
a second NCFET comprising a second gate stack disposed on the substrate in a second gate trench defined by a second gate spacer;
The first gate stack includes a first interface film disposed along a bottom surface of the first gate trench, a first gate insulating film disposed along a top surface of the first interface film and a sidewall of the first gate trench, a first work function regulating film disposed along sidewalls and a bottom surface of the first gate insulating film, and contacting the sidewall and bottom surface of the first gate insulating film, and a first upper gate electrode on the first work function regulating film;
The second gate stack includes a second interface film disposed along a bottom surface of the second gate trench, a second gate insulating film disposed along a top surface of the second interface film and a sidewall of the second gate trench, a second work function regulating film disposed along the sidewall and a bottom surface of the second gate insulating film and in contact with the sidewall and bottom surface of the second gate insulating film, and a second upper gate electrode on the second work function regulating film;
The structure of the first gate stack is different from the structure of the second gate stack;
The effective work function of the first gate stack is different from the effective work function of the first gate stack;
The first work function regulating film includes the same material as the second work function regulating film, and the thickness of the first work function regulating film is different from that of the second work function regulating film.

According to claim 17,
The first gate insulating layer includes the same material as the second gate insulating layer,
The thickness of the first gate insulating film is the same as the thickness of the second gate insulating film semiconductor device.

According to claim 17,
The first gate insulating layer includes the same metal oxide as the second gate insulating layer,
The first gate insulating layer includes a work function control material,
The second gate insulating layer does not include the work function control material.

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