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KR102542314B1 - 표시 장치 - Google Patents

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KR102542314B1
KR102542314B1 KR1020160094976A KR20160094976A KR102542314B1 KR 102542314 B1 KR102542314 B1 KR 102542314B1 KR 1020160094976 A KR1020160094976 A KR 1020160094976A KR 20160094976 A KR20160094976 A KR 20160094976A KR 102542314 B1 KR102542314 B1 KR 102542314B1
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Abstract

표시 장치는 제1 방향으로 연장하는 복수의 게이트 라인들, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 복수의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수의 도트들을 포함한다. 상기 도트들 각각은 상기 제2 방향으로 배열된 제1 내지 제4 화소를 포함하고, 상기 제1 내지 제4 화소는 제1 내지 제4 색을 각각 표시한다. 상기 제1 내지 제4 화소들은 2개 또는 3개의 게이트 라인에 나눠서 연결되고, 상기 제1 내지 제4 화소들 중 3개의 화소들은 동일 극성을 갖고, 나머지 1개의 화소는 상기 3개의 화소들과 다른 극성을 갖는다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 좀 더 상세하게는 화질을 개선할 수 있는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 두 기판 사이에 배치된 액정층에 전계를 형성하여 액정 분자들의 배열 상태를 변경함으로써 입사된 광의 투과도를 조절하여 영상을 표시한다.
액정 표시 장치의 구동 방법에는 데이터 라인에 인가되는 데이터 전압의 위상에 따라 라인 인버젼(line inversion), 컬럼 인버젼(column inversion), 및 도트 인버젼(dot inversion) 등의 방식이 있다. 라인 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소행 마다 반전시켜 인가하는 방식이고, 컬럼 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소열 마다 반전시켜 인가하는 방식이며, 도트 인버젼 방식은 데이터 라인에 인가되는 영상 데이터의 위상을 화소행과 화소열 마다 반전시켜 인가하는 방식이다.
일반적으로, 표시 장치는 레드, 블루 및 그린의 삼원색을 이용하여 색을 표현한다. 그러므로 표시 패널은 레드, 블루 및 그린에 각각 대응하는 픽셀들을 구비한다. 최근에는 레드, 블루, 그린, 및 화이트를 이용하여 색을 표시하는 표시 장치가 제안되었다.
본 발명의 목적은 4개의 컬러를 각각 갖는 4개의 화소를 포함하는 구조에서, 화질을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 실시예에 따른 표시 장치는 제1 방향으로 연장하는 복수의 게이트 라인들; 상기 제1 방향에 교차하는 제2 방향으로 연장하는 복수의 데이터 라인들; 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수의 도트들을 포함한다.
상기 도트들 각각은 상기 제2 방향으로 배열된 제1 내지 제4 화소를 포함하고, 상기 제1 내지 제4 화소는 제1 내지 제4 색을 각각 표시한다.
상기 제1 내지 제4 화소들은 2개 또는 3개의 게이트 라인에 나눠서 연결되고, 상기 제1 내지 제4 화소들 중 3개의 화소들은 동일 극성을 갖고, 나머지 1개의 화소는 상기 3개의 화소들과 다른 극성을 갖는다.
본 발명의 표시 장치에 의하면, 4개의 컬러를 각각 갖는 4개의 화소를 포함하는 구조에 컬럼 반전을 적용하는 경우, 수평 및 수직 플리커 불량을 개선할 수 있고, 크로스토크 현상과 무빙 줄얼룩 현상을 방지할 수 있는 화소 구조를 가짐으로써, 표시장치의 전체적인 화질을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 4a는 도 3에 도시된 화소들 중 블루 컬러를 갖는 제3 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 4b는 도 3에 도시된 화소들 중 레드 컬러를 갖는 제1 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 4c는 도 3에 도시된 화소들 중 그린 컬러를 갖는 제2 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 4d는 도 3에 도시된 화소들 중 화이트 컬러를 갖는 제4 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 5a는 도 3에 도시된 화소들 중 레드 및 블루 컬러를 갖는 제1 및 제3 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 5b는 도 3에 도시된 화소들 중 레드 및 그린 컬러를 갖는 제1 및 제2 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 5c는 도 3에 도시된 화소들 중 그린 및 블루 컬러를 갖는 제2 및 제3 화소를 턴-온시킨 상태를 나타낸 평면도이다.
도 5d는 도 3에 도시된 제1 내지 제4 화소들을 턴-온시킨 상태를 나타낸 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 8은 제1 및 제2 게이트 구동부와 제1 내지 제5 게이트 라인의 연결 관계를 구체적으로 나타낸 평면도이다.
도 9는 제1 및 제2 게이트 구동부의 입/출력 파형을 나타낸 파형도이다.
도 10은 게이트 신호와 그 게이트 신호를 수신하는 화소의 컬러를 나타낸 도면이다.
도 11은 도 3에 도시된 제1 및 제2 도트들 각각의 제1 내지 제4 화소들의 레이아웃을 나타낸 평면도이다.
도 12는 도 11에 도시된 제1 내지 제4 화소들 각각의 박막 트랜지스터들을 나타낸 확대 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 하나의 화소의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치(100)는 액정 패널(110), 컨트롤러(120), 제1 게이트 구동부(130), 제2 게이트 구동부(140) 및 데이터 구동부(150)를 포함한다.
상기 액정 패널(110)은 하부 기판(111), 상기 하부 기판(111)에 마주하는 상부 기판(112), 및 두 기판(111, 112) 사이에 배치된 액정층(113)을 포함할 수 있다.
상기 액정 패널(110)은 제1 방향(DR1)으로 연장하는 복수의 게이트 라인들(GL1∼GL2n)과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장하는 복수의 데이터 라인들(DL1∼DLm)을 포함한다. 상기 게이트 라인들(GL1~GL2n) 및 상기 데이터 라인들(DL1~DLm)은 화소 영역들을 정의하며, 상기 화소 영역들에는 영상을 표시하는 화소들(PX)이 일대일 대응하여 구비된다. 도 1에는, 상기 다수의 화소들(PX) 중 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)에 연결된 1×1 화소를 일 예로 도시하였다.
도 1 및 도 2를 참조하면, 상기 1×1 화소(PX)는 상기 제1 게이트 라인(GL1)과 상기 제1 데이터 라인(DL1)에 연결된 박막 트랜지스터(TR), 상기 박막 트랜지스터(TR)에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 상기 액정 커패시터(Clc)에 병렬 연결된 스토리지 커패시터(storage capacitor)(Cst)를 포함할 수 있다. 상기 스토리지 커패시터(Cst)는 필요에 따라 생략할 수 있다. 상기 액정 커패시터(Clc)는 상기 하부 기판(111)에 구비된 화소 전극(PE)과 상기 상부 기판(112)에 구비된 공통 전극(CE)을 두 단자로 하며, 두 전극(PE, CE) 사이의 상기 액정층(113)은 유전체로서 기능한다.
상기 박막 트랜지스터(TR)는 상기 하부 기판(111)에 구비될 수 있다. 상기 박막 트랜지스터(TR)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 연결되고, 소스 전극은 제1 데이터 라인(DL1)과 연결되며, 드레인 전극은 상기 화소 전극(PE)과 연결될 수 있다. 상기 공통 전극(CE)은 상기 상부 기판(112)에 전면적으로 형성되고 공통 전압을 수신한다.
도 2에서와는 달리 상기 공통 전극(CE)이 상기 하부 기판(111)에 구비되는 경우도 있으며 이때에는 두 전극(PE, CE) 중 적어도 하나가 슬릿을 구비할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 액정 커패시터(Clc)의 보조적인 역할을 하며, 상기 화소 전극(PE), 스토리지 라인(미도시), 상기 화소 전극(PE)과 상기 스토리지 라인(미도시) 사이에 배치된 절연체를 포함할 수 있다. 상기 스토리지 라인(미도시)는 상기 하부 기판(110)에 구비되어 상기 화소 전극(PE)의 일부와 중첩할 수 있다. 상기 스토리지 라인(미도시)에는 스토리지 전압과 같은 일정한 전압이 인가된다.
도 2에는 도시하지는 않았지만, 본 발명의 다른 실시예로 상기 액정 표시 장치(100)는 상기 화소들(PX) 각각이 두 개의 계조 영역으로 분리되는 시인성 구조를 가질 수 있다. 상기 시인성 구조에서 상기 각 화소(PX)는 적어도 두 개의 서브 화소로 이루어지고, 상기 두 개의 서브 화소 각각은 서로 다른 감마 곡선에 근거한 데이터 전압을 수신하여 동일 입력 영상 데이터에 대해서 서로 다른 계조를 표시할 수 있다.
상기 화소들은 주요색(primary color) 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 블루, 및 화이트 컬러일 수 있다. 상기 화소들는 옐로우, 시안, 마젠타 컬러를 더 표시할 수 있다. 상기 화소들 각각은 상기 주요색 중 하나를 나타내는 컬러 필터(CF)를 더 포함할 수 있다. 도 2에는 상기 컬러 필터(CF)가 상기 상부 기판(112)에 구비된 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 상기 컬러 필터(CF)는 상기 하부 기판(111)에 구비될 수 있다.
상기 컨트롤러(120)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(I-DAT) 및 제어 신호(I-CS)를 수신한다. 상기 제어 신호(I-CS)는 프레임 구별 신호인 수직 동기 신호, 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨을 갖는 데이터 인에이블 신호 및 메인 클록 신호 등을 포함할 수 있다.
상기 컨트롤러(120)는 상기 영상 데이터(I-DAT)를 상기 데이터 구동부(150)의 사양에 맞도록 변환하고, 변환된 영상 데이터(I-DAT`)를 상기 데이터 구동부(150)에 출력한다. 상기 컨트롤러(120)는 상기 제어 신호(I-CS)에 근거하여 데이터 제어 신호(DCS), 제1 및 제2 게이트 제어 신호(GCS1, GCS2)를 생성한다. 상기 컨트롤러(120)는 상기 제1 및 제2 게이트 제어 신호(GCS1, GCS2)를 상기 제1 및 제2 게이트 구동부(130, 140)에 각각 출력하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(150)에 출력한다.
상기 제1 및 제2 게이트 제어 신호(GCS1, GCS2)는 상기 제1 및 제2 게이트 구동부(130, 140)를 각각 구동하기 위한 신호이다.
상기 제1 게이트 구동부(130)는 상기 액정 패널(110)의 상기 복수의 게이트 라인(GL1~GL2n) 중 제1 그룹의 게이트 라인들과 전기적으로 연결되고, 상기 제2 게이트 구동부(140)는 상기 복수의 게이트 라인(GL1~GL2n) 중 제2 그룹의 게이트 라인들과 전기적으로 연결된다. 본 발명의 일 예로, 상기 제1 그룹의 게이트 라인들은 홀수번째 게이트 라인들이고, 상기 제2 그룹의 게이트 라인들은 짝수번째 게이트 라인들이다.
상기 제1 게이트 구동부(130)는 상기 제1 게이트 제어 신호(GCS1)에 응답하여 홀수번째 게이트 신호들을 생성하고, 상기 홀수번째 게이트 신호들을 상기 제1 그룹의 게이트 라인들에 순차적으로 출력한다. 상기 제2 게이트 구동부(140)는 상기 제2 게이트 제어 신호(GCS2)에 응답하여 짝수번째 게이트 신호들을 생성하고, 상기 짝수번째 게이트 신호들을 상기 제2 그룹의 게이트 라인들에 순차적으로 출력한다.
상기 데이터 제어 신호(DCS)는 상기 데이터 구동부(150)를 구동하기 위한 신호이다.
상기 데이터 구동부(150)는 상기 데이터 제어 신호(DCS)에 응답하여 상기 영상 데이터(I-DAT`)를 대응하는 계조 전압으로 변환하고, 상기 계조 전압을 상기 데이터 라인들(DL1~DLm) 중 해당 데이터 라인에 데이터 전압으로서 출력한다. 상기 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다.
상기 화소들(PX)에 인가되는 데이터 전압의 극성은 액정의 열화를 방지하기 위하여 한 프레임이 끝나고 다음 프레임이 시작되기 전에 반전될 수 있다. 즉, 상기 데이터 구동부(150)에 인가되는 반전 신호에 응답하여 한 프레임 단위로 데이터 전압의 극성이 반전될 수 있다. 상기 액정 패널(110)은 한 프레임의 영상을 표시할 때 화질 향상을 위하여 적어도 하나의 데이터 라인들 단위로 서로 다른 극성의 데이터 전압이 인가되는 방식으로 구동될 수 있다.
상기 컨트롤러(120), 상기 제1 및 제2 게이트 구동부(130, 140), 및 상기 데이터 구동부(150) 각각은 적어도 하나의 집적 회로 칩의 형태로 상기 액정 패널(100)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 상기 액정 패널(110)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 위에 장착될 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 구동부(130, 140)는 상기 게이트 라인들(GL1~GL2n) 및 상기 박막 트랜지스터(TR)와 함께 상기 액정 패널(110)에 집적될 수도 있다. 또한, 상기 컨트롤러(120), 상기 데이터 구동부(150), 상기 제1 및 제2 게이트 구동부(130, 140)는 단일 칩으로 집적될 수 있다.
상기 액정 표시 장치(100)는 상기 액정패널(110)의 후면에 배치된 백라이트 유닛을 더 포함할 수 있다. 상기 백라이트 유닛은 상기 액정패널(110)의 후면에 구비되어 광을 발생한다. 상기 백라이트 유닛은 광원으로써 발광 다이오드 등을 사용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 3을 참조하면, 복수의 화소들은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)으로 행렬 형태로 배치된다. 설명의 편의를 위하여, 상기 제1 방향(DR1)으로 배열된 상기 화소들의 집합을 화소행이라고 정의하고, 상기 제2 방향(DR2)으로의 화소들의 집합을 화소열이라고 정의한다.
도 3에서는 상기 복수의 게이트 라인들(GL1~GL2n, 도 1에 도시됨) 중 제1 내지 제5 게이트 라인(GL1~GL5)을 나타내고, 상기 복수의 데이터 라인들(DL1~DLm, 도 1에 도시됨) 중 제1 내지 제6 데이터 라인(DL1~DL6)을 나타낸다.
상기 제1 내지 제5 게이트 라인들(GL1~GL5)은 상기 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)으로 배열된다. 상기 제1 내지 제6 데이터 라인들(DL1~DL6)은 상기 제2 방향(DR2)으로 연장하고, 상기 제1 방향(DR1)으로 배열된다.
도 3에서는 복수의 화소들로 이루어진 도트가 정의된다. 본 발명의 일 예로, 상기 도트는 제1 도트(DOT1) 및 제2 도트(DOT2)를 포함한다. 상기 제1 도트(DOT1) 및 상기 제2 도트(DOT2)는 상기 제2 방향(DR2)으로 교번적으로 배열된다. 상기 제1 방향(DR1)으로는 동일한 도트들이 배열될 수 있다.
상기 제1 및 제2 도트(DOT1, DOT2) 각각은 상기 제2 방향(DR2)으로 순차적으로 배열된 제1 내지 제4 화소(PX1, PX2, PX3, PX4)를 포함할 수 있다. 상기 제1 내지 제4 화소(PX1, PX2, PX3, PX4)는 서로 다른 색을 가질 수 있다. 여기서, 상기 제1 화소(PX1)가 나타내는 색을 제1 색으로 정의하고, 상기 제2 화소(PX2)가 나타내는 색을 제2 색으로 정의하며, 상기 제3 화소(PX3)가 나타내는 색을 제3 색으로 정의하고, 상기 제4 화소(PX4)가 나타내는 색을 제4 색으로 정의할 수 있다. 본 발명의 일 예로, 상기 제1 내지 제4 색은 레드, 그린, 블루 및 화이트 컬러들 중 어느 하나일 수 있으나, 이에 한정되지는 않는다. 즉, 상기 제1 내지 제4 색은 레드, 그린, 블루 및 옐로우 컬러 중 어느 하나일 수 있다. 도 3에서는 일 예로, 상기 제1 색은 레드 컬러이고, 상기 제2 색은 그린 컬러이며, 제3 색은 블루 컬러이고, 제4 색은 화이트 컬러인 경우를 나타내었다.
동일 화소행의 화소들은 동일 컬러를 표시한다. 본 발명의 일 예로, 도 3에 도시된 바와 같이, 복수의 화소행 중 제1 화소행의 화소들은 레드 컬러를 표시하고, 제2 화소행의 화소들은 그린 컬러를 표시하며, 제3 화소행의 화소들은 블루 컬러를 표시하고, 제4 화소행의 화소들은 화이트 컬러를 표시한다.
상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)의 조합으로 상기 제1 및 제2 도트들(DOT1, DOT2) 각각의 대표색이 결정될 수 있다. 상기 제1 및 제2 도트(DOT1, DOT2)는 복수개로 이루어져 행렬 형태로 배치된다. 도 3에서는 6개의 도트들을 일예로 도시하였다.
상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 2개 또는 3개의 게이트 라인에 나눠서 연결될 수 있다. 본 발명의 일 예로, 도 3에서는 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)이 3개의 게이트 라인에 나눠서 연결되는 구조를 도시하였으나, 이에 한정되지 않는다. 단, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 4개보다 적은 수의 게이트 라인에 나눠서 연결된다.
i번째 행의 화소들과 i+1번째 행의 화소들은 서로 동일한 게이트 라인에 연결된다. 여기서, i는 2 이상의 자연수일 수 있다. 도 3에서는 2번째 행의 화소들과 3번째 행의 화소들이 상기 제2 게이트 라인(GL2)을 공유하고, 4번째 행의 화소들과 5번째 행의 화소들이 상기 제3 게이트 라인(GL3)을 공유하며, 6번째 행의 화소들과 7번째 행의 화소들이 제4 게이트 라인(GL4)을 공유한다.
상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 동일 게이트 라인에 연결된 두 개의 화소들은 서로 다른 데이터 라인에 연결된다. 즉, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 하나의 게이트 라인을 공유하는 두 개의 화소들은 서로 다른 데이터 라인에 연결된다.
상기 제1 및 제2 도트들(DOT1, DOT2) 각각이, k(k는 1 이상의 정수)번째 데이터 라인 및 k+1번째 데이터 라인 사이에 위치할 때, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 3개의 화소는 상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인 중 어느 하나에 연결된다. 또한, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 나머지 1개의 화소는 상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인 중 상기 3개의 화소와 다른 데이터 라인에 연결된다.
도 3에 도시된 바와 같이, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제2 게이트 라인(GL2)을 공유하는 제2 및 제3 화소(PX2, PX3)는 서로 다른 데이터 라인에 연결된다. 즉, 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 배치된 제1 화소열 중 상기 제2 화소(PX2)가 상기 제2 데이터 라인(DL2)에 연결되면, 상기 제3 화소(PX3)가 상기 제1 데이터 라인(DL1)에 연결된다.
또한, 상기 제1 화소열 중 상기 제1 도트(DOT1)의 상기 제1, 제3 및 제4 화소(PX1, PX3, PX4)는 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제1 도트(DOT1)의 상기 제2 화소(PX2)는 상기 제2 데이터 라인(DL2)에 연결된다. 반면, 상기 제1 화소열 중 상기 제2 도트(DOT2)의 상기 제1, 제3 및 제4 화소(PX1, PX3, PX4)는 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 도트(DOT2)의 상기 제2 화소(PX2)는 상기 제1 데이터 라인(DL1)에 연결된다.
상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인에는 서로 다른 극성의 데이터 전압이 인가된다. 도 3에 도시된 바와 같이, 상기 제1 데이터 라인(DL1)에 (+) 극성의 데이터 신호가 인가되면, 상기 제2 데이터 라인(DL2)에는 (-) 극성의 데이터 전압이 인가된다.
따라서, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제1 데이터 라인(DL1)에 연결된 상기 제1, 제3 및 제4 화소들(PX1, PX3, PX4)은 상기 (+) 극성을 갖고, 상기 제2 화소(PX2)는 상기 제1, 제3 및 제4 화소들(PX1, PX3, PX4)과 다른 (-) 극성을 갖는다.
따라서, 상기 제1 도트(DOT1)는 제1 패턴의 극성 배치를 갖고, 상기 제2 도트(DOT2)는 제2 패턴의 극성 배치를 갖는다. 본 발명의 일 예로, 상기 제1 패턴은 (+)(-)(+)(+), (+)(+)(-)(+), (-)(+)(+)(+), (+)(+)(+)(-) 중 어느 하나의 극성 패턴을 가지며, 상기 제2 패턴은 상기 제1 패턴과 반전된 패턴을 가질 수 있다. 도 3에서는 상기 제1 도트(DOT1)가 (+)(-)(+)(+)의 상기 제1 패턴을 갖고, 상기 제2 도트(DOT2)가 (-)(+)(-)(-)의 상기 제2 패턴을 갖는 것을 일 예로 도시하였으나, 이에 제한되지는 않는다.
상기 제3 및 제4 데이터 라인(DL3, DL4) 사이에 제2 화소열이 배치되고, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에는 화소들이 배치되지 않는다. 본 발명의 일 예로, 상기 제2 및 제3 데이터 라인(DL2, DL3)은 동일한 극성을 갖는 데이터 전압을 수신하고, 상기 제3 및 제4 데이터 라인(DL3, DL4)은 서로 다른 극성의 데이터 전압을 인가된다. 즉, 상기 제2 및 제3 데이터 라인(DL2, DL3)은 (-) 극성의 데이터 전압을 수신하고, 상기 제3 및 제4 데이터 라인(DL3, DL4)은 각각 (-) 극성의 데이터 전압 및 (+) 극성의 데이터 전압을 수신한다.
이 경우, 상기 제2 화소열에 위치한 상기 제1 도트(DOT1)의 제1 내지 제4 화소들(PX1~PX4)은 상기 제1 화소열에 위치한 상기 제1 도트(DOT1)의 제1 내지 제4 화소들(PX1~PX4)과 서로 반대의 극성을 갖는다. 따라서, 각 화소행의 화소들은 상기 제1 방향(DR1)으로 한 화소 단위로 반전된 극성을 가질 수 있다.
도 3에서는 상기 데이터 라인들(DL1~DL6)이 4개의 데이터 라인들(DL1~DL4) 단위로 (+)(-)(-)(+)의 극성을 갖는 데이터 전압들을 각각 수신하는 경우를 일 예로 도시하였으나, 이에 제한되지 않는다.
또한, 도 3에서는 화소 전극이 직사각형 형상을 갖는 화소 구조를 도시하였으나, 이에 제한되지 않는다.
도 4a는 도 3에 도시된 화소들 중 블루 컬러를 갖는 제3 화소를 턴-온시킨 상태를 나타낸 평면도이고, 도 4b는 도 3에 도시된 화소들 중 레드 컬러를 갖는 제1 화소를 턴-온시킨 상태를 나타낸 평면도이다. 도 4c는 도 3에 도시된 화소들 중 그린 컬러를 갖는 제2 화소를 턴-온시킨 상태를 나타낸 평면도이며, 도 4d는 도 3에 도시된 화소들 중 화이트 컬러를 갖는 제4 화소를 턴-온시킨 상태를 나타낸 평면도이다.
단, 도 4a 내지 도 4d에서는 화소 전극이 V자 형상으로 형성되고, 화소 전극에는 V자 형상의 슬릿(미도시)이 형성될 수 있다는 점에서 도 3의 화소 구조와는 상이하나, 화소들과 데이터 라인들 및 게이트 라인들의 연결 구조는 도 3에 도시된 실시예와 동일하다.
도 4a를 참조하면, 상기 제1 및 제2 도트(DOT1, DOT2) 각각이 블루 컬러를 대표색으로 표현하는 경우, 상기 제1 내지 제4 화소들(PX1~PX4) 중 상기 블루 컬러를 갖는 제3 화소들(PX3)이 턴-온되고, 나머지 상기 제1, 제2 및 제4 화소들(PX1, PX2, PX4)은 턴-오프된다.
턴-온된 상기 제3 화소들(PX3)은 상기 제1 및 제2 방향(DR1, DR2)으로 서로 다른 극성을 갖는다. 즉, 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제3 화소들(PX3)과 (-) 극성을 갖는 상기 제3 화소들(PX3)이 교번적으로 배치되어 있다. 따라서, 상기 공통 전압이 기준 전압을 기준으로 양의 방향으로 또는 음의 방향으로 리플되지 않으므로, 수직 및 수평 플리커 형상 또는 크로스토크 현상을 방지할 수 있다.
또한, 한 행 및 한 열에 (-) 극성과 (+) 극성의 화소들이 혼재되어 있어, 어느 한 극성을 갖는 화소들의 그룹으로 이루어진 경우 발생하는 무빙 세로줄(또는 가로줄) 등이 발생하지 않는다. 이로써, 액정표시장치의 화질이 전체적으로 개선될 수 있다.
도 4b 내지 도 4d를 참조하면, 블루 컬러 이외에도 레드, 그린 및 화이트 컬러 등으로 단색 화면을 구현하는 경우에도, 한 행 및 한 열이 어느 한 극성을 갖는 화소들의 그룹으로 이루어지지 않고, (-) 극성과 (+) 극성이 혼재되어 있다. 따라서, 플리커, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다. 이로써, 액정표시장치의 화질이 전체적으로 개선될 수 있다.
도 5a는 도 3에 도시된 화소들 중 레드 및 블루 컬러를 갖는 제1 및 제3 화소를 턴-온시킨 상태를 나타낸 평면도이고, 도 5b는 도 3에 도시된 화소들 중 레드 및 그린 컬러를 갖는 제1 및 제2 화소를 턴-온시킨 상태를 나타낸 평면도이다. 도 5c는 도 3에 도시된 화소들 중 그린 및 블루 컬러를 갖는 제2 및 제3 화소를 턴-온시킨 상태를 나타낸 평면도이며, 도 5d는 도 3에 도시된 제1 내지 제4 화소들을 턴-온시킨 상태를 나타낸 평면도이다.
도 5a를 참조하면, 상기 제1 및 제2 도트(DOT1, DOT2) 각각이 마젠타 컬러를 대표색으로 표현하는 경우, 상기 제1 내지 제4 화소들(PX1~PX4) 중 상기 레드 컬러를 갖는 제1 화소들(PX1) 및 상기 블루 컬러를 갖는 제3 화소들(PX3)이 턴-온되고, 나머지 상기 그린 및 화이트 컬러를 갖는 제2 및 제4 화소들(PX2, PX4)은 턴-오프된다.
상기 제1 화소들(PX1)은 상기 제1 및 제2 방향(DR1, DR2)으로 서로 다른 극성을 갖고, 상기 제3 화소들(PX3) 역시 상기 제1 및 제2 방향(DR1, DR2)으로 서로 다른 극성을 갖는다. 즉, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제1 화소들(PX1)과 (-) 극성을 갖는 상기 제1 화소들(PX1)이 교번적으로 배치된다. 또한, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제3 화소들(PX3)과 (-) 극성을 갖는 상기 제3 화소들(PX3)이 교번적으로 배치된다. 따라서, 상기 공통 전압이 기준 전압을 기준으로 양의 방향으로 또는 음의 방향으로 리플되지 않으므로, 수직 및 수평 플리커 형상 또는 크로스토크 현상을 방지할 수 있다.
또한, 한 행 및 한 열에 (-) 극성과 (+) 극성의 화소들이 혼재되어 있어, 어느 한 극성을 갖는 화소들의 그룹으로 이루어진 경우 발생하는 무빙 세로줄(또는 가로줄) 등이 발생하지 않는다. 이로써, 액정표시장치의 화질이 전체적으로 개선될 수 있다.
도 5b를 참조하면, 상기 제1 및 제2 도트(DOT1, DOT2) 각각이 옐로우 컬러를 대표색으로 표현하는 경우, 상기 제1 내지 제4 화소들(PX1~PX4) 중 상기 레드 컬러를 갖는 제1 화소들(PX1) 및 상기 그린 컬러를 갖는 제2 화소들(PX2)이 턴-온되고, 나머지 상기 블루 및 화이트 컬러를 갖는 제3 및 제4 화소들(PX3, PX4)은 턴-오프된다.
상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제1 화소들(PX1)과 (-) 극성을 갖는 상기 제1 화소들(PX1)이 교번적으로 배치된다. 또한, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제2 화소들(PX2)과 (-) 극성을 갖는 상기 제2 화소들(PX2)이 교번적으로 배치된다.
한 행 및 한 열에 (-) 극성과 (+) 극성의 화소들이 혼재되어 있어, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다.
도 5c를 참조하면, 상기 제1 및 제2 도트(DOT1, DOT2) 각각이 시안 컬러를 대표색으로 표현하는 경우, 상기 제1 내지 제4 화소들(PX1~PX4) 중 상기 그린 컬러를 갖는 제2 화소들(PX2) 및 상기 블루 컬러를 갖는 제3 화소들(PX3)이 턴-온되고, 나머지 상기 레드 및 화이트 컬러를 갖는 제1 및 제4 화소들(PX1, PX4)은 턴-오프된다.
상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제2 화소들(PX2)과 (-) 극성을 갖는 상기 제2 화소들(PX2)이 교번적으로 배치되고, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제3 화소들(PX3)과 (-) 극성을 갖는 상기 제3 화소들(PX3)이 교번적으로 배치된다.
한 행 및 한 열이 어느 한 극성을 갖는 화소들의 그룹으로 이루어지지 않고, (-) 극성과 (+) 극성의 화소들이 혼재된 구조를 가짐으로써, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다.
도 5d를 참조하면, 상기 제1 및 제2 도트(DOT1, DOT2) 각각이 화이트 컬러를 대표색으로 표현하는 경우, 상기 제1 내지 제4 화소들(PX1~PX4)이 모두 턴-오프된다.
상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4)과 (-) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4) 각각이 교번적으로 배치된다.
한 행 및 한 열에서 동일 컬러를 갖는 화소들이 한 극성을 갖는 화소들의 그룹으로 이루어지지 않고, (-) 극성과 (+) 극성이 혼재되어 있을 수 있다. 따라서, 플리커, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다.
이로써, 단색 화면을 구현하는 경우 뿐만 아니라 혼색 화면을 구현하는 경우에도 액정표시장치의 화질이 전체적으로 개선될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 액정 패널은 복수의 제1 도트(DOT1)와 복수의 제2 도트(DOT2)를 포함한다. 상기 제1 도트(DOT1) 및 상기 제2 도트(DOT2)들은 상기 제2 방향(DR2)으로 교번적으로 배열된다. 상기 제1 방향(DR1)으로는 동일한 도트들이 배열될 수 있다.
상기 제1 및 제2 도트(DOT1, DOT2)들 각각은 상기 제2 방향(DR2)으로 순차적으로 배열된 제1 내지 제4 화소(PX1, PX2, PX3, PX4)를 포함한다. 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제2 게이트 라인(GL2)을 공유하는 제2 및 제3 화소(PX2, PX3)는 서로 다른 데이터 라인에 연결된다. 즉, 상기 제1 및 제2 데이터 라인 사이에 배치된 제1 화소열 중 상기 제2 화소(PX2)가 상기 제1 데이터 라인(DL1)에 연결되면, 상기 제3 화소(PX3)는 상기 제2 데이터 라인(DL2)에 연결된다.
또한, 상기 제1 화소열 중 상기 제1 도트(DOT1)의 상기 제1, 제2 및 제4 화소(PX1, PX2, PX4)는 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제1 도트(DOT1)의 상기 제2 화소(PX2)는 상기 제2 데이터 라인(DL2)에 연결된다. 반면, 상기 제1 화소열 중 상기 제2 도트(DOT2)의 상기 제1, 제2 및 제4 화소(PX1, PX2, PX4)는 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 도트(DOT2)의 상기 제3 화소(PX3)는 상기 제1 데이터 라인(DL1)에 연결된다.
도 6에 도시된 바와 같이, 상기 제1 데이터 라인(DL1)에 (+) 극성의 데이터 신호가 인가되면, 상기 제2 데이터 라인(DL2)에는 (-) 극성의 데이터 전압이 인가된다. 따라서, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제1 데이터 라인(DL1)에 연결된 상기 제1, 제2 및 제4 화소들(PX1, PX2, PX4)은 상기 (+) 극성을 갖고, 상기 제2 화소(PX2)는 상기 제1, 제2 및 제4 화소들(PX1, PX2, PX4)과 다른 (-) 극성을 갖는다.
도 6에서는 상기 제1 도트(DOT1)가 (+)(+)(-)(+)의 상기 제1 패턴을 갖고, 상기 제2 도트(DOT2)가 (-)(-)(+)(-)의 상기 제2 패턴을 갖는 것을 일 예로 도시하였으나, 이에 제한되지는 않는다.
상기 제3 및 제4 데이터 라인(DL3, DL4) 사이에 제2 화소열이 배치되고, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에는 화소들이 배치되지 않는다. 본 발명의 일 예로, 상기 제2 및 제3 데이터 라인(DL2, DL3)은 동일한 극성을 갖는 데이터 전압을 수신하고, 상기 제3 및 제4 데이터 라인(DL3, DL4)은 서로 다른 극성의 데이터 전압이 인가된다. 즉, 상기 제2 및 제3 데이터 라인(DL2, DL3)은 (-) 극성의 데이터 전압을 수신하고, 상기 제3 및 제4 데이터 라인(DL3, DL4)은 각각 (-) 극성의 데이터 전압 및 (+) 극성의 데이터 전압을 수신한다.
이 경우, 상기 제2 화소열에 위치한 상기 제1 도트(DOT1)의 제1 내지 제4 화소들(PX1~PX4)은 상기 제1 화소열에 위치한 상기 제1 도트(DOT1)의 제1 내지 제4 화소들(PX1~PX4)과 서로 반대의 극성을 갖는다. 따라서, 각 화소행의 화소들은 상기 제1 방향(DR1)으로 한 화소 단위로 반전된 극성을 가질 수 있다.
따라서, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4)과 (-) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4) 각각이 교번적으로 배치될 수 있다.
한 행 및 한 열에서 동일 컬러를 갖는 화소들이 한 극성을 갖는 화소들의 그룹으로 이루어지지 않고, (-) 극성과 (+) 극성을 갖는 화소들이 혼재되어 있을 수 있다. 따라서, 플리커, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다.
도 7은 본 발명의 다른 실시예에 따른 액정 패널의 일부를 도시한 평면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 액정 패널은 복수의 제1 도트(DOT1)와 복수의 제2 도트(DOT2)를 포함한다. 상기 제1 도트(DOT1) 및 상기 제2 도트(DOT2)들은 상기 제1 및 제2 방향(DR1, DR2)으로 교번적으로 배열된다.
상기 제1 방향(DR1)으로 배열된 도트들의 집합을 도트행이라고 정의하고, 상기 제2 방향(DR2)으로의 화소들의 집합을 화소열이라고 정의한다. 상기 도트행에는 상기 제1 및 제2 도트들(DOT1, DOT2)이 교번적으로 배치되고, 상기 화소열에서도 상기 제1 및 제2 도트들(DOT1, DOT2)이 교번적으로 배치된다.
상기 제1 및 제2 도트(DOT1, DOT2)들 각각은 상기 제2 방향(DR2)으로 순차적으로 배열된 제1 내지 제4 화소(PX1, PX2, PX3, PX4)를 포함한다. 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제2 게이트 라인(GL2)을 공유하는 제2 및 제3 화소(PX2, PX3)는 서로 다른 데이터 라인에 연결된다. 즉, 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 배치된 제1 화소열 중 상기 제3 화소(PX3)가 상기 제1 데이터 라인(DL1)에 연결되면, 상기 제2 화소(PX2)는 상기 제2 데이터 라인(DL2)에 연결된다.
또한, 상기 제1 화소열 중 상기 제1 도트(DOT1)의 상기 제1, 제3 및 제4 화소(PX1, PX3, PX4)는 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제1 도트(DOT1)의 상기 제2 화소(PX2)는 상기 제2 데이터 라인(DL2)에 연결된다. 반면, 상기 제1 화소열 중 상기 제2 도트(DOT2)의 상기 제1, 제3 및 제4 화소(PX1, PX3, PX4)는 상기 제2 데이터 라인(DL2)에 연결되고, 상기 제2 도트(DOT2)의 상기 제2 화소(PX2)는 상기 제1 데이터 라인(DL1)에 연결된다.
도 7에 도시된 바와 같이, 상기 제1 데이터 라인(DL1)에 (+) 극성의 데이터 신호가 인가되면, 상기 제2 데이터 라인(DL2)에는 (-) 극성의 데이터 신호가 인가된다.
따라서, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 상기 제1 데이터 라인(DL1)에 연결된 상기 제1, 제3 및 제4 화소들(PX1, PX3, PX4)은 상기 (+) 극성을 갖고, 상기 제2 화소(PX2)는 상기 제1, 제3 및 제4 화소들(PX1, PX3, PX4)과 다른 (-) 극성을 갖는다.
도 7에서는 상기 제1 도트(DOT1)가 (+)(-)(+)(+)의 상기 제1 패턴을 갖고, 상기 제2 도트(DOT2)가 (-)(+)(-)(-)의 상기 제2 패턴을 갖는 것을 일 예로 도시하였으나, 이에 제한되지는 않는다.
상기 제3 및 제4 데이터 라인(DL3, DL4) 사이에 제2 화소열이 배치되고, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에는 화소들이 배치되지 않는다. 본 발명의 일 예로, 상기 제2 및 제3 데이터 라인(DL2, DL3)은 서로 다른 극성을 갖는 데이터 전압을 수신하고, 상기 제3 및 제4 데이터 라인(DL3, DL4)은 서로 다른 극성의 데이터 전압이 인가된다. 즉, 상기 제2 데이터 라인(DL2)은 (-) 극성의 데이터 전압을 수신하고, 상기 제3 데이터 라인은 (+) 극성의 데이터 전압을 수신하며, 상기 제4 데이터 라인(DL4)은 각각 (-) 극성의 데이터 전압을 수신한다.
이 경우, 상기 제1 화소열 및 상기 제1 도트행에는 상기 제1 도트(DOT1)가 위치하고, 상기 제1 화소열 및 상기 제2 도트행에는 상기 제2 도트(DOT2)가 구비된다. 상기 제2 화소열 및 상기 제1 도트행에는 상기 제2 도트(DOT2)가 위치하고, 상기 제2 화소열 및 상기 제2 도트행에는 상기 제1 도트(DOT1)가 구비된다.
상기 제1 도트(DOT1)의 상기 제1 내지 제4 화소들(PX1~PX4)은 상기 제2 도트(DOT2)의 상기 제1 내지 제4 화소들(PX1~PX4)과 서로 반대의 극성을 갖는다.
따라서, 상기 행 방향 및 열 방향에서 (+) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4)과 (-) 극성을 갖는 상기 제1 내지 제4 화소들(PX1~PX4) 각각이 교번적으로 배치될 수 있다.
한 행 및 한 열에서 동일 컬러를 갖는 화소들이 한 극성을 갖는 화소들의 그룹으로 이루어지지 않고, (-) 극성과 (+) 극성을 갖는 화소들이 혼재되어 있을 수 있다. 따라서, 플리커, 무빙 세로줄(또는 가로줄) 및 크로스토크 현상 등이 발생하지 않는다.
도 8은 제1 및 제2 게이트 구동부와 제1 내지 제5 게이트 라인의 연결 관계를 구체적으로 나타낸 평면도이고, 도 9는 제1 및 제2 게이트 구동회부 입/출력 파형을 나타낸 파형도이다.
본 발명의 일 실시예에 따르면, 도 1에 도시된 상기 제1 게이트 구동부(130)는 상기 복수의 게이트 라인들(GL1~GL2n)의 우측에 위치하고, 상기 복수의 게이트 라인들(GL1~GL2n) 중 홀수번째 게이트 라인들에 연결된 제1 쉬프트 레지스터(SRC1)를 포함한다. 상기 제1 쉬프트 레지스터(SRC1)는 순차적으로 연결된 n 개의 우측 스테이지들을 포함한다.
상기 제2 게이트 구동부(140)는 상기 복수의 게이트 라인들(GL1~GL2n)의 좌측에 위치하고, 상기 복수의 게이트 라인들(GL1~GL2n) 중 짝수번째 게이트 라인들에 연결된 제2 쉬프트 레지스터(SRC2)를 포함한다. 상기 제2 쉬프트 레지스터(SRC2)는 순차적으로 연결된 n개의 좌측 스테이지들을 포함한다.
도 8에는, 상기 n 개의 우측 스테이지들 중 상기 제1, 제3 및 제5 게이트 라인(GL1, GL3, GL5)에 각각 연결된 제1, 제2 및 제3 우측 스테이지들(SRC1_1, SRC1_2, SRC1_3)이 도시된다. 또한, 상기 n 개의 좌측 스테이지들 중 상기 제2 및 제4 게이트 라인(GL2, GL4)에 각각 연결된 제1 및 제2 좌측 스테이지들(SRC2_1, SRC2_2)이 도시된다.
제1, 제2 및 제3 우측 스테이지들(SRC1_1, SRC1_2, SRC1_3)은 상기 제1, 제3 및 제5 게이트 라인(GL1, GL3, GL5)에 각각 제1, 제3 및 제5 게이트 신호(GS1, GS3, GS5)를 출력한다. 상기 제1 및 제2 좌측 스테이지들(SRC2_1, SRC2_2)은 상기 제2 및 제4 게이트 라인(GL2, GL4)에 각각 제2 및 제4 게이트 신호(GS2, GS4)를 출력한다.
도 9에 도시된 바와 같이, 서로 인접하는 두 개의 게이트 라인에 두 개의 게이트 신호의 하이 구간은 서로 중첩한다. 따라서, 각 게이트 신호의 하이 구간은 메인 충전 구간(MC)과 프리 충전 구간(PC)으로 구분된다. 일 예로, 상기 제1 게이트 신호(GS1)의 메인 충전 구간(MC)은 상기 제2 게이트 신호(GS2)의 프리 충전 구간(PC)과 중첩할 수 있다.
본 발명의 일 예로, 상기 하이 구간을 1H 구간으로 정의할 때, 전기 1H/2 구간은 상기 프리 충전 구간(PC)으로 정의되고, 후기 1H/2 구간은 상기 메인 충전 구간(MC)으로 정의될 수 있다. 그러나, 상기 메인 충전 구간(MC)과 상기 프리 충전 구간(PC)의 폭은 이에 한정되지 않는다.
도 10은 게이트 신호와 그 게이트 신호를 수신하는 화소의 컬러를 나타낸 도면이다.
도 10에 도시된 바와 같이, 우측 단부로부터 게이트 신호를 수신하는 홀수번째 게이트 라인(GL1, GL3, GL5)에는 제1 및 제4 화소(PX1, PX4)가 연결되고, 좌측 단부로부터 게이트 신호를 수신하는 짝수번째 게이트 라인(GL2, GL4)에는 제2 및 제3 화소(PX2, PX3)가 연결된다.
즉, 레드 컬러를 표시하는 제1 화소들(PX1)과 화이트 컬러를 표시하는 제4 화소들(PX4)은 모두 상기 게이트 라인들을 기준으로 우측에 배치된 제1 게이트 구동부(130)로부터 게이트 신호들을 수신한다. 또한, 그린 컬러를 표시하는 제2 화소들(PX2)과 블루 컬러를 표시하는 제3 화소들(PX3)은 모두 상기 게이트 라인들을 기준으로 좌측에 배치된 제2 게이트 구동부(140)로부터 게이트 신호들을 수신한다.
홀수번째 게이트 라인(GL1, GL3, GL5)은 우측으로부터 좌측으로 게이트 신호가 인가되므로, 우측에서 상기 홀수번째 게이트 라인(GL1, GL3, GL5)에 연결된 화소들과 좌측에서 상기 홀수번째 게이트 라인(GL1, GL3, GL5)에 연결된 화소들 사이에 휘도 차이가 발생할 수 있다. 이와 반대로, 짝수번째 게이트 라인(GL2, GL4)은 좌측으로부터 우측으로 게이트 신호가 인가되므로, 좌측에서 상기 짝수번째 게이트 라인(GL2, GL4)에 연결된 화소들과 우측에서 상기 짝수번째 게이트 라인(GL2, GL4)에 연결된 화소들 사이에 휘도 차이가 발생할 수 있다.
그러나, 도 10에 도시된 바와 같이, 동일 컬러를 표시하는 화소들을 모두 동일 게이트 구동부에 연결된다. 구체적으로, 레드 컬러를 표시하는 제1 화소행의 제1 화소들(PX1)은 상기 제1 게이트 라인(GL1)을 통해 상기 제1 게이트 구동부(130)에 연결되고, 상기 레드 컬러를 표시하는 제5 화소행의 제1 화소들(PX1)은 상기 제3 게이트 라인(GL3)을 통해 상기 제1 게이트 구동부(130)에 연결된다. 따라서, 상기 제1 화소행의 제1 화소들(PX1)과 상기 제5 화소행의 제1 화소들(PX1) 사이에 휘도 편차가 발생하지 않는다.
그러나, 만약 상기 제1 화소행의 상기 제1 화소들(PX1)은 상기 제1 게이트 구동부(130)로부터 게이트 신호들을 수신하고, 상기 제5 화소행의 상기 제1 화소들(PX1)은 상기 제2 게이트 구동부(140)로부터 게이트 신호를 수신한다면, 상기 제1 화소행의 제1 화소들(PX1)과 상기 제5 화소행의 제1 화소들(PX1) 사이에 휘도 편차가 발생할 수 있다.
따라서, 본 발명에 따르면, 동일 컬러를 표시하는 화소들을 모두 동일 게이트 구동부에 연결되므로, 게이트 라인의 좌우 끝단부에서 게이트 신호의 지연에 따른 동일 컬러를 표시하는 화소들간의 휘도 편차가 발생하지 않을 수 있다.
도 1 및 도 10에서는 상기 제1 및 제2 게이트 구동부(130, 140)가 상기 액정 패널(110)의 좌/우 양측에 배치된 듀얼 게이트 구조를 도시하였으나, 이에 한정되지 않으며, 상기 액정 표시 장치(100)는 게이트 구동부가 상기 액정 패널(110)의 일측에 배치된 싱글 게이트 구도를 가질 수 있다.
도 11은 도 3에 도시된 제1 및 제2 도트들 각각의 제1 내지 제4 화소들의 레이아웃을 나타낸 평면도이고, 도 12는 도 11에 도시된 제1 내지 제4 화소들 각각의 박막 트랜지스터들을 나타낸 확대 평면도이다.
도 11을 참조하면, 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 각각의 상기 제1 방향(DR1)으로의 폭(이하, 제1 가로폭)은 상기 제2 방향(DR2)으로의 폭(이하, 제1 세로폭)보다 큰 구조를 갖는다. 상기 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 각각의 상기 제1 가로폭은 상기 제1 세로폭의 대략 3배이다. 따라서, 상기 제1 및 제2 도트(DOT1, DOT2) 각각은 상기 제2 방향(DR2)으로의 폭(이하, 제2 세로폭)은 상기 제1 방향(DR1)으로의 폭(이하, 제2 가로폭)보다 큰 구조를 갖는다. 즉, 상기 제1 및 제2 도트(DOT1, DOT2) 각각의 상기 제2 세로폭이 상기 제2 가로폭보다 상기 제1 세로폭에 해당하는 크기만큼 클 수 있다.
상기 제1 내지 제4 화소들(PX1~PX4)은 제1 내지 제4 박막 트랜지스터들(TR1, TR2, TR3, TR4)을 각각 포함한다. 상기 제1 내지 제4 박막 트랜지스터들(TR1, TR2, TR3, TR4) 중 두 개의 박막 트랜지스터는 하나의 게이트 라인을 공유한다.
본 발명의 일 예로, 상기 제1 도트(DOT1)의 상기 제2 및 제3 박막 트랜지스터(TR1, TR2)는 상기 제2 게이트 라인(GL2)을 공유하고, 상기 제1 도트(DOT1)의 상기 제4 박막 트랜지스터(TR4)와 상기 제2 도트(DOT2)의 제1 박막 트랜지스터(TR1)는 상기 제3 게이트 라인(GL3)을 공유한다.
이하, 상기 제2 게이트 라인(GL2)을 공유하는 상기 제2 및 제3 박막 트랜지스터(TR2, TR3)에 대해서 구체적으로 설명하고, 중복을 피하기 위하여 이와 유사한 구조를 갖는 상기 제1 및 제4 박막 트랜지스터(TR1, TR4)에 대해서는 구체적인 설명은 생략한다.
상기 제3 박막 트랜지스터(TR3)의 게이트 전극(GE3)은 상기 제2 게이트 라인(GL2)으로부터 상기 제2 방향(DR1)으로 분기되고, 상기 제2 박막 트랜지스터(TR2)의 게이트 전극(GE2)은 상기 제2 게이트 라인(GL2)으로부터 상기 제2 방향(DR2)과 반대하는 제3 방향(DR3)으로 분기된다.
도 11에서는 본 발명의 일 예로, 제2 화소열 및 제3 화소열에 배치된 제1 및 제2 도트(DOT1, DOT2)의 레이아웃을 도시하였으나, 다른 화소열에서도 유사한 레이아웃을 갖는다.
상기 제2 화소열은 상기 제3 데이터 라인(DL3)과 상기 제4 데이터 라인(DL4) 사이에서 상기 제2 방향(DR2)으로 배열된 화소들의 그룹이고, 상기 제3 화소열은 상기 제5 데이터 라인(DL5)과 상기 제6 데이터 라인(DL6) 사이에서 상기 제2 방향(DR2)으로 배열된 화소들의 그룹이다.
상기 제3 박막 트랜지스터(TR3)는 상기 제3 데이터 라인(DL3)으로부터 분기된 소오스 전극(SE3) 및 상기 소오스 전극(SE3)과 이격되어 배치된 드레인 전극(DE3)을 포함한다. 상기 드레인 전극(DE3)은 제3 화소 전극(PE3)과 콘택홀을 통해 전기적으로 연결된다. 상기 제2 박막 트랜지스터(TR2)는 상기 제4 데이터 라인(DL4)으로부터 분기된 소오스 전극(SE2) 및 상기 소오스 전극(SE2)과 이격되어 배치된 드레인 전극(DE2)을 포함한다. 상기 드레인 전극(DE2)은 제2 화소 전극(PE2)과 콘택홀을 통해 전기적으로 연결된다.
도 12를 참조하면, 상기 제1 내지 제4 박막 트랜지스터들(TR1, TR2, TR3, TR4) 각각은 U자 형상의 채널을 포함한다. 상기 제1 내지 제4 박막 트랜지스터들(TR1, TR2, TR3, TR4) 각각의 채널은 보는 방향에 따라 180° 회전한 U자 형상(이하, 역 U자 형상이라 함)을 가질 수 있다.
보는 방향에 따라 U자 형상 또는 역 U자 형상을 가질 수 있으나, 상기 제1 내지 제4 박막 트랜지스터들(TR1, TR2, TR3, TR4)은 모두 동일한 방향으로 형성된 U자 형상을 가질 수 있다. 여기서, U자 형상의 채널을 갖는 박막 트랜지스터들의 채널 방향을 정방향 채널이라로 정의하면, 상기 역 U자 형상의 채널을 갖는 박막 트랜지스터들의 채널 방향을 역방향 채널이라로 정의한다.
도 12에 도시된 바와 같이, 상기 제1 내지 제4 박막 트랜지스터들(TR1~TR4)은 모두 역방향 채널을 갖는다. 즉, 액정 패널(110, 도 1에 도시됨)에 형성되는 박막 트랜지스터들의 채널 형상 및 채널 방향은 실질적으로 모두 동일할 수 있다.
특히, 상기 제2 및 제3 박막 트랜지스터들(TR2, TR3)은 하나의 게이트 라인(GL2, GL4)을 공유하여 서로 다른 방향으로 분기된 게이트 전극(GE2, GE3)을 각각 포함한다. 그러나, 상기 제2 박막 트랜지스터(TR2)의 제2 채널(CH2) 및 상기 제3 박막 트랜지스터(TR3)의 제3 채널(CH3)은 동일한 형상 및 채널 방향을 가질 수 있다. 또한, 상기 제3 및 제5 게이트 라인(GL3, GL5)을 공유하는 상기 제1 및 제4 박막 트랜지스터들(TR1, TR4) 역시 동일한 채널 형상 및 채널 방향을 가질 수 있다.
이처럼, 하나의 게이트 라인을 상/하측 화소들이 공유하는 구조에서 상/하측 화소들에 구비되는 박막 트랜지스터들의 채널 형상 및 채널 방향이 동일하면, 박막트랜지스터 설계 과정에서 박막 트랜지스터들 사이에서 제조 공정상의 미스얼라인 등에 의해서 킥백 전압의 편차가 발생하는 것을 최소화할 수 있다.
본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100: 액정 표시 장치 110: 액정 패널
120: 컨트롤러 130: 제1 게이트 구동부
140: 제2 게이트 구동부 150: 데이터 구동부
111: 하부 기판 112: 상부 기판
113: 액정층

Claims (20)

  1. 제1 방향으로 연장하는 복수의 게이트 라인들;
    상기 제1 방향에 교차하는 제2 방향으로 연장하는 복수의 데이터 라인들; 및
    상기 게이트 라인들 및 상기 데이터 라인들에 연결된 복수의 도트들을 포함하고,
    상기 도트들 각각은 상기 제2 방향으로 배열된 제1 내지 제4 화소를 포함하고, 상기 제1 내지 제4 화소는 제1 내지 제4 색을 각각 표시하며,
    상기 제1 내지 제4 화소들은 2개 또는 3개의 게이트 라인에 나눠서 연결되고,
    상기 제1 내지 제4 화소들 중 3개의 화소들은 동일 극성을 갖고, 나머지 1개의 화소는 상기 3개의 화소들과 다른 극성을 가지며,
    상기 제1 방향을 따라 상호 가장 인접한 2개의 상기 제1 화소들은 서로 상이한 극성을 갖는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 제1 방향으로 배열된 동일 화소행의 화소들은 동일 컬러를 표시하는 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서, 상기 제1 내지 제4 화소들 중 n번째 행의 화소들과 n+1번째 행의 화소들은 서로 동일한 게이트 라인에 연결되는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 제1 내지 제4 화소들 중 동일 게이트 라인에 연결된 두 개의 화소들은 서로 다른 데이터 라인에 연결되는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서, 상기 화소들 각각의 상기 제1 방향으로의 폭은 상기 제2 방향으로의 폭보다 큰 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서, 상기 도트들 각각은,
    k(k는 1 이상의 정수)번째 데이터 라인 및 k+1번째 데이터 라인 사이에 위치하고,
    상기 3개의 화소는 상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인 중 어느 하나에 연결되며,
    상기 나머지 1개의 화소는 상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인 중 상기 3개의 화소와 다른 데이터 라인에 연결되는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 k번째 데이터 라인 및 상기 k+1번째 데이터 라인에는 서로 다른 극성의 데이터 신호가 인가되는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서, k+2번째 데이터 라인은 상기 k+1번째 데이터 라인과 인접하여 배치되고, 상기 k+1번째 데이터 라인과 상기 k+2번째 데이터 라인 사이에는 화소들이 배치되지 않는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 k+1번째 데이터 라인과 상기 k+2번째 데이터 라인이 동일한 극성의 데이터 신호를 수신하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 도트들 중 상기 제2 방향으로 제1 패턴의 극성 배치를 갖는 제1 도트와 상기 제2 방향으로 제2 패턴의 극성 배치를 갖는 제2 도트는 상기 제2 방향으로 교번적으로 배치되는 것을 특징으로 하는 표시장치.
  11. 제10항에 있어서, 상기 제1 패턴은 (+)(-)(+)(+), (+)(+)(-)(+), (-)(+)(+)(+), (+)(+)(+)(-) 중 어느 하나의 극성 패턴을 가지며,
    상기 제2 패턴은 상기 제1 패턴과 반전된 패턴을 갖는 것을 특징으로 하는 표시장치.
  12. 제8항에 있어서, 상기 k+1번째 데이터 라인과 상기 k+2번째 데이터 라인은 서로 다른 극성의 데이터 신호를 수신하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 도트들 중 상기 제2 방향으로 제1 패턴의 극성 배치를 갖는 제1 도트와 상기 제2 방향으로 제2 패턴의 극성 배치를 갖는 제2 도트는 상기 제1 및 제2 방향으로 교번적으로 배치되는 것을 특징으로 하는 표시장치.
  14. 제1항에 있어서, 상기 제1 내지 제4 컬러는 서로 다른 4개의 컬러인 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 내지 제4 컬러는 레드, 그린, 블러 및 화이트 컬러들 중 어느 하나인 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    상기 게이트 라인들을 기준으로 제1 측에 배치된 제1 게이트 구동부; 및
    상기 게이트 라인들을 기준으로 제2 측에 배치된 제2 게이트 구동부를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제1 게이트 구동부는 상기 게이트 라인들 중 홀수번째 게이트 라인들에 연결되고, 상기 제2 게이트 구동부는 상기 게이트 라인들 중 짝수번째 게이트 라인들에 연결되는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 동일 컬러를 갖는 적어도 두 개 행들의 화소들은 상기 제1 및 제2 게이트 구동부 중 동일 게이트 구동부에 연결되는 것을 특징으로 하는 표시 장치.
  19. 제17항에 있어서, 상기 게이트 라인들 중 i번째 게이트 라인(여기서, i는 1이상의 자연수)에 인가되는 제i 게이트 신호의 턴-온 구간은 i+1번째 게이트 라인에 인가되는 제i+1 게이트 신호의 턴-온 구간과 중첩하는 것을 특징으로 하는 표시 장치.
  20. 제1항에 있어서, 상기 제1 내지 제4 화소들은 제1 내지 제4 트랜지스터들을 각각 포함하고,
    상기 제1 내지 제4 트랜지스터들 중 두 개의 트랜지스터는 하나의 게이트 라인을 공유하며,
    상기 두 개의 트랜지스터 각각의 채널 방향은 동일한 것을 특징으로 하는 표시장치.
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