KR102546723B1 - 칩형 세라믹 전자부품의 제조 방법 - Google Patents
칩형 세라믹 전자부품의 제조 방법 Download PDFInfo
- Publication number
- KR102546723B1 KR102546723B1 KR1020217028640A KR20217028640A KR102546723B1 KR 102546723 B1 KR102546723 B1 KR 102546723B1 KR 1020217028640 A KR1020217028640 A KR 1020217028640A KR 20217028640 A KR20217028640 A KR 20217028640A KR 102546723 B1 KR102546723 B1 KR 102546723B1
- Authority
- KR
- South Korea
- Prior art keywords
- glass
- conductive paste
- free
- ceramic body
- sintered layer
- Prior art date
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 132
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 33
- 239000011521 glass Substances 0.000 claims abstract description 71
- 239000011347 resin Substances 0.000 claims abstract description 69
- 229920005989 resin Polymers 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000000843 powder Substances 0.000 claims abstract description 53
- 229920001187 thermosetting polymer Polymers 0.000 claims abstract description 50
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052802 copper Inorganic materials 0.000 claims abstract description 29
- 239000010949 copper Substances 0.000 claims abstract description 29
- 238000010438 heat treatment Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 101
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 52
- 239000004020 conductor Substances 0.000 claims description 25
- 229910052759 nickel Inorganic materials 0.000 claims description 23
- 238000007747 plating Methods 0.000 claims description 12
- 238000001723 curing Methods 0.000 claims description 10
- 238000005245 sintering Methods 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 2
- 238000013007 heat curing Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000003985 ceramic capacitor Substances 0.000 description 23
- 238000001035 drying Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- VNWKTOKETHGBQD-AKLPVKDBSA-N carbane Chemical compound [15CH4] VNWKTOKETHGBQD-AKLPVKDBSA-N 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000011812 mixed powder Substances 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 238000000550 scanning electron microscopy energy dispersive X-ray spectroscopy Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229930185605 Bisphenol Natural products 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000570 Cupronickel Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IISBACLAFKSPIT-UHFFFAOYSA-N bisphenol A Chemical compound C=1C=C(O)C=CC=1C(C)(C)C1=CC=C(O)C=C1 IISBACLAFKSPIT-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- YOCUPQPZWBBYIX-UHFFFAOYSA-N copper nickel Chemical compound [Ni].[Cu] YOCUPQPZWBBYIX-UHFFFAOYSA-N 0.000 description 1
- YCKOAAUKSGOOJH-UHFFFAOYSA-N copper silver Chemical compound [Cu].[Ag].[Ag] YCKOAAUKSGOOJH-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229940028356 diethylene glycol monobutyl ether Drugs 0.000 description 1
- XXJWXESWEXIICW-UHFFFAOYSA-N diethylene glycol monoethyl ether Chemical compound CCOCCOCCO XXJWXESWEXIICW-UHFFFAOYSA-N 0.000 description 1
- 229940075557 diethylene glycol monoethyl ether Drugs 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- JCGNDDUYTRNOFT-UHFFFAOYSA-N oxolane-2,4-dione Chemical compound O=C1COC(=O)C1 JCGNDDUYTRNOFT-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/006—Apparatus or processes for applying terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Computer Hardware Design (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
기판의 휨 등이 원인인 응력에 대하여 세라믹 소체를 크랙으로부터 지킴과 함께, 수지 전극보다도 전기저항을 낮게 할 수 있는 외부전극 구조를 가지는 칩형 세라믹 전자부품의 제조 방법을 제공한다.
외부전극(11)은 유리를 포함하지 않는 유리 비함유 소결층(12)을 포함한다. 구리를 포함하는 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 유리 비함유 도전성 페이스트를 준비하고, 이를 세라믹 소체(3)의 표면의 일부를 덮도록 도포하며, 이어서, 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(3)를 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도, 예를 들면 850℃에서 열처리한다. 열처리에 의해 열경화성 수지는 열분해 또는 연소되어 거의 남지 않고, 금속 분말은 소결되어 일체화된 금속 소결체(13)를 형성한다.
외부전극(11)은 유리를 포함하지 않는 유리 비함유 소결층(12)을 포함한다. 구리를 포함하는 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 유리 비함유 도전성 페이스트를 준비하고, 이를 세라믹 소체(3)의 표면의 일부를 덮도록 도포하며, 이어서, 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(3)를 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도, 예를 들면 850℃에서 열처리한다. 열처리에 의해 열경화성 수지는 열분해 또는 연소되어 거의 남지 않고, 금속 분말은 소결되어 일체화된 금속 소결체(13)를 형성한다.
Description
본 발명은 칩형 세라믹 전자부품 및 그 제조 방법에 관한 것으로, 특히 칩형 세라믹 전자부품에 포함하는 세라믹 소체의 표면에 형성되는 외부전극의 구조 및 외부전극의 형성 방법에 관한 것이다.
적층 세라믹 콘덴서와 같은 칩형 세라믹 전자부품이 맞딱뜨릴 수 있는 문제로서, 칩형 세라믹 전자부품이 표면 실장된 기판의 휨, 또는 칩형 세라믹 전자부품을 실장하기 위해 적용되는 솔더 리플로우 공정에서 부여되는 열이 원인인 응력이 칩형 세라믹 전자부품의 본체로서의 세라믹 소체에 가해져 세라믹 소체에 크랙이 생기는 경우가 있다. 세라믹 소체에 크랙이 생기면, 칩형 세라믹 전자부품의 기능이 손상될 뿐만 아니라 전기적 단락과 같은 심각한 문제를 일으키는 경우가 있다.
이와 같은 문제의 대책으로서, 칩형 세라믹 전자부품의 외부전극으로서 도전성 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않고, 열경화성 수지를 열경화시켜서 전극으로 하는, 이른바 수지 전극을 사용하는 것이 제안되고 있다. 수지 전극을 사용하는 경우, (1) 세라믹 소체의 표면에 금속 분말 및 유리 프릿을 포함하는 유리 함유 도전성 페이스트를 도포하고, 이를 소결시킨 유리 함유 소결층을, 세라믹 소체의 표면에 일부 노출된 내부도체와 접하도록 하부층으로서 형성하고, 그 위에 수지 전극을 형성한 구조와, (2) 세라믹 소체의 표면에 직접 내부전극과 접하도록 수지 전극을 형성한 구조가 있다.
상기 (1) 및 (2) 중 어느 구조이어도, 세라믹 소체에 크랙을 생기게 할 수 있는 응력이, 우선 수지 전극을 기점으로 하는 박리 또는 수지 전극 자체의 파괴에 의해 흡수되기 때문에 세라믹 소체에 크랙이 생기는 사태로까지 이르지 않게 할 수 있다.
상기 (2)의 구조는 예를 들면 일본 공개특허공보 특개2009-283744호(특허문헌 1)에 기재되어 있다. 특허문헌 1에는 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 세라믹 소체의 표면에 도포한 후, 도전성 페이스트를 열처리에 의해 경화시킴에 있어, 열경화성 수지의 탄화가 개시되는 온도 근방을 최고 온도로 하는 것이 기재되어 있다(청구항 3). 이와 같이 경화 시의 최고 온도를 설정함으로써, 특허문헌 1에서는 수지 전극의 치밀성을 유지하면서 수지 전극 중의 금속 분말과 내부도체의 금속의 금속 확산이 발생하기 쉬워져, 수지 전극과 내부도체의 전기적 접속을 확실하게 할 수 있으며, 고온 고습 환경에서의 절연 저항의 열화(劣化)를 저감하면서 적층 세라믹 콘덴서에 적용된 경우에는 정전 용량의 불균일을 작게 할 수 있다고 기재되어 있다(단락 0047).
그러나 수지 전극은 도전성 금속 분말을 열경화성 수지 중에 분산시킴으로써 도전성을 얻는 것이므로 전기저항이 비교적 높고, 그 때문에 칩형 세라믹 전자부품의 등가직렬저항(ESR)이 높아지는 경향이 있다. 특히, 상기 (1)의 구조에서는 하부층으로서의 유리 함유 소결층의 표층에 유리가 존재하므로, 상기 (2)의 구조에 비해 ESR이 보다 높아진다.
따라서, 본 발명의 목적은 기판의 휨이나 솔더 리플로우 공정에서의 열이 원인인 응력에 대하여 세라믹 소체를 크랙으로부터 지키는 기능을 유지하면서 외부전극에서 수지 전극 또는 유리 함유 소결층보다도 전기저항이 낮은 전극층을 가지는 칩형 세라믹 전자부품 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명은 우선, 칩형 세라믹 전자부품의 제조 방법에 관한 것이다. 본 발명에 따른 제조 방법의 대상이 되는 칩형 세라믹 전자부품은 내부도체를 가지면서 내부도체의 일부가 표면에 노출된 세라믹 소체와, 내부도체와 전기적으로 접속되면서 세라믹 소체의 표면의 일부를 덮도록 형성된 외부전극을 포함한다.
상기 칩형 세라믹 전자부품을 제조하기 위해, 세라믹 소체를 준비하는 공정과, 외부전극의 적어도 일부가 되는 도전성 페이스트를 준비하는 공정과, 도전성 페이스트를 세라믹 소체의 표면의 일부를 덮도록 도포하는 공정과, 도전성 페이스트가 도포된 세라믹 소체를 열처리하는 공정이 실시된다.
본 발명은 상술한 기술적 과제를 해결하기 위해, 다음과 같은 구성을 포함하는 것을 특징으로 하고 있다.
외부전극은 유리를 포함하지 않는 유리 비함유 소결층을 포함한다. 도전성 페이스트를 준비하는 공정은 구리를 포함하는 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 유리 비함유 도전성 페이스트를 준비하는 공정을 포함하고, 도전성 페이스트를 도포하는 공정은 유리 비함유 도전성 페이스트를 세라믹 소체의 표면의 일부를 덮도록 도포하는 공정을 포함한다. 그리고 세라믹 소체를 열처리하는 공정은 상술한 유리 비함유 소결층을 형성하기 위해, 유리 비함유 도전성 페이스트가 도포된 세라믹 소체를 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도로 열처리하는 공정을 포함하는 것을 특징으로 하고 있다.
또한, 본 발명은 상술한 제조 방법을 실시함으로써 얻어지는 칩형 세라믹 전자부품에 관한 것이다.
본 발명에 따른 칩형 세라믹 전자부품은 내부도체를 가지면서 내부도체의 일부가 표면에 노출된 세라믹 소체와, 내부도체와 전기적으로 접속되면서 세라믹 소체의 표면의 일부를 덮도록 형성된 외부전극을 포함한다. 외부전극은 구리를 포함하되 유리를 포함하지 않는 유리 비함유 소결층을 포함하고, 유리 비함유 소결층에 포함되는 열경화성 수지의 비율은 유리 비함유 소결층의 절단면에서의 면적비율로 1% 이하인 것을 특징으로 하고 있다.
본 발명에 의하면, 칩형 세라믹 전자부품에 포함하는 외부전극에서 유리 비함유 소결층이 형성된다. 이 유리 비함유 소결층은 도전성 금속 분말 및 열경화성 수지를 포함하는 수지 함유 도체층보다도 전기저항을 낮게 할 수 있다. 또한, 유리 비함유 소결층은 금속 분말 및 유리를 포함하는 도전성 페이스트를 소성하여 얻어진 유리 함유 소결층과 같이, 표층에 유리가 석출(析出)되는 경우가 없다. 따라서, 수지 함유 도체층 또는 유리 함유 소결층만으로 외부전극의 주요부가 구성된 칩형 세라믹 전자부품에 비해 ESR을 낮게 할 수 있다.
또한, 칩형 세라믹 전자부품이 표면 실장된 기판의 휨, 또는 칩형 세라믹 전자부품을 실장하기 위해 적용되는 솔더 리플로우 공정에서 부여되는 열이 원인인 응력이 세라믹 소체에 가해져도 유리 비함유 소결층을 기점으로 하는 박리 또는 유리 비함유 소결층 자체의 파괴에 의해 상기 응력을 흡수할 수 있으므로, 세라믹 소체에 크랙이 생기는 사태로까지 이르지 않게 할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1)의 일부를 모식적으로 나타내는 단면도이다.
도 2는 본 발명의 제2 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1a)의 일부를 모식적으로 나타내는 단면도이다.
도 3은 본 발명의 제3 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1b)의 일부를 모식적으로 나타내는 단면도이다.
도 4는 본 발명의 제4 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1c)의 일부를 모식적으로 나타내는 단면도이다.
도 5는 도 1에 나타낸 적층 세라믹 콘덴서(1)의 유리 비함유 소결층(12)의 실제 시료의 절단면을 촬영한 현미경 사진을 나타내는 도면이다.
도 6은 도 2에 나타낸 적층 세라믹 콘덴서(1a)의 제2 유리 비함유 소결층(18)의 실제 시료의 절단면을 촬영한 현미경 사진을 나타내는 도면이다.
도 2는 본 발명의 제2 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1a)의 일부를 모식적으로 나타내는 단면도이다.
도 3은 본 발명의 제3 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1b)의 일부를 모식적으로 나타내는 단면도이다.
도 4는 본 발명의 제4 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1c)의 일부를 모식적으로 나타내는 단면도이다.
도 5는 도 1에 나타낸 적층 세라믹 콘덴서(1)의 유리 비함유 소결층(12)의 실제 시료의 절단면을 촬영한 현미경 사진을 나타내는 도면이다.
도 6은 도 2에 나타낸 적층 세라믹 콘덴서(1a)의 제2 유리 비함유 소결층(18)의 실제 시료의 절단면을 촬영한 현미경 사진을 나타내는 도면이다.
본 발명에 따른 칩형 세라믹 전자부품을 설명함에 있어, 칩형 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서를 채용한다.
[제1 실시형태]
우선, 도 1을 참조하여, 본 발명의 제1 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1)에 대해 설명한다.
적층 세라믹 콘덴서(1)는 유전체 세라믹으로 이루어지는 복수개의 세라믹층(2)이 적층되어 이루어지는 세라믹 소체(3)를 포함한다. 세라믹 소체(3)는 서로 대향하는 제1 주면(主面)(5) 및 제2 주면(6)과, 그들의 사이를 접속하는 제1 단면(端面)(7) 및, 도시하지 않으나 제1 단면(7)에 대향하는 제2 단면을 가지며, 더욱이, 도시하지 않으나, 도 1 지면에 대하여 평행하게 연장되면서 서로 대향하는 제1 측면 및 제2 측면을 가진다.
세라믹 소체(3)의 내부에는 내부도체로서의 각각 복수개의 제1 내부전극(9) 및 제2 내부전극(10)이, 서로 이웃하는 것 사이에 특정 세라믹층(2)을 개재시키면서, 세라믹층(2)의 적층방향을 따라 교대로 배치되어 있다. 제1 내부전극(9)은 도시한 제1 단면(7)으로까지 인출되고, 여기서 제1 내부전극(9)의 끝가장자리가 세라믹 소체(3)의 표면에 노출되어 있다. 한편, 제2 내부전극(10)은 도시하지 않은 제2 단면으로까지 인출되고, 여기서 제2 내부전극(10)의 끝가장자리가 세라믹 소체(3)의 표면에 노출되어 있다. 내부전극(9 및 10)은 도전 성분으로서 예를 들면 니켈을 포함하고 있다.
도시한 외부전극, 즉 제1 외부전극(11)은 세라믹 소체(3)의 표면의 일부인 제1 단면(7)에 형성되고, 제1 내부전극(9)과 전기적으로 접속되어 있다. 도시하지 않으나 제1 외부전극(11)에 대향하도록 형성되는 제2 외부전극은 세라믹 소체(3)의 표면의 일부인 제2 단면에 형성되고, 제2 내부전극(10)과 전기적으로 접속되어 있다. 제1 외부전극(11)과 제2 외부전극은 실질적으로 동일한 구성을 가지고 있다. 따라서, 이하에는 제1 외부전극(11)의 구성에 대해 상세하게 설명하고, 제2 외부전극의 구성에 대해서는 설명을 생략한다.
제1 외부전극(11)은 제1 단면(7)으로부터 이에 인접하는 제1 및 제2 주면(5 및 6) 그리고 제1 및 제2 측면의 각 일부로까지 연장되도록 형성되어 있다. 외부전극(11)은 기본적으로는 외부전극의 적어도 일부가 되는 도전성 페이스트를 준비하는 공정과, 이 도전성 페이스트를 세라믹 소체(3)의 표면의 일부를 덮도록 도포하는 공정과, 도전성 페이스트가 도포된 세라믹 소체(3)를 열처리하는 공정을 실시함으로써 형성된다.
여기서, 상기 세라믹 소체(3)는 소결이 완료되었고, 도전성 페이스트가 도포된 세라믹 소체(3)를 열처리하는 공정은 세라믹 소체(3)를 소결시키기 위한 것이 아니며, 즉, 도전성 페이스트와 세라믹 소체(3)를 동시 소성하기 위한 것이 아니다. 이 열처리는 오직 도전성 페이스트를 소결 또는 경화시키기 위한 열처리이다.
본 실시형태에서는 외부전극(11)은 구리를 포함하되 유리를 포함하지 않는 유리 비함유 소결층(12)을 포함한다. 유리 비함유 소결층(12)은 내부도체(9)와 접하는 상태에서 세라믹 소체(3)의 표면의 일부, 즉 단면(7) 상에 형성된다. 유리 비함유 소결층(12)을 형성하기 위해, 상기 도전성 페이스트를 준비하는 공정은 구리를 포함하는 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 유리 비함유 도전성 페이스트를 준비하는 공정을 포함한다.
여기서, 구리를 포함하는 금속 분말로는 구리 분말 외에, 구리 및 니켈을 포함하는 금속 분말, 예를 들면, 구리-니켈 합금으로 이루어지는 분말, 니켈 코팅된 구리 분말, 혹은 구리 분말과 니켈 분말의 혼합 분말, 또는 구리 및 은을 포함하는 금속 분말, 예를 들면, 구리-은 합금으로 이루어지는 분말, 은코팅된 구리 분말, 혹은 구리 분말과 은 분말의 혼합 분말 등을 사용할 수 있다.
한편, 후술할 실험예에 따르면, 구리를 포함하는 금속 분말로는 구리 및 니켈을 포함하는 금속 분말인 것이 바람직하고, 특히 구리 및 니켈의 합계 체적(體積)에 대한 구리의 체적이 30% 이상이면서 80% 이하인 것이 보다 바람직하다. 금속 분말의 입자 형상은 구 형상이어도 되고, 플레이트 형상이어도 된다. 금속 분말은 D50으로 0.4~1.1㎛ 정도의 것이 사용된다.
또한, 열경화성 수지로는 예를 들면, 비스페놀A형 에폭시 수지, 레졸형 페놀 수지, 노볼락형 페놀 수지 등을 사용할 수 있다.
또한, 열경화성 수지에는 디에틸렌글리콜모노부틸에테르, 또는 디에틸렌글리콜모노에틸에테르와 같은 용제가 첨가된다.
금속 분말과 열경화성 수지(용제를 제외함)의 합계에 대하여, 금속 분말은 50~65체적%가 된다.
다음으로, 상기 도전성 페이스트를 도포하는 공정은 예를 들면 디핑법 등에 의해, 상기 유리 비함유 도전성 페이스트를 세라믹 소체(3)의 표면의 일부, 즉 단면(7)을 덮으면서 내부전극(9)과 접하도록 도포하는 공정을 포함한다. 유리 비함유 도전성 페이스트를 도포한 후, 예를 들면 150℃에서 이를 건조하는데, 세라믹 소체(3)의 단면(7) 상에서의 도포 두께는 건조 후에 5~30㎛ 정도가 된다. 여기서, 도포 두께가 5~30㎛이도록 폭을 가지고 있는 것은 도포 두께가 복수개의 세라믹 소체(3) 사이에서 불균일하거나 1개의 세라믹 소체(3)의 단면(7) 상에서 도포 두께가 장소에 따라 다르기 때문이다.
이어서, 상기 세라믹 소체(3)를 열처리하는 공정은 유리 비함유 소결층(12)을 형성하기 위해, 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(11)를 상기 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도로 열처리하는 공정을 포함한다. 열경화성 수지의 경화 온도를 180℃로 했을 때, 580℃ 이상의 온도, 예를 들면, 850℃의 온도로 열처리된다. 한편, 열처리 온도의 상한은 세라믹 소체(3)에 악영향을 끼치지 않는 온도가 되고, 예를 들면 950℃가 되는 것이 바람직하다.
상술한 바와 같이 하여 얻어진 유리 비함유 소결층(12)은 도 1에 나타내는 바와 같이, 금속 분말이 소결되어 일체화된 금속 소결체(13)에 의해 대부분이 구성된다. 금속 소결체(13)에는 금속 분말이 가지고 있던 원래의 분말 형상은 거의 또는 전혀 남아있지 않다. 유리 비함유 소결층(12)은 세라믹 소체(3)에 대하여 충분한 고착 상태를 실현하고 있다. 또한, 내부전극(9)이 니켈을 포함하고 금속 소결체(13)가 구리를 포함하는 경우, 내부전극(9)과 유리 비함유 소결층(12) 사이에서 니켈과 구리가 상호 확산되어 신뢰성이 높은 접합 상태가 실현된다. 금속 소결체(13)의 내부에는 도 1에 나타내는 바와 같이, 공극(空隙)(14) 및 열경화성 수지 유래의 탄소(15)가 점재하는 경우가 있다.
한편, 상술한 바와 같이, 유리 비함유 도전성 페이스트에 포함되는 금속 분말이 구리 분말인 경우에는 금속 소결체(13)는 구리로 이루어지고, 금속 분말이 구리 및 니켈을 포함하는 경우에는 금속 소결체(13)는 구리 및 니켈을 포함하며, 금속 분말이 구리 및 은을 포함하는 경우에는 금속 소결체(13)는 구리 및 은을 포함한다.
유리 비함유 소결층(12)을 형성하기 위해 준비된 유리 비함유 도전성 페이스트에는 유리가 포함되지 않으므로 유리 비함유 소결층(12)은 유리를 포함하지 않는다. 따라서, 유리 함유 소결층과 같이, 표층에 전기적 도통(導通)을 저해하는 유리가 석출되는 일이 없으므로, 적층 세라믹 콘덴서(1)의 ESR을 상승시키는 원인이 제거된다.
상술한 열경화성 수지 유래의 탄소(15)의 존재 및 유리의 부재는 예를 들면, 적층 세라믹 콘덴서(1)의 절단면을 이온 밀링 등에 의해 드러내고, SEM-EDX에 의해 매핑 분석을 실시함으로써 확인할 수 있다. 즉, SEM-EDX에 의해 매핑 분석하면, 금속 소결체(13)의 내부에 열경화성 수지 유래의 탄소(15)가 검출되지만, Si나 B를 포함하는 유리 성분이 검출되지 않는다.
또한, 상술한 유리 비함유 도전성 페이스트는 열경화성 수지를 포함하지만, 상술한 열처리에서 상기 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도가 부여되므로 열경화성 수지는 열분해 또는 연소되고, 그 결과, 유리 비함유 소결층(12)에는 전혀 남지 않거나 또는 거의 남지 않게 할 수 있다. 보다 구체적으로는 유리 비함유 소결층(12)에 포함되는 열경화성 수지의 비율은 상기 유리 비함유 소결층(12)의 절단면에서의 면적비율로 1% 이하가 된다.
한편, 열처리의 실시 시간 및 열처리 분위기의 산소 농도는 유리 비함유 소결층(12)에서 상술한 바와 같은 상태가 얻어지도록 적절히 조정된다.
이상과 같이 하여 형성된 유리 비함유 소결층(12)의 실제 시료의 절단면을 촬영한 현미경 사진이 도 5에 나타나 있다. 도 5에 나타낸 시료는 유리 비함유 도전성 페이스트에 포함되는 금속 분말로서 구리 및 니켈을 각각 50체적% 포함하는 것을 사용하고, 850℃에서 열처리한 것이다. 도 5에서 금속 분말이 원래의 형상을 남기지 않고 소결되어 일체화된 상태를 확인할 수 있다.
다음으로, 도 1에 나타내는 바와 같이 유리 비함유 소결층(12)을 포함하는 외부전극(11)을 덮도록 니켈 도금막(16)이 형성되고, 추가로 그 위에 주석 도금막(17)이 형성된다.
이상 설명한 제1 실시형태의 변형예로서, 유리 비함유 소결층(12)을 형성하기 위한 유리 비함유 도전성 페이스트의 도포 두께를 제1 실시형태의 경우보다도 두껍게, 건조 후에 예를 들면 30~60㎛로 한 후에 제1 실시형태의 경우와 동일한 열처리를 실시하도록 해도 된다. 이 경우에는 유리 비함유 소결층(12)에서 세라믹 소체(3)와의 계면 근방 부분에서는 금속 분말의 형상 및 열경화성 수지의 일부를 남기면서 금속 소결체가 형성되고, 표층 부분에서는 열경화성 수지를 남기지 않고, 금속 분말이 소결되어 일체화된 금속 소결체가 형성된다.
[제2 실시형태]
도 2에는 본 발명의 제2 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1a)의 일부가 모식적으로 단면도에서 나타나 있다. 도 2에서, 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명을 생략한다.
이하, 제2 실시형태의, 제1 실시형태와는 다른 점에 대해 설명한다.
적층 세라믹 콘덴서(1a)에서는 외부전극(11a)은 상술한 유리 비함유 소결층(12)을 제1 유리 비함유 소결층(12)으로 했을 때, 상기 제1 유리 비함유 소결층(12) 상에 형성되며 유리를 포함하지 않는 제2 유리 비함유 소결층(18)을 더 포함하는 것을 특징으로 하고 있다.
상술한 바와 같이 외부전극(11a)을 형성하기 위해, 도전성 페이스트로서 제1 유리 비함유 소결층(12)을 위한 구리를 포함하는 제1 금속 분말 및 제1 열경화성 수지를 포함하되 유리를 포함하지 않는 제1 유리 비함유 도전성 페이스트에 더하여, 구리를 포함하는 제2 금속 분말 및 제2 열경화성 수지를 포함하되 유리를 포함하지 않는 제2 유리 비함유 도전성 페이스트가 준비된다. 한편, 제2 유리 비함유 도전성 페이스트는 제1 유리 비함유 도전성 페이스트와 동일한 조성을 가져도 된다. 이 경우에는 유리 비함유 도전성 페이스트의 비용 저감 및 공정 관리의 간이화를 기대할 수 있다.
다음으로, 제1 실시형태에서 설명한 바와 같이, 제1 유리 비함유 소결층(12)이 형성된 후, 이 제1 유리 비함유 소결층(12) 상에 제2 유리 비함유 도전성 페이스트가 도포되고, 예를 들면 150℃에서 건조하는 공정이 실시된다. 이 도포 두께는 건조 후에 세라믹 소체(3)의 단면(7)을 덮는 부분에서 10~40㎛ 정도로 선택된다.
다음으로, 제2 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(3)가 열처리되고, 그로써 제2 유리 비함유 소결층(18)이 형성된다. 이때, 제2 유리 비함유 소결층(18)은 제1 유리 비함유 소결층(12)보다도 소결성이 낮아지게 된다. 보다 구체적으로는 제2 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(3)는 제2 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도이지만, 제1 유리 비함유 소결층(12)을 소결시킨 제1 온도보다 낮은 제2 온도로 열처리된다.
일례로서, 제1 유리 비함유 소결층(12)을 소결시키기 위해 850℃의 온도가 적용된 경우, 제2 유리 비함유 소결층(18)을 소결시키기 위해, 예를 들면 600℃의 온도가 적용된다.
제2 유리 비함유 소결층(18)에서는 공극(14) 및 열경화성 수지 유래의 탄소(15)가 존재함과 함께, 금속 분말의 원래 형상을 남기면서 일부 일체화된 금속 소결체(13a)가 존재한다.
이상과 같이 하여 형성된 제2 유리 비함유 소결층(18)의 실제 시료의 절단면을 촬영한 현미경 사진이 도 6에 나타나 있다. 도 6에 나타낸 시료는 제2 유리 비함유 도전성 페이스트로서 구리를 90체적%, 니켈을 10체적% 각각 포함하는 것을 사용하고, 600℃에서 열처리한 것이다. 도 6에서 금속 분말의 원래 형상을 일부 남긴 채 소결하고, 일부 일체화된 상태를 확인할 수 있다.
다음으로, 제1 실시형태의 경우와 같이 외부전극(11a)을 덮도록, 보다 구체적으로는 도 2에 나타내는 바와 같이, 제2 유리 비함유 소결층(18) 상에 니켈 도금막(16)이 형성되고, 추가로 그 위에 주석 도금막(17)이 형성된다.
[제3 실시형태]
도 3에는 본 발명의 제3 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1b)의 일부가 모식적으로 단면도에서 나타나 있다. 도 3에서 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명을 생략한다.
이하, 제3 실시형태의, 제1 실시형태와는 다른 점에 대해 설명한다.
적층 세라믹 콘덴서(1b)에서는 외부전극(11b)은 유리 비함유 소결층(12) 상에 형성되는 수지 함유 도체층(19)을 더 포함하는 것을 특징으로 하고 있다.
상술한 바와 같은 외부전극(11b)을 형성하기 위해, 도전성 페이스트로서, 도전성 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 제3 유리 비함유 도전성 페이스트가 준비된다. 여기서, 제3 유리 비함유 도전성 페이스트에 포함되는 도전성 금속 분말 및 열경화성 수지로는 상술한 제1 실시형태에서 준비된 유리 비함유 도전성 페이스트에 포함되는 금속 분말 및 열경화성 수지와 동일한 것을 사용할 수 있다.
다음으로, 제1 실시형태에서 설명한 바와 같이, 유리 비함유 소결층(12)을 형성한 후, 이 유리 비함유 소결층(12) 상에 상기 제3 유리 비함유 도전성 페이스트를 도포하고, 예를 들면 150℃에서 건조하는 공정이 실시된다. 이 도포 두께는 건조 후에 세라믹 소체(3)의 단면(7)을 덮는 부분에서 10~40㎛ 정도로 선택된다.
다음으로, 제3 유리 비함유 도전성 페이스트가 도포된 세라믹 소체(3)가 예를 들면 200℃에서 열처리되고, 그로써, 제3 유리 비함유 도전성 페이스트에 포함되는 열경화성 수지가 가열 경화되며, 수지 함유 도체층(19)이 유리 비함유 소결층(12) 상에 형성된다. 수지 함유 도체층(19)은 도 3에 나타내는 바와 같이, 도전성 금속 분말(20)을 분산시킨 열경화성 수지(21)로 구성된다.
다음으로, 제1 실시형태의 경우와 같이 외부전극(11b)을 덮도록, 보다 구체적으로는 도 3에 나타내는 바와 같이 수지 함유 도체층(19) 상에 니켈 도금막(16)이 형성되고, 추가로 그 위에 주석 도금막(17)이 형성된다.
[제4 실시형태]
도 4에는 본 발명의 제4 실시형태에 따른 칩형 세라믹 전자부품으로서의 적층 세라믹 콘덴서(1c)의 일부가 모식적으로 단면도에서 나타나 있다. 도 4에서 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고, 중복되는 설명을 생략한다.
이하, 제4 실시형태의, 제1 실시형태와는 다른 점에 대해 설명한다.
적층 세라믹 콘덴서(1c)에서는 외부전극(11c)은 세라믹 소체(3) 상에 형성되는 유리 함유 소결층(22)을 더 포함하고, 유리 함유 소결층(22) 상에 유리 비함유 소결층(12)이 형성되는 것을 특징으로 하고 있다.
상술한 바와 같이 외부전극(11c)을 형성하기 위해, 도전성 페이스트로서 유리 함유 소결층(22)이 되는 금속 분말 및 유리를 포함하는 유리 함유 도전성 페이스트가 준비된다. 여기서, 유리 함유 도전성 페이스트에 포함되는 금속 분말로는 예를 들면 구리를 포함하는 것이 사용된다.
다음으로, 상술한 유리 함유 도전성 페이스트가 내부도체(9)와 접하는 상태로 세라믹 소체(3)의 단면(7) 상에 도포된다.
다음으로, 유리 함유 도전성 페이스트가 도포된 세라믹 소체(3)가 열처리된다. 이로써, 유리를 함유하면서 금속 분말이 소결된 유리 함유 소결층(22)이 형성된다. 유리 함유 소결층(22)에서는 유리(23)를 포함하는 금속 소결체(24)가 형성된다.
다음으로, 제1 실시형태에서 사용한 것과 동일한, 예를 들면 구리 및 니켈을 포함하는 유리 비함유 도전성 페이스트가, 유리 함유 소결층(22) 상에 건조 후에 10~40㎛의 두께가 되도록 도포되고, 150℃에서 건조되며, 그 후 제1 실시형태의 경우와 마찬가지로, 예를 들면 800℃의 온도로 열처리됨으로써 유리 비함유 소결층(12)이 형성된다. 이 경우, 제1 실시형태의 경우와 마찬가지로 850℃의 열처리가 실시되어도 되는데, 850℃보다 낮은 800℃의 열처리가 실시되므로 소결성이 약간 낮아지고, 유리 비함유 소결층(12)에는 제2 실시형태에서의 제2 유리 비함유 소결층(18)의 경우와 마찬가지로 공극(14) 및 열경화성 수지 유래의 탄소(15)가 존재할 뿐만 아니라, 금속 분말의 원래 형상을 남기면서 일부가 일체화된 금속 소결체(13a)가 존재한다.
그리고 이와 같이 하여 형성된 외부전극(11c)을 덮도록 유리 비함유 소결층(12) 상에 니켈 도금막(16)이 형성되고, 추가로 그 위에 주석 도금막(17)이 형성된다.
[실험예]
이하의 표 1에 나타내는 바와 같은 비율로 구리 분말 및 니켈 분말을 포함하는 시료 1~9에 따른 유리 비함유 도전성 페이스트를 준비했다.
다음으로, 평면치수 1.0㎜×0.5㎜로서, 내부전극의 도전 성분이 니켈이며, 정전 용량 2.2㎌를 주는 세라믹 소체를 준비하고, 시료 1~9 각각에 따른 유리 비함유 도전성 페이스트를 세라믹 소체의 단면에 건조 후의 두께가 5~30㎛가 되도록 도포하고, 150℃에서 건조했다.
다음으로, 유리 비함유 도전성 페이스트가 도포된 세라믹 소체를 850℃에서 열처리하고, 외부전극이 되는 유리 비함유 소결층을 형성했다.
이상과 같이 하여 얻어진 시료 1~9에 따른 적층 세라믹 콘덴서에 대해, 표 1에 나타내는 바와 같이, "외부전극의 고착성", 보다 구체적으로는 "내부전극과의 접합" 및 "세라믹 소체와의 고착"을 평가함과 함께, 외부전극의 형상 유지성을 보기 위해 "외부전극 내의 소결"을 평가했다. 이들 평가는 시료가 되는 적층 세라믹 콘덴서의 절단면 드러내기 가공을 이온 밀링 장치로 실시하고, SEM으로 관찰함으로써 실시했다.
"내부전극과의 접합"에 대해서는 시료 수 10개에 대해, 내부전극의 니켈과 외부전극의 금속이 모든 시료에서 상호 확산되어 있으면 "○"로 하고, 모든 시료에서 상호 확산되어 있지 않으면 "×"로 했다. 상호 확산되어 있지 않은 시료가 전부가 아닌(몇 개의 시료에서 상호 확산되어 있는) 경우에는 "△"로 했다.
"세라믹 소체와의 고착"에 대해서는 시료 수 10개에 대해, 세라믹 소체와 외부전극이 모든 시료에서 밀착되어 있으면 "○"로 하고, 모든 시료에서 밀착되어 있지 않으면 "×"로 했다. 밀착되어 있지 않은 시료가 전부가 아닌(몇 개의 시료에서 밀착되어 있는) 경우에는 "△"로 했다.
"외부전극 내의 소결" 에 대해서는 시료 수 10개에 대해, 외부전극 내의 금속 분말이 모든 시료에서 소결되어 있으면 "○", 모든 시료에서 소결되어 있지 않으면 "×"로 했다. 소결되어 있지 않은 시료가 전부가 아닌(몇 개의 시료에서 소결되어 있는) 경우에는 "△"로 했다.
또한, 외부전극이 되는 유리 비함유 소결층이 형성된 시료 2~9에 대해, 온도 125℃, 상대 습도 95%, 인가 전압 5V를 144시간 부여한 내습 부하 시험을 실시하고, "내습 부하 신뢰성"을 평가했다. "내습 부하 신뢰성"에 대해서는 절연 저항이 저하되지 않으면 "○"로 하고, 저하되면 "×"로 했다. 한편, 시료 1에 대해서는 "내부전극과의 접합"이 "×"이었기 때문에, 내습 부하 시험을 실시하지 않았다.
표 1에서 시료 2~9가 본 발명의 범위 내의 것이다. 이들 시료 2~9 중 시료 3~7은 구리 분말 및 니켈 분말을 포함하고, 구리 분말 및 니켈 분말의 합계 체적에 대한 구리 분말의 체적이 30% 이상이면서 80% 이하라는 조건을 충족한다. 이들 시료 3~7에 따르면, 표 1에 나타낸 "내부전극과의 접합", "세라믹 소체와의 고착", "외부전극 내의 소결" 및 "내습 부하 신뢰성" 전체 항목에서 "○" 평가가 얻어졌다.
한편, 본 발명의 범위 내에 있지만 구리 분말 및 니켈 분말의 합계 체적에 대한 구리 분말의 체적이 30% 미만인 시료 2에 따르면, "내습 부하 신뢰성"에서 "○" 평가가 얻어졌지만, "내부전극과의 접합", "세라믹 소체와의 고착", 및 "외부전극 내의 소결"에서 "△" 평가로 되어 있다. 그러나 시료 2이어도 유리 비함유 도전성 페이스트가 도포된 세라믹 소체를 열처리하고, 외부전극이 되는 유리 비함유 소결층을 형성하기 위한 온도를 상술한 850℃보다 고온으로 열처리하면 "○" 평가가 얻어졌다.
또한, 본 발명의 범위 내에 있지만 구리 분말 및 니켈 분말의 합계 체적에 대한 구리 분말의 체적이 80%를 초과하는 시료 8 및 9에 따르면, "내부전극과의 접합", "세라믹 소체와의 고착", 및 "외부전극 내의 소결"에서 "○" 평가가 얻어졌지만, "내습 부하 신뢰성"에서 "×" 평가로 되어 있다. 그러나 이 "내습 부하 신뢰성"의 평가를 위한 내습 부하 시험에서는 상당히 과격한 환경을 시료에 부여하고 있으므로, 통상의 사용 환경에서는 특히 문제가 될 일은 없다.
이상, 본 발명에 따른 칩형 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예시하여 설명했는데, 본 발명은 도전성 페이스트를 사용하여 형성되는 외부전극을 포함하는 것이라면 다른 칩형 세라믹 전자부품에도 적용할 수 있다.
또한, 본 명세서에 기재된 각 실시형태는 예시적인 것이며, 다른 실시형태 간에 구성의 부분적인 치환 또는 조합이 가능하다.
1, 1a, 1b, 1c: 적층 세라믹 콘덴서
3: 세라믹 소체
7: 단면
9, 10: 내부전극(내부도체)
11, 11a, 11b, 11c: 외부전극
12: (제1) 유리 비함유 소결층
13, 13a: 금속 소결체
14: 공극
15: 열경화성 수지 유래의 탄소
16: 니켈 도금막
17: 주석 도금막
18: 제2 유리 비함유 소결층
19: 수지 함유 도체층
20: 도전성 금속 분말
21: 열경화성 수지
22: 유리 함유 소결층
3: 세라믹 소체
7: 단면
9, 10: 내부전극(내부도체)
11, 11a, 11b, 11c: 외부전극
12: (제1) 유리 비함유 소결층
13, 13a: 금속 소결체
14: 공극
15: 열경화성 수지 유래의 탄소
16: 니켈 도금막
17: 주석 도금막
18: 제2 유리 비함유 소결층
19: 수지 함유 도체층
20: 도전성 금속 분말
21: 열경화성 수지
22: 유리 함유 소결층
Claims (17)
- 내부도체를 가지면서 상기 내부도체의 일부가 표면에 노출된 세라믹 소체와, 상기 내부도체와 전기적으로 접속되면서 상기 세라믹 소체의 상기 표면의 일부를 덮도록 형성된 외부전극을 포함하는 칩형 세라믹 전자부품을 제조하는 방법으로서,
세라믹 소체를 준비하는 공정과,
상기 외부전극의 적어도 일부가 되는 도전성 페이스트를 준비하는 공정과,
상기 도전성 페이스트를 상기 세라믹 소체의 상기 표면의 일부를 덮도록 도포하는 공정과,
상기 도전성 페이스트가 도포된 상기 세라믹 소체를 열처리하는 공정을 포함하며,
상기 외부전극은 유리를 포함하지 않는 제1 유리 비함유 소결층을 포함하고,
상기 도전성 페이스트를 준비하는 공정은 구리를 포함하는 제1 금속 분말 및 제1 열경화성 수지를 포함하되 유리를 포함하지 않는 제1 유리 비함유 도전성 페이스트를 준비하는 공정을 포함하며,
상기 도전성 페이스트를 도포하는 공정은 상기 제1 유리 비함유 도전성 페이스트를 상기 세라믹 소체의 상기 표면의 일부를 덮도록 도포하는 공정을 포함하고,
상기 세라믹 소체를 열처리하는 공정은 상기 제1 유리 비함유 소결층을 형성하기 위해, 상기 제1 유리 비함유 도전성 페이스트가 도포된 상기 세라믹 소체를 상기 제1 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 제1 온도로 열처리하는 공정을 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 세라믹 소체를 열처리하는 공정 후, 상기 외부전극을 덮는 니켈 도금막 및 주석 도금막을 순차 형성하는 공정을 더 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 열처리하는 공정은 상기 제1 유리 비함유 소결층의 두께방향 전역에 걸쳐 상기 제1 열경화성 수지를 남기지 않도록 실시되는, 칩형 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 열처리하는 공정은 상기 제1 유리 비함유 소결층에서의 상기 세라믹 소체와의 계면 근방 부분에 상기 제1 금속 분말의 형상 및 상기 제1 열경화성 수지의 일부를 남기면서, 상기 제1 유리 비함유 소결층의 표층 부분에서 상기 제1 열경화성 수지를 남기지 않도록 실시되는, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 금속 분말은 은 및 니켈 중 적어도 하나를 더 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 금속 분말은 니켈을 더 포함하고, 구리 및 니켈의 합계 체적(體積)에 대한 구리의 체적이 30% 이상이면서 80% 이하인, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 세라믹 소체를 열처리하는 공정에서 상기 제1 열경화성 수지의 경화 온도보다 400℃ 높은 온도는 580℃인, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 외부전극은 상기 제1 유리 비함유 소결층 상에 형성되며 유리를 포함하지 않는 제2 유리 비함유 소결층을 더 포함하고,
상기 도전성 페이스트를 준비하는 공정은 구리를 포함하는 제2 금속 분말 및 제2 열경화성 수지를 포함하되 유리를 포함하지 않는 제2 유리 비함유 도전성 페이스트를 준비하는 공정을 더 포함하며,
상기 도전성 페이스트를 도포하는 공정은 상기 제1 유리 비함유 소결층 상에 상기 제2 유리 비함유 도전성 페이스트를 도포하는 공정을 더 포함하고,
상기 세라믹 소체를 열처리하는 공정은 상기 제2 유리 비함유 소결층을 형성하기 위해, 상기 제2 유리 비함유 도전성 페이스트가 도포된 상기 세라믹 소체를 상기 제2 열경화성 수지의 경화 온도보다 400℃ 높은 온도 이상의 온도이면서 상기 제1 온도보다 낮은 제2 온도로 열처리하는 공정을 더 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제8항에 있어서,
상기 제2 유리 비함유 도전성 페이스트는 상기 제1 유리 비함유 도전성 페이스트와 동일한 조성을 가지는, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 외부전극은 수지 함유 도체층을 더 포함하고,
상기 도전성 페이스트를 준비하는 공정은 도전성 금속 분말 및 열경화성 수지를 포함하되 유리를 포함하지 않는 제3 유리 비함유 도전성 페이스트를 준비하는 공정을 더 포함하며,
상기 도전성 페이스트를 도포하는 공정은 상기 제1 유리 비함유 소결층을 덮도록 상기 제3 유리 비함유 도전성 페이스트를 도포하는 공정을 더 포함하고,
상기 세라믹 소체를 열처리하는 공정은 상기 제3 유리 비함유 도전성 페이스트에 포함되는 상기 열경화성 수지를 가열 경화시키는 공정을 더 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 도전성 페이스트를 도포하는 공정은 상기 제1 유리 비함유 도전성 페이스트를 상기 내부도체와 접하는 상태로 상기 세라믹 소체의 상기 표면의 일부 상에 도포하는 공정을 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 외부전극은 유리를 포함하는 유리 함유 소결층을 더 포함하고,
상기 도전성 페이스트를 준비하는 공정은 금속 분말 및 유리를 포함하는 유리 함유 도전성 페이스트를 준비하는 공정을 더 포함하며,
상기 도전성 페이스트를 도포하는 공정은 상기 유리 함유 도전성 페이스트를 상기 내부도체와 접하는 상태로 상기 세라믹 소체의 상기 표면의 일부 상에 도포하는 공정을 더 포함하고,
상기 세라믹 소체를 열처리하는 공정은 상기 유리 함유 소결층을 형성하기 위해, 상기 유리 함유 도전성 페이스트가 도포된 상기 세라믹 소체를 열처리하는 공정을 더 포함하며,
상기 제1 유리 비함유 도전성 페이스트를 도포하는 공정은 상기 제1 유리 비함유 도전성 페이스트를 상기 유리 함유 소결층 상에 도포하는 공정을 포함하는, 칩형 세라믹 전자부품의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020237019178A KR102678753B1 (ko) | 2019-03-28 | 2020-02-27 | 칩형 세라믹 전자부품 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019062900 | 2019-03-28 | ||
| JPJP-P-2019-062900 | 2019-03-28 | ||
| PCT/JP2020/008131 WO2020195522A1 (ja) | 2019-03-28 | 2020-02-27 | チップ型セラミック電子部品およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237019178A Division KR102678753B1 (ko) | 2019-03-28 | 2020-02-27 | 칩형 세라믹 전자부품 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210122840A KR20210122840A (ko) | 2021-10-12 |
| KR102546723B1 true KR102546723B1 (ko) | 2023-06-21 |
Family
ID=72609287
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217028640A KR102546723B1 (ko) | 2019-03-28 | 2020-02-27 | 칩형 세라믹 전자부품의 제조 방법 |
| KR1020237019178A KR102678753B1 (ko) | 2019-03-28 | 2020-02-27 | 칩형 세라믹 전자부품 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237019178A KR102678753B1 (ko) | 2019-03-28 | 2020-02-27 | 칩형 세라믹 전자부품 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20210375544A1 (ko) |
| JP (1) | JP7136333B2 (ko) |
| KR (2) | KR102546723B1 (ko) |
| CN (1) | CN113632187B (ko) |
| WO (1) | WO2020195522A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230048436A (ko) | 2020-09-25 | 2023-04-11 | 가부시키가이샤 무라타 세이사쿠쇼 | 칩형 세라믹 전자부품 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180233289A1 (en) * | 2017-01-25 | 2018-08-16 | Holy Stone Enterprise Co., Ltd. | Multilayer ceramic capacitor |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2058410C (en) * | 1991-06-25 | 1996-08-27 | Iwao Ueno | Laminated semiconductor ceramic capacitor with a grain boundary-insulated structure and a method for producing the same |
| US6132486A (en) * | 1998-11-09 | 2000-10-17 | Symmco, Inc. | Powdered metal admixture and process |
| JP2000216046A (ja) | 1999-01-26 | 2000-08-04 | Murata Mfg Co Ltd | 積層セラミック電子部品 |
| US6829136B2 (en) * | 2002-11-29 | 2004-12-07 | Murata Manufacturing Co., Ltd. | Dielectric ceramic, method for making the same, and monolithic ceramic capacitor |
| TWI246095B (en) | 2004-02-27 | 2005-12-21 | Murata Manufacturing Co | Multilayer ceramic electronic component and method of manufacturing thereof |
| JP4208010B2 (ja) * | 2004-04-23 | 2009-01-14 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| JP4803451B2 (ja) * | 2006-12-26 | 2011-10-26 | Ｔｄｋ株式会社 | 電子部品及びその実装構造 |
| JP5266874B2 (ja) | 2008-05-23 | 2013-08-21 | パナソニック株式会社 | セラミック電子部品の製造方法 |
| JP5251589B2 (ja) | 2009-02-24 | 2013-07-31 | 株式会社村田製作所 | セラミックコンデンサの製造方法 |
| KR20110067509A (ko) * | 2009-12-14 | 2011-06-22 | 삼성전기주식회사 | 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 |
| KR101079382B1 (ko) * | 2009-12-22 | 2011-11-02 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조방법 |
| WO2012111479A1 (ja) | 2011-02-16 | 2012-08-23 | 株式会社 村田製作所 | 導電性ペースト、太陽電池、及び太陽電池の製造方法 |
| KR20140012322A (ko) * | 2012-07-19 | 2014-02-03 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 제조 방법 |
| JP6015221B2 (ja) * | 2012-08-07 | 2016-10-26 | 株式会社村田製作所 | セラミック電子部品の製造方法 |
| WO2015045625A1 (ja) * | 2013-09-24 | 2015-04-02 | 株式会社村田製作所 | 積層セラミック電子部品 |
| JP2015109411A (ja) | 2013-10-25 | 2015-06-11 | 株式会社村田製作所 | セラミック電子部品 |
| JP2018098327A (ja) | 2016-12-13 | 2018-06-21 | 太陽誘電株式会社 | 積層セラミックコンデンサおよびその製造方法 |
| KR101941954B1 (ko) * | 2017-07-04 | 2019-01-24 | 삼성전기 주식회사 | 적층 세라믹 커패시터 |
| US11371122B2 (en) * | 2019-02-28 | 2022-06-28 | Taiyo Yuden Co., Ltd. | Magnetic alloy powder and method for manufacturing same, as well as coil component made of magnetic alloy powder and circuit board carrying same |
| KR102678767B1 (ko) * | 2019-03-28 | 2024-06-26 | 가부시키가이샤 무라타 세이사쿠쇼 | 칩형 세라믹 전자부품 |
-
2020
- 2020-02-27 KR KR1020217028640A patent/KR102546723B1/ko active IP Right Grant
- 2020-02-27 KR KR1020237019178A patent/KR102678753B1/ko active IP Right Grant
- 2020-02-27 WO PCT/JP2020/008131 patent/WO2020195522A1/ja active Application Filing
- 2020-02-27 CN CN202080023985.3A patent/CN113632187B/zh active Active
- 2020-02-27 JP JP2021508855A patent/JP7136333B2/ja active Active
-
2021
- 2021-08-18 US US17/405,063 patent/US20210375544A1/en active Pending
-
2024
- 2024-02-14 US US18/441,192 patent/US20240186066A1/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180233289A1 (en) * | 2017-01-25 | 2018-08-16 | Holy Stone Enterprise Co., Ltd. | Multilayer ceramic capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210375544A1 (en) | 2021-12-02 |
| KR20210122840A (ko) | 2021-10-12 |
| JPWO2020195522A1 (ko) | 2020-10-01 |
| CN113632187B (zh) | 2023-06-27 |
| US20240186066A1 (en) | 2024-06-06 |
| CN113632187A (zh) | 2021-11-09 |
| KR102678753B1 (ko) | 2024-06-27 |
| JP7136333B2 (ja) | 2022-09-13 |
| KR20230092016A (ko) | 2023-06-23 |
| WO2020195522A1 (ja) | 2020-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102558658B1 (ko) | 칩형 세라믹 전자부품의 제조 방법 | |
| US8553390B2 (en) | Ceramic electronic component | |
| US10541078B2 (en) | Electronic component | |
| TWI686825B (zh) | 多層陶瓷電子組件及具有該電子組件的印刷電路板 | |
| KR102112107B1 (ko) | 전자부품 및 전자부품의 제조 방법 | |
| TWI665691B (zh) | 積層陶瓷電容器及其製造方法 | |
| US12100557B2 (en) | Electronic component | |
| US20180254147A1 (en) | Face Down MLCC | |
| KR102546723B1 (ko) | 칩형 세라믹 전자부품의 제조 방법 | |
| JP7494925B2 (ja) | チップ型セラミック電子部品およびその製造方法 | |
| JP2013110372A (ja) | チップ型電子部品 | |
| WO2017002495A1 (ja) | チップ型セラミック電子部品 | |
| KR20200064860A (ko) | 적층 세라믹 커패시터 | |
| KR102076151B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| CN114284665B (zh) | 一种大功率微波负载片及其制备方法 | |
| JP4544838B2 (ja) | ビア導体用銅ペーストとそれを用いたセラミック配線基板 | |
| JP2005217128A (ja) | セラミック電子部品 | |
| JPH0544838B2 (ko) | ||
| JPH10172859A (ja) | セラミック電子部品およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |