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KR102546639B1 - 반도체 장치 - Google Patents

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KR102546639B1
KR102546639B1 KR1020170155870A KR20170155870A KR102546639B1 KR 102546639 B1 KR102546639 B1 KR 102546639B1 KR 1020170155870 A KR1020170155870 A KR 1020170155870A KR 20170155870 A KR20170155870 A KR 20170155870A KR 102546639 B1 KR102546639 B1 KR 102546639B1
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South Korea
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sub
interfacial layer
interfacial
interlayer insulating
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KR1020170155870A
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김준관
안상훈
한규희
박재화
박희숙
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삼성전자주식회사
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Abstract

반도체 장치를 제공한다. 기판 상의 소자 영역, 상기 소자 영역 상의 층간 절연막, 상기 층간 절연막의 일 면에 제 1 계면층이 제공된다. 상기 제 1 계면층을 사이에 두고 상기 층간 절연막과 이격되고, 상기 층간 절연막보다 유전 상수가 작은 저유전층, 및 상기 저유전층 내의 배선층을 포함한다. 상기 제 1 계면층은 상기 저유전층과 접하는 제 1 서브 계면층 및 상기 층간 절연막과 접하는 제 2 서브 계면층을 포함한다. 상기 제 2 서브 계면층의 수소 투과도는 상기 제 1 서브 계면층의 수소 투과도보다 낮다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 또한, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 향상된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는, 기판 상의 소자 영역; 상기 소자 영역 상의 층간 절연막; 상기 층간 절연막의 일 면에 제공되는 제 1 계면층(interface layer); 상기 제 1 계면층을 사이에 두고 상기 층간 절연막과 이격되고, 상기 층간 절연막보다 유전 상수가 작은 저유전층; 및 상기 저유전층 내의 배선층을 포함하고, 상기 제 1 계면층은 상기 저유전층과 접하는 제 1 서브 계면층 및 상기 층간 절연막과 접하는 제 2 서브 계면층을 포함하고, 상기 제 2 서브 계면층의 수소 투과도는 상기 제 1 서브 계면층의 수소 투과도보다 낮을 수 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는, 기판 상의 소자 영역; 상기 소자 영역 상에 제공되고 그 내부에 배선층들을 포함하는 복수의 저유전층들; 상기 저유전층들 상의 층간 절연막; 상기 층간 절연막 상의 수소 공급층; 및 상기 저유전층들 중 최상층과 상기 층간 절연막 사이의 상부 계면층을 포함하고, 상기 상부 계면층은 저유전 계면층 및 상기 저유전 계면층 상의 수소 블로킹층을 포함하고, 상기 수소 블로킹층의 밀도는 상기 상부 계면층의 밀도보다 높을 수 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는, 기판 상의 소자 영역; 상기 소자 영역 상에 제공되고 그 내부에 배선층을 포함하는 저유전층; 상기 저유전층 상의 상부 층간 절연막; 상기 상부 층간 절연막 상의 수소 공급층; 및 상기 저유전층과 상기 상부 층간 절연막 사이의 상부 계면층을 포함하고, 상기 상부 계면층은 제 1 서브 계면층 및 상기 제 1 서브 계면층 상의 제 2 서브 계면층을 포함하고, 상기 제 2 서브 계면층의 수소 투과도는 상기 제 1 서브 계면층의 수소 투과도보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 수소를 트랜지스터들에 공급하여 반도체 장치의 전기적 특성을 개선할 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 장치는 얼로이 공정에서 수소가 전달 경로로 집중하도록 하여 얼로이 공정의 효율성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도들이다.
도 3는 도 2의 Q 영역의 확대도이다.
도 4는 도 3의 R1 영역의 확대도이다.
도 5는 도 4의 S 영역의 확대도이다.
도 6은 도 4의 T 영역의 확대도이다.
도 7은 본 발명의 비교예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다.
도 9는 도 8의 R2 영역의 확대도이다.
도 10은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다.
도 11은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다.
도 12은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다.
도 13은 도 12의 R3 영역의 확대도이다.
도 14는 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다.
도 15 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도들이다. 도 3는 도 2의 Q 영역의 확대도이다. 도 4는 도 3의 R1 영역의 확대도이다. 도 5는 도 4의 S 영역의 확대도이다. 도 6은 도 4의 T 영역의 확대도이다. 도 7은 본 발명의 비교예에 따른 반도체 장치의 단면도이다.
도 1 내지 도 5를 참조하여, 소자 영역(ELR)과 상기 소자 영역(ELR) 상의 배선 영역(LLR)을 포함하는 반도체 장치가 제공될 수 있다. 상기 소자 영역(ELR)은 기판(100) 및 이에 형성된 복수의 트랜지스터들을 포함하는 영역일 수 있다. 본 발명의 반도체 장치가 메모리 장치인 경우, 상기 소자 영역(ELR)은 셀 어레이 영역(CAR) 및 상기 셀 어레이 영역(CAR)을 구동하기 위한 주변 회로 영역(PCR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 이와는 달리, 본 발명의 반도체 장치가 비메모리 장치인 경우, 상기 소자 영역(ELR)은 셀 어레이 영역(CAR)을 포함하지 않을 수 있다. 이하 메모리 장치를 기준으로 설명되나 본 발명의 개념은 이에 제한되지 않는다.
상기 셀 어레이 영역(CAR)은 셀 트랜지스터 영역(CS) 및 상기 셀 트랜지스터 영역(CS) 상의 정보 저장 구조체(DSS)를 포함할 수 있다. 본 발명의 반도체 메모리 장치가 디램 장치인 경우, 상기 정보 저장 구조체(DSS)는 커패시터들을 포함할 수 있다. 상기 커패시터들은 하부 전극, 상부 전극 및 상기 하부 전극과 상기 하부 전극 사이의 유전층을 포함할 수 있다.
상기 셀 트랜지스터 영역(CS)은 소자 분리막(101)에 의하여 정의되는 제 1 활성 영역들(ACT1), 워드 라인들(WL) 및 비트 라인들(BL)로 구성되는 단위 메모리 셀들을 포함할 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 기판(100)의 상부에 제공되는 상기 제 1 활성 영역들(ACT1)은 수평적으로 분리된 바들(bars)의 형태를 가지며, 상기 기판(100)의 상면과 평행한 제 1 방향(D1) 및 제 2 방향(D2) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(D3)으로 연장될 수 있다. 일 예로, 상기 워드 라인들(WL)은 상기 기판(100)의 상부에 매립되어 상기 제 1 방향(D1)으로 연장되며 상기 제 1 활성 영역들(ACT1)을 가로지를 수 있다.
상기 제 1 활성 영역들(ACT1) 각각에 상기 워드 라인들(WL)에 의하여 서로 분리된 복수의 불순물 영역들이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 워드 라인들(WL)과 교차하여 상기 제 2 방향(D2)으로 연장되며 복수의 제 1 활성 영역들(ACT1)과 연결될 수 있다. 상기 비트 라인들(BL) 사이에 상기 정보 저장 구조체(DSS), 일 예로, 커패시터와 연결되는 노드 콘택들(NT)이 제공될 수 있다. 이상, 디램을 기준으로 설명되었으나, 본 발명의 반도체 메모리 장치는 디램에 한정되지 않으며, 상변화 물질과 같은 가변 저항체를 포함하는 메모리 장치일 수 있다.
상기 주변 회로 영역(PCR)은 주변 트랜지스터 영역(PS)을 포함할 수 있다. 상기 주변 트랜지스터 영역(PS)은 소자 분리막(101)에 의하여 정의되는 제 2 활성 영역들(ACT2) 및 이들 상의 트랜지스터들을 포함할 수 있다. 상기 주변 트랜지스터 영역(PS)과 상기 셀 트랜지스터 영역(CS)을 덮는 하부 층간 절연막(105)이 제공될 수 있다. 일 예로, 상기 하부 층간 절연막(105)은 유전 상수가 4.4 이상일 수 있다. 일 예로, 상기 하부 층간 절연막(105)은 BPSG (boro-phosphosilicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX(flowable oxide), TEOS (tetraethylortho silicate), HDP CVD (high density plasma chemical vapor deposition) 산화물, 또는 HSQ(hydrogen silisesquioxane)을 포함할 수 있다.
상기 배선 영역(LLR)은 층간 절연막들, 저유전층들 및 이들 내에 형성된 배선층들을 포함할 수 있다. 일 예로, 저유전층들(LK1, LK2, LK3) 상에 층간 절연막들(161, 166)이 제공될 수 있다. 제 1 저유전층(LK1), 제 2 저유전층 (LK2), 및 제 3 저유전층(LK3) 내에 각각 제 1 배선층(131), 제 2 배선층(133), 및 제 3 배선층(135)이 제공될 수 있다. 상기 저유전층의 개수 및 상기 배선의 개수는 이에 한정되지 않으며 변경될 수 있다.
본 명세서에서 저유전층은 유전 상수가 4.4보다 작은 절연층을 지칭한다. 일 예로, 상기 저유전층들(LK1, LK2, LK3)은 SiCOH를 포함할 수 있다. 상기 제 1 내지 제 3 배선층들(131, 133, 135)은 다마신 공정으로 형성된 배선층들일 수 있다. 일 예로, 상기 제 1 내지 제 3 배선층들(131, 133, 135)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 상기 제 1 내지 제 3 배선층들(131, 133, 135) 중 적어도 일부는 듀얼 다마신 공정으로 형성될 수 있다. 일 예로, 상기 제 2 배선층(133) 및 상기 제 3 배선층(135)은 일 방향으로 연장되는 라인 타입 구조의 하면에 제공되는 비아(VI)를 포함할 수 있다. 다마신 공정의 결과, 상기 제 1 내지 제 3 배선층들(131, 133, 135)의 상부 폭은 하부 폭보다 클 수 있으나, 이에 한정되지 않는다.
상기 제1 내지 제 3 저유전층들(LK1, LK2, LK3) 중 일부의 두께는 서로 다를 수 있다. 일 예로, 상기 제 1 저유전층(LK1)의 두께는 상기 제 2 저유전층(LK2)의 두께 및 상기 제 3 저유전층(LK3)의 두께보다 작을 수 있다. 상기 제1 내지 제 3 저유전층들(LK1, LK2, LK3)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않으며 상기 제1 내지 제 3 저유전층들(LK1, LK2, LK3) 중 일부는 유전상수가 다르거나 조성이 다른 물질로 형성될 수 있다.
상기 제 1 배선층(131) 중 상기 셀 어레이 영역(CAR) 상의 일부는 제 2 하부 콘택(113)을 통하여 상기 정보 저장 구조체(DSS)의 상부, 일 예로 커패시터들의 상부 전극에 연결될 수 있다. 상기 제 1 배선층(131) 중 상기 주변 회로 영역(PCR) 상의 일부는 제 1 하부 콘택(111)을 통하여 상기 주변 트랜지스터 영역(PS)에 연결될 수 있다. 일 예로, 상기 제 1 하부 콘택(111)은 주변 트랜지스터의 소스/드레인 영역에 연결될 수 있다. 상기 제 1 및 제 2 하부 콘택들(111, 113)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
반도체 소자의 집적도 증가에 따라 배선들의 선폭 및 배선들 사이의 간격이 줄어들고 있다. 본 발명의 실시예들에 따라 배선들이 제공되는 절연막을 저유전막으로 하는 경우, 배선들 사이의 정전 결합(capacitive coupling) 문제를 줄일 수 있다.
상기 제 3 저유전층(LK3) 상에 상부 층간 절연막이 제공될 수 있다. 상기 상부 층간 절연막은 제 1 층간 절연막(161) 및 제 2 층간 절연막(166)을 포함할 수 있다. 상기 제 1 층간 절연막(161) 및 상기 제 2 층간 절연막(166)은 상기 저유전층들(LK1, LK2, LK3) 보다 유전 상수가 큰 절연층들일 수 있다. 일 예로, 제 1 층간 절연막(161) 및 제 2 층간 절연막(166) 각각은 유전 상수가 4.4 이상일 수 있다. 상기 제 1 층간 절연막(161) 및 제 2 층간 절연막(166)은 BPSG (boro-phosphosilicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX(flowable oxide), TEOS (tetraethylortho silicate), HDP CVD 절연물질(high density plasma CVD dielectric, 이하 HDP층), 또는 HSQ(hydrogen silisesquioxane)을 포함할 수 있다.
상기 제 1 층간 절연막(161) 내에 상부 콘택들(121)이 제공될 수 있다. 상기 제 2 층간 절연막(166) 내에 상부 배선층(151)이 제공될 수 있다. 상기 상부 콘택들(121)은 상기 제 1 층간 절연막(161)을 관통하여 상기 상부 배선층(151)을 상기 제 3 배선층(135)에 연결할 수 있다. 일 예로, 상기 상부 콘택들(121)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다. 상기 상부 배선층(151)은 상기 제 1 내지 제 3 배선층들(131, 133, 135)과 다른 도전 물질을 포함할 수 있다. 일 예로, 상기 상부 배선층(151) 알루미늄(Al)을 포함할 수 있다. 상기 제 2 층간 절연막(166)은 상기 상부 배선층(151)을 덮을 수 있다.
상기 배선층들(131, 133, 135, 121) 및 상기 콘택들(131, 133, 121) 중 적어도 일부는 배리어층(Ba)을 포함할 수 있다. 상기 배리어층(Ba)은 티타늄질화물 또는 탄탈륨 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
상기 제 2 층간 절연막(166) 상에 패시베이션층(169)이 제공될 수 있다. 상기 패시베이션층(169)은 상기 제 1 및 제 2 층간 절연막(166)에 비하여 밀도가 높은 물질을 포함할 수 있다. 일 예로, 상기 패시베이션층(169)은 실리콘질화물을 포함할 수 있다.
반도체 장치는 제조 공정, 예컨대 산화 공정, 플라즈마 식각 공정 등 중에 단위 소자에 결함이 발생되어 전기적 특성이 저하될 수 있다. 예컨대, 단위 소자의 실리콘 산화막과 실리콘 기판 사이, 게이트 산화막과 기판 사이의 계면 등에 댕글링 본드(dangling bond)가 형성될 수 있고, 이로 인해 누설 전류가 증가되어 반도체 장치의 전기적 특성이 저하될 수 있다. 디램 반도체 장치의 경우, 데이터를 새롭게 기억시켜주는 리프레시(refresh) 방식을 사용하여 일정 주기마다 기존의 데이터를 다시 기억시키는 동작이 필요하다. 이 경우, 일정 주기를 리프레시 주기 또는 데이터 보유 시간(data retention time)이라 한다. 디램의 소모 전력을 줄이고, 동작 속도를 높이기 위해서는 데이터 보유 시간을 줄이는 것이 요구된다. 그러나 상술한 댕글링 본드와 같은 실리콘 결정의 구조적 결함에 의하여 트랜지스터들에 누설 전류가 증가되고 데이터 보유 시간 또한 감소될 수 있다.
상기 제 1 층간 절연막(161)과 상기 제 2 층간 절연막(166) 중 적어도 하나는 수소 공급막일 수 있다. 일 예로, 상기 제 2 층간 절연막(166)은 상기 제 1 층간 절연막(161)에 비하여 상대적으로 수소의 공급 능력이 높은 절연막일 수 있다. 일 예로, 상기 제 1 층간 절연막(161)은 TEOS층일 수 있고, 상기 제 2 층간 절연막(166)은 HDP층일 수 있다. 이와는 달리, 상기 제 1 층간 절연막(161)과 상기 제 2 층간 절연막(166) 모두 HDP층일 수 있다. 또는, 상기 제 2 층간 절연막(166)은 TEOS층이고, 상기 제 1 층간 절연막(161)은 HDP층일 수 있다. 이하, 상기 제 2 층간 절연막(166)을 수소 공급막(HSL)으로 설명하나, 이에 한정되지 않는다.
본 발명의 실시예들에 따르면, 댕글링 본드에 전자를 공급할 수 있는 수소를 트랜지스터들에 공급하여 데이터 보유 시간의 감소를 방지할 수 있다. 즉, 수소 공급막(HSL)이 층간 절연막으로 상기 배선 영역(LLR) 내에 배치될 수 있다. 수소 공급막(HSL)을 통하여 수소를 공급하는 경우, 수소 가스 분위기에서 어닐링을 진행하는 것에 비하여 수소의 확산을 차단하는 막들에 영향을 덜 받을 수 있다.
수소 공급막(HSL)은 이하 도 19를 참조하여 설명될 얼로이(alloy) 공정에서, 배선층들(131, 133, 135, 151) 및 콘택들(111, 113, 121)을 통하여 상기 주변 트랜지스터 영역(PS)의 트랜지스터들 및/또는 상기 셀 트랜지스터 영역(CS)의 트랜지스터들에 수소를 공급할 수 있다. 즉, 수소 공급막(HSL)의 수소는 배선들 및 콘택들을 수소 전달 경로(5)로 하여 상기 기판(100) 상의 트랜지스터들에 공급될 수 있다. 도시된 수소 전달 경로(5)는 하나의 예시일 뿐이며, 배선층들(131, 133, 135, 151) 및 콘택들(111, 113, 121)을 통한 다른 수소 전달 경로들이 다양하게 제공될 수 있다.
상기 저유전층들(LK1, LK2, LK3)과 상기 층간 절연막들(105, 161, 166) 사이에 계면층들이 제공될 수 있다. 일 예로, 상기 제 3 저유전층(LK3)과 상기 제 1 층간 절연막(161) 사이에 상부 계면층(UE)이 제공되고, 상기 제 1 저유전층(LK1)과 상기 하부 층간 절연막(105) 사이에 하부 계면층(LE)이 제공될 수 있다. 일 예로, 상기 상부 계면층(UE)은 상기 저유전층들(LK1, LK2, LK3) 중 최상층과 접하는 계면층일 수 있고, 상기 하부 계면층(LE)은 상기 저유전층들(LK1, LK2, LK3) 중 최하층과 접하는 계면층일 수 있다.
상기 저유전층들(LK1, LK2, LK3) 사이에는 중간 계면층들(ME1, ME2)이 제공될 수 있다. 일 예로, 상기 제 1 저유전층(LK1)과 상기 제 2 저유전층(LK2) 사이에 제 1 중간 계면층(ME1)이 제공되고, 상기 제 2 저유전층(LK2)과 상기 제 3 저유전층(LK3) 사이에 제 2 중간 계면층(ME2)이 제공될 수 있다.
상기 상부 계면층(UE) 및/또는 상기 하부 계면층(LE)은 서로 다른 특성을 갖는 복수의 절연층들을 포함할 수 있다. 일 예로, 도 3 내지 도 6에 도시된 바와 같이, 상기 상부 계면층(UE)은 상기 제 3 저유전층(LK3)과 접하는 제 1 서브 계면층(SS1)과, 상기 제 1 층간 절연막(161)과 접하는 제 2 서브 계면층(SS2)을 포함할 수 있다. 이와는 달리, 상기 하부 계면층(LE) 및 상기 제 1 및 제 2 중간 계면층들(ME1, ME2)은 제 2 서브 계면층(SS2)을 포함하지 않고 상기 제 1 서브 계면층(SS1)과 동일한 물질로 구성된 단일층들일 수 있다.
상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 수소 투과도가 낮은 물질을 포함할 수 있다. 즉, 상기 제 2 서브 계면층(SS2)은 수소 블로킹층으로 기능할 수 있다. 상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)의 상면, 즉 상기 제 1 서브 계면층(SS1)과 상기 수소 공급막(HSL) 사이에 배치될 수 있다. 도 4에 도시된 것과 같이, 상기 제 1 서브 계면층(SS1) 보다 수소 투과도가 낮은 상기 제 2 서브 계면층(SS2)에 의하여, 상기 수소 공급막(HSL)로부터 공급되는 수소(H)는 상기 제 2 서브 계면층(SS2)에 의하여 차단되어 상기 상부 콘택(121) 쪽으로 유도될 수 있다. 일 예로, 상기 수소 공급막(HSL)로부터 공급되는 수소(H)는 수소 원자이거나 수소 분자일 수 있다. 그 결과, 수소는 도 2의 수소 전달 경로(5)로 집중될 수 있고, 이를 따라 상기 기판(100) 상의 트랜지스터들에 공급될 수 있다. 따라서, 이하 설명될 얼로이 공정의 효율이 증가될 수 있다.
도 7은 본 발명의 비교예에 따른 반도체 장치의 단면도이다. 상부 계면층(UE)이 상기 제 1 서브 계면층(SS1)의 단일층인 경우, 상기 수소 공급막(HSL)로부터 공급되는 수소 중 일 부분은 상기 수소 전달 경로(5)로 유도되지 않고 상기 상부 계면층(UE)을 통과할 수 있다. 이 중, 일부는 상기 상부 계면층(UE)과 상기 제 3 저유전층(LK3) 사이의 제 1 계면(IF1)에서 버블들(BB)을 형성할 수 있다. 상기 버블들(BB)은 상기 제 1 계면(IF1)에서 상기 상부 계면층(UE)과 상기 제 3 저유전층(LK3) 사이의 박리를 초래하거나, 얼라인 키(align key) 상에 발생 시, 얼라인 오류를 발생시킬 수 있다. 본 발명의 실시예들에 따르면 위와 같은 박리 현상 또는 얼라인 오류를 방지하여 신뢰성을 개선할 수 있다.
상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 밀도가 높을 수 있다. 일 예로, 상기 제 2 서브 계면층(SS2)의 밀도는 상기 제 1 서브 계면층(SS1)의 밀도의 약 1.1배 내지 약 3배일 수 있다. 상기 제 1 서브 계면층(SS1)은 상기 제 2 서브 계면층(SS2)에 비하여 더 많은 내부 기공들(pores)이 상호 연결된 열린(open) 내부 구조를 가질 수 있다.
상기 제 1 서브 계면층(SS1)은 상기 제 2 서브 계면층(SS2)보다 유전 상수가 낮은 저유전 계면층일 수 있다. 일 예로, 상기 제 1 서브 계면층(SS1)의 유전 상수는 6보다 작을 수 있고, 상기 제 2 서브 계면층(SS2)의 유전 상수는 6이상일 수 있다. 상기 제 1 서브 계면층(SS1)은 상기 제 3 배선층(135)의 상면의 적어도 일부를 덮어 이하 설명될 배리어층(Ba)과 함께 확산 방지막으로 기능할 수 있다.
상기 제 1 서브 계면층(SS1)은 상기 제 2 서브 계면층(SS2)보다 상기 제 3 저유전층(LK3)과 계면 접착력(interface adhesion force)이 높을 수 있다. 상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 상기 제 1 층간 절연막(161)과 계면 접착력이 높을 수 있다. 즉, 상기 제 1 서브 계면층(SS1)은 상기 제 1 계면(IF1)에서 상기 제 3 저유전층(LK3)과 계면 접착력이 우수하며, 상기 제 2 서브 계면층(SS2)은 상기 제 1 계면(IF1)의 반대면인 제 2 계면(IF2)에서 상기 제 1 층간 절연막(161)과 계면 접착력이 우수할 수 있다.
상기 제 1 서브 계면층(SS1)은 Si, C, 및 N을 포함할 수 있다. 일 예로 상기 제 1 서브 계면층(SS1)은 SiCN을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 서브 계면층(SS1)은 BN, BCN, AlN, 또는 AlCN을 포함할 수 있다. 상기 제 1 서브 계면층(SS1)이 SiCN층과 같이 탄소를 포함하는 경우, 탄소의 농도는 약 10wt% 내지 약 50wt%일 수 있다.
상기 제 2 서브 계면층(SS2)은 Si 및 N을 포함할 수 있다. 일 예로 상기 제 2 서브 계면층(SS2)은 SiN을 포함할 수 있다. 다른 실시예에서 상기 제 2 서브 계면층(SS2)은 Al2O3, BN, 또는 AlN를 포함할 수 있다.
상기 제 1 서브 계면층(SS1)은 상기 제 2 서브 계면층(SS2)과 동일한 두께를 가질 수 있다. 이와는 달리, 상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 두꺼울 수 있다. 일 예로, 상기 제 2 서브 계면층(SS2)의 두께(t2)는 상기 제 1 서브 계면층(SS1)의 두께(t1)의 약 2배 내지 약 10배일 수 있다. 일 예로, 상기 제 1 서브 계면층(SS1)의 두께(t1)는 약 100Å 내지 약 500 Å일 수 있다. 상기 제 2 서브 계면층(SS2)의 두께(t2)는 약 400Å 내지 약 1000Å일 수 있다. 상기 제 3 저유전층(LK3)의 두께는 상기 상부 계면층(UE)의 두께의 약 3배 내지 약 5배일 수 있다. 일 예로, 상기 제 3 저유전층(LK3)의 두께는 약 3000Å 내지 약 5000Å이고, 상기 상부 계면층(UE)의 두께는 약 500Å 내지 약 1500Å일 수 있다.
상기 제 1 서브 계면층(SS1)과 상기 제 2 서브 계면층(SS2)은 서로 다른 물질로 형성되어 서로 다른 식각 특성을 가질 수 있다. 또한, 상기 제 1 서브 계면층(SS1)과 상기 제 2 서브 계면층(SS2) 사이의 계면은 높은 계면 에너지에 의하여 상대적으로 식각이 빠른 속도로 진행될 수 있다. 그 결과, 도 6에 도시된 것과 같이, 상기 제 1 서브 계면층(SS1)과 상기 제 2 서브 계면층(SS2) 사이에 함몰부(PR)가 형성될 수 있다. 상기 함몰부(PR)에 인접한 상기 상부 콘택(121)은 상기 함몰부(PR)를 채울 수 있다. 일 예로, 상기 상부 콘택(121)이 배리어층(Ba)을 포함하는 경우, 상기 배리어층(Ba)은 상기 함몰부(PR)를 채울 수 있다.
도 5에 도시된 바와 같이, 상기 제 1 서브 계면층(SS1)과 상기 제 2 서브 계면층(SS2) 각각은 복수의 층들로 구성될 수 있다. 일 예로, 상기 제 1 서브 계면층(SS1)은 복수의 층들(SS1_a)을 포함하고, 상기 제 2 서브 계면층(SS2)은 복수의 층들(SS2_a)을 포함할 수 있다. 상기 복수의 층들(SS1_a, SS2_a)은 복수의 증착 공정에 의한 결과물로, 공정 레시피에 따라 이들 사이의 계면이 관찰될 수 있으나, 이와는 달리 이들 사이의 계면은 관찰되지 않을 수 있다.
도 8은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다. 도 9는 도 8의 R2 영역의 확대도이다. 설명의 간소화를 위하여 중복되거나 상응하는 구성에 대한 설명은 생략된다.
도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 하부 계면층(LE)은 제 2 서브 계면층(SS2) 및 상기 제 2 서브 계면층(SS2) 상의 제 1 서브 계면층(SS1)을 포함할 수 있다. 이와는 달리, 상기 상부 계면층(UE) 및 상기 제 1 및 제 2 중간 계면층들(ME1, ME2)은 제 2 서브 계면층(SS2)을 포함하지 않고 상기 제 1 서브 계면층(SS1)과 동일한 물질로 구성된 단일층들일 수 있다. 상기 제 1 서브 계면층(SS1)은 상기 제 1 저유전층(LK1)과 접할 수 있고, 상기 제 2 서브 계면층(SS2)은 상기 하부 층간 절연막(105)과 접할 수 있다. 상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 수소 투과도가 낮은 물질을 포함할 수 있다.
상기 제 1 서브 계면층(SS1)은 상기 제 2 서브 계면층(SS2)보다 상기 제 1 저유전층(LK1)과 계면 접착력이 높을 수 있다. 상기 제 2 서브 계면층(SS2)은 상기 제 1 서브 계면층(SS1)보다 상기 하부 층간 절연막(105)과 계면 접착력이 높을 수 있다. 또한, 도 3 내지 도 6을 참조하여 설명된 상기 제 1 서브 계면층(SS1) 및 상기 제 2 서브 계면층(SS2)의 특성은 동일하게 적용될 수 있다. 일 예로, 본 실시예에 있어서, 상기 제 2 서브 계면층(SS2)의 두께(t3)는 상기 제 1 서브 계면층(SS1)의 두께(t4) 보다 클 수 있다.
도 10은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다. 본 실시예에 있어서, 상기 상부 계면층(UE)과 하부 계면층(LE) 각각은 제 1 서브 계면층(SS1) 및 상기 제 2 서브 계면층(SS2)을 포함할 수 있다. 이와는 달리, 상기 제 1 및 제 2 중간 계면층들(ME1, ME2)은 제 2 서브 계면층(SS2)을 포함하지 않고 상기 제 1 서브 계면층(SS1)과 동일한 물질로 구성된 단일층들일 수 있다. 상기 상부 계면층(UE)은 제 1 서브 계면층(SS1) 상에 제 2 서브 계면층(SS2)이 제공되나, 상기 하부 계면층(LE)은 제 2 서브 계면층(SS2) 상에 제 1 서브 계면층(SS1)이 제공될 수 있다. 상기 상부 계면층(UE)의 제 2 서브 계면층(SS2)과 상기 하부 계면층(LE)의 제 2 서브 계면층(SS2) 사이에, 상기 상부 계면층(UE)의 제 1 서브 계면층(SS1)과 상기 하부 계면층(LE)의 제 1 서브 계면층(SS1)이 제공될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다. 본 실시예에서, 상기 상부 계면층(UE) 또는 상기 하부 계면층(LE)이 상기 제 1 서브 계면층(SS1) 및 상기 제 2 서브 계면층(SS2)을 포함하는 것 이외에, 상기 제 1 및 제 2 중간 계면층들(ME1, ME2) 중 적어도 하나가 상기 제 1 서브 계면층(SS1) 및 상기 제 2 서브 계면층(SS2)을 포함할 수 있다. 일 예로, 상기 제 2 중간 계면층(ME2)은 제 1 서브 계면층(SS1) 및 제 2 서브 계면층(SS2)을 포함할 수 있다.
도 12은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다. 도 13은 도 12의 R3 영역의 확대도이다. 도 11의 실시예 유사하게, 상기 제 1 및 제 2 중간 계면층들(ME1, ME2) 중 적어도 하나가 복수의 서브 계면층들을 포함할 수 있다. 다만, 본 실시예에 따른 상기 제 2 중간 계면층(ME2)은 한 쌍의 제 1 서브 계면층들(SS1) 및 상기 한 쌍의 제 1 서브 계면층들(SS1) 사이의 제 2 서브 계면층(SS2)을 포함할 수 있다. 상기 제 2 서브 계면층(SS2)의 하면과 접하는 제 1 서브 계면층(SS1)은 상기 제 2 저유전층(LK2)과 접하고, 상기 제 2 서브 계면층(SS2)의 상면과 접하는 제 1 서브 계면층(SS1)은 상기 제 3 저유전층(LK3)과 접할 수 있다.
도 14은 본 발명의 실시예들에 따른 도 2의 Q 영역의 확대도이다. 본 실시예에서, 상기 상부 계면층(UE) 또는 상기 하부 계면층(LE)이 상기 제 1 서브 계면층(SS1) 및 상기 제 2 서브 계면층(SS2)을 포함하는 것 이외에, 상기 제 1 층간 절연막(161)과 상기 제 2 층간 절연막(166) 사이에 상부배선 계면층(HE)이 제공될 수 있다. 상기 상부배선 계면층(HE)은 상기 상부 배선층(151)의 하면과 접할 수 있다. 일 예로, 상기 상부배선 계면층(HE)은 상기 제 2 서브 계면층(SS2)과 동일한 물질로 형성된 단일층일 수 있다. 이와는 달리 상기 상부배선 계면층(HE)은 제 1 서브 계면층(SS1)과 제 2 서브 계면층(SS2)을 포함할 수 있다.
도 15 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 따른 단면도들이다.
도 1 및 도 15를 참조하여, 소자 영역(ELR)이 형성될 수 있다. 일 예로, 상기 기판(100)의 셀 어레이 영역(CAR) 상에 셀 트랜지스터 영역(CS) 및 정보 저장 구조체(DSS)를 형성할 수 있다. 일 예로, 상기 셀 트랜지스터 영역(CS)을 형성하는 것은 셀 트랜지스터들을 형성하는 것을 포함할 수 있고 및 상기 정보 저장 구조체(DSS)를 형성하는 것은 커패시터들을 형성하는 것을 포함할 수 있다. 상기 주변 회로 영역(PCR) 상에 주변 트랜지스터 영역(PS)이 형성될 수 있다. 상기 주변 트랜지스터 영역(PS)을 형성하는 것은 상기 기판(100)의 상부에 제 2 활성 영역(ACT2)을 형성하는 것 및 복수의 주변 트랜지스터들을 형성하는 것을 포함할 수 있다.
상기 주변 트랜지스터 영역(PS)과 상기 셀 트랜지스터 영역(CS)을 덮는 하부 층간 절연막(105)이 제공될 수 있다. 일 예로, 상기 하부 층간 절연막(105)은 유전 상수가 4.4 이상일 수 있다. 일 예로, 상기 하부 층간 절연막(105)은 BPSG (boro-phosphosilicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX(flowable oxide), TEOS (tetraethylortho silicate), HDP CVD (high density plasma chemical vapor deposition) 산화물, 또는 HSQ(hydrogen silisesquioxane)로 형성될 수 있다.
상기 하부 층간 절연막(105)의 적어도 일부를 관통하는 콘택홀들을 형성한 후, 상기 콘택홀들 내에 하부 콘택들(111, 113)을 형성할 수 있다. 일 예로 상기 하부 콘택들(111, 113)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 질화물로 형성될 수 있다. 상기 하부 콘택들(111, 113)은 스퍼터링 또는 MOCVD로 형성될 수 있다. 증착 공정 이후, 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정이 수행되어 상기 하부 층간 절연막(105)의 상면이 노출될 수 있다.
평탄화 공정에 의하여 노출된 상기 하부 층간 절연막(105)에 표면 처리 공정이 수행될 수 있다. 일 예로, 상기 표면 처리 공정은 NH3, H2, Ar, N2, 및 SiH4로 구성된 가스 처리, 다이렉트 또는 리모트 플라즈마 처리, UV처리 중 적어도 하나를 포함할 수 있다.
상기 하부 층간 절연막(105) 상에 하부 계면층(LE)이 형성될 수 있다. 일 예로, 상기 하부 계면층(LE)은 도 8에 도시된 바와 같이 제 2 서브 계면층(SS2) 및 상기 제 2 서브 계면층(SS2) 상의 제 1 서브 계면층(SS1)을 포함하는 것으로 설명된다. 일 예로, 상기 제 2 서브 계면층(SS2)과 제 1 서브 계면층(SS1)의 형성은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 수행될 수 있다. 상기 제 2 서브 계면층(SS2)과 제 1 서브 계면층(SS1)의 형성은 인-시츄(in-situ)로 진행될 수 있으나, 이에 한정되지 않는다.
도 1 및 도 16을 참조하여, 상기 하부 계면층(LE) 상에 제 1 저유전층(LK1)이 형성될 수 있다. 일 예로, 상기 제 1 저유전층(LK1)은 SiCOH로 형성될 수 있다. 상기 제 1 저유전층(LK1) 상에 마스크 패턴을 형성한 후, 식각 공정이 수행되어 상기 하부 콘택들(111, 113)이 노출될 수 있다. 상기 식각 공정에서 상기 하부 계면층(LE)은 식각 정지막 역할을 할 수 있다. 그 결과, 상기 제 1 저유전층(LK1) 내에는 제 1 리세스 영역들(RR1)이 형성될 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정일 수 있다.
도 1 및 도 17을 참조하여, 상기 제 1 리세스 영역들(RR1)을 채우는 제 1 배선층(131)이 형성될 수 있다. 일 예로, 상기 제 1 배선층(131)은 구리(Cu) 또는 텅스텐(W)을 사용한 다마신 공정에 의하여 형성될 수 있다. 이후, 다마신 공정이 반복 수행되어 제 2 및 제 3 배선층들(133, 135)이 형성될 수 있다. 상기 제 3 배선층들(135)을 덮는 상부 계면층(UE)이 형성될 수 있다. 상기 상부 계면층(UE) 및 그 아래의 중간 계면층들(ME1, ME2)의 형성은 상술한 상기 하부 계면층(LE)의 형성 방법에 상응할 수 있다. 이에 따라, 상기 소자 영역(ELR) 상에 배선 영역(LLR)의 일부가 형성될 수 있다.
도 1 및 도 18을 참조하여, 상기 상부 계면층(UE) 상에 제 1 층간 절연막(161)이 형성될 수 있다. 도 14의 실시예의 경우, 상기 제 1 층간 절연막(161) 상에 예비 상부배선 계면층(AHE)이 형성될 수 있다. 이후, 상기 예비 상부배선 계면층(AHE) 상에 마스크 패턴을 형성 후 식각 공정을 수행하여 상기 예비 상부배선 계면층(AHE) 및 상기 제 1 층간 절연막(161)을 관통하는 제 2 리세스 영역들(RR2)이 형성될 수 있다.
도 1 및 도 19를 참조하여, 상기 제 2 리세스 영역들(RR2)을 도전 물질로 채운 후, 평탄화 공정이 수행되어 상부 콘택들(121)이 형성될 수 있다. 상기 평탄화 공정 동안, 상기 예비 상부배선 계면층(AHE)의 상부가 제거되어 상부배선 계면층(HE)이 형성될 수 있다. 즉, 상기 상부 배선 계면층(HE)은 연마 정지막일 수 있다.
상기 상부배선 계면층(HE) 상에 상부 배선층(151)을 형성할 수 있다. 일 예로, 상기 상부 배선층(151)은 알루미늄(Al)을 포함할 수 있다. 상기 상부 배선층(151)의 형성은 도전층의 형성 및 패터닝 공정을 포함할 수 있다. 상기 패터닝 공정은 RIE(Reactive Ion Etch)를 포함할 수 있다. 이후, 상기 상부 배선층(151)을 덮는 제 2 층간 절연막(166) 및 패시베이션층(169)이 차례로 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(166)은 수소 공급막(HSL)으로 형성될 수 있다.
얼로이 공정(9)이 수행될 수 있다. 상기 얼로이 공정(9)에 의하여 수소 공급막(HSL)인 상기 제 2 층간 절연막(166)으로부터 상기 기판(100) 상의 트랜지스터들로 수소가 공급될 수 있다. 상기 얼로이 공정(9)은 약 300℃ 내지 500℃의 온도에서 수십 내지 수백 분 동안 진행되는 열처리를 포함할 수 있다. 상기 열처리 공정의 열은 상기 패시베이션층(169) 쪽에서 가해지고, 상술한 수소 전달 경로(5)를 통하여 전달될 수 있다. 상기 패시베이션층(169)은 상기 열처리 공정 동안 상기 수소 전달 경로(5)와 반대 방향으로의 수소 이탈을 방지할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 특성을 갖는 제 1 및 제 2 서브 계면층들을 포함하는 계면층이 제공될 수 있다. 이에 따라 얼로이 공정이 보다 효율적으로 진행되고, 절연층들 사이의 계면 접착력이 향상될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상의 소자 영역;
    상기 소자 영역 상의 층간 절연막;
    상기 층간 절연막의 일 면에 제공되는 제 1 계면층(interface layer);
    상기 제 1 계면층을 사이에 두고 상기 층간 절연막과 이격되고, 상기 층간 절연막보다 유전 상수가 작은 저유전층; 및
    상기 저유전층 내의 배선층을 포함하고,
    상기 제 1 계면층은 상기 저유전층과 접하는 제 1 서브 계면층 및 상기 층간 절연막과 접하는 제 2 서브 계면층을 포함하고,
    상기 제 2 서브 계면층의 수소 투과도는 상기 제 1 서브 계면층의 수소 투과도보다 낮고,
    상기 제 1 서브 계면층은 SiCN을 포함하고, 상기 제 2 서브 계면층은 SiN을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 층간 절연막 상의 수소 공급층을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 서브 계면층의 유전 상수는 상기 제 2 서브 계면층의 유전 상수보다 작은 반도체 장치.
  4. 제 3항에 있어서,
    상기 제 1 서브 계면층의 유전 상수는 6보다 작고 상기 제 2 서브 계면층의 유전 상수는 6 이상인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 2 서브 계면층의 밀도는 상기 제 1 서브 계면층의 밀도 보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 제 1 서브 계면층의 상기 저유전층과의 계면 접착력은 상기 제 2 서브 계면층의 상기 저유전층과의 계면 접착력보다 높은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 층간 절연막은 상기 저유전층 상에 제공되고,
    상기 제 1 서브 계면층은 상기 저유전층의 상면과 접하고,
    상기 제 2 서브 계면층은 상기 층간 절연막의 하면과 접하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 서브 계면층은 상기 배선층의 상면과 접하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 저유전층은 상기 층간 절연막 상에 제공되고,
    상기 제 2 서브 계면층은 상기 층간 절연막의 상면과 접하고,
    상기 제 1 서브 계면층은 상기 저유전층의 하면과 접하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 저유전층은 복수 개가 제공되고,
    상기 반도체 장치는 상기 복수 개의 저유전층들 사이에 제 2 계면층들을 더 포함하고,
    상기 제 2 계면층들 중 적어도 하나는 제 1 서브 계면층 및 제 2 서브 계면층을 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 저유전층은 복수 개가 제공되고,
    상기 반도체 장치는 상기 복수 개의 저유전층들 사이에 제 2 계면층을 더 포함하고,
    상기 제 2 계면층은 제 1 서브 계면층들 및 상기 제 1 서브 계면층들 사이의 제 2 서브 계면층을 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 2 서브 계면층은 상기 제 1 서브 계면층보다 두꺼운 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 서브 계면층의 두께는 상기 제 1 서브 계면층의 두께의 약 2배 내지 약 10 배인 반도체 장치.
  14. 제 1 항에 있어서,
    상기 층간 절연막은 제 1 층간 절연막 및 상기 제 1 층간 절연막 상의 제 2 층간 절연막을 포함하고,
    상기 반도체 장치는:
    상기 제 2 층간 절연막 내의 상부 배선층 ; 및
    상기 제 1 층간 절연막과 상기 제 2 층간 절연막 사이의 제 3 계면층을 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 3 계면층은 제 2 서브 계면층을 포함하는 반도체 장치.
  16. 기판 상의 소자 영역;
    상기 소자 영역 상에 제공되고 그 내부에 배선층을 포함하는 저유전층;
    상기 저유전층 상의 상부 층간 절연막;
    상기 상부 층간 절연막 상의 수소 공급층; 및
    상기 저유전층과 상기 상부 층간 절연막 사이의 상부 계면층을 포함하고,
    상기 상부 계면층은 제 1 서브 계면층 및 상기 제 1 서브 계면층 상의 제 2 서브 계면층을 포함하고,
    상기 제 2 서브 계면층의 수소 투과도는 상기 제 1 서브 계면층의 수소 투과도보다 낮고,
    상기 제 1 서브 계면층은 SiCN을 포함하고, 상기 제 2 서브 계면층은 SiN을 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 저유전층 아래의 하부 층간 절연막;
    상기 하부 층간 절연막과 상기 저유전층 사이의 하부 계면층을 더 포함하고,
    상기 하부 계면층은 차례로 적층된 제 2 서브 계면층 및 제 1 서브 계면층을 포함하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 저유전층은 복수 개가 제공되고,
    상기 반도체 장치는 상기 복수 개의 저유전층들 사이에 중간 계면층들을 더 포함하고,
    상기 중간 계면층들 중 적어도 하나는 제 1 서브 계면층 및 제 2 서브 계면층을 포함하는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 제 2 서브 계면층은 상기 제 1 서브 계면층보다 두꺼운 반도체 장치.
  20. 제 16 항에 있어서,
    상기 상부 계면층은 상기 제 2 서브 계면층과 상기 제 1 서브 계면층 사이에 함몰부 포함하는 반도체 장치.
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