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KR102545077B1 - 반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법 Download PDF

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KR102545077B1
KR102545077B1 KR1020230016620A KR20230016620A KR102545077B1 KR 102545077 B1 KR102545077 B1 KR 102545077B1 KR 1020230016620 A KR1020230016620 A KR 1020230016620A KR 20230016620 A KR20230016620 A KR 20230016620A KR 102545077 B1 KR102545077 B1 KR 102545077B1
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KR
South Korea
Prior art keywords
light emitting
electrode
ohmic electrode
ohmic
die
Prior art date
Application number
KR1020230016620A
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English (en)
Inventor
송준오
윤형선
한영훈
문지형
Original Assignee
웨이브로드 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 에피택시 다이를 포함하는 반도체 발광 소자에 관한 것으로, 반도체 발광 소자에 있어서, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부; 측부가 기 설정된 깊이로 식각되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 발광부의 식각된 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제2 오믹전극과, 상기 발광부의 식각된 부분으로부터 상기 제2 오믹전극을 거쳐서 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 제1 전극 패드 위에 상하가 역전되어 배치되는 에피택시 다이; 상기 제1 전극 패드와 상기 본딩 패드층을 접합시켜 전기적으로 연결시키는 접합층; 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극; 및 상기 발광부와 상기 확장 전극이 노출되도록 상기 에피택시 다이와 상기 확장 전극을 둘러싸는 몰드부를 포함하고, 상기 발광부는, 일측이 식각되어 상기 제2 오믹전극이 노출되고, 상기 확장 전극은, 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 것을 특징으로 한다.
본 발명에 따르면, 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판 사파이어 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.

Description

반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법{EPITAXY DIE FOR SEMICONDUCTOR LIGHT EMITTING DEVICES, SEMICONDUCTOR LIGHT EMITTING DEVICES INCLUDING THE SAME AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 발광 소자용 에피택시 다이 및 이를 포함하는 반도체 발광 소자에 관한 것으로, 두 전극 중 하나의 전극만이 외부에 노출되고, 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료됨으로써 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는, 청색광 또는 녹색광을 발광하는 반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법을 제공함에 있다.
일반적으로 마이크로 LED(미니 LED를 포함한다) 디스플레이는 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이와, AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이로 구분될 수 있다.
여기서 통상적으로 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 지지기판이 최종적으로 존재하여 분류(Sorting)된 두꺼운 BGR(Blue, Green, Red) 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 칩 다이 수준(Chip Die-level)의 공정을 통해 전사되며, 일반적으로 수평 칩 또는 플립 칩이 이용될 수 있다.
또한, 통상적으로 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 지지기판이 최종적으로 존재하지 않아, 분류(Sorting)되지 않은 박형 BGR 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 웨이퍼 수준(Wafer-level)의 공정을 통해 전사되며, 일반적으로 수평 칩, 플립 칩 또는 수직 칩이 모두 이용될 수 있다.
이러한 종래의 통상적인 PM(Passive Matrix) 구동 방식과 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이는 다음과 같은 공통 이슈가 존재한다.
먼저, 칩 다이 사이즈를 축소하기 위해 수직 칩 적용을 검토하는 경우, 접합 후에 불량 여부가 즉시 확인이 가능한 플립 칩과는 달리, 수직 칩의 경우는 접합 후 상부 배선 후에 불량 확인이 가능한 문제점이 있다.
또한, 접합 공정 측면에서, 칩 다이 축소에 따른 접합 공정 정밀도의 상승이 요구되고 있으며, 접합 면적 축소에 따른 접합력 개선이 요구되고 있다.
또한, 타일처럼 복수의 유닛 디스플레이를 결합시키는 타일링 공정 측면에서, 디스플레이 OFF 상태 또는 블랙 화면에서 경계가 뚜렷한 이슈가 발생하고 있으며, 이는 AM 구동 방식 보다 PM 구동 방식에서 보다 현저한 것으로 나타나고 있다. 그리고 현재 많은 부분이 개선되었으나 단색광 화면 및 정지 화면 시에 경계가 보이는 문제점이 있으며, TFT Glass 패널 기반 타일링 시, Glass 깨짐으로 인해 공정이 어려운 문제점이 있다. 나아가 픽셀 피치(Pixel Pitch)와 타일링 경계 간 공차 관계에 따라 100인치 미만 제품에 적용은 어려울 것으로 예상되고 있는 등 다양한 이슈가 존재한다.
한편, 종래의 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이에서는 칩 다이 축소가 최대 난제이다. 즉, Aspect Ratio 관점에서 칩 다이 사이즈 축소를 달성하기 위해서는 기본적으로 최종 지지기판 사파이어의 두께 감소가 필수적이나 현재, 사파이어 지지기판의 두께는 80㎛~70㎛ 정도가 한계이며, 50㎛ 이하로 두께를 감소시키는 경우에는 절단되는 이슈가 발생하고 있다. 또한, 해당 방식의 마이크로 LED 디스플레이에는 칩 측정 및 분류의 복합적 이슈가 존재하며, 해당 방식에서는 수평 및 수직 칩 보다는 플립 칩이 주로 이용될 것으로 예상되나, 플립 칩을 이용하는 경우 고정밀 및 고속 접합 공정 및 이를 위한 물질이 별도로 요구되는 단점이 존재한다.
또한, 종래의 최종 지지기판이 없어 칩 다이 사이즈의 축소가 가능한 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이에서는 불량(NG) 해결과 관련된 이슈가 발생하고 있다. 즉, 에피택시(Epitaxy)와 팹(Fab) 공정에서의 근본적인 이슈인, COW(Chip On Wafer) 수준에서의 파장 및 전기 특성 관련 수율 개선이 이루어지지 못하고 있으며, 불량(NG) 칩을 100% 선별하고 제거하기 어려운 문제점도 존재한다. 이를 해결하기 위해 최근에는 Redundancy 등의 방식을 통해 접근 중이나, 근본적인 해결은 되지 않고 있는 실정이다.
미국 특허출원공개공보 US2009/0218588
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 두 전극 중 하나의 전극만이 외부에 노출되고, 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료됨으로써 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는, 청색광 또는 녹색광을 발광하는 반도체 발광 소자용 에피택시 다이, 이를 포함하는 반도체 발광 소자 및 그 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자에 있어서, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부; 측부가 기 설정된 깊이로 식각되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 발광부의 식각된 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제2 오믹전극과, 상기 발광부의 식각된 부분으로부터 상기 제2 오믹전극을 거쳐서 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 제1 전극 패드 위에 상하가 역전되어 배치되는 에피택시 다이; 상기 제1 전극 패드와 상기 본딩 패드층을 접합시켜 전기적으로 연결시키는 접합층; 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극; 및 상기 발광부와 상기 확장 전극이 노출되도록 상기 에피택시 다이와 상기 확장 전극을 둘러싸는 몰드부를 포함하고, 상기 발광부는, 일측이 식각되어 상기 제2 오믹전극이 노출되고, 상기 확장 전극은, 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 것을 특징으로 하는, 반도체 발광 소자에 의해 달성된다.
또한, 본 발명은, 상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 더 포함할 수 있다.
또한, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함할 수 있다.
또한, 상기 본딩 패드층은, 상기 제1 오믹전극에 전기적으로 연결되고, 상기 발광부의 식각된 부분은, 갈륨(Ga) 극성 표면을 가지며, 상기 제2 오믹전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자에 있어서, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부; 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고, 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 제1 전극 패드 위에 상하가 역전되어 배치되는 에피택시 다이; 상기 제1 전극 패드와 상기 본딩 패드층을 접합시켜 전기적으로 연결시키는 접합층; 상기 발광부의 상면에 노출되도록 형성되어 상기 발광부와 전기적으로 연결되는 제2 오믹전극; 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극; 및 상기 발광부와 상기 확장 전극이 노출되도록 상기 에피택시 다이와 상기 확장 전극을 둘러싸는 몰드부를 포함하는, 반도체 발광 소자에 의해 달성된다.
또한, 본 발명은, 상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 더 포함할 수 있다.
또한, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함할 수 있다.
또한, 상기 본딩 패드층은, 상기 제1 오믹전극에 전기적으로 연결되고, 상기 제2 오믹전극이 형성되는 상기 발광부의 상면은, 질소(N) 극성 표면을 가지며, 상기 제2 오믹전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자의 제조 방법에 있어서, 성장기판과, 상기 성장기판 위에 형성되어 측부가 기 설정된 깊이로 식각되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 발광부의 식각된 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제2 오믹전극과, 상기 발광부의 식각된 부분으로부터 상기 제2 오믹전극을 거쳐서 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계; 상기 제1 전극 패드 위에 상기 에피택시 다이의 상하를 역전시켜 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계; 상기 성장기판을 분리하는 제3 단계; 상기 발광부가 노출되도록 상기 에피택시 다이를 둘러싸는 몰드부를 형성시키는 제4 단계; 상기 제2 오믹전극이 노출되도록 상기 발광부의 일측을 식각하는 제5 단계; 및 상기 제2 전극 패드가 노출되도록 상기 몰드부를 식각하고, 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 반도체 발광 소자 제조 방법에 의해 달성된다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자의 제조 방법에 있어서, 성장기판과, 상기 성장기판 위에 형성되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고, 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계; 상기 제1 전극 패드 위에 상기 에피택시 다이의 상하를 역전시켜 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계; 상기 성장기판을 분리하는 제3 단계; 상기 발광부가 노출되도록 상기 에피택시 다이를 둘러싸는 몰드부를 형성시키는 제4 단계; 상기 발광부 상면에 노출되도록 형성되어 상기 발광부와 전기적으로 연결되는 제2 오믹전극을 형성시키는 제5 단계; 및 상기 제2 전극 패드가 노출되도록 상기 몰드부를 식각하고, 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 반도체 발광 소자 제조 방법에 의해 달성된다.
본 발명에 따르면, 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판 사파이어 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
또한, 본 발명에 따르면, 두 전극, 즉 양극과 음극 모두가 공기에 노출되는 종래의 칩 다이(Chip Die)와는 다르게, 본 발명의 에피택시 다이(Epitaxy Die)는 하나의 전극만이 공기에 노출되는 구조를 가지고 있으므로, 전기적으로는 분류(Sorting)되어 있지 않지만, 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 고속의 PL 측정 방식 등으로 1차적으로 불량(NG)을 용이하게 판별할 수 있다.
또한, 본 발명에 따르면, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있으므로, 본 발명의 에피택시 다이는 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
또한, 본 발명에 따르면, 본 발명의 에피택시 다이는 최종 지지기판 사파이어가 부착되어 있으며, 타겟된 웨이퍼(Targeted Wafer) 상부로 전사(Transfer) 후에 제거될 수 있으므로, 픽앤플레이스(Pick & Place) 및 리플레이스(Replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 위치 이동이 가능한 장점이 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자를 전체적으로 도시한 것이고,
도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법의 순서도이고,
도 4는 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 5는 본 발명의 제1 실시예에 따른 반도체 발광 소자 제조 방법의 순서도이고,
도 6은 본 발명의 제1 실시예에 따른 반도체 발광 소자가 제조되는 과정을 도시한 것이고,
도 7은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 8은 본 발명의 제2 실시예에 따른 반도체 발광 소자를 전체적으로 도시한 것이고,
도 9는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법의 순서도이고,
도 10은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 11은 본 발명의 제2 실시예에 따른 반도체 발광 소자 제조 방법의 순서도이고,
도 12는 본 발명의 제2 실시예에 따른 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
본 발명은 청색광 또는 녹색광을 발광시키기 위한 반도체 발광 소자용 에피택시 다이 및 이를 포함하는 반도체 발광 소자에 대한 것으로, 본 발명에서는 다음과 같은 특징을 가진 분류(Sorting)가 가능한 미니 LED 사이즈 이하 규모의 반제품 광원 다이를 본 발명의 에피택시 다이로 정의한다.
첫째, 두 전극, 즉 양극과 음극 모두가 공기에 노출되는 종래의 칩 다이(Chip Die)와는 다르게, 본 발명의 에피택시 다이는 하나의 전극만이 공기에 노출되는 구조를 가지고 있다. 이에 따라, 본 발명의 에피택시 다이는 두 전극 중 하나의 전극(제1 오믹전극)만이 공기에 노출되어 있으므로 전기적으로는 분류(Sorting)되어 있지 않지만, 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 고속의 PL 측정 방식 등으로 1차적으로 불량(NG)을 용이하게 판별할 수 있다.
둘째, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있다. 이에 따라, 본 발명의 에피택시 다이는 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
셋째, 본 발명의 에피택시 다이는 최종 지지기판 사파이어가 부착되어 있으며, 전사 후에 제거된다. 이에 따라, 픽앤플레이스(Pick & Place) 및 리플레이스(Replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 위치 이동이 가능한 장점이 있다.
즉, 본 발명의 에피택시 다이는 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종기판인 지지기판의 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)(Epitaxy Die)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)를 전체적으로 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)는, 성장기판(110)과, 발광부(120)와, 제1 오믹전극(130)과, 제2 오믹전극(140)과, 패시베이션층(150)과, 본딩 패드층(160)을 포함한다.
성장기판(110)은 발광부(120)와, 제1 오믹전극(130)과, 제2 오믹전극(140)과, 패시베이션층(150)과, 본딩 패드층(160)을 지지하는 것으로, 사파이어(Sapphire) 성장기판(110)이 이용될 수 있으며, 이러한 성장기판(110) 위에 후술하는 발광부(120)가 에피택시(Epitaxy) 성장될 수 있다.
한편, 본 발명에서 발광부(120)가 성장되는 최초 성장기판(110)은 본 발명의 에피택시 다이(100)가 최종적으로 완성된 후, 발광부(120), 제1 오믹전극(130), 제2 오믹전극(140), 패시베이션층(150) 및 본딩 패드층(160)을 지지하는 최종 지지기판의 기능을 수행한다.
발광부(120)는 빛을 생성하는 것으로, 본 발명에서는 청색광 또는 녹색광을 발광시키기 위해 그룹3족(Al, Ga, In) 질화물 반도체인 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN) 등의 2원계, 3원계, 4원계 화합물이 성장기판(110) 위에 적정한 위치와 순서에 배치되어 에피택시(Epitaxy) 성장될 수 있다.
특히, 청색광 또는 녹색광을 발광시키기 위해 높은 인듐(In) 조성을 갖는 고품질의 질화인듐갈륨(InGaN)의 그룹3족 질화물 반도체가 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN)으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
발광부(120)는 보다 상세하게, 제1 반도체 영역(121)(예를 들면, p형 반도체 영역)과, 활성 영역(123)(예를 들면, Multi Quantum Wells, MQWs)과, 제2 반도체 영역(122)(예를 들면, n형 반도체 영역)을 포함하는데, 성장기판(110) 위에 제2 반도체 영역(122)과, 활성 영역(123)과, 제1 반도체 영역(121)이 순서대로 에피택시(Epitaxy) 성장된 구조를 가질 수 있으며, 최종적으로 여러 다층의 그룹3족 질화물로 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(121), 활성 영역(123) 및 제2 반도체 영역(122) 각각은 단층 또는 다층으로 이루어질 수 있으며, 미도시 되었지만 발광부(120)를 성장기판 사파이어(110) 상부에 에피택시 성장시키기에 앞서, 에피택시 성장된 발광부(120)의 고품질화를 위해 버퍼 영역과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼 영역은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(Nucleation Layer)과 도핑되지 않은 반도체 영역(un-doped Semiconductor Region)으로 구성된 완화층(Compliant Layer) 포함하여 통상 4.0㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(110)을 제거하는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생층(Sacrificial Layer)이 구비될 수 있으며, 씨앗층이 희생층으로 기능할 수도 있다.
제2 반도체 영역(122)은 제2 도전성(n형)을 가지는 것으로, 성장기판(110) 위에 형성된다. 이러한 제2 반도체 영역(122)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(123)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(122) 위에 형성된다. 이러한 활성 영역(123)은 질화인듐갈륨(InGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(121)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(123) 위에 형성된다. 이러한 제1 반도체 영역(121)은 질화알루미늄(AlGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 갈륨(Ga) 극성을 가진다.
즉, 활성 영역(123)은 제1 반도체 영역(121)과 제2 반도체 영역(122) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(121)의 정공과 n형 반도체 영역인 제2 반도체 영역(122)의 전자가 활성 영역(123)에서 재결합되면 빛을 생성한다.
이때, 성장기판(110) 위에 형성된 발광부(120)의 측부, 즉 일측 또는 양측은 기 설정된 깊이로 각각 식각된 형상을 가질 수 있으며(즉, 양 측면이 각각 메사 에칭(mesa-etching)된 형상을 가질 수 있다), 여기서 기 설정된 깊이는 제2 반도체 영역(122)까지를 의미할 수 있으나, 이에 제한되지는 않는다. 한편, 식각된 부분의 발광부(120)의 제2 반도체 영역(122)의 표면은 갈륨(Ga) 극성을 가진다.
제1 오믹전극(130)은 발광부(120)의 제1 반도체 영역(121)과 전기적으로 연결되는 것으로, 제1 반도체 영역(121)의 상면을 덮어 면접촉되도록 제1 반도체 영역(121) 위에 형성된다. 이때, 제1 반도체 영역(121)은 제1 오믹전극(130)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결된다.
제2 오믹전극(140)은 발광부(120)의 제2 반도체 영역(122)과 전기적으로 연결되는 것으로, 제2 반도체 영역(122)의 측부, 즉 일측 또는 양측의 식각된 부분에 각각 형성된다.
이러한 제1 오믹전극(130)과 제2 오믹전극(140)은 기본적으로 높은 투명성(Transparency) 또는 반사성(Reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 오믹전극(130) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성 소재 단독 또는 결합하여 구성될 수 있다.
한편, 제2 오믹전극(140) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Cr, Ti, Al, V, W, Re, Au 등의 금속 소재 단독 또는 결합하여 구성될 수 있다.
이때, 상술한 바와 같이 제2 반도체 영역(122)의 식각된 부분은 갈륨(Ga) 극성 표면을 가지는데, 이러한 갈륨(Ga) 극성 표면은 제2 오믹전극(140)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결된다.
패시베이션층(150)은 발광부(120)의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)의 측부를 덮는 것으로, 발광부(120)의 양측이 각각 식각된 경우 패시배이션층은 발광부(120)의 일측의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)의 일측을 덮고, 발광부(120)의 타측의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)의 타측을 각각 덮는 형상을 가질 수 있다. 이러한 패시베이션층(150)의 형상에 따라, 제2 오믹전극(140)은 패시베이션층(150)과 발광부(120) 사이에 개재되어 노출되지 않게 된다.
이러한 패시베이션층(150)은 전기적으로 절연성을 가진 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
본딩 패드층(160)은 수직 칩(Vertical Chip) 다이 본딩 패드(Die Bonding Pad)로 기능하는 것으로, 제1 오믹전극(130) 및 패시베이션층(150) 위에 형성되어 제1 오믹전극(130)과 전기적으로 연결된다. 이때, 본딩 패드층(160)은 제1 오믹전극(130)에 전기적으로 연결되어 외부에 노출되며, 양극으로서 기능하게 된다.
이러한 본딩 패드층(160)은 기본적으로 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다. 또한, 본딩 패드층(160)의 저융점 금속으로는 In, Sn, Zn, Pb 등의 금속 소재 단독 또는 이들이 포함된 합금(alloy)으로 형성될 수 있다.
이에 따라, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)는 음극인 제2 오믹전극(140)이 패시베이션층(150)과 발광부(120) 사이에 개재되어 노출되어 있지 않으며, 양극으로서 기능하는 본딩 패드층(160)만이 외부에 노출되는 형태가 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자(10)에 대해 상세히 설명한다.
본 발명의 반도체 발광 소자(10) 형성은 개별 칩 단위로 회로 배선과 구동소자 영역이 완성(完成)된 기판(반도체 웨이퍼, PCB, TFT Glass)에 직접 전사하여 배선 연결한 COB(Chip On Board), 통상의 메모리 반도체 기술에 공지된 팬아웃 패키지(Fan-out Package) 공정으로 제작된 패키지 단위(1,2,4,9,16...n2개의 칩 단위)로 회로 배선과 구동소자 영역이 완성(完成)된 기판(PCB, TFT Glass)에 직접 전사하여 배선 연결한 POB(Package On Board) 또는 회로 배선과 구동소자 영역이 미완성(未完成)된 임시기판을 이용하는 인터포저(Interposer)의 형태일 수 있으나 이에 제한되지는 않으며, 이하에서는 설명의 편의상 COB 형태를 기준으로 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자(10)를 전체적으로 도시한 것이다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자(10)는 기판부(11)와, 에피택시 다이(100)와, 접합층(12)과, 확장 전극(13)과, 몰드부(14)와, 블랙 매트릭스(15)를 포함한다.
기판부(11)는 접합되는 에피택시 다이(100)를 지지하는 것으로, 제1 전극 패드(11a) 및 제2 전극 패드(11b)가 상면에 각각 형성된다. 이러한 기판부(11)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
또한, 제1 전극 패드(11a)는 양극 개별 전극을 의미하고, 제2 전극 패드(11b)는 음극 공통 전극을 의미할 수 있다. 예를 들면, 청색광, 녹색광, 적색광의 3개의 에피택시 다이(100)가 3개의 양극 개별 전극에 각각 배치된 후 접합되어 하나의 픽셀(Pixel)을 이룬 후, 각각의 에피택시 다이(100)는 음극 공통 전극에 각각 전기적으로 연결될 수 있다.
에피택시 다이(100)는 기판부(11)의 제1 전극 패드(11a) 위에 상하가 역전되어 배치되는 것으로, 발광부(120)와, 제1 오믹전극(130)과, 제2 오믹전극(140)과, 패시베이션층(150)과, 본딩 패드층(160)을 포함한다.
여기서 발광부(120)와, 제1 오믹전극(130)과, 제2 오믹전극(140)과, 패시베이션층(150)과, 본딩 패드층(160)은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자(10)용 에피택시 다이(100)의 것과 동일하므로, 중복 설명은 생략한다.
한편, 상하가 역전된 에피택시 다이(100)에서 발광부(120)의 상면, 즉 제2 반도체 영역(122)의 상면에는 활성 영역에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
접합층(12)은 기판부(11)의 제1 전극 패드(11a)와, 에피택시 다이(100)의 본딩 패드층(160)을 접합시켜 전기적으로 연결시키는 것으로, 이러한 접합층(12)은 에피택시 다이(100)의 본딩 패드층(160)과 동일 또는 유사하게 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다.
확장 전극(13)은 기판부(11)의 제2 전극 패드(11b)와, 에피택시 다이(100)의 제2 오믹전극(140)을 전기적으로 연결시키는 것으로, 후술하는 몰드부(14)의 관통홀(H)을 통해 제2 전극 패드(11b)의 상부에서부터 몰드부(14)의 상부까지 수직 방향으로 연장 형성된 후, 제2 오믹전극(140) 측으로 절곡 형성됨으로써 제2 오믹전극(140)과 접촉하여 전기적으로 연결된다.
이러한 확장 전극(13)은 ITO, TiN 등과 같은 광학적으로 투명하고 전기 통하는 세라믹, 또는 상술한 접합층(12) 물질과 동일 유사하게 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 발광부(120)는 일측이 식각되어 제2 오믹전극(140)이 일부 또는 전부 노출된 형상을 가지게 되는데, 확장 전극(13)은 노출된 제2 오믹전극(140)과 제2 전극 패드(11b)를 전기적으로 연결시킨다.
몰드부(14)는 수직 구조의 에피택시 다이(100)와 확장 전극(13)을 둘러싸서 지지하는 것으로, 에피택시 다이(100)의 발광부(120)의 상면과, 확장 전극(13)의 상면이 노출되도록 형성된다. 이러한 몰드부(14)에는 제2 전극 패드(11b) 위에 관통홀(H)이 형성되어 있으며, 확장 전극(13)은 이러한 관통홀(H)을 통해 제2 오믹전극(140)에 전기적으로 연결된다.
한편, 관통홀(H)의 형성에는 레이저 드릴링이 이용될 수 있으며, 이때 몰드부(14)는 LDS(Laser Direct Structuring) 또는 LDI(Laser Direct Imaging) 가능 물질로 이루어질 수 있다.
블랙 매트릭스(15)(Black Matrix, BM)는 확장 전극(13) 및 몰드부(14)의 노출된 상면을 덮는 것으로, 블랙 매트릭스(15)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
또한, 블랙 매트릭스(15)는 광학 밀도(optical density)가 3.5 이상인 금속 박막이나 탄소 계열의 유기 재료로 형성될 수 있으나, 이에 제한되지는 않는다. 보다 상세하게는 크롬(Cr) 단층막, 크롬(Cr)/산화크롬(CrOx) 이층막, 이산화망간(MnO2), 유기 블랙매트릭스, 그라파이트(흑연), 안료분산체 조성물(아민기, 하이드록시기, 카르복실기 등의 안료 친화 그룹을 가진 고분자량을 갖는 블록 공중합체 수지와 카본 블랙을 매체로 하고, 용제 및 분산 보조제를 배합하여 제조) 등이 대표적이다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S100)에 대해 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S100)의 순서도이고, 도 4는 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 3 내지 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S100)은, 제1 단계(S110)와, 제2 단계(S120)와, 제3 단계(S130)와, 제4 단계(S140)와, 제5 단계(S150)와, 제6 단계(S160)를 포함한다. 단, 도 3 내지 도 4에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S110)는 성장기판(110)을 준비하는 단계이다. 성장기판(110)은 후술하는 발광부(120)가 에피택시(Epitaxy) 성장되는 것으로, 성장기판(110)은 발광부(120)와, 제1 오믹전극(130)과, 제2 오믹전극(140)과, 패시베이션층(150)과, 본딩 패드층(160)을 지지하며, 사파이어(Sapphire) 성장기판(110)이 이용될 수 있다.
즉, 본 발명에서 발광부(120)가 성장되는 최초 성장기판(110)은 본 발명의 에피택시 다이(100)가 최종적으로 완성된 후, 발광부(120), 제1 오믹전극(130), 제2 오믹전극(140), 패시베이션층(150) 및 본딩 패드층(160)을 지지하는 최종 지지기판의 기능을 수행한다.
제2 단계(S120)는 성장기판(110) 위에 발광부(120)를 형성시키는 단계이다. 즉, 발광부(120)는 보다 상세하게, 제1 반도체 영역(121)(예를 들면, p형 반도체 영역)과, 활성 영역(123)(예를 들면, Multi Quantum Wells, MQWs)과, 제2 반도체 영역(122)(예를 들면, n형 반도체 영역)을 포함하는데, 제2 단계(S120)에서는 성장기판(110) 위에 제2 반도체 영역(122)과, 활성 영역(123)과, 제1 반도체 영역(121)을 순서대로 에피택시(Epitaxy) 성장시킨다.
제3 단계(S130)는 발광부(120)의 제1 반도체 영역(121)의 상면을 덮어 면접촉됨으로써 제1 반도체 영역(121)과 전기적으로 연결되는 제1 오믹전극(130)을 형성시키는 단계이다. 이때, 제1 반도체 영역(121)이 제1 오믹전극(130)에 양극 오믹접촉(p-ohmic contact)될 수 있도록, 300℃ 이상의 고온에서 열처리를 선택적으로 수행한다.
제4 단계(S140)는 발광부(120)와 제1 오믹전극(130)의 측부를 기 설정된 깊이로 식각하고, 식각된 부분에 제2 오믹전극(140)을 형성시키는 단계이다.
즉, 발광부(120)의 일측 또는 양측을 기 설정된 깊이로 각각 식각한 후(양 측면이 각각 메사 에칭(mesa-etching)된 형상을 가질 수 있다), 발광부(120)의 제2 반도체 영역(122)의 일측 또는 양측의 식각된 부분에 제2 오믹전극(140)을 각각 형성시키는데, 이때, 식각된 부분의 제2 반도체 영역(122)의 표면은 갈륨(Ga) 극성을 가지며, 이러한 갈륨(Ga) 극성 표면이 제2 오믹전극(140)에 음극 오믹접촉(n-ohmic contact)될 수 있도록, 300℃ 이상의 고온에서 열처리를 필수적으로 수행한다.
제5 단계(S150)는 발광부(120)의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)을 덮는 패시베이션층(150)을 형성시키는 단계이다. 즉, 발광부(120)의 양측이 각각 식각된 경우 발광부(120)의 일측의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)의 일측을 덮고, 발광부(120)의 타측의 식각된 부분으로부터 제2 오믹전극(140)을 거쳐서 제1 오믹전극(130)의 타측을 각각 덮도록 패시베이션층(150)을 형성시키는데, 이러한 패시베이션층(150)의 형상에 따라, 제2 오믹전극(140)은 패시베이션층(150)과 발광부(120) 사이에 개재되어 노출되지 않게 된다.
제6 단계(S160)는 패시베이션층(150)의 일부를 식각하여 발광부(120)를 노출시키고, 노출된 발광부(120)에 접하도록 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층(160)을 형성시키는 단계이다. 이러한 본딩 패드층(160)은 수직 칩(Vertical Chip) 본딩 패드로 기능하는 것으로, 본딩 패드층(160)은 제1 오믹전극(130)에 전기적으로 연결되며, 양극으로서 기능하게 된다.
상술한 제1 단계(S110) 내지 제6 단계(S160)를 거쳐 에피택시 다이(100)의 기본 구조가 형성된 이후에는, Grinding, Dicing, Probe 및 Sorting 등의 공정을 거치게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자 제조 방법(S10)에 대해 상세히 설명한다.
본 발명의 반도체 발광 소자(10) 형성은 개별 칩 단위로 회로 배선과 구동소자 영역이 완성(完成)된 기판(반도체 웨이퍼, PCB, TFT Glass)에 직접 전사하여 배선 연결한 COB(Chip On Board), 통상의 메모리 반도체 기술에 공지된 팬아웃 패키지(Fan-out Package) 공정으로 제작된 패키지 단위(1,2,4,9,16...n2개의 칩 단위)로 회로 배선과 구동소자 영역이 완성(完成)된 기판(PCB, TFT Glass)에 직접 전사하여 배선 연결한 POB(Package On Board) 또는 회로 배선과 구동소자 영역이 미완성(未完成)된 임시기판을 이용하는 인터포저(Interposer)의 형태일 수 있으나 이에 제한되지는 않으며, 이하에서는 설명의 편의상 COB 형태를 기준으로 설명하기로 한다.
도 5는 본 발명의 제1 실시예에 따른 반도체 발광 소자 제조 방법(S10)의 순서도이고, 도 6은 본 발명의 제1 실시예에 따른 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
도 5 내지 도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자 제조 방법(S10)은, 제1 단계(S11)와, 제2 단계(S12)와, 제3 단계(S13)와, 제4 단계(S14)와, 제5 단계(S15)와, 제6 단계(S16)와, 제7 단계(S17)를 포함한다. 단, 도 5 내지 도 6에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S11)는 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)와, 제1 전극 패드(11a) 및 제2 전극 패드(11b)가 각각 형성된 기판부(11)를 준비하는 단계이다. 이러한 기판부(11)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
제2 단계(S12)는 양극 개별 전극인 제1 전극 패드(11a) 위에 에피택시 다이(100)의 상하를 역전시켜 배치하고, 제1 전극 패드(11a)와 본딩 패드층(160)을 접합층(12)을 통해 접합시켜 전기적으로 연결시키는 단계이다. 이때, 에피택시 다이(100)의 배치 및 접합은 픽앤플레이스(Pick & Place) 또는 롤투롤(Roll to Roll, R2R), 집단 전사(Massive Transfer)의 대표적인 공정으로 공지된 스탬프(Stamp; PDMS, Si, Quartz, Glass) 등과 같은 통상적인 칩 다이 전사 공정을 통해 이루어질 수 있다.
한편, (1) 에피택시 다이(100) 배치의 고정밀화, (2) 50㎛ x 50㎛ 미만 사이즈를 갖는 초소형 에피택시 다이(100), (3) 자가 조립 구조(Self-assembly Structure)의 에피택시 다이(100)와 같은 목적 달성이 필요한 경우에는, 에피택시 다이(100)의 배치 및 접합에 앞서, 마스킹 매체(감광성 고분자(Photoresist), 세라믹(Glass, Quartz, Alumina), Invar FMM(Fine Metal Mask)) 또는 공정(Processing)을 추가하여 결합할 수 있다.
제3 단계(S13)는 에피택시 다이(100)의 성장기판(110)을 분리하는 단계이다. 이때, 제3 단계(S13)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(110)을 발광부(120), 즉 제2 반도체 영역(122)으로부터 분리시켜 제2 반도체 영역(122)의 상면을 노출시킬 수 있다. 여기서 레이저 리프트 오프 기법(LLO)이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(110) 후면에 조사하여 성장기판(110)을 에피택시(Epitaxy) 성장된 층으로부터 분리하는 기법이다.
제4 단계(S14)는 발광부(120)의 상면, 즉 제2 반도체 영역(122)의 상면이 노출되도록 에피택시 다이(100)를 둘러싸는 몰드부(14)를 형성시키는 단계이다. 이때 몰드부(14)는 후술하는 제6 단계(S16)에서의 레이저 드릴링이 가능하도록, LDS(Laser Direct Structuring) 또는 LDI(Laser Direct Imaging) 가능한 물질로 이루어질 수 있다.
제5 단계(S15)는 제2 오믹전극(140)이 노출되도록 발광부(120)의 일측을 식각하는 단계이다. 즉, 제5 단계(S15)는 건식 식각(Dry Etching) 또는 습식 식각(Wet Etching)을 통해 제2 반도체 영역(122)의 일측을 식각함으로써, 제2 반도체 영역(122)과 패시베이션층(150) 사이에 개재되어 노출되어 있지 않았던 제2 오믹전극(140)을 노출시키는 단계이다.
한편, 제5 단계(S15)에서는 상하가 역전된 에피택시 다이(100)에서 발광부(120)의 상면, 즉 제2 반도체 영역(122)의 상면에 활성 영역(123)에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
제6 단계(S16)는 제2 전극 패드(11b)가 노출되도록 몰드부(14)를 식각하고, 제2 전극 패드(11b)와 제2 오믹전극(140)을 전기적으로 연결시키는 확장 전극(13)을 형성시키는 단계이다. 즉, 제6 단계(S16)에서는 레이저 드릴링을 이용하여 제2 전극 패드(11b)의 상부에 관통홀(H)을 형성시키며, 이러한 관통홀(H)을 통해 제2 전극 패드(11b)의 상부에서부터 몰드부(14)의 상부까지 수직 방향으로 확장 전극(13)을 연장 형성시킨 후, 제2 오믹전극(140) 측으로 절곡 형성시킴으로써 제2 오믹전극(140)과 음극 공통 전극인 제2 전극 패드(11b)가 전기적으로 연결되도록 한다.
제7 단계(S17)는 확장 전극(13)과 몰드부(14)를 덮는 블랙 매트릭스(15)를 형성시키는 단계이다. 이러한 블랙 매트릭스(15)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)에 대해 상세히 설명한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)를 전체적으로 도시한 것이다.
도 7에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)는, 성장기판(210)과, 발광부(220)와, 제1 오믹전극(230)과, 패시베이션층(250)과, 본딩 패드층(260)을 포함한다.
성장기판(210)은 발광부(220)와, 제1 오믹전극(230)과, 패시베이션층(250)과, 본딩 패드층(260)을 지지하는 것으로, 사파이어(Sapphire) 성장기판(210)이 이용될 수 있으며, 이러한 성장기판(210) 위에 후술하는 발광부(220)가 에피택시(Epitaxy) 성장될 수 있다.
한편, 본 발명에서 발광부(220)가 성장되는 최초 성장기판(210)은 본 발명의 에피택시 다이(200)가 최종적으로 완성된 후, 발광부(220), 제1 오믹전극(230), 패시베이션층(250) 및 본딩 패드층(260)을 지지하는 최종 지지기판의 기능을 수행한다.
발광부(220)는 빛을 생성하는 것으로, 본 발명에서는 청색광 또는 녹색광을 발광시키기 위해 그룹3족(Al, Ga, In) 질화물 반도체인 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN) 등의 2원계, 3원계, 4원계 화합물이 성장기판(210) 위에 적정한 위치와 순서에 배치되어 에피택시(Epitaxy) 성장될 수 있다.
특히, 청색광 또는 녹색광을 발광시키기 위해 높은 인듐(In) 조성을 갖는 고품질의 질화인듐갈륨(InGaN)의 그룹3족 질화물 반도체가 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN)으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
발광부(220)는 보다 상세하게, 제1 반도체 영역(221)(예를 들면, p형 반도체 영역)과, 활성 영역(223)(예를 들면, Multi Quantum Wells, MQWs)과, 제2 반도체 영역(222)(예를 들면, n형 반도체 영역)을 포함하는데, 성장기판(210) 위에 제2 반도체 영역(222)과, 활성 영역(223)과, 제1 반도체 영역(221)이 순서대로 에피택시(Epitaxy) 성장된 구조를 가질 수 있으며, 최종적으로 여러 다층의 그룹3족 질화물로 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(221), 활성 영역(223) 및 제2 반도체 영역(222) 각각은 단층 또는 다층으로 이루어질 수 있으며 미도시 되었지만 발광부(220)를 성장기판 사파이어(210) 상부에 에피택시 성장시키기에 앞서, 에피택시 성장된 발광부(220)의 고품질화를 위해 버퍼 영역과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼 영역은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(Nucleation Layer)과 도핑되지 않은 반도체 영역(un-doped Semiconductor Region)으로 구성된 완화층(Compliant Layer) 포함하여 통상 4.0㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(210)을 제거하는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생층(Sacrificial Layer)이 구비될 수 있으며, 씨앗층이 희생층으로 기능할 수도 있다.
제2 반도체 영역(222)은 제2 도전성(n형)을 가지는 것으로, 성장기판(210) 위에 형성된다. 이러한 제2 반도체 영역(222)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(223)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(222) 위에 형성된다. 이러한 활성 영역(223)은 질화인듐갈륨(InGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(221)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(223) 위에 형성된다. 이러한 제1 반도체 영역(221)은 질화알루미늄(AlGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 갈륨(Ga) 극성을 가진다.
즉, 활성 영역(223)은 제1 반도체 영역(221)과 제2 반도체 영역(222) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(221)의 정공과 n형 반도체 영역인 제2 반도체 영역(222)의 전자가 활성 영역(223)에서 재결합되면 빛을 생성한다.
제1 오믹전극(230)은 발광부(220)의 제1 반도체 영역(221)과 전기적으로 연결되는 것으로, 제1 반도체 영역(221)의 상면을 덮어 면접촉되도록 제1 반도체 영역(221) 위에 형성된다. 이때, 제1 반도체 영역(221)은 제1 오믹전극(230)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결된다.
이러한 제1 오믹전극(230)은 기본적으로 높은 투명성(Transparency) 또는 반사성(Reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 오믹전극(230) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성 소재 단독 또는 결합하여 구성될 수 있다.
패시베이션층(250)은 제1 오믹전극(230)의 측부를 덮는 것으로, 패시배이션층은 제1 오믹전극(230)의 일측과 타측을 각각 덮는 형상을 가질 수 있다.
이러한 패시베이션층(250)은 전기적으로 절연성을 가진 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
본딩 패드층(260)은 수직 칩(Vertical Chip) 다이 본딩 패드(Die Bonding Pad)로 기능하는 것으로, 제1 오믹전극(230) 및 패시베이션층(250) 위에 형성되어 제1 오믹전극(230)과 전기적으로 연결된다. 이때, 본딩 패드층(260)은 제1 오믹전극(230)에 전기적으로 연결되어 외부에 노출되며, 양극으로서 기능하게 된다.
이러한 본딩 패드층(260)은 기본적으로 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다. 또한, 본딩 패드층(260)의 저융점 금속으로는 In, Sn, Zn, Pb 등의 금속 소재 단독 또는 이들이 포함된 합금(alloy)으로 형성될 수 있다.
한편, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)는 제2 오믹전극이 형성되어 있지 않은데, 이는 반도체 발광 소자 제조 과정에서 형성되기 때문이며, 결과적으로 양극으로서 기능하는 본딩 패드층(260)만이 외부에 노출되는 형태가 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자(20)에 대해 상세히 설명한다.
본 발명의 반도체 발광 소자(20) 형성은 개별 칩 단위로 회로 배선과 구동소자 영역이 완성(完成)된 기판(반도체 웨이퍼, PCB, TFT Glass)에 직접 전사하여 배선 연결한 COB(Chip On Board), 통상의 메모리 반도체 기술에 공지된 팬아웃 패키지(Fan-out Package) 공정으로 제작된 패키지 단위(1,2,4,9,16...n2개의 칩 단위)로 회로 배선과 구동소자 영역이 완성(完成)된 기판(PCB, TFT Glass)에 직접 전사하여 배선 연결한 POB(Package On Board) 또는 회로 배선과 구동소자 영역이 미완성(未完成)된 임시기판을 이용하는 인터포저(Interposer)의 형태일 수 있으나 이에 제한되지는 않으며, 이하에서는 설명의 편의상 COB 형태를 기준으로 설명하기로 한다.
도 8은 본 발명의 제2 실시예에 따른 반도체 발광 소자(20)를 전체적으로 도시한 것이다.
도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자(20)는, 기판부(21)와, 에피택시 다이(200)와, 접합층(22)과, 제2 오믹전극(240)과, 확장 전극(23)과, 몰드부(24)와, 블랙 매트릭스(25)를 포함한다.
기판부(21)는 접합되는 에피택시 다이(200)를 지지하는 것으로, 제1 전극 패드(21a) 및 제2 전극 패드(21b)가 상면에 각각 형성된다. 이러한 기판부(21)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
또한, 제1 전극 패드(21a)는 양극 개별 전극을 의미하고, 제2 전극 패드(21b)는 음극 공통 전극을 의미할 수 있다. 예를 들면, 청색광, 녹색광, 적색광의 3개의 에피택시 다이(200)가 3개의 양극 개별 전극에 각각 배치된 후 접합되어 하나의 픽셀(Pixel)을 이룬 후, 각각의 에피택시 다이(200)는 음극 공통 전극에 각각 전기적으로 연결될 수 있다.
에피택시 다이(200)는 기판부(21)의 제1 전극 패드(21a) 위에 상하가 역전되어 배치되는 것으로, 발광부(220)와, 제1 오믹전극(230)과, 패시베이션층(250)과, 본딩 패드층(260)을 포함한다.
여기서 발광부(220)와, 제1 오믹전극(230)과, 패시베이션층(250)과, 본딩 패드층(260)은 상술한 본 발명의 제2 실시예에 따른 반도체 발광 소자(20)용 에피택시 다이(200)의 것과 동일하므로, 중복 설명은 생략한다.
한편, 상하가 역전된 에피택시 다이(200)에서 발광부(220)의 상면, 즉 제2 반도체 영역(222)의 상면에는 활성 영역에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
접합층(22)은 기판부(21)의 제1 전극 패드(21a)와, 에피택시 다이(200)의 본딩 패드층(260)을 접합시켜 전기적으로 연결시키는 것으로, 이러한 접합층(22)은 에피택시 다이(200)의 본딩 패드층(260)과 동일 유사하게 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다.
제2 오믹전극(240)은 발광부(220) 즉, 제2 반도체 영역(222)과 전기적으로 연결되는 것으로, 제2 반도체 영역(222)의 상면에 노출되도록 형성된다. 이러한 제2 오믹전극(240)은 기본적으로 높은 투명성(Transparency) 또는 반사성(Reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제2 오믹전극(240) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Cr, Ti, Al, V, W, Re, Au 등의 금속 소재 단독 또는 결합하여 구성될 수 있다.
이때, 제2 반도체 영역(222)의 상면은 질소(N) 극성 표면을 가지는데, 이러한 질소(N) 극성 표면은 제2 오믹전극(240)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결된다.
확장 전극(23)은 기판부(21)의 제2 전극 패드(21b)와, 에피택시 다이(200)에 형성된 제2 오믹전극(240)을 전기적으로 연결시키는 것으로, 후술하는 몰드부(24)의 관통홀(H)을 통해 제2 전극 패드(21b)의 상부에서부터 몰드부(24)의 상부까지 수직 방향으로 연장 형성된 후, 제2 오믹전극(240) 측으로 절곡 형성됨으로써 제2 오믹전극(240)과 접촉하여 전기적으로 연결된다.
이러한 확장 전극(23)은 ITO, TiN 등과 같은 광학적으로 투명하고 전기 통하는 세라믹, 또는 상술한 접합층(12) 물질과 동일 유사하게 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다.
몰드부(24)는 수직 구조의 에피택시 다이(200)와 확장 전극(23)을 둘러싸서 지지하는 것으로, 에피택시 다이(200)의 발광부(220)의 상면과, 확장 전극(23)의 상면이 노출되도록 형성된다. 이러한 몰드부(24)에는 제2 전극 패드(21b) 위에 관통홀(H)이 형성되어 있으며, 확장 전극(23)은 이러한 관통홀(H)을 통해 제2 오믹전극(240)에 전기적으로 연결된다.
한편, 관통홀(H)의 형성에는 레이저 드릴링이 이용될 수 있으며, 이때 몰드부(24)는 LDS(Laser Direct Structuring) 또는 LDI(Laser Direct Imaging) 가능 물질로 이루어질 수 있다.
블랙 매트릭스(25)(Black Matrix, BM)는 확장 전극(23) 및 몰드부(24)의 노출된 상면을 덮는 것으로, 블랙 매트릭스(25)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
이러한 블랙 매트릭스(25)는 광학 밀도(optical density)가 3.5 이상인 금속 박막이나 탄소 계열의 유기 재료로 형성될 수 있으나, 이에 제한되지는 않는다. 상세하게는 크롬(Cr) 단층막, 크롬(Cr)/산화크롬(CrOx) 이층막, 이산화망간(MnO2), 유기 블랙매트릭스, 그라파이트(흑연), 안료분산체 조성물(아민기, 하이드록시기, 카르복실기 등의 안료 친화 그룹을 가진 고분자량을 갖는 블록 공중합체 수지와 카본 블랙을 매체로 하고, 용제 및 분산 보조제를 배합하여 제조) 등이 대표적이다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S200)에 대해 상세히 설명한다.
도 9는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S200)의 순서도이고, 도 10은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 9 내지 도 10에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법(S200)은, 제1 단계(S210)와, 제2 단계(S220)와, 제3 단계(S230)와, 제4 단계(S240)와, 제5 단계(S250)를 포함한다. 단, 도 9 내지 도 10에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S210)는 성장기판(210)을 준비하는 단계이다. 성장기판(210)은 후술하는 발광부(220)가 에피택시(Epitaxy) 성장되는 것으로, 성장기판(210)은 발광부(220)와, 제1 오믹전극(230)과, 패시베이션층(250)과, 본딩 패드층(260)을 지지하며, 사파이어(Sapphire) 성장기판(210)이 이용될 수 있다.
즉, 본 발명에서 발광부(220)가 성장되는 최초 성장기판(210)은 본 발명의 에피택시 다이(200)가 최종적으로 완성된 후, 발광부(220), 제1 오믹전극(230), 패시베이션층(250) 및 본딩 패드층(260)을 지지하는 최종 지지기판의 기능을 수행한다.
제2 단계(S220)는 성장기판(210) 위에 발광부(220)를 형성시키는 단계이다. 즉, 발광부(220)는 보다 상세하게, 제1 반도체 영역(221)(예를 들면, p형 반도체 영역)과, 활성 영역(223)(예를 들면, Multi Quantum Wells, MQWs)과, 제2 반도체 영역(222)(예를 들면, n형 반도체 영역)을 포함하는데, 제2 단계(S220)에서는 성장기판(210) 위에 제2 반도체 영역(222)과, 활성 영역(223)과, 제1 반도체 영역(221)을 순서대로 에피택시(Epitaxy) 성장시킨다.
제3 단계(S230)는 발광부(220)의 제1 반도체 영역(221)의 상면을 덮어 면접촉됨으로써 제1 반도체 영역(221)과 전기적으로 연결되는 제1 오믹전극(230)을 형성시키는 단계이다. 이때, 제1 반도체 영역(221)이 제1 오믹전극(230)에 양극 오믹접촉(p-ohmic contact)될 수 있도록, 300℃ 이상의 고온에서 열처리를 선택적으로 수행한다.
제4 단계(S240)는 제1 오믹전극(230)을 덮는 패시베이션층(250)을 형성시키는 단계이다.
제5 단계(S250)는 패시베이션층(250)의 일부를 식각하여 발광부(220)를 노출시키고, 노출된 발광부(220)에 접하도록 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층(260)을 형성시키는 단계이다. 이러한 본딩 패드층(260)은 수직 칩(Vertical Chip) 본딩 패드로 기능하는 것으로, 본딩 패드층(260)은 제1 오믹전극(230)에 전기적으로 연결되며, 양극으로서 기능하게 된다.
상술한 제1 단계(S210) 내지 제6 단계를 거쳐 에피택시 다이의 기본 구조가 형성된 이후에는, Grinding, Dicing, Probe 및 Sorting 등의 공정을 거치게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자 제조 방법(S20)에 대해 상세히 설명한다.
본 발명의 반도체 발광 소자 형성은 개별 칩 단위로 회로 배선과 구동소자 영역이 완성(完成)된 기판(반도체 웨이퍼, PCB, TFT Glass)에 직접 전사하여 배선 연결한 COB(Chip On Board), 통상의 메모리 반도체 기술에 공지된 팬아웃 패키지(Fan-out Package) 공정으로 제작된 패키지 단위(1,2,4,9,16...n2개의 칩 단위)로 회로 배선과 구동소자 영역이 완성(完成)된 기판(PCB, TFT Glass)에 직접 전사하여 배선 연결한 POB(Package On Board) 또는 회로 배선과 구동소자 영역이 미완성(未完成)된 임시기판을 이용하는 인터포저(Interposer)의 형태일 수 있으나 이에 제한되지는 않으며, 이하에서는 설명의 편의상 COB 형태를 기준으로 설명하기로 한다.
도 11은 본 발명의 제2 실시예에 따른 반도체 발광 소자 제조 방법(S20)의 순서도이고, 도 12는 본 발명의 제2 실시예에 따른 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
도 11 내지 도 12에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자 제조 방법(S20)은, 제1 단계(S21)와, 제2 단계(S22)와, 제3 단계(S23)와, 제4 단계(S24)와, 제5 단계(S25)와, 제6 단계(S26)와, 제7 단계(S27)를 포함한다. 단, 도 11 내지 도 12에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S21)는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)와, 제1 전극 패드(21a) 및 제2 전극 패드(21b)가 각각 형성된 기판부(21)를 준비하는 단계이다. 이러한 기판부(21)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
제2 단계(S22)는 양극 개별 전극인 제1 전극 패드(21a) 위에 에피택시 다이(200)의 상하를 역전시켜 배치하고, 제1 전극 패드(21a)와 본딩 패드층(260)을 접합층(22)을 통해 접합시켜 전기적으로 연결시키는 단계이다. 이때, 에피택시 다이(200)의 배치 및 접합은 픽앤플레이스(Pick & Place) 또는 롤투롤(Roll to Roll, R2R), 집단 전사(Massive Transfer)의 대표적인 공정으로 공지된 스탬프(Stamp; PDMS, Si, Quartz, Glass) 등과 같은 통상적인 칩 다이 전사 공정을 통해 이루어질 수 있다.
한편, (1) 에피택시 다이(200) 배치의 고정밀화, (2) 50㎛ x 50㎛ 미만 사이즈를 갖는 초소형 에피택시 다이(200), (3) 자가 조립 구조(Self-assembly Structure)의 에피택시 다이(200)와 같은 목적 달성이 필요한 경우에는, 에피택시 다이(200)의 배치 및 접합에 앞서, 마스킹 매체(감광성 고분자(Photoresist), 세라믹(Glass, Quartz, Alumina), Invar FMM(Fine Metal Mask)) 또는 공정(Processing)을 추가하여 결합할 수 있다.
제3 단계(S23)는 에피택시 다이(200)의 성장기판(210)을 분리하는 단계이다. 이때, 제3 단계(S23)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(210)을 발광부(220), 즉 제2 반도체 영역(222)으로부터 분리시켜 제2 반도체 영역(222)의 상면을 노출시킬 수 있다. 여기서 레이저 리프트 오프 기법(LLO)이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(210) 후면에 조사하여 성장기판(210)을 에피택시(Epitaxy) 성장된 층으로부터 분리하는 기법이다.
제4 단계(S24)는 발광부(220)의 상면, 즉 제2 반도체 영역(222)의 상면이 노출되도록 에피택시 다이(200)를 둘러싸는 몰드부(24)를 형성시키는 단계이다. 이때 몰드부가 형성되기 전, 에피택시 다이(200)의 양 측면에는 추가적인 패시베이션층(250)이 형성될 수 있으며, 몰드부(24)는 후술하는 제6 단계(S26)에서의 레이저 드릴링이 가능하도록, LDS(Laser Direct Structuring) 또는 LDI(Laser Direct Imaging) 가능한 물질로 이루어질 수 있다.
제5 단계(S25)는 발광부(220) 상면에 노출되도록 형성되어 발광부(220)와 전기적으로 연결되는 제2 오믹전극(240)을 형성시키는 단계이다. 즉, 제2 오믹전극(240)은 발광부(220) 즉, 제2 반도체 영역(222)과 전기적으로 연결되는 것으로, 제2 반도체 영역(222)의 상면에 노출되도록 형성된다.
이때, 제2 반도체 영역(222)의 상면은 질소(N) 극성 표면을 가지는데, 이러한 질소(N) 극성 표면은 제2 오믹전극(240)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되며, 이러한 질소(N) 극성 표면을 가진 제2 반도체 영역(222)이 제2 오믹전극(240)에 음극 오믹접촉(n-ohmic contact)될 수 있도록, 300℃ 이상의 고온에서 열처리를 필수적으로 수행한다.
한편, 제5 단계(S25)에서는 상하가 역전된 에피택시 다이(200)에서 발광부(220)의 상면, 즉 제2 반도체 영역(222)의 상면에 활성 영역(223)에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
제6 단계(S26)는 제2 전극 패드(21b)가 노출되도록 몰드부(24)를 식각하고, 제2 전극 패드(21b)와 제2 오믹전극(240)을 전기적으로 연결시키는 확장 전극(23)을 형성시키는 단계이다. 즉, 제6 단계(S26)에서는 레이저 드릴링을 이용하여 제2 전극 패드(21b)의 상부에 관통홀(H)을 형성시키며, 이러한 관통홀(H)을 통해 제2 전극 패드(21b)의 상부에서부터 몰드부(24)의 상부까지 수직 방향으로 확장 전극(23)을 연장 형성시킨 후, 제2 오믹전극(240) 측으로 절곡 형성시킴으로써 제2 오믹전극(240)과 음극 공통 전극인 제2 전극 패드(21b)가 전기적으로 연결되도록 한다.
제7 단계(S27)는 확장 전극(23)과 몰드부(24)를 덮는 블랙 매트릭스(25)를 형성시키는 단계이다. 이러한 블랙 매트릭스(25)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이
110 : 성장기판
120 : 발광부
121 : 제1 반도체 영역
122 : 제2 반도체 영역
123 : 활성 영역
130 : 제1 오믹전극
140 : 제2 오믹전극
150 : 패시베이션층
160 : 본딩 패드층
10 : 본 발명의 제1 실시예에 따른 반도체 발광 소자
11 : 기판부
11a : 제1 전극 패드
11b : 제2 전극 패드
12 : 접합층
13 : 확장 전극
14 : 몰드부
H : 관통홀
15 : 블랙 매트릭스
200 : 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이
210 : 성장기판
220 : 발광부
221 : 제1 반도체 영역
222 : 제2 반도체 영역
223 : 활성 영역
230 : 제1 오믹전극
250 : 패시베이션층
260 : 본딩 패드층
20 : 본 발명의 제2 실시예에 따른 반도체 발광 소자
21 : 기판부
21a : 제1 전극 패드
21b : 제2 전극 패드
240 : 제2 오믹전극
22 : 접합층
23 : 확장 전극
24 : 몰드부
H : 관통홀
25 : 블랙 매트릭스
S100 : 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법
S110 : 제1 단계
S120 : 제2 단계
S130 : 제3 단계
S140 : 제4 단계
S150 : 제5 단계
S160 : 제6 단계
S10 : 본 발명의 제1 실시예에 따른 반도체 발광 소자 제조 방법
S11 : 제1 단계
S12 : 제2 단계
S13 : 제3 단계
S14 : 제4 단계
S15 : 제5 단계
S16 : 제6 단계
S17 : 제7 단계
S200 : 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이 제조 방법
S210 : 제1 단계
S220 : 제2 단계
S230 : 제3 단계
S240 : 제4 단계
S250 : 제5 단계
S20 : 본 발명의 제2 실시예에 따른 반도체 발광 소자 제조 방법
S21 : 제1 단계
S22 : 제2 단계
S23 : 제3 단계
S24 : 제4 단계
S25 : 제5 단계
S26 : 제6 단계
S27 : 제7 단계

Claims (10)

  1. 다이(Die) 단위로 분리되어 형성되며, 기판부에 개별적으로 전사된 후 픽셀로서 기능하는 반도체 발광 소자용 에피택시 다이를 이용한 반도체 발광 소자에 있어서,
    상면에 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부;
    상부의 일측이 기 설정된 깊이로 메사 식각(Mesa-etching)되고 빛을 생성하는 발광부와, 상기 발광부의 상부에 형성되되 메사 식각되지 않은 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 발광부의 메사 식각된 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제2 오믹전극과, 상기 발광부의 상부의 메사 식각된 부분으로부터 상기 제2 오믹전극을 거쳐서 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 제1 전극 패드 위에 상하가 역전되어 배치되는 에피택시 다이;
    상기 제1 전극 패드와 상기 본딩 패드층을 접합시켜 전기적으로 연결시키는 접합층;
    상기 제2 오믹전극과는 별도로 형성되어, 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극; 및
    상기 에피택시 다이와 상기 확장 전극을 둘러싸되, 상기 발광부의 상면과 상기 확장 전극의 상면이 각각 외부에 노출되도록 하는 몰드부를 포함하고,
    상기 발광부는,
    상기 에피택시 다이가 상기 제1 전극 패드 위에 배치된 후, 메사 식각된 부분의 일부가 식각되어 상기 제2 오믹전극이 노출되고,
    상기 확장 전극은,
    상기 제2 전극 패드가 노출되도록 상기 몰드부가 식각된 이후에 형성되어, 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 것을 특징으로 하는, 반도체 발광 소자.
  2. 청구항 1에 있어서,
    상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 더 포함하는, 반도체 발광 소자.
  3. 청구항 1에 있어서,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함하는, 반도체 발광 소자.
  4. 청구항 1에 있어서,
    상기 본딩 패드층은,
    상기 제1 오믹전극에 전기적으로 연결되고,
    상기 발광부의 식각된 부분은,
    갈륨(Ga) 극성 표면을 가지며, 상기 제2 오믹전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자.
  5. 다이(Die) 단위로 분리되어 형성되며, 기판부에 개별적으로 전사된 후 픽셀로서 기능하는 반도체 발광 소자용 에피택시 다이를 이용한 반도체 발광 소자에 있어서,
    상면에 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부;
    빛을 생성하는 발광부와, 상기 발광부의 상부에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고, 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 제1 전극 패드 위에 상하가 역전되어 배치되는 에피택시 다이;
    상기 제1 전극 패드와 상기 본딩 패드층을 접합시켜 전기적으로 연결시키는 접합층;
    상기 에피택시 다이가 상기 제1 전극 패드 위에 배치된 후, 상기 제1 오믹 전극이 형성된 면과 대향하는 상기 발광부의 면에 노출되도록 형성되어 상기 발광부와 전기적으로 연결되는 제2 오믹전극;
    상기 제2 오믹전극과는 별도로 형성되어, 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극; 및
    상기 에피택시 다이와 상기 확장 전극을 둘러싸되, 상기 발광부의 상면과 상기 확장 전극의 상면이 각각 외부에 노출되도록 하는 몰드부를 포함하고,
    상기 확장 전극은,
    상기 제2 전극 패드가 노출되도록 상기 몰드부가 식각된 이후에 형성되어, 상기 제2 전극 패드와 노출된 상기 제2 오믹전극을 전기적으로 연결시키는 것을 특징으로 하는, 반도체 발광 소자.
  6. 청구항 5에 있어서,
    상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 더 포함하는, 반도체 발광 소자.
  7. 청구항 5에 있어서,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며, 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함하는, 반도체 발광 소자.
  8. 청구항 5에 있어서,
    상기 본딩 패드층은,
    상기 제1 오믹전극에 전기적으로 연결되고,
    상기 제2 오믹전극이 형성되는 상기 발광부의 상면은,
    질소(N) 극성 표면을 가지며, 상기 제2 오믹전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자.
  9. 반도체 발광 소자의 제조 방법에 있어서,
    성장기판과, 상기 성장기판 위에 형성되어 측부가 기 설정된 깊이로 식각되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 발광부의 식각된 부분에 형성되고 상기 발광부와 전기적으로 연결되는 제2 오믹전극과, 상기 발광부의 식각된 부분으로부터 상기 제2 오믹전극을 거쳐서 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계;
    상기 제1 전극 패드 위에 상기 에피택시 다이의 상하를 역전시켜 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계;
    상기 성장기판을 분리하는 제3 단계;
    상기 발광부가 노출되도록 상기 에피택시 다이를 둘러싸는 몰드부를 형성시키는 제4 단계;
    상기 제2 오믹전극이 노출되도록 상기 발광부의 일측을 식각하는 제5 단계; 및
    상기 제2 전극 패드가 노출되도록 상기 몰드부를 식각하고, 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 반도체 발광 소자 제조 방법.
  10. 반도체 발광 소자의 제조 방법에 있어서,
    성장기판과, 상기 성장기판 위에 형성되고 빛을 생성하는 발광부와, 상기 발광부 위에 형성되고 상기 발광부와 전기적으로 연결되는 제1 오믹전극과, 상기 제1 오믹전극의 측부를 덮는 패시베이션층과, 상기 제1 오믹전극 및 상기 패시베이션층 위에 형성되어 상기 제1 오믹전극과 전기적으로 연결되고, 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계;
    상기 제1 전극 패드 위에 상기 에피택시 다이의 상하를 역전시켜 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계;
    상기 성장기판을 분리하는 제3 단계;
    상기 발광부가 노출되도록 상기 에피택시 다이를 둘러싸는 몰드부를 형성시키는 제4 단계;
    상기 발광부 상면에 노출되도록 형성되어 상기 발광부와 전기적으로 연결되는 제2 오믹전극을 형성시키는 제5 단계; 및
    상기 제2 전극 패드가 노출되도록 상기 몰드부를 식각하고, 상기 제2 전극 패드와 상기 제2 오믹전극을 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 반도체 발광 소자 제조 방법.
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