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KR102537270B1 - 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리 - Google Patents

백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리 Download PDF

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KR102537270B1
KR102537270B1 KR1020200118494A KR20200118494A KR102537270B1 KR 102537270 B1 KR102537270 B1 KR 102537270B1 KR 1020200118494 A KR1020200118494 A KR 1020200118494A KR 20200118494 A KR20200118494 A KR 20200118494A KR 102537270 B1 KR102537270 B1 KR 102537270B1
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back gate
word lines
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flash memory
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송윤흡
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한양대학교 산학협력단
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Publication date
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Abstract

백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층은, 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 것을 특징으로 한다.

Description

백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMORY USING FERROELECTRIC LAYER BASED ON BACK GATE STRUCTURE}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 메모리 셀 개수의 증가로 인해 셀 특성 및 신뢰성이 열화되는 문제점을 갖는다.
따라서, 아래의 실시예들은 셀 특성 및 신뢰성을 개선하는 기술을 제안하고자 한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하는 동시에 수평 스케일링을 향상시킨 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 채널층 내부에 백 게이트가 형성된 구조에서 복수의 워드 라인들과 채널층 사이에 배치된 강유전체층을 데이터 저장소로 사용하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층은, 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 것을 특징으로 한다.
일 측면에 따르면, 상기 백 게이트는, 상기 3차원 플래시 메모리의 메모리 동작에서 상기 강유전체층의 전하들의 상태를 변화 및 유지시키기 위한 전압이 인가되는 용도로 사용되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 시 상기 복수의 스트링들 각각 내에 포함되는 백 게이트에는, 상기 복수의 워드 라인들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인에 인가되는 음의 값의 프로그램 전압과 상기 복수의 스트링들에 각각 연결된 복수의 비트 라인들에 인가되는 전압들에 기초하여, 상기 대상 메모리 셀만이 프로그램되도록 하는 패스 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 프로그램 동작 시 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인은, 상기 백 게이트에 인가되는 상기 패스 전압에 기초하여, 플로팅(Floating)되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 소거 동작 시 상기 복수의 스트링들 중 상기 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링 내에 포함되는 적어도 하나의 백 게이트는, 상기 복수의 워드 라인들 각각에 인가되는 소거 전압과 상기 적어도 하나의 선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 선택된 스트링에 포함되는 메모리 셀들이 소거되도록 플로팅되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 소거 동작 시 상기 복수의 스트링들 중 상기 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링을 제외한 적어도 하나의 비선택된 스트링 내에 포함되는 적어도 하나의 백 게이트에는, 상기 복수의 워드 라인들 각각에 인가되는 소거 전압과 상기 적어도 하나의 비선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 비선택된 스트링에 포함되는 메모리 셀들이 소거되지 않도록 하는 패스 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 판독 동작 시 상기 복수의 스트링들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내에 포함되는 백 게이트에는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 선택된 스트링에 연결된 비트 라인에 인가되는 전압에 기초하여, 상기 대상 메모리 셀만이 판독되도록 하는 음의 값의 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 판독 동작 시 상기 복수의 스트링들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내에 포함되는 백 게이트는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 선택된 스트링에 연결된 비트 라인에 인가되는 전압에 기초하여, 상기 대상 메모리 셀만이 판독되도록 플로팅되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 판독 동작 시 상기 복수의 스트링들 중 상기 선택된 스트링을 제외한 적어도 하나의 비선택된 스트링 내에 포함되는 적어도 하나의 백 게이트에는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 적어도 하나의 비선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 비선택된 스트링에 포함되는 메모리 셀들이 판독되지 않도록 하는 상기 패스 전압이 인가되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 절연막은, 상기 강유전체층과 동일한 수준의 Etox를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 판독 동작 시 상기 복수의 스트링들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내에 포함되는 백 게이트에는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 선택된 스트링에 연결된 비트 라인에 인가되는 전압에 기초하여, 상기 대상 메모리 셀만이 판독되도록 하는 상기 판독 전압이 인가되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층이 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인에 인가되는 음의 값의 프로그램 전압과 상기 복수의 스트링들에 각각 연결된 복수의 비트 라인들에 인가되는 전압들에 기초하여, 상기 복수의 스트링들 각각 내에 포함되는 백 게이트에 상기 대상 메모리 셀만이 프로그램되도록 하는 패스 전압을 인가하는 단계; 및 상기 백 게이트에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층이 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 3차원 플래시 메모리의 소거 동작 방법은, 상기 복수의 워드 라인들 각각에 인가되는 소거 전압과 상기 복수의 스트링들 중 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 선택된 스트링에 포함되는 메모리 셀들이 소거되도록 상기 적어도 하나의 선택된 스트링 내에 포함되는 적어도 하나의 백 게이트를 플로팅시키는 단계; 및 상기 적어도 하나의 선택된 스트링 내에 포함되는 적어도 하나의 백 게이트가 플로팅됨에 응답하여, 상기 적어도 하나의 선택된 스트링에 대한 소거 동작을 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 적어도 하나의 선택된 스트링 내에 포함되는 적어도 하나의 백 게이트를 플로팅시키는 단계는, 상기 복수의 워드 라인들 각각에 인가되는 소거 전압과 상기 복수의 스트링들 중 상기 적어도 하나의 선택된 스트링을 제외한 적어도 하나의 비선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 비선택된 스트링 내에 포함되는 적어도 하나의 백 게이트에 상기 적어도 하나의 비선택된 스트링에 포함되는 메모리 셀들이 소거되지 않도록 하는 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층이 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 3차원 플래시 메모리의 판독 동작 방법은, 상기 복수의 워드 라인들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링에 연결된 비트 라인에 인가되는 전압에 기초하여, 상기 선택된 스트링 내에 포함되는 백 게이트에 상기 대상 메모리 셀만이 판독되도록 하는 음의 값의 전압을 인가하거나, 상기 대상 메모리 셀만이 판독되도록 상기 선택된 스트링 내에 포함되는 백 게이트를 플로팅시키는 단계; 및 상기 선택된 스트링 내에 포함되는 백 게이트에 상기 음의 값의 전압이 인가되거나 상기 선택된 스트링 내에 포함되는 백 게이트가 플로팅됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 선택된 스트링 내에 포함되는 백 게이트에 상기 음의 값의 전압을 인가하거나, 상기 선택된 스트링 내에 포함되는 백 게이트를 플로팅시키는 단계는, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 복수의 스트링들 중 상기 선택된 스트링을 제외한 적어도 하나의 비선택된 스트링에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 상기 적어도 하나의 비선택된 스트링 내에 포함되는 적어도 하나의 백 게이트에 상기 적어도 하나의 비선택된 스트링에 포함되는 메모리 셀들이 판독되지 않도록 하는 상기 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하고, 상기 강유전체층이 강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되는 3차원 플래시 메모리-상기 절연막은 상기 강유전체층과 동일한 수준의 Etox를 가짐-의 판독 동작 방법은, 상기 복수의 워드 라인들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 상기 복수의 워드 라인들 중 상기 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 상기 복수의 스트링들 중 상기 대상 메모리 셀을 포함하는 선택된 스트링에 연결된 비트 라인에 인가되는 전압에 기초하여, 상기 선택된 스트링 내에 포함되는 백 게이트에 상기 대상 메모리 셀만이 판독되도록 하는 상기 판독 전압을 인가하는 단계; 및 상기 선택된 스트링 내에 포함되는 백 게이트에 상기 판독 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함한다.
일 실시예들은 셀 특성 및 신뢰성을 개선하는 동시에 수평 스케일링을 향상시킨 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 채널층 내부에 백 게이트가 형성된 구조에서 복수의 워드 라인들과 채널층 사이에 배치된 강유전체층을 데이터 저장소로 사용하는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이다.
도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이다.
도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다.
도 12는 다른 일 실시예에 따른 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 20a 내지 20d는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 Y-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 복수의 스트링들의 상부에 위치하는 비트 라인, 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 3b는 도 3a에 도시된 3차원 플래시 메모리의 A-A'의 단면을 나타낸 X-Y 평면도이며, 도 4a 내지 4d는 일 실시예에 따른 3차원 플래시 메모리의 다른 구현 예시를 나타낸 Y-Z 단면도이고, 도 5a 내지 5b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 3a 내지 3b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 복수의 스트링들(320, 330)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향(예컨대, Y 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들(311)이 개재될 수 있다.
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(GSL은 공통 소스 라인인 Common Source Line; CSL(미도시)과 연결됨)이 배치될 수 있다.
복수의 스트링들(320, 330)은 복수의 워드 라인들(310)을 관통하여 기판(305) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(321, 331) 및 강유전체층(322, 332)을 포함할 수 있다.
여기서, 강유전체층(322, 332)은, 사방정계(Orthorhombic) 결정 구조를 갖는 HfO2의 강유전체 물질로 형성된 채(일례로, 강유전체층(322, 332)은 Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO2의 강유전체 물질로 형성되거나, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 강유전체 물질로 형성됨), 복수의 워드 라인들(310)과 맞닿는 영역들로 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성하여 데이터 저장소로 사용될 수 있다.
이하, 강유전체층(322, 332)이 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들을 구성하는 강유전체층(322, 332)의 영역들 각각의 전하들 상태(예컨대, 분극 전하량의 변화에 따른 분극 상태)가 복수의 워드 라인들(310)을 통해 인가되는 전압에 의해 변화 및 유지됨으로써 강유전체층(322, 332)의 영역들 각각의 전하들 상태에 따른 전압 변화로 이진 데이터 값을 나타내는 것(저장하는 것)을 의미한다. 즉, 강유전체층(322, 332)은 강유전체 물질로 형성됨으로써 전하들의 상태를 변화 및 유지시켜 데이터 저장소로 사용될 수 있다.
또한, 이하, 강유전체층(322, 332)이 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성한다는 것은, 강유전체층(322, 332)이 채널층(321, 331)과 맞닿는 영역들(복수의 워드 라인들(310)에 대응하는 위치의 영역들)과 함께 복수의 워드 라인들(310)과 맞닿는 영역들로 복수의 메모리 셀들을 구성하는 것을 의미한다. 이에, 복수의 메모리 셀들은 강유전체층(322, 323) 및 채널층(321, 331)으로 구성될 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(300)는, ONO(Oxide-Nitride-Oxide)층보다 두께가 훨씬 얇은 강유전체층(322, 332)을 데이터 저장소로 사용함으로써, ONO층을 포함하는 구조의 기존 3차원 플래시 메모리에 비해 수평 스케일링을 향상시키는 기술 효과를 달성할 수 있다.
채널층(321, 331)은 복수의 워드 라인들(310), SSL, GSL 및 복수의 스트링들(320, 330) 각각과 연결되는 비트 라인을 통해 인가되는 전압을 강유전체층(322, 332)에 전달하여 강유전체층(322, 332)과 함께 메모리 동작을 수행하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 또한, 채널층(321, 331)은 후술되는 백 게이트(323, 333)을 통해 인가되는 전압에 의해서도 메모리 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
채널층(321, 331)의 내부에는 일 방향(예컨대, Z 방향)으로 연장 형성되는 백 게이트(323, 333) 및 백 게이트(323, 333)를 감싸도록 일 방향으로 연장 형성되는 절연막(324, 334)이 배치된다.
여기서, 채널층(321, 331)은 GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 채널층(321, 331) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역은, 채널층(321, 331) 중 GSL에 대응하는 영역에 B(boron)이 더 넣어져 해당 영역의 문턱 전압을 증가시키는 구조를 가질 수 있다.
백 게이트(323, 333)는 채널층(321, 331)을 통한 강유전체층(322, 323)으로의 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)이나, 도핑된 폴리 실리콘으로 형성될 수 있으며, 채널층(321, 331) 내에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 도 4a와 같이 채널층(321, 331) 내에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)는 복수의 스트링들(320, 330)이 연장 형성된 기판(305)을 관통한 채, 기판(305)의 하부에 위치하는 백 게이트(323, 333)를 위한 기판(315)까지 연장 형성될 수 있다. 즉, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 이중 기판 구조를 가질 수 있다.
이중 기판 구조에서, 하부에 위치하는 기판(315)은 복수의 스트링들(320, 330)의 방열을 위해 사용될 수 있다. 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)과 구별되는 기판(315)에 위치함에 따라, 복수의 스트링들(320, 330)의 방열 패스(Path)가 복수의 스트링들(320, 330)이 연장 형성된 기판(305)에 형성되어 셀 트랜지스터가 영향을 받는 문제점이 해결될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 도 4b 내지 4d와 같이 싱글 기판 구조를 가질 수 있다. 이러한 경우, 백 게이트(323, 333)는 도 4b와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331) 내에서 복수의 워드 라인들(310)에 대응되는 내부 영역(GSL부터 복수의 워드 라인들(310)까지의 영역)에 걸쳐 연장 형성되거나, 도 4c와 같이 복수의 스트링들(320, 330)이 연장 형성된 기판(305) 상 채널층(321, 331) 내에서 GSL로부터 SSL까지 대응되는 내부 영역에 걸쳐 연장 형성될 수 있다.
또한, 백 게이트(323, 333)를 포함하는 3차원 플래시 메모리(300)는 도 4d와 같이 복수의 워드 라인들(310)이 적층되고 복수의 스트링들(320, 330)이 일 방향으로 연장 형성되는 기판(305)만을 포함하는 싱글 기판 구조에서, 기판(305)을 관통한 채, 기판(305)의 하부에 수평 방향으로 배치되는 백 게이트 플레이트(325)를 더 포함할 수 있다. 이러한 백 게이트 플레이트(325)는 백 게이트(323, 333)와 동일한 물질로 형성되는 가운데, 복수의 워드 라인들(310)의 필름 스트레스(Film Stress)를 완화하여 기판(305)의 와페이지(Warpage)를 방지하는 역할을 담당할 수 있다. 이러한 구조에서, 백 게이트(323, 333)는 백 게이트 플레이트(325)까지 연장 형성될 수 있다.
싱글 기판 구조 및 이중 기판 구조 모두에서, 백 게이트(323, 333)와 연결되는 기판(305, 315)의 상면에는 도 4a, 4b 및 4d와 같이 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)이 형성될 수 있다. 그러나 도면에 제한되거나 한정되지 않고, 백 게이트(323, 333)에 인가되는 전압을 위한 배선(340)은 백 게이트(323, 333)와 연결되는 기판(305, 315)의 하면에 형성될 수도 있다(미도시).
이와 같은 구조의 백 게이트(323, 333)는, 3차원 플래시 메모리(300)의 메모리 동작(예컨대, 프로그램 동작, 소거 동작 및 판독 동작)에서 강유전체층(322, 332)의 전하들의 상태를 변화 및 유지시키기 위한 전압이 인가되는 용도(예컨대, 채널층(321, 331)을 통한 강유전체층(322, 323)으로의 전압 인가를 통해 강유전체층(322, 332)에서의 전하들의 상태 변화 및 유지시키는 용도)로 사용될 수 있다. 이에, 백 게이트(323, 333)에 인가되는 전압은 복수의 워드 라인들(310)에 인가되는 전압 및 복수의 스트링들(320, 330)에 각각 연결된 복수의 비트 라인들(미도시)에 인가되는 전압들과 함께 3차원 플래시 메모리(300)의 메모리 동작을 야기하는 바, 일 실시예에 따른 3차원 플래시 메모리(300)는 메모리 동작 과정에서 복수의 워드 라인들(310), 복수의 비트 라인들과 더불어 백 게이트(323, 333)를 더 사용함으로써, 메모리 동작 전류를 개선하여 메모리 동작 속도를 빠르게 하고, 이를 통해 셀 특성 및 신뢰성을 향상시킬 수 있다.
예를 들어, 3차원 프로그램 메모리(300)의 프로그램 동작 시 복수의 스트링들(320, 330) 각각 내에 포함되는 백 게이트(323, 333)에는, 복수의 워드 라인들(310) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인에 인가되는 음의 값의 프로그램 전압과 복수의 스트링들(320, 330)에 각각 연결된 복수의 비트 라인들에 인가되는 전압들에 기초하여, 대상 메모리 셀만이 프로그램되도록 하는 패스 전압이 인가될 수 있다. 이에 대한 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 한다.
다른 예를 들면, 3차원 프로그램 메모리(300)의 소거 동작 시 복수의 스트링들(320, 330) 중 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링(320) 내에 포함되는 적어도 하나의 백 게이트(323)는, 복수의 워드 라인들(310) 각각에 인가되는 소거 전압과 적어도 하나의 선택된 스트링(320)에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 적어도 하나의 선택된 스트링(320)에 포함되는 메모리 셀들이 소거되도록 플로팅될 수 있다. 반면, 3차원 플래시 메모리(300)의 소거 동작 시 복수의 스트링들(320, 330) 중 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링(320)을 제외한 적어도 하나의 비선택된 스트링(330) 내에 포함되는 적어도 하나의 백 게이트(333)에는, 복수의 워드 라인들(310) 각각에 인가되는 소거 전압과 적어도 하나의 비선택된 스트링(330)에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 적어도 하나의 비선택된 스트링(330)에 포함되는 메모리 셀들이 소거되지 않도록 하는 패스 전압이 인가될 수 있다. 이에 대한 상세한 설명은 도 8 내지 9를 참조하여 기재하기로 한다.
또 다른 예를 들면, 3차원 프로그램 메모리(300)의 판독 동작 시 복수의 스트링들(320) 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내(320)에 포함되는 백 게이트(323)에는, 복수의 워드 라인들(310) 중 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 복수의 워드 라인들(310) 중 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 선택된 스트링(320)에 연결된 비트 라인에 인가되는 전압에 기초하여, 대상 메모리 셀만이 판독되도록 하는 음의 값의 전압이 인가될 수 있다. 그러나 이에 제한되거나 한정되지 않고 3차원 프로그램 메모리(300)의 판독 동작 시 복수의 스트링들(320) 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 스트링 내(320)에 포함되는 백 게이트(323)는, 복수의 워드 라인들(310) 중 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 복수의 워드 라인들(310) 중 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 선택된 스트링(320)에 연결된 비트 라인에 인가되는 전압에 기초하여, 대상 메모리 셀만이 판독되도록 플로팅될 수도 있다. 이 때, 판독 동작 시 복수의 스트링들(320, 330) 중 선택된 스트링(320)을 제외한 적어도 하나의 비선택된 스트링(330) 내에 포함되는 적어도 하나의 백 게이트(333)에는, 복수의 워드 라인들(310) 중 대상 메모리 셀에 대응하는 워드 라인에 인가되는 판독 전압, 복수의 워드 라인들(310) 중 대상 메모리 셀을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 적어도 하나의 비선택된 스트링(330)에 연결된 적어도 하나의 비트 라인에 인가되는 전압에 기초하여, 적어도 하나의 비선택된 스트링(330)에 포함되는 메모리 셀들이 판독되지 않도록 하는 패스 전압이 인가될 수 있다. 이에 대한 상세한 설명은 도 10 내지 11을 참조하여 기재하기로 한다.
또한, 백 게이트(323, 333)는, 복수의 스트링들(320, 330)이 그룹핑된 블록 단위로 메모리 셀들의 문턱 전압을 초기에 조정하는 과정에서 활용됨으로써, 판독, 프로그램 및 소거 동작이 블록 단위 스트링의 구조적인 편차에 영향을 받지 않고 수행되도록 할 수 있다. 예를 들어, 3차원 플래시 메모리(300)는 블록 단위 스트링의 구조적인 편차를 고려하여 백 게이트(323, 333)를 통한 미세한 조절 전압 인가로 메모리 셀들의 초기 문턱 전압을 블록 별로 보상하여 모두 유사 또는 동일하게 조정할 수 있다. 더 구체적인 예를 들면, 블록 A에 포함되는 스트링의 백 게이트에 -0.2V의 전압을 인가하고 블록 B에 포함되는 스트링의 백 게이트에 -0.1V의 전압을 인가하여, 블록 A에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압과 블록 B에 포함되는 스트링의 메모리 셀들의 초기 문턱 전압을 동일하게 설정할 수 있다.
이상, 백 게이트(323, 333)가 스트링들(320, 330)이 그룹핑된 블록 단위로 서로 상이한 전압이 인가되도록 블록 단위로 전기적으로 분리되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 백 게이트(323, 333)는 스트링 단위로 서로 상이한 전압을 인가될 수 있도록 스트링 별로 전기적으로 분리되는 구조일 수도 있다.
절연막(324, 334)은 백 게이트(323, 333)가 직접적으로 채널층(321, 331)과 맞닿는 것을 방지시키고자 절연 물질로 형성될 수 있으며, 특히, GSL에서의 누설 전류를 방지하기 위한 구조를 가질 수 있다. 예를 들어, 절연막(324, 334) 중 복수의 워드 라인들(310)의 하단에 배치되는 GSL에 대응하는 영역(312)은, 도 5a 내지 5b와 같이 GSL에서의 누설 전류를 방지하기 위하여 나머지 영역보다 두꺼운 두께로 형성될 수 있다.
또한, 절연막(324, 334)은 백 게이트(323, 333)가 복수의 워드 라인들(310)과 함께 게이트로서 사용되도록 강유전체층(322, 332)과 동일한 수준의 Etox를 가질 수 있다. 이에 대한 상세한 설명은 도 12 내지 13을 참조하여 기재하기로 한다.
이하, 설명되는 메모리 동작은 도 3a 내지 3b를 참조하여 설명된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 하며, 도 4a, 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리에서도 동일하게 수행될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 Y-Z 단면도이다.
도 6 내지 7을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 복수의 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀(710)에 대응하는 워드 라인에 인가되는 음의 값의 프로그램 전압(Vpgm)과 복수의 스트링들(720, 730)에 각각 연결된 복수의 비트 라인들에 인가되는 전압들(접지 전압인 0V 또는 음의 값의 전압)에 기초하여, 복수의 스트링들(720, 730) 각각 내에 포함되는 백 게이트(721, 731)에 대상 메모리 셀(710)만이 프로그램되도록 하는 패스 전압(Vpass, 예컨대 5V)을 인가할 수 있다.
이 때 단계(S610)에서 3차원 플래시 메모리는, SSL에 전원 전압(Vcc, 예컨대, 3.3V)을 인가하고 GSL 및 CSL을 플로팅(Floating)시킨 채, 대상 메모리 셀(710)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인 역시 백 게이트(721, 731)에 인가되는 패스 전압에 기초하여 플로팅시킬 수 있다.
보다 상세하게, 3차원 플래시 메모리는 프로그램 동작 시 대상 메모리 셀(710)을 포함하는 선택된 스트링(720)에 대하여, 단계(S610)에서 SSL에 전원 전압 Vcc를 인가하고, 대상 메모리 셀(710)에 대응하는 워드 라인에 음의 값의 프로그램 전압(예컨대, -7V)을 인가하며, GSL, CSL 및 대상 메모리 셀(710)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인 모두를 플로팅시키고, 선택된 스트링(720)에 연결된 비트 라인에 접지 전압 0V를 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 선택된 스트링(720)에 포함되는 백 게이트(721)에 패스 전압 Vpass를 인가할 수 있다.
반면에, 프로그램 동작 시 대상 메모리 셀(710)을 포함하지 않는 적어도 하나의 비선택된 스트링(730)에 대하여, 3차원 플래시 메모리는 단계(S610)에서, SSL에 전원 전압 Vcc를 인가하고, 대상 메모리 셀(710)에 대응하는 워드 라인에 음의 값의 프로그램 전압(예컨대, -7V)을 인가하며, GSL, CSL 및 대상 메모리 셀(710)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인 모두를 플로팅시키고, 적어도 하나의 비선택된 스트링(730)에 연결된 비트 라인에 음의 값의 전압(백 게이트(731)에 인가되는 패스 전압과 부호가 반대이며 절대 값은 동일한 전압으로, 예컨대, -5V)을 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 적어도 하나의 비선택된 스트링(730)에 포함되는 백 게이트(731)에 패스 전압 Vpass(예컨대, 5 V)를 인가할 수 있다.
따라서, 단계(S620)에서 3차원 플래시 메모리는, 단계(S610)와 같이 전압들이 인가됨에 응답하여(선택된 스트링(720)에 연결된 비트 라인에 접지 전압이 인가되고 백 게이트(721)에 패스 전압이 인가됨에 따라 선택된 스트링(720)의 채널층(722)에 채널이 형성됨에 응답하여), 선택된 스트링(720)에서의 대상 메모리 셀(710)에 대한 프로그램 동작을 수행할 수 있다. 이 때, 적어도 하나의 비선택된 스트링(730)에 연결된 비트 라인에 인가되는 음의 값의 전압과 백 게이트(732)에 인가되는 패스 전압에 의해 적어도 하나의 비선택된 스트링(730)의 채널층(732)에 채널이 형성되지 않으므로, 적어도 하나의 비선택된 스트링(730)에서는 어떠한 프로그램 동작도 수행되지 않게 된다.
이처럼 일 실시예에 따른 프로그램 동작은, 워드 라인에 패스 전압이 인가되는 것이 아닌 백 게이트에 패스 전압이 인가되는 방식에 기반함으로써, 대상 메모리 셀(710)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 워드 라인에 패스 전압이 인가되지 않게 되어 워드 라인에 패스 전압이 인가됨에 따른 방해(Disturb) 현상이 방지될 수 있다. 또한, 방해 현상이 방지됨으로써, 프로그램 동작 특성이 개선되어 셀 특성 및 신뢰성이 향상될 수 있으며, 선택된 스트링(720)의 채널층(722)에서 채널이 형성되는 속도가 향상될 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 9는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 Y-Z 단면도이다.
도 8 내지 9를 참조하면, 단계(S810)에서 3차원 플래시 메모리는, 복수의 스트링들(920, 930) 중 소거 동작의 대상이 되는 적어도 하나의 선택된 스트링(920)에 대한 소거 동작으로, 복수의 워드 라인들 각각에 인가되는 소거 전압(Verase, 7V)과 적어도 하나의 선택된 스트링(920)에 연결된 적어도 하나의 비트 라인에 인가되는 전압(접지 전압, 예컨대, 0V)에 기초하여, 적어도 하나의 선택된 스트링(920)에 포함되는 메모리 셀들(910)이 소거되도록 적어도 하나의 선택된 스트링(920) 내에 포함되는 적어도 하나의 백 게이트(921)를 플로팅시킬 수 있다.
보다 상세하게, 3차원 플래시 메모리는 소거 동작 시 소거 대상인 메모리 셀들(910)을 포함하는 적어도 하나의 선택된 스트링(920)에 대하여, 단계(S810)에서 SSL에 전원 전압 Vcc를 인가하고, 복수의 워드 라인들 각각에 인가되는 소거 전압(Verase, 7V)을 인가하며, GSL, CSL을 플로팅시키고, 적어도 하나의 선택된 스트링(920)에 연결된 적어도 하나의 비트 라인에 접지 전압 0V를 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 적어도 하나의 선택된 스트링(920) 내에 포함되는 적어도 하나의 백 게이트(921)를 플로팅시킬 수 있다.
이 때 단계(S810)에서 3차원 플래시 메모리는, 복수의 스트링들(920, 930) 중 적어도 하나의 선택된 스트링(920)을 제외한 적어도 하나의 비선택된 스트링(930)에 대하여, 복수의 워드 라인들 각각에 인가되는 소거 전압(Verase, 7V)과 적어도 하나의 비선택된 스트링(930)에 연결된 적어도 하나의 비트 라인(931)에 인가되는 전압(전원 전압, 예컨대, Vcc)에 기초하여, 적어도 하나의 비선택된 스트링(930) 내에 포함되는 적어도 하나의 백 게이트(931)에 적어도 하나의 비선택된 스트링(930)에 포함되는 메모리 셀들(940)이 소거되지 않도록 하는 패스 전압(Vpass, 예컨대, 5V)을 인가할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 단계(S810)에서 SSL에 전원 전압 Vcc를 인가하고, 복수의 워드 라인들 각각에 인가되는 소거 전압(Verase, 7V)을 인가하며, GSL, CSL을 플로팅시키고, 적어도 하나의 비선택된 스트링(930)에 연결된 적어도 하나의 비트 라인에 전원 전압 Vcc를 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 적어도 하나의 비선택된 스트링(930) 내에 포함되는 적어도 하나의 백 게이트(931)에 패스 전압(Vpass, 예컨대, 5V)을 인가할 수 있다.
따라서, 단계(S820)에서 3차원 플래시 메모리는, 단계(S810)와 같이 전압들이 인가됨에 응답하여(적어도 하나의 선택된 스트링(920)에 연결된 비트 라인에 접지 전압이 인가되고 적어도 하나의 백 게이트(921)가 플로팅됨에 응답하여), 적어도 하나의 선택된 스트링(920)에 포함되는 복수의 메모리 셀들(910)에 대한 소거 동작을 수행할 수 있다. 이 때, 적어도 하나의 비선택된 스트링(930)에 포함되는 복수의 메모리 셀들(940)은, 적어도 하나의 비선택된 스트링(930)에 연결된 적어도 하나의 비트 라인에 전원 전압이 인가되고 적어도 하나의 백 게이트(931)에 패스 전압이 인가됨에 응답하여, 소거되지 않을 수 있다.
이처럼 일 실시예에 따른 소거 동작은, 복수의 워드 라인들(910)뿐만 아니라 백 게이트(921, 931)를 더 사용하는 방식에 기반함으로써, 소거 동작 속도를 향상시켜 셀 특성 및 신뢰성을 개선할 수 있다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 11은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다.
도 10 내지 11을 참조하면, 단계(S1010)에서 3차원 플래시 메모리는, 복수의 스트링들(1120, 1130) 중 판독 동작의 대상이 되는 대상 메모리 셀(1110)을 포함하는 선택된 스트링(1120)에 대한 판독 동작으로, 복수의 워드 라인들 중 대상 메모리 셀(1110)에 대응하는 워드 라인에 인가되는 판독 전압(Vread, 예컨대, 0V), 복수의 워드 라인들 중 대상 메모리 셀(1110)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압(Vpass, 예컨대, 5V)과 선택된 스트링(1120)에 연결된 비트 라인에 인가되는 전압(예컨대, 1V)에 기초하여, 선택된 스트링(1120) 내에 포함되는 백 게이트(1121)에 대상 메모리 셀(1110)만이 판독되도록 하는 음의 값의 전압(예컨대, -1V)을 인가하거나, 대상 메모리 셀(1110)만이 판독되도록 선택된 스트링(1120) 내에 포함되는 백 게이트(1121)를 플로팅시킬 수 있다.
보다 상세하게, 3차원 플래시 메모리는 판독 동작 시 대상 메모리 셀(1110)을 포함하는 선택된 스트링(1120)에 대하여, 단계(S1010)에서 SSL에 전원 전압 Vcc를 인가하고, 대상 메모리 셀(1110)에 대응하는 워드 라인에 인가되는 판독 전압(Vread, 예컨대, 0V)을 인가하며, 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 패스 전압(Vpass, 예컨대, 5V)을 인가하고, GSL, CSL을 플로팅시키고, 선택된 스트링(1120)에 연결된 비트 라인에 1V의 전압을 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 선택된 스트링(1120) 내에 포함되는 백 게이트(1121)를 플로팅시키거나, 음의 값인 -1V의 전압을 인가할 수 있다.
이 때 단계(S1010)에서 3차원 플래시 메모리는, 복수의 스트링들(1120, 1130) 중 선택된 스트링(1120)을 제외한 적어도 하나의 비선택된 스트링(1130)에 대하여, 복수의 워드 라인들 중 대상 메모리 셀(1110)에 대응하는 워드 라인에 인가되는 판독 전압(Vread, 예컨대, 0V), 복수의 워드 라인들 중 대상 메모리 셀(1110)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압(Vpass, 예컨대, 5V)과 적어도 하나의 비선택된 스트링(1130)에 연결된 적어도 하나의 비트 라인에 인가되는 전압(음의 값의 전압으로, 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압과 부호가 반대이며 절대 값은 동일한 전압으로, 예컨대, -5V)에 기초하여, 적어도 하나의 비선택된 스트링(1130) 내에 포함되는 적어도 하나의 백 게이트(1131)에 적어도 하나의 비선택된 스트링(1130)에 포함되는 메모리 셀들이 판독되지 않도록 하는 패스 전압(Vpass, 예컨대, 5V)을 인가할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 단계(S1010)에서 SSL에 전원 전압 Vcc를 인가하고, 대상 메모리 셀(1110)에 대응하는 워드 라인에 인가되는 판독 전압(Vread, 예컨대, 0V)을 인가하며, 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 패스 전압(Vpass, 예컨대, 5V)을 인가하고, GSL, CSL을 플로팅시키고, 적어도 하나의 비선택된 스트링(1130)에 연결된 적어도 하나의 비트 라인에 음의 값의 패스 전압을 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 적어도 하나의 비선택된 스트링(1130) 내에 포함되는 적어도 하나의 백 게이트(1131)에 패스 전압을 인가할 수 있다.
따라서, 단계(S1020)에서 3차원 플래시 메모리는, 단계(S1010)와 같이 전압들이 인가됨에 응답하여(선택된 스트링(1120)에 연결된 비트 라인에 1V의 전압이 인가되는 동시에, 백 게이트(1121)가 플로팅되거나 음의 값의 전압이 인가됨에 응답하여), 선택된 스트링(1120)에 포함되는 대상 메모리 셀(1110 대한 판독 동작을 수행할 수 있다. 이 때, 적어도 하나의 비선택된 스트링(1130)에 포함되는 복수의 메모리 셀들은, 적어도 하나의 비선택된 스트링(1130)에 연결된 적어도 하나의 비트 라인에 음의 값의 패스 전압이 인가되고 적어도 하나의 백 게이트(1131)에 패스 전압이 인가됨에 응답하여, 판독되지 않을 수 있다.
이처럼 일 실시예에 따른 판독 동작은, 복수의 워드 라인들뿐만 아니라 백 게이트(1121, 1131)를 더 사용하는 방식에 기반함으로써, 판독 동작 속도 및 판독 동작 전류를 개선하여 셀 특성 및 신뢰성을 향상시킬 수 있다.
도 12는 다른 일 실시예에 따른 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다. 이하, 설명되는 판독 동작은 걸연막이 강유전체층과 동일한 수준의 Etox를 갖는 3차원 플래시 메모리에 의해 수행됨을 전제로 한다. 이와 같이 걸연막이 강유전체층과 동일한 수준의 Etox를 갖는 특성으로 인해, 3차원 플래시 메모리는 백 게이트를 복수의 워드 라인들과 같은 게이트로서 전술된 백 게이트 구조보다 효율적으로 사용할 수 있어, 듀얼 게이트 구조를 갖는 것으로 해석될 수 있다.
도 12 내지 13을 참조하면, 단계(S1210)에서 3차원 플래시 메모리는, 판독 동작의 대상이 되는 대상 메모리 셀(1310)을 포함하는 선택된 스트링(1320)에 대한 판독 동작으로, 복수의 워드 라인들 중 대상 메모리 셀(1310)에 대응하는 워드 라인에 인가되는 판독 전압(Vread1, 예컨대, 0V), 복수의 워드 라인들 중 대상 메모리 셀(1310)을 제외한 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 인가되는 패스 전압(Vpass, 예컨대, 5V)과 선택된 스트링(1320)에 연결된 비트 라인에 인가되는 전압(예컨대, 1V)에 기초하여, 선택된 스트링(1320) 내에 포함되는 백 게이트(1321)에 대상 메모리 셀(1310)만이 판독되도록 하는 판독 전압(Vread2, 예컨대, 0V)을 인가할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 판독 동작 시 대상 메모리 셀(1310)을 포함하는 선택된 스트링(1320)에 대하여, 단계(S1210)에서 SSL에 전원 전압 Vcc를 인가하고, 대상 메모리 셀(1310)에 대응하는 워드 라인에 인가되는 판독 전압(Vread1, 예컨대, 0V)을 인가하며, 적어도 하나의 나머지 메모리 셀에 대응하는 적어도 하나의 워드 라인에 패스 전압(Vpass, 예컨대, 5V)을 인가하고, GSL, CSL을 플로팅시키고, 선택된 스트링(1320)에 연결된 비트 라인에 1V의 전압을 인가할 수 있다. 이에 응답하여, 3차원 플래시 메모리는 선택된 스트링(1320) 내에 포함되는 백 게이트(1321)에도 판독 전압(Vread2, 예컨대, 0V)을 인가할 수 있다.
이 때 복수의 스트링들 중 선택된 스트링(1320)을 제외한 적어도 하나의 비선택된 스트링(미도시)에 대해서는, 도 10 내지 11을 참조하여 전술된 비선택된 스트링에서의 전압 인가 방식이 그대로 적용될 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
따라서, 단계(S1220)에서 3차원 플래시 메모리는, 단계(S1210)와 같이 전압들이 인가됨에 응답하여(선택된 스트링(1320)에 연결된 비트 라인에 1V의 전압이 인가되는 동시에, 대상 메모리 셀(1310)에 대응하는 워드 라인 및 백 게이트(1321) 모두에 판독 전압이 인가됨에 응답하여), 선택된 스트링(1320)에 포함되는 대상 메모리 셀(1310)에 대한 판독 동작을 수행할 수 있다. 마찬가지로, 적어도 하나의 비선택된 스트링에 포함되는 복수의 메모리 셀들은, 판독되지 않을 수 있다.
이처럼 일 실시예에 따른 판독 동작은, 복수의 워드 라인들뿐만 아니라 백 게이트(1321)를 게이트로서 사용하는 듀얼 게이트 방식에 기반함으로써, 판독 동작 속도 및 판독 동작 전류를 개선하여 셀 특성 및 신뢰성을 향상시킬 수 있다.
이하, 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3a 내지 3b를 참조하여 상술된 3차원 플래시 메모리를 제조하는 방법을 의미하나 이에 제한되거나 한정되지 않고, 도 4a 내지 4d, 도 5a 내지 5b를 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하는 방법으로도 적용 가능하다.
또한, 이하, 설명되는 3차원 플래시 메모리의 제조 방법을 위한 도면에서, 복수의 스트링들은 설명의 편의를 위해 하나의 스트링으로서 도시된다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 15a 내지 15d는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제1 구현 예시를 설명하기 위한 Y-Z 단면도이며, 도 16a 내지 16b는 도 14에 도시된 3차원 플래시 메모리의 제조 방법에 대한 제2 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 14를 참조하면, 단계(S1410)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 15a와 같이 기판(1510) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1520), 복수의 워드 라인들(1520) 사이에 교번하며 적층되는 복수의 절연층들(1530), 복수의 절연층(1530) 및 복수의 워드 라인들(1520)을 관통하여 기판(1510) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1540)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1540) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1541) 및 채널층(1541)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 강유전체층(1542)을 포함할 수 있으며, 채널층(1541)의 내부에는 홀(Hole)(1543)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1540)이 연장 형성되는 기판(1510)의 하부에 위치하는 백 게이트(1560)를 위한 기판(1515)이 더 포함될 수 있다. 이에, 채널층(1541)의 내부의 홀(1543)은, 복수의 스트링들(1540)이 연장 형성되는 기판(1510)을 관통한 채 백 게이트(1560)를 위한 기판(1515)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1420)에서 제조 시스템은, 도 15b와 같이 홀(1543) 내에 내부 홀(1551)을 포함하는 절연막(1550)을 일 방향으로 연장 형성할 수 있다.
그 다음, 단계(S1430)에서 제조 시스템은, 절연막(1550)의 내부 홀(1551)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1560)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1560)는 채널층(1541)에 채널을 형성하거나 채널층(1541)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
단계(S1430)에서 백 게이트(1560)는 도 15c와 같이 채널층(1541)의 내부에서 SSL의 하단의 복수의 워드 라인들(1520)의 영역까지 연장 형성될 수 있으나, 이에 제한되거나 한정되지 않고 도 15d와 같이 채널층(1541)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
도 14에서 별도의 단계로 도시되지는 않았으나 제조 시스템은, 단계(S1430) 이후에 복수의 스트링들(1540)의 상부에 드레인 영역을 형성할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 채널층(1541)의 내부에 홀(1543)이 연장 형성된 반도체 구조체를 이용하는 방식으로서, 이용되는 반도체 구조체는 도 16a 내지 16b와 같이 사전에 제조될 수 있다. 예를 들어, 제조 시스템은 도 16a와 같은 준비된 하부 반도체 구조체 및 상부 반도체 구조체를 도 16b와 같이 순차적으로 적층함으로써, 전술된 단계(S1410)에서의 반도체 구조체를 준비할 수 있다.
도 17은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 18a 내지 18k는 도 17에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 17을 참조하면, 단계(S1710)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 18a와 같이 기판(1810) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1820), 복수의 워드 라인들(1820) 사이에 교번하며 적층되는 복수의 절연층들(1830), 복수의 절연층(1830) 및 복수의 워드 라인들(1820)을 관통하여 기판(1810) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(1840)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(1840) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(1841) 및 채널층(1841)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 강유전체층(1842)을 포함할 수 있으며, 채널층(1841)의 내부에는 홀(Hole)(1843)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
특히, 홀(1843)의 내벽 중 GSL에 대응하는 영역(1843-1)에는 제1 절연막(1844)이 형성되어 있을 수 있으며, 더 나아가 채널층(1841)의 영역 중 GSL에 대응하는 영역은 도 18b와 같이 나머지 영역보다 큰 단면을 가질 수 있다. 이하, 3차원 플래시 메모리의 제조 방법은 채널층(1841)의 영역 중 GSL에 대응하는 영역이 나머지 영역보다 큰 단면을 갖는 구조의 3차원 플래시 메모리를 제조하는 것으로 설명된다.
이와 같은 반도체 구조체는 도 18c 내지 18i과 같은 공정을 통해 준비될 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(1840)이 연장 형성되는 기판(1810)의 하부에 위치하는 백 게이트(1860)를 위한 기판(1815)이 더 포함될 수 있다. 이에, 채널층(1841)의 내부의 홀(1843)은, 복수의 스트링들(1840)이 연장 형성되는 기판(1810)을 관통한 채 백 게이트(1860)를 위한 기판(1815)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1720)에서 제조 시스템은, 도 18j와 같이 홀(1843) 내에 내부 홀(1851)을 포함하는 제2 절연막(1850)을 일 방향으로 연장 형성할 수 있다.
그 후, 단계(S1730)에서 제조 시스템은, 도 18k와 같이 제2 절연막(1850)의 내부 홀(1851)에 도전성 물질이나, 도핑된 폴리 실리콘으로 백 게이트(1860)를 일 방향으로 연장 형성할 수 있다. 여기서, 백 게이트(1860)는 채널층(1841)에 채널을 형성하거나 채널층(1841)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1730)에서 백 게이트(1860)가 채널층(1841)의 내부에서 SSL의 하단의 복수의 워드 라인들(1820)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(1841)의 내부에서 SSL의 영역까지 연장 형성될 수도 있다.
또한, 단계(S1730)에서 복수의 스트링들(1840)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 절연막의 영역 중 GSL에 대응하는 영역이 다른 영역보다 두꺼운 두께를 갖는 구조를 제조하기 위한 방식으로서, 해당 방식에서 이용되는 반도체 구조체(보다 정확하게 단계(S1710)에서의 반도체 구조체)는 도 18c 내지 18j과 같은 공정을 통해 준비될 수 있다.
도 19는 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 20a 내지 20d는 도 19에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 19를 참조하면, 단계(S1910)에서 제조 시스템은, 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 20a와 같이 기판(2010) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(2020), 복수의 희생층들(2020) 사이에 교번하며 적층되는 복수의 절연층들(2030), 복수의 절연층(2030) 및 복수의 희생층들(2020)을 관통하여 기판(2010) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 스트링들(2040)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 스트링들(2040) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층(2041) 및 채널층(2041)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 강유전체층(2042)을 포함할 수 있으며, 채널층(2041)의 내부에는 홀(Hole)(2043)이 일 방향(예컨대, Z 방향)으로 연장 형성되어 있을 수 있다.
또한, 반도체 구조체에는 복수의 스트링들(2040)이 연장 형성되는 기판(2010)의 하부에 위치하는 백 게이트(2060)를 위한 기판(2015)이 더 포함될 수 있다. 이에, 채널층(2041)의 내부의 홀(2043)은, 복수의 스트링들(2040)이 연장 형성되는 기판(2010)을 관통한 채 백 게이트(2060)를 위한 기판(2015)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S1920)에서 제조 시스템은, 도 20b와 같이 홀(2043) 내에 내부 홀(2051)을 포함하는 절연막(2050)을 일 방향으로 연장 형성할 수 있다.
그 다음, 단계(S1930)에서 제조 시스템은, 도 20c와 같이 복수의 희생층들(2020)을 제거할 수 있다.
그 후, 단계(S1940)에서 제조 시스템은, 도 20d와 같이 복수의 희생층들(2020)이 제거된 공간(2021)에 도전성 물질로 복수의 워드 라인들(2022)을 형성하고, 절연막(2050)의 내부 홀(2051)에 도전성 물질로 백 게이트(2060)를 일 방향으로 연장 형성할 수 있다. 특히, 단계(S1940)에서 복수의 희생층들(2020)이 제거된 공간(2021)에 도전성 물질로 복수의 워드 라인들(2022)을 형성하는 것과 절연막(2050)의 내부 홀(2051)에 도전성 물질로 백 게이트(2060)를 일 방향으로 연장 형성하는 것은, 동시에 수행되는 것을 특징으로 한다.
여기서, 백 게이트(2060)는 채널층(2041)에 채널을 형성하거나 채널층(2041)을 부스팅시키는 패스 전압이 인가되기 위한 구성요소일 수 있다.
이상 단계(S1940)에서 백 게이트(2060)가 채널층(2041)의 내부에서 SSL의 하단의 복수의 워드 라인들(2022)의 영역까지 연장 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 전술된 바와 같이 채널층(2041)의 내부에서 SSL의 영역까지 연장 형성될 수 있다.
또한, 단계(S1940)에서 복수의 스트링들(2040)의 상부에는 드레인 영역이 형성될 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 복수의 워드 라인들(2022) 및 백 게이트(2060)를 동시에 형성하는 방식으로서, 그 외의 공정은 도 14를 참조하여 전술된 3차원 플래시 메모리의 제조 방법과 동일할 수 있다.
도 21은 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 22a 내지 22b는 도 21에 도시된 3차원 플래시 메모리의 제조 방법에 대한 구현 예시를 설명하기 위한 Y-Z 단면도이다.
도 21을 참조하면, 단계(S2110)에서 제조 시스템은, 하부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 기판(2210) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 하부 워드 라인들(2220), 복수의 하부 워드 라인들(2220) 사이에 교번하며 적층되는 복수의 하부 절연층들(2230), 복수의 하부 절연층(2230) 및 복수의 하부 워드 라인들(2220)을 관통하여 기판(2210) 상 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 하부 스트링들(2240)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 하부 스트링들(2240) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 채널층(2241) 및 하부 채널층(2241)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 강유전체층(2242)을 포함할 수 있으며, 특히, 하부 채널층(2241)의 내부에는 일 방향(예컨대, Z 방향)으로 연장 형성되는 하부 백 게이트(2243) 및 하부 백 게이트(2243)를 감싸도록 일 방향(예컨대, Z 방향)으로 연장되는 하부 절연막(2244)이 배치될 수 있다.
또한, 하부 반도체 구조체에는 복수의 하부 스트링들(2240)이 연장 형성되는 기판(2210)의 하부에 위치하는 하부 백 게이트(2243)를 위한 기판(2215)이 더 포함될 수 있다. 이에, 하부 채널층(2241) 내부의 하부 백 게이트(2243) 및 하부 절연막(2244)은, 복수의 스트링들(2240)이 연장 형성되는 기판(2210)을 관통한 채 하부 백 게이트(2243)를 위한 기판(2215)까지 연장 형성되어 있을 수 있다.
이어서, 단계(S2120)에서 제조 시스템은, 상부 반도체 구조체를 준비할 수 있다.
예를 들어, 제조 시스템은 도 22a와 같이 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 상부 워드 라인들(2250), 복수의 상부 워드 라인들(2250) 사이에 교번하며 적층되는 복수의 상부 절연층들(2260), 복수의 상부 절연층(2260) 및 복수의 상부 워드 라인들(2250)을 관통하여 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 상부 스트링들(2270)을 포함하는 반도체 구조체를 준비할 수 있다.
이 때, 반도체 구조체에서 복수의 상부 스트링들(2270) 각각은, 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 채널층(2271) 및 상부 채널층(2271)을 감싸도록 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 강유전체층(2272)을 포함할 수 있으며, 특히, 상부 채널층(2271)의 내부에는 일 방향(예컨대, Z 방향)으로 연장 형성되는 상부 백 게이트(2273) 및 상부 백 게이트(2273)를 감싸도록 일 방향(예컨대, Z 방향)으로 연장되는 상부 절연막(2274)이 배치될 수 있다.
그 후, 단계(S2130)에서 제조 시스템은, 도 22b와 같이 하부 백 게이트(2243)의 단면 및 상부 백 게이트(2273)의 단면이 일치하도록 하부 반도체 구조체의 상부에 상부 반도체 구조체를 적층할 수 있다.
이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 백 게이트(2243, 2273)까지 모두 형성된 반도체 구조체들(하부 반도체 구조체 및 상부 반도체 구조체)을 이용하는 방식일 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (17)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 강유전체층은,
    강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되며,
    상기 백 게이트는,
    상기 채널층 내에서 상기 복수의 스트링들과 연결되는 SSL(String Selection Line)에 대응되는 내부 영역까지 연장 형성되지 않고 상기 복수의 워드 라인들에 대응되는 내부 영역까지만 연장 형성되어 상기 채널층보다 낮은 높이를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 강유전체층은,
    강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되며,
    상기 백 게이트는,
    상기 기판을 관통한 채, 상기 기판의 하부에 위치하는 백 게이트용 기판으로부터 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 강유전체층은,
    강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되며,
    상기 백 게이트는,
    상기 기판을 관통한 채, 상기 기판의 하부에 위치하는 백 게이트 플레이트로부터 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 강유전체층을 포함하고, 상기 채널층의 내부에는 상기 일 방향으로 연장 형성되는 백 게이트 및 상기 백 게이트를 감싸도록 상기 일 방향으로 연장 형성되는 절연막이 배치되며, 상기 채널층 및 상기 강유전체층은 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-
    을 포함하고,
    상기 강유전체층은,
    강유전체 물질로 형성된 채 전하들의 상태를 변화 및 유지시킴으로써 데이터 저장소로 사용되며,
    상기 절연막에서 상기 복수의 스트링들과 연결되는 GSL(Ground Selection Line)에 대응하는 영역은,
    상기 GSL에서의 누설 전류를 방지하고자, 나머지 영역보다 두꺼운 두께로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 백 게이트는,
    상기 3차원 플래시 메모리의 메모리 동작에서 상기 강유전체층의 전하들의 상태를 변화 및 유지시키기 위한 전압이 인가되는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
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