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KR102536590B1 - Method for manufacturing a semiconductor package - Google Patents

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KR102536590B1
KR102536590B1 KR1020210040479A KR20210040479A KR102536590B1 KR 102536590 B1 KR102536590 B1 KR 102536590B1 KR 1020210040479 A KR1020210040479 A KR 1020210040479A KR 20210040479 A KR20210040479 A KR 20210040479A KR 102536590 B1 KR102536590 B1 KR 102536590B1
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KR
South Korea
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carrier
semiconductor package
sawing
dies
present
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KR1020210040479A
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박윤묵
신영일
김영호
강대일
Original Assignee
주식회사 네패스라웨
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Publication date
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Abstract

본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 캐캐리어 상에 복수의 다이를 웨이퍼 형태로 재구성하는 재구성 단계; 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 복수의 다이들의 접속부를 노출시키고, 상기 접속부 위로 재배선을 진행하여 재배선층을 형성하는 재배선 단계 및 상기 캐리어가 부착된 상태에서 쏘잉을 진행하는 쏘잉 단계를 포함한다.A semiconductor package manufacturing method according to an embodiment of the present invention includes a reconstruction step of reconstructing a plurality of dies on a carrier in a wafer form; A molding step of molding the plurality of reconfigured dies; A redistribution step of exposing the connection parts of the plurality of dies and performing redistribution on the connection parts to form a redistribution layer, and a sawing step of performing sawing in a state where the carrier is attached.

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE}Semiconductor package manufacturing method {METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는, 웨이퍼 레밸 패키지 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a method for manufacturing a wafer level package.

반도체 총원가가 상승하고 있고, 전공정의 원가를 낮추는 데는 한계에 도달했기 때문에 후공정인 패키징에서 원가를 낮춰야할 필요성이 커지고 있다. 또한, 각종 모바일 기기의 고성능화 등으로 인해 반도체에 요구되는 입출력(I/O) 단자의 개수가 증가하고 있다.The total cost of semiconductors is on the rise, and the need to lower the cost in the packaging process is growing as the limit for reducing the cost of the front-end process has been reached. In addition, due to the high performance of various mobile devices, the number of input/output (I/O) terminals required for semiconductors is increasing.

이와 같은 상황 속에서 반도체 패키지 공정을 웨이퍼 레벨에서 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 분리하는 웨이퍼 레벨 패키지(Wafer Level Package) 기술이 주목받고 있다. 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)는 칩을 PCB가 아닌 웨이퍼에 직접 실장하는 기술이다. FOWLP, FOPLP에 의할 경우 PCB를 사용하지 않는 만큼 반도체 패키지의 제조 원가를 낮출 수 있고, 반도체 패키지의 소형화, 방열 기능 향상, 소비 전력 감소, 주파수 대역 향상 등이 가능하다.In this situation, a wafer level package technology that performs a semiconductor packaging process at a wafer level and separates a wafer-level semiconductor package that has undergone the semiconductor packaging process into individual units is attracting attention. Fan-Out Wafer Level Package (FOWLP) or Fan-Out Panel Level Package (FOPLP) is a technology that directly mounts a chip on a wafer rather than a PCB. In the case of FOWLP and FOPLP, the manufacturing cost of the semiconductor package can be lowered as much as the PCB is not used, and the miniaturization of the semiconductor package, improved heat dissipation function, reduced power consumption, and improved frequency band are possible.

FOWLP 또는 FOPLP는 개개의 다이(die)들을 캐리어(carrier) 상에 웨이퍼 형태로 재구성하여 몰딩한 뒤, 팬 아웃(Fan-Out) 형식의 재배선(RDL) 공정 및 범핑(bumping) 공정 등을 통해 패키지로 구현한다.FOWLP or FOPLP reconstructs and molds individual dies in wafer form on a carrier, and then performs a fan-out type redistribution (RDL) process and a bumping process. implemented as a package.

일반적으로 종래 FOWLP 또는 FOPLP는 캐리어 상에 다이들을 웨이퍼 형태로 재구성한 뒤 열원이나 화학용액을 이용하여 접착층을 제거하여 캐리어를 분리한 후 나머지 공정을 진행하는 방식으로 수행된다. 이것은 캐리어로 사용되는 유리 기판의 단가가 비싸기 때문에 쏘잉 공정 전에 캐리어를 분리하여 세정 후 재사용하기 위함이다.In general, conventional FOWLP or FOPLP is performed by reconstructing dies on a carrier in a wafer form, removing an adhesive layer using a heat source or a chemical solution to separate the carrier, and then proceeding with the rest of the process. This is to separate the carrier before the ssoing process and reuse it after cleaning because the unit price of the glass substrate used as the carrier is high.

이와 같이 종래 FOWLP 또는 FOPLP는 쏘잉 공정 전에 캐리어를 분리해야 하기 때문에 전체적으로 공정이 복잡해지고, 캐리어의 재사용에 따른 추가 공정도 부가되는 문제를 가지고 있다. 이에 종래 FOWLP, FOPLP의 공정을 단순화하고, 공정의 효율성을 향상시켜줄 기술의 개발이 요구되고 있다.As such, the conventional FOWLP or FOPLP has a problem in that the overall process becomes complicated because the carrier must be separated before the sawing process, and additional processes are added according to the reuse of the carrier. Accordingly, there is a need to develop a technology that simplifies the conventional FOWLP and FOPLP processes and improves process efficiency.

본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래 웨이퍼 레밸 패키지 기술에 비하여 공정이 간소하고 공정 효율이 향상된 반도체 패키지 제조 방법을 제공하는 것이다.The present invention is to solve the problems of the prior art, and an object of the present invention is to provide a semiconductor package manufacturing method with improved process efficiency and simple process compared to the conventional wafer level package technology.

상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 일면에 접속부가 형성된 복수개의 다이를 상호 이격시켜 제1캐리어상에 배치하되, 상기 복수개의 다이가 배치되는 상기 캐리어상의 일부 영역은 상기 다이가 배치되지 않은 쏘잉영역을 형성하여 배치하는 배치단계; 상기 복수개의 다이가 배치된 상기 캐리어상에 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계; 상기 몰딩체의 쏘잉영역을 쏘잉하여 복수개의 다이가 구비된 소형패널로 분리하는 1차 쏘잉단계; 분리된 상기 소형패널의 캐리어를 제거하는 캐리어 제거단계; 및 상기 소형패널의 상기 각 다이 사이를 쏘잉하여, 개별 반도체 패키지로 분리하는 2차 쏘잉단계;를 포함하는 반도체 패키지 제조방법이 개시된다.In order to solve the above problems, according to one embodiment of the present invention, a plurality of dies having a connection portion formed on one surface are spaced apart from each other and disposed on a first carrier, but a partial area of the carrier on which the plurality of dies is disposed is as described above. A arranging step of forming and arranging a sawing area in which dies are not disposed; a molding step of forming a molded body by molding with a molding material on the carrier on which the plurality of dies are disposed; A first sawing step of sawing the saw area of the molding body to separate it into small panels equipped with a plurality of dies; a carrier removing step of removing the carrier of the separated small panel; and a second sawing step of sawing between the respective dies of the small panel to separate them into individual semiconductor packages.

상기 배치단계는 제1캐리어 상에 형성되며, 상기 몰딩단계후 상기 제1캐리어가 제거되고, 상기 몰딩체에 제2캐리어가 부착될 수 있다.The arranging step may be formed on the first carrier, and after the molding step, the first carrier may be removed, and the second carrier may be attached to the molding body.

상기 제1차 쏘잉단계에서 상기 제2캐리어를 함께 쏘잉할 수 있다.In the first ssoing step, the second carrier may be ssoing together.

상기 캐리어는 다수의 홀이 형성될 수 있다.The carrier may be formed with a plurality of holes.

한편, 본 발명의 다른 형태에 따르면, 캐리어 상에 접착패턴을 형성하는 접착패턴 형성단계; 상기 캐리어의 접착패턴 상에 복수개의 다이를 배치하는 배치단계; 상기 캐리어 상에 배치된 다이를 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계; 상기 몰딩체에 부착된 상기 캐리어를 제외한 상기 몰딩체의 각 다이 사이가 절단되도록 쏘잉되는 하프 컷 쏘잉 단계; 상기 캐리어를 제거하여, 하프 컷 쏘잉된 상기 몰딩체를 개별 반도체 패키지로 분리하는 캐리어 제거단계를 포함하는 반도체 패키지 제조방법이 개시된다.On the other hand, according to another aspect of the present invention, an adhesive pattern forming step of forming an adhesive pattern on the carrier; a arranging step of arranging a plurality of dies on the adhesive pattern of the carrier; a molding step of molding a die disposed on the carrier with a molding material to form a molded body; A half-cut sawing step in which each die of the molding body is cut so that each die is cut except for the carrier attached to the molding body; Disclosed is a semiconductor package manufacturing method including a carrier removing step of removing the carrier and separating the half-cut sawed molding body into individual semiconductor packages.

상기 몰딩단계 후에, 상기 몰딩재에 매립된 접속부가 노출되도록 상기 몰딩체의 일면을 그라인딩하는 그라인딩 단계; 그라인딩되어 접속부가 노출된 몰딩체의 일면에 재배선층을 형성하는 재배선 단계; 재배선 단계에서 형성된 유비엠(UBM)층에 전기 연결 부재를 배치하는 볼 드랍 단계;를 더 포함할 수 있다.After the molding step, a grinding step of grinding one surface of the molding body to expose the connection portion buried in the molding material; a redistribution step of forming a redistribution layer on one surface of the molded body where the connection portion is exposed by grinding; A ball drop step of disposing an electrical connection member on the UBM layer formed in the redistribution step may be further included.

본 발명의 실시예들에 따르면, 반도체의 웨이퍼 레밸 패키징 진행 시 캐리어가 분리되지 않은 상태에서 쏘잉이 진행되므로 공정 효율이 향상될 수 있으며, 캐리어가 쏘잉되지 않을 수 있어 캐리어를 세척 후 재사용할 수 있으므로 공정단가를 절감할 수 있는 효과가 있다.According to embodiments of the present invention, since sawing proceeds in a state in which carriers are not separated during wafer level packaging of semiconductors, process efficiency can be improved, and since carriers may not be sawed, carriers can be reused after cleaning. There is an effect that can reduce the unit cost of the process.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

아래에서 설명하는 본 출원의 바람직한 실시예의 상세한 설명뿐만 아니라 위에서 설명한 요약은 첨부된 도면과 관련해서 읽을 때에 더 잘 이해될 수 있을 것이다. 본 발명을 예시하기 위한 목적으로 도면에는 바람직한 실시예들이 도시되어 있다. 그러나, 본 출원은 도시된 정확한 배치와 수단에 한정되는 것이 아님을 이해해야 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어 상에 복수의 다이가 재배치 되고 몰딩이 이루어진 상태를 나타낸 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 몰딩 후 제 1 캐리어가 제거된 상태를 나타낸 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어가 제거된 면에 BSP 라미네이션(lamination)이 이루어진 상태를 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 2 캐리어가 부착된 상태를 나타낸 도면이다.
도 5는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 6은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 후 1차 쏘잉 단계에서 쏘잉이 이루어지는 모습을 나타낸 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 1차 쏘잉 후 제 2 캐리어가 제거된 상태를 나타낸 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 반도체 패키지를 나타낸 도면이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다.
도 10은 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.
도 11은 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다.
도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.The above summary, as well as the detailed description of the preferred embodiments of the present application set forth below, will be better understood when read in conjunction with the accompanying drawings. Preferred embodiments are shown in the drawings for the purpose of illustrating the present invention. However, it should be understood that this application is not limited to the precise arrangements and instrumentalities shown.
1 is a diagram illustrating a state in which a plurality of dies are rearranged and molded on a first carrier while a method of manufacturing a semiconductor package according to a first embodiment of the present invention is performed.
2 is a view showing a state in which a first carrier is removed after molding during a method of manufacturing a semiconductor package according to a first embodiment of the present invention.
FIG. 3 is a view showing a state in which BSP lamination is formed on the surface from which the first carrier is removed during the manufacturing method of the semiconductor package according to the first embodiment of the present invention.
4 is a view showing a state in which a second carrier is attached during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a state in which redistribution is performed in a redistribution step during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.
6 is a view showing how sawing is performed in the first sawing step after redistribution during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.
FIG. 7 is a view showing a state in which the second carrier is removed after primary sawing during the semiconductor package manufacturing method according to the first embodiment of the present invention.
8 is a view showing a semiconductor package manufactured by the method for manufacturing a semiconductor package according to the first embodiment of the present invention.
9 is a diagram illustrating a process of manufacturing a semiconductor package according to a second embodiment of the present invention.
10 is a view showing a cross section of a semiconductor package immediately before a back grinding process is performed in the process of manufacturing a semiconductor package according to a second embodiment of the present invention.
11 is a diagram illustrating a process of manufacturing a semiconductor package according to a third embodiment of the present invention.
12 is a view showing a cross-section of a semiconductor package immediately before a back grinding process is performed in the process of manufacturing a semiconductor package according to a third embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 도면에서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein. In order to clearly describe the present invention, parts irrelevant to the description are omitted in the drawings, and the same reference numerals are assigned to the same or similar components throughout the specification.

본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 설명하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this specification, terms such as "include" or "have" are intended to describe the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.

본 명세서에서, 도면에 도시된 구성 요소들과의 상관 관계를 설명하기 위해 공간적으로 상대적인 용어인 "전방", "후방", "상부" 또는 "하부" 등이 사용될 수 있다. 이들은 도면 상 도시된 것을 기준으로 정하여진 상대적인 용어들로서 배향에 따라 위치 관계는 반대로 해석될 수도 있다.In this specification, spatially relative terms such as "front", "rear", "upper" or "lower" may be used to describe the correlation with components shown in the drawings. These are relative terms based on what is shown in the drawings, and the positional relationship may be interpreted in the opposite way according to the orientation.

어떤 구성 요소가 다른 구성 요소의 "전방", "후방", "상부" 또는 "하부"에 있다는 것은 특별한 사정이 없는 한 다른 구성 요소와 바로 접하여 "전방", "후방", "상부" 또는 "하부"에 배치되는 것뿐만 아니라 그 중간에 또 다른 구성 요소가 배치되는 경우도 포함한다. 또한, 어떤 구성 요소가 다른 구성 요소와 "연결"되어 있다는 것은 특별한 사정이 없는 한 서로 직접 연결되는 것뿐만 아니라 간접적으로 서로 연결되는 경우도 포함한다.A component being in the "front", "rear", "above" or "below" of another component means that it is in direct contact with another component, unless there are special circumstances, and is "in front", "rear", "above" or "below". It includes not only those disposed at the lower part, but also cases in which another component is disposed in the middle. In addition, the fact that certain components are “connected” to other components includes cases where they are not only directly connected to each other but also indirectly connected to each other unless there are special circumstances.

본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 상에 복수의 다이를 웨이퍼 형태로 재구성하는 재구성 단계; 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 복수의 다이들의 접속부를 노출시키고, 상기 접속부 위로 재배선을 진행하여 재배선층을 형성하는 재배선 단계 및 상기 캐리어가 부착된 상태에서 쏘잉을 진행하는 쏘잉 단계를 포함한다.A semiconductor package manufacturing method according to a first embodiment of the present invention includes a reconstruction step of reconstructing a plurality of dies on a carrier in a wafer form; A molding step of molding the plurality of reconfigured dies; A redistribution step of exposing the connection parts of the plurality of dies and performing redistribution on the connection parts to form a redistribution layer, and a sawing step of performing sawing in a state where the carrier is attached.

본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 레밸 패키지에 적용될 수 있다. 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은 PCB 기판의 사용 없이 반도체 패키지를 제조할 수 있게 해준다. 본 발명의 제 1 실시예는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)에 적용될 수 있다.The semiconductor package manufacturing method according to the first embodiment of the present invention may be applied to a wafer level package. The method for manufacturing a semiconductor package according to the first embodiment of the present invention makes it possible to manufacture a semiconductor package without using a PCB substrate. The first embodiment of the present invention can be applied to a Fan-Out Panel Level Package (FOPLP).

도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어 상에 복수의 다이가 재배치 되고 몰딩이 이루어진 상태를 나타낸 도면이다.1 is a diagram illustrating a state in which a plurality of dies are rearranged and molded on a first carrier while a method of manufacturing a semiconductor package according to a first embodiment of the present invention is performed.

도 1을 참조하면, 재구성 단계에서 제 1 캐리어(carrier)(100) 상에 제 1 접착층(200)을 형성하고, 복수의 다이(10)를 웨이퍼 형태로 제 1 캐리어(100)에 배치한 뒤, 몰딩 단계에서 몰딩재(30)에 의해 몰딩이 이루어져 몰딩체를 형성한다. 제 1 접착층(200)은 접착제(adhesive)가 도포되어 형성될 수 있다. 또한, 몰딩재(30)는 에폭시 수지가 될 수 있다.Referring to FIG. 1 , in the reconstruction step, a first adhesive layer 200 is formed on a first carrier 100, and a plurality of dies 10 are placed on the first carrier 100 in a wafer form. In the molding step, molding is performed by the molding material 30 to form a molded body. The first adhesive layer 200 may be formed by applying an adhesive. Also, the molding material 30 may be an epoxy resin.

이때, 제 1 캐리어(100)는 패널 형태로 이루어질 수 있다. 제 1 캐리어(100)는 몰딩 시 압력을 견딜 수 있는 물성을 가지는 것이 바람직하다.In this case, the first carrier 100 may be formed in a panel shape. The first carrier 100 preferably has physical properties capable of withstanding pressure during molding.

또한, 각 다이(10)는 외부와의 입출력 연결을 위한 접속부(11)를 구비하고 있다. 여기서, 접속부(11)는 패드가 될 수 있다. 또한, 접속부(11)는 포스트(필러)(20)와 연결되어 있다. 포스트는 구리 등의 재질로 이루어질 수 있다.In addition, each die 10 has a connection part 11 for input/output connection with the outside. Here, the connection part 11 may be a pad. In addition, the connecting portion 11 is connected to the post (pillar) 20 . The post may be made of a material such as copper.

도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 몰딩 후 제 1 캐리어가 제거된 상태를 나타낸 도면이다. 또한, 도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어가 제거된 면에 라미네이션이 진행된 상태를 나타낸 도면이다.2 is a view showing a state in which a first carrier is removed after molding during a method of manufacturing a semiconductor package according to a first embodiment of the present invention. 3 is a view showing a state in which lamination is performed on the surface from which the first carrier is removed during the manufacturing method of the semiconductor package according to the first embodiment of the present invention.

도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에서, 제 1 캐리어(100)의 제거 후에 하면(back side)에 대한 라미네이션 등이 진행될 수 있다. 더욱 상세하게, 라미네이션층(300)의 형성, 큐어(cure) 등이 진행될 수 있다. 예를 들면, 라미네이션층(300)은 BSP 라미네이션 필름의 부착을 통해 형성될 수 있다.Referring to FIGS. 2 and 3 , in the method of manufacturing a semiconductor package according to the first embodiment of the present invention, after the first carrier 100 is removed, lamination may be performed on a back side. In more detail, formation of the lamination layer 300, cure, and the like may proceed. For example, the lamination layer 300 may be formed through the attachment of a BSP lamination film.

이후에, 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 개개의 다이(10)의 접속부(11)와 연결된 포스트(필러)(20)를 노출시킴으로써 접속부(11)를 오픈할 수 있다.After that, the connection part 11 can be opened by performing top grinding on the top side to expose the posts (pillars) 20 connected to the connection part 11 of each die 10. .

도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 2 캐리어가 부착된 상태를 나타낸 도면이다.4 is a view showing a state in which a second carrier is attached during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.

도 4를 참조하면, 전술한 공정 진행 후 반도체 패키지의 하면 즉, 라미네이션층(300)에 접착제를 도포하여 제 2 접착층(500)을 형성시킨 뒤 제 2 캐리어(400)를 부착한다. 제 2 캐리어(400)는 유리 패널 즉, 사각형 프레임의 유리 기판이 될 수 있다. 예를 들면, 제 2 캐리어(400)는 600x600 유리 기판이 될 수 있다. 이와 같이 패널을 제 2 캐리어(400)로 사용할 경우 하나의 캐리어 내에 더 많은 다이(10)를 패키징할 수 있다.Referring to FIG. 4 , after the above process is performed, an adhesive is applied to the lower surface of the semiconductor package, that is, the lamination layer 300 to form the second adhesive layer 500, and then the second carrier 400 is attached. The second carrier 400 may be a glass panel, that is, a glass substrate having a rectangular frame. For example, the second carrier 400 may be a 600x600 glass substrate. In this way, when the panel is used as the second carrier 400, more dies 10 can be packaged in one carrier.

본 발명의 제 1 실시예에서, 제 2 캐리어(400)는 다수의 홀(410)을 구비하고 있는데, 홀(410)은 추후 공정에서 제 2 캐리어(400)의 분리를 용이하게 하기 위한 것이다. 그러나 제 2 캐리어(400)에 홀(410)이 필수적으로 구비되어야 하는 것은 아니다. 즉, 제 2 캐리어(400)는 홀(410)을 구비하지 않은 패널로 이루어질 수도 있다.In the first embodiment of the present invention, the second carrier 400 has a plurality of holes 410, and the holes 410 are for facilitating separation of the second carrier 400 in a later process. However, the hole 410 is not necessarily provided in the second carrier 400 . That is, the second carrier 400 may be formed of a panel without a hole 410 .

도 5는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.FIG. 5 is a diagram illustrating a state in which redistribution is performed in a redistribution step during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.

도 5를 참조하면, 재배선 단계에서, 하면에 제 2 캐리어(400)를 부착한 후 접속부(11)가 노출된 전면에 재배선을 수행하여 재배선층(Redistributed Layer, RDL)(40)을 형성시킬 수 있다. 도 5에는 하나의 재배선층(40)만 도시되어 있으나 필요에 따라 2 이상의 재배선층을 형성시킬 수도 있다.Referring to FIG. 5 , in the redistribution step, a redistribution layer (RDL) 40 is formed by attaching the second carrier 400 to the lower surface and then redistribution is performed on the front surface where the connector 11 is exposed. can make it Although only one redistribution layer 40 is shown in FIG. 5, two or more redistribution layers may be formed if necessary.

도 6은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 후 1차 쏘잉 단계에서 쏘잉이 이루어지는 모습을 나타낸 도면이다.6 is a view showing how sawing is performed in the first sawing step after redistribution during the process of manufacturing a semiconductor package according to the first embodiment of the present invention.

도 6을 참조하면, 1차 쏘잉(sawing)을 통해 전체 패널이 작은 소형 패널로 분리된다. 본 발명에서는 1차 쏘잉의 진행 전 제 2 캐리어(400)를 분리하지 않고 제 2 캐리어(400)도 함께 쏘잉한다.Referring to FIG. 6 , the entire panel is separated into small panels through primary sawing. In the present invention, the second carrier 400 is also ssoing together without separating the second carrier 400 before proceeding with the primary ssoing.

한편, 1차 쏘잉을 고려하여 제 2 캐리어(400)의 전체 패널 중 일부 영역은 소형 패널로 분리하기 위한 쏘잉 영역으로 설정되어, 이 분리 영역에는 다이가 배치되지 않을 수 있다.Meanwhile, in consideration of primary sawing, a partial area of the entire panel of the second carrier 400 is set as a sawing area for separating into small panels, and dies may not be disposed in this separation area.

도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 1차 쏘잉 후 제 2 캐리어가 제거된 상태를 나타낸 도면이다. 또한, 도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 반도체 패키지를 나타낸 도면이다.FIG. 7 is a view showing a state in which the second carrier is removed after primary sawing during the semiconductor package manufacturing method according to the first embodiment of the present invention. 8 is a view showing a semiconductor package manufactured according to the semiconductor package manufacturing method according to the first embodiment of the present invention.

도 7를 참조하면, 1차 쏘잉 후 제 2 캐리어(400)를 분리할 수 있다. 마지막으로 볼드랍 등의 공정 후 개별 패키지별로 쏘잉 즉, 2차 쏘잉이 이루어지면 도 8에 나타난 바와 같은 개개의 반도체 패키지가 제조될 수 있다.Referring to FIG. 7 , after primary sawing, the second carrier 400 may be separated. Finally, when sawing for each individual package after a process such as ball drop, that is, secondary sawing is performed, individual semiconductor packages as shown in FIG. 8 can be manufactured.

이상에서 본 발명의 제 1 실시예를 살펴보았는데, 본 발명은 위의 기재 내용에 의해 제한되지 않으며 다양하게 변형될 수 있다.The first embodiment of the present invention has been looked at above, but the present invention is not limited by the above description and can be modified in various ways.

예를 들면, 본 발명의 제 1 실시예는 필요에 따라서 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)에 적용될 수도 있을 것이다. 이 경우, 제 1 캐리어(100) 및 제 2 캐리어(400)는 원형의 웨이퍼(예를 들면, 8인치 또는 12인치 웨이퍼)가 될 수 있다.For example, the first embodiment of the present invention may be applied to a fan-out wafer level package (FOWLP) as needed. In this case, the first carrier 100 and the second carrier 400 may be circular wafers (eg, 8-inch or 12-inch wafers).

또한, 본 발명의 제 1 실시예에서, 제 1 캐리어(100)와 제 2 캐리어(300)는 동일한 캐리어가 될 수 있다. 다시 말하면, 제 1 캐리어(100)만을 사용하여 전체 공정이 진행될 수 있다. 구체적으로, 몰딩 단계 후 제 1 캐리어(100)를 제거하지 않고 그대로 유지한 상태에서 라미네이션층(300)의 형성 없이 재배선 공정 등이 진행되는 것도 고려될 수 있다.Also, in the first embodiment of the present invention, the first carrier 100 and the second carrier 300 may be the same carrier. In other words, the entire process may be performed using only the first carrier 100 . Specifically, it may be considered that a redistribution process or the like proceeds without forming the lamination layer 300 while maintaining the first carrier 100 without removing it after the molding step.

한편, 그라인딩을 통한 접속부(11)의 노출이 제 2 캐리어(400) 부착 전에 이루어지는 것도 가능하다.Meanwhile, exposure of the connecting portion 11 through grinding may be performed before attaching the second carrier 400 .

이외에도, 캐리어에 접착제를 도포하고, 다이를 픽 앤 플레이스한 다음 몰딩하고, 그라인딩하여 칩 패드 오픈하고, 그 위에 재배선 공정을 진행하고, 작은 소형 판넬로 분리한 뒤, 테스트나 볼드랍등을 진행한 다음 작은 소형 판넬의 캐리어를 제거하고, 칩을 개별 쏘잉하는 것도 가능하다.In addition, adhesive is applied to the carrier, the die is picked and placed, then molded, and the chip pad is opened by grinding, and the rewiring process is performed on it, and after separating into small panels, tests or ball drops are performed. It is also possible to remove the carrier of the small panel and then saw the chips individually.

본 발명에 따르면, 캐리어가 부착된 상태에서 1차 쏘잉이 진행된다. 이에 따라, 캐리어 유리 기판과 그 상부 접착층 그리고 상부 구조물(칩/몰딩)간의 접착력 즉, 접착 특성도 달라져야 한다. 또한, 1차 쏘잉때 접착 특성이 유지되어야 한다(이를 위해, 유리 기판 캐리어 상에 접착제는 슬롯 다이 방식으로 코팅될 수 있음). 한편, 쏘잉 공정시 EMC(몰딩재)와 유리 기판이 동시에 절단되어야 하며, 1차 쏘잉 이후에 유리 기판과 판넬의 분리가 용이할 것도 요구된다.According to the present invention, the primary ssoing proceeds with the carrier attached. Accordingly, the adhesive strength between the carrier glass substrate and the upper adhesive layer and the upper structure (chip/molding), that is, the adhesive characteristics should also be changed. In addition, adhesive properties should be maintained during primary sawing (for this purpose, the adhesive may be coated on a glass substrate carrier in a slot die method). On the other hand, during the sawing process, the EMC (molding material) and the glass substrate must be simultaneously cut, and it is also required that the glass substrate and the panel be easily separated after the first sawing.

이와 같은 요구사항을 고려할 때, 본 발명에서 캐리어는 Modulus 20GPa 이상, 투과율 50% 이상, CTE 3ppm/‘C ~ 10ppm/’C, Warpage<100um, TTV<20um, Tg>600’C 등의 특성을 만족하는 것이 바람직하다.Considering these requirements, the carrier in the present invention has characteristics such as Modulus of 20GPa or more, transmittance of 50% or more, CTE of 3ppm/'C to 10ppm/'C, Warpage<100um, TTV<20um, Tg>600'C, etc. It is desirable to be satisfied.

또한, 접착제(adhesive)는 Peel-off force>200gf/25mm2, 우수한 내화학성,내열성>200’C, Pressure Sensitive Adhesive, 열경화성 접착제, Easy debonding properties(thermal, laser, UV) 등이 요구될 수 있다.In addition, the adhesive may require peel-off force>200gf/25mm2, excellent chemical resistance, heat resistance>200'C, pressure sensitive adhesive, thermosetting adhesive, and easy debonding properties (thermal, laser, UV).

또한, 분리(Detach) 특징으로는 Peel-off 후 Residue가 남지 않을 것, 캐리어 분리가 용이할 것, 접착제 제거가 용이할 것, 열에 의해 낮은 접착력을 가질 것, Laser에 의해 열화될 것, UV 조사에 의해 낮은 Bonding force를 나타낼 것 등이 요구될 수 있다.In addition, separation (detach) characteristics include no residue left after peel-off, easy carrier separation, easy adhesive removal, low adhesive strength by heat, deterioration by laser, UV irradiation It may be required to show a low bonding force by

또한, 분판(sawing) 특징으로는 이종 소재 sawing이 가능할 것, 500um 이하의 Scribe line을 가질 것, Step Cut이 가능할 것, Chipping이 발생하지 않을 것 등이 요구될 수 있다.In addition, as the characteristics of the sawing, it may be required to be able to saw different materials, to have a scribe line of 500um or less, to be able to step cut, and not to have chipping.

한편, 특별한 사항(Special properties)으로 0.5Mpam1/2 이상의 파괴인성을 가지는 고강도 panel 제조 기술, 3mm이하의 Panel Warpage 기술, 400mm이상의 Panel Handling 기술 등이 필요할 수 있다.On the other hand, as special properties, high-strength panel manufacturing technology with fracture toughness of 0.5Mpam1/2 or more, panel warpage technology of 3mm or less, panel handling technology of 400mm or more may be required.

도 9는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다. 도 10은 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.9 is a diagram illustrating a process of manufacturing a semiconductor package according to a second embodiment of the present invention. 10 is a view showing a cross section of a semiconductor package immediately before a back grinding process is performed in the process of manufacturing a semiconductor package according to a second embodiment of the present invention.

도 9 및 도 10을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법은 다음과 같은 단계들을 포함할 수 있다. 이하에서 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 각 단계에 관해 상세하게 설명한다.Referring to FIGS. 9 and 10 , the method of manufacturing a semiconductor package according to the second embodiment of the present invention may include the following steps. Hereinafter, each step of the semiconductor package manufacturing method according to the second embodiment of the present invention will be described in detail.

본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법은 칩(10) 상에 접속부(20)를 형성시키는 단계로 시작될 수 있다. 본 단계에서, 접속부(20)는 칩(10) 위에 형성되며, 구리 스터드 범프(Cu-stud bump)가 될 수 있다.The method of manufacturing a semiconductor package according to the second embodiment of the present invention may start with forming the connection part 20 on the chip 10 . In this step, the connection part 20 is formed on the chip 10 and may be a copper stud bump.

이어서, 캐리어(100) 상에 라미네이션층(110)을 형성하는 단계가 진행된다. 이때, 라미네이션층(110)은 테잎 라미네이션(Tape Lamination)으로 형성될 수 있다. 또한, 캐리어(100)는 Alloy 42 재질로 이루어질 수 있다. Alloy 42는 열팽창 합금으로 일정 온도 범위에서 열팽창계수가 낮고, 제한된 계수를 가지는 특수성능합금(SPA: Special Performance Alloys)이다.Subsequently, a step of forming the lamination layer 110 on the carrier 100 proceeds. At this time, the lamination layer 110 may be formed by tape lamination. In addition, the carrier 100 may be made of Alloy 42 material. Alloy 42 is a special performance alloy (SPA: Special Performance Alloys) with a low coefficient of thermal expansion and a limited coefficient in a certain temperature range as a thermal expansion alloy.

다음으로, 라미네이션층(110) 위에 접속부(20)가 형성된 칩(10)을 배치하는 단계가 진행된다. 칩(10)은 캐리어(100)의 표면에 장착된다(PnP(Pick and Place) on Carrier).Next, a step of disposing the chip 10 having the connection part 20 formed on the lamination layer 110 is performed. The chip 10 is mounted on the surface of the carrier 100 (PnP (Pick and Place) on Carrier).

다음으로, 반도체 패키지를 몰딩하는 단계가 진행된다(Front-Mold). 본 단계에서 캐리어(100)의 상부에 배치된 칩(10)이 몰딩재(30)에 의해 몰딩된다. 즉, 라미네이션층(110) 상에 배치된 칩(10) 및 접속부(20)는 몰딩재(30)에 의해 몰딩된다. 이때, 몰딩재(30)는 에폭시 수지가 될 수 있다.Next, a step of molding the semiconductor package is performed (Front-Mold). In this step, the chip 10 disposed on the carrier 100 is molded by the molding material 30 . That is, the chip 10 and the connector 20 disposed on the lamination layer 110 are molded by the molding material 30 . In this case, the molding material 30 may be an epoxy resin.

다음으로, 캐리어(100)를 제거하는 단계가 진행된다(Carrier De-bond). 본 단계에서 캐리어(100)가 제거됨으로써 반도체 패키지의 하면은 노출된다. 이에 따라 칩(10)의 하면도 노출된다. 그러나 접속부(20)가 형성된 칩(10)의 상면 및 측면은 몰딩재(30)에 의해 몰딩된 상태이므로 노출되지 않는다.Next, a step of removing the carrier 100 is performed (Carrier De-bond). In this step, the lower surface of the semiconductor package is exposed by removing the carrier 100 . Accordingly, the lower surface of the chip 10 is also exposed. However, since the upper and side surfaces of the chip 10 on which the connection portion 20 is formed are molded by the molding material 30, they are not exposed.

다음으로, 캐리어(100)가 제거된 반도체 패키지의 하면에 라미네이션층(BS Lamination)(200)을 형성하는 단계가 진행된다. 예를 들면, 라미네이션층(300)은 BSP 라미네이션 필름의 부착을 통해 이루어질 수 있다.Next, a step of forming a BS Lamination 200 on the lower surface of the semiconductor package from which the carrier 100 is removed is performed. For example, the lamination layer 300 may be formed through the attachment of a BSP lamination film.

다음으로, 반도체 패키지의 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 칩(10) 상의 접속부(20)를 노출시키는 단계가 진행된다(Co-grind). 본 단계를 통해 접속부(20)는 상면이 노출되며, 접속부(20)는 재배선층(Redistribution Layer, RDL)(40)과 연결될 수 있게 된다.Next, a step of exposing the connection part 20 on the chip 10 by performing top grinding on the top side of the semiconductor package is performed (Co-grind). Through this step, the upper surface of the connection unit 20 is exposed, and the connection unit 20 can be connected to the redistribution layer (RDL) 40 .

다음으로, 반도체 패키지의 상면에 재배선층(40)을 형성하는 단계가 진행된다. 본 단계에서 재배선층(40)은 절연층(50) 상에 형성될 수 있다. 절연층(50)은 RCF(Resin Coated Film)로 이루어질 수 있다. 또한, 재배선층(40)의 상부에는 UBM(Under Bump Metallurgy)층(70)이 연결된다. UBM층(70)은 절연층(50) 상부에 형성된 패시베이션층(60) 상에 형성될 수 있다. 본 단계를 통해 절연층(50) 상에 배치된 재배선층(40) 및 패시베이션층(60) 상에 배치된 UBM층(70)이 형성된다(RCF-UBM).Next, a step of forming the redistribution layer 40 on the upper surface of the semiconductor package proceeds. In this step, the redistribution layer 40 may be formed on the insulating layer 50 . The insulating layer 50 may be made of RCF (Resin Coated Film). In addition, an under bump metallurgy (UBM) layer 70 is connected to an upper portion of the redistribution layer 40 . The UBM layer 70 may be formed on the passivation layer 60 formed on the insulating layer 50 . Through this step, the redistribution layer 40 disposed on the insulating layer 50 and the UBM layer 70 disposed on the passivation layer 60 are formed (RCF-UBM).

이후에, UBM층(70) 상에 전기 연결 부재(80)를 배치하는 단계가 진행된다. 전기 연결 부재(80)는 볼(ball) 형상으로 이루어질 수 있다(Ball mount).After that, a step of disposing the electrical connection member 80 on the UBM layer 70 proceeds. The electrical connection member 80 may be formed in a ball shape (ball mount).

마지막으로, 반도체 패키지의 하면에서 라미네이션층(200)을 제거하는 단계가 진행된다. 라미네이션층(200)은 반도체 패키지의 하면을 그라인딩함으로써 제거될 수 있다(Back-grind).Finally, a step of removing the lamination layer 200 from the lower surface of the semiconductor package is performed. The lamination layer 200 may be removed by grinding the lower surface of the semiconductor package (Back-grind).

한편, 본 발명의 제 2 실시예에서, 반도체 패키지를 개개의 칩(10) 즉, 다이 단위로 분리하는 쏘잉 공정은 라미네이션층(200)의 제거 전 또는 후에 이루어질 수 있을 것이다.Meanwhile, in the second embodiment of the present invention, the sawing process of separating the semiconductor package into individual chips 10, that is, die units, may be performed before or after the removal of the lamination layer 200.

도 11은 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다. 도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.11 is a diagram illustrating a process of manufacturing a semiconductor package according to a third embodiment of the present invention. 12 is a view showing a cross-section of a semiconductor package immediately before a back grinding process is performed in the process of manufacturing a semiconductor package according to a third embodiment of the present invention.

도 11 및 도 12를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법은 다음과 같은 단계를 포함할 수 있다. 이하에서 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 각 단계에 관해 상세하게 설명한다.Referring to FIGS. 11 and 12 , the method of manufacturing a semiconductor package according to the third embodiment of the present invention may include the following steps. Hereinafter, each step of the semiconductor package manufacturing method according to the third embodiment of the present invention will be described in detail.

본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법은 칩(10) 상에 접속부(20)를 형성시키는 단계로 시작될 수 있다. 본 단계에서, 접속부(20)는 칩(10) 위에 형성되며, 구리 스터드 범프(Cu-stud bump)(20)가 될 수 있다.The method of manufacturing a semiconductor package according to the third embodiment of the present invention may start with forming the connection part 20 on the chip 10 . In this step, the connection part 20 is formed on the chip 10 and may be a copper stud bump 20 .

이어서, 캐리어(100) 상에 접착 패턴(Adhesive Pattern)(120)을 형성하는 단계가 진행된다. 접착 패턴(120)은 캐리어(100) 상면 중 칩(10)이 장착될 영역에만 형성될 수 있다. 캐리어(100) 상에 접착 패턴(120)을 형성시킨 후 접착 패턴(120) 상에 칩(10)을 배치할 경우 테잎을 이용한 PnP 대비 Die drift OFI 개선이 가능하고, 캐리어(100)를 통해 패널 휨(Panel Warpage)을 개선할 수 있다. 또한, TBDB(Temporary Bonding De Bonding)에 의한 품질 이슈가 개선될 수 있다.Subsequently, a step of forming an adhesive pattern 120 on the carrier 100 proceeds. The adhesive pattern 120 may be formed only on the upper surface of the carrier 100 where the chip 10 is to be mounted. When the chip 10 is placed on the adhesive pattern 120 after forming the adhesive pattern 120 on the carrier 100, die drift OFI can be improved compared to PnP using tape, and the panel can be connected through the carrier 100. Panel Warpage can be improved. In addition, quality issues due to Temporary Bonding De Bonding (TBDB) can be improved.

한편, 캐리어(100)는 고온 안정성, 높은 경도, Low-CTE 등의 특성을 만족하는 것이 바람직하다. 예를 들면, 캐리어(100)는 유리(Glass), EMC, PCB, 세라믹, 기타 소재로 이루어질 수 있다.Meanwhile, the carrier 100 preferably satisfies characteristics such as high temperature stability, high hardness, and low-CTE. For example, the carrier 100 may be made of glass, EMC, PCB, ceramic, or other materials.

접착 패턴(120)은 저온 열 경화 소재로 이루어지고, 높은 내열성을 가지는 것이 바람직하다. 접착 패턴(120)은 필름(film) 또는 리퀴드(Liquid) 타입으로 이루어질 수 있다. 또한, 접착 패턴(120)은 에폭시 화합물(Epoxy compounds), 폴리이미드(Polyimide), 폴리우레탄(Polyurethane) 등으로 이루어질 수 있다. 한편, 접착 패턴(120)은 프린트 스크린(Print screen), 필름 라미네이션(Film lamination), ㅋ코팅(Coating), 디스펜싱(Dispensing) 등의 방식으로 패터닝 될 수 있다.The adhesive pattern 120 is preferably made of a low-temperature heat curing material and has high heat resistance. The adhesive pattern 120 may be formed of a film or liquid type. In addition, the adhesive pattern 120 may be made of epoxy compounds, polyimide, polyurethane, or the like. Meanwhile, the adhesive pattern 120 may be patterned using a method such as print screen, film lamination, coating, dispensing, or the like.

다음으로, 접착 패턴(120) 위에 접속부(20)가 형성된 칩(10)을 배치하는 단계가 진행된다. 칩(10)은 캐리어(100)의 상면에 형성된 접착 패턴(120) 위에 장착된다(PnP(Pick and Place) on Carrier).Next, a step of arranging the chip 10 having the connection part 20 on the adhesive pattern 120 is performed. The chip 10 is mounted on the adhesive pattern 120 formed on the upper surface of the carrier 100 (PnP (Pick and Place) on Carrier).

다음으로, 반도체 패키지를 몰딩하는 단계가 진행된다(Front-Mold). 본 단계에서 캐리어(100)의 상부에 배치된 칩(10)이 몰딩재(30)에 의해 몰딩되어 몰딩체가 형성된다. 즉, 라미네이션층(110) 상에 배치된 칩(10) 및 접속부(20)는 몰딩재(30)에 의해 몰딩된다. 이때, 몰딩재(30)는 에폭시 수지가 될 수 있다.Next, a step of molding the semiconductor package is performed (Front-Mold). In this step, the chip 10 disposed on the carrier 100 is molded by the molding material 30 to form a molded body. That is, the chip 10 and the connector 20 disposed on the lamination layer 110 are molded by the molding material 30 . In this case, the molding material 30 may be an epoxy resin.

다음으로, 반도체 패키지의 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 칩(10) 상의 접속부(20)를 노출시키는 단계가 진행된다(Co-grind). 본 단계를 통해 접속부(20)의 상면이 노출되고, 접속부(20)는 재배선층(Redistribution Layer, RDL)(40)과 연결될 수 있게 된다.Next, a step of exposing the connection part 20 on the chip 10 by performing top grinding on the top side of the semiconductor package is performed (Co-grind). Through this step, the upper surface of the connection unit 20 is exposed, and the connection unit 20 can be connected to the redistribution layer (RDL) 40 .

다음으로, 반도체 패키지의 상면에 재배선층(40)을 형성하는 단계가 진행된다. 본 단계에서 재배선층(40)은 절연층(50) 상에 형성될 수 있다. 절연층(50)은 RCF(Resin Coated Film)로 이루어질 수 있다. 또한, 재배선층(40)의 상부에는 UBM(Under Bump Metallurgy)층(70)이 연결된다. UBM층(70)은 절연층(50) 상부에 형성된 패시베이션층(60) 상에 형성될 수 있다. 본 단계를 통해 절연층(50) 상에 배치된 재배선층(40) 및 패시베이션층(60) 상에 배치된 UBM층(70)이 형성된다(RCF-UBM).Next, a step of forming the redistribution layer 40 on the upper surface of the semiconductor package proceeds. In this step, the redistribution layer 40 may be formed on the insulating layer 50 . The insulating layer 50 may be made of RCF (Resin Coated Film). In addition, an under bump metallurgy (UBM) layer 70 is connected to an upper portion of the redistribution layer 40 . The UBM layer 70 may be formed on the passivation layer 60 formed on the insulating layer 50 . Through this step, the redistribution layer 40 disposed on the insulating layer 50 and the UBM layer 70 disposed on the passivation layer 60 are formed (RCF-UBM).

다음으로, UBM층(70) 상에 전기 연결 부재(80)를 배치하는 단계가 진행된다. 전기 연결 부재(80)는 볼(ball) 형상으로 이루어질 수 있다(Ball mount).Next, a step of disposing the electrical connection member 80 on the UBM layer 70 proceeds. The electrical connection member 80 may be formed in a ball shape (ball mount).

이후에, 반도체 패키지를 하프 컷 쏘잉(Half cut sawing)하는 단계가 진행된다. 하프 컷 쏘잉 후 반도체 패키지의 하면을 그라인딩(Back-grind)하여 캐리어(100)를 제거하면 각 칩(10) 즉, 다이들이 개별 단위로 분리될 수 있다. 다시 말하면, 하프 컷 쏘잉은 캐리어(100)를 제외하고, 반도체 패키지를 개개의 칩(10) 단위로 쏘잉하는 것을 의미한다. 따라서 하프 컷 쏘잉은 반도체 패키지의 상면에서 캐리어(100)의 상면까지의 깊이로 이루어진다.Thereafter, a step of half cut sawing the semiconductor package is performed. If the carrier 100 is removed by back-grinding the lower surface of the semiconductor package after half-cut sawing, each chip 10, that is, the dies may be separated into individual units. In other words, half-cut sawing means sawing the semiconductor package in units of individual chips 10 except for the carrier 100 . Accordingly, half-cut sawing is performed at a depth from the upper surface of the semiconductor package to the upper surface of the carrier 100 .

마지막으로, 반도체 패키지의 하면에서 캐리어(100)를 제거하는 단계가 진행된다. 캐리어(100)는 반도체 패키지의 하면을 그라인딩함으로써 제거될 수 있다(Back-grind). 반도체 패키지는 하프 컷 쏘잉되어 있는 상태이므로, 캐리어(100)가 제거되면 반도체 패키지는 개개의 다이 단위로 분리된다.Finally, a step of removing the carrier 100 from the lower surface of the semiconductor package is performed. The carrier 100 may be removed by grinding the lower surface of the semiconductor package (Back-grind). Since the semiconductor package is in a half-cut sawing state, when the carrier 100 is removed, the semiconductor package is separated into individual die units.

본 발명의 실시예들에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시예들에 의해 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.Although the embodiments of the present invention have been described, the spirit of the present invention is not limited by the embodiments presented herein, and those skilled in the art who understand the spirit of the present invention may add elements within the scope of the same spirit. However, it will be possible to easily suggest other embodiments by means of changes, deletions, additions, etc., but this will also be said to fall within the scope of the present invention.

10: 다이, 칩 11: 패드
20: 포스트, 접속부 30: 몰딩재
40: 재배선층 50: 절연층
60: 패시베이션층 70: UBM층
80: 전기 연결 부재10: die, chip 11: pad
20: post, connection part 30: molding material
40: redistribution layer 50: insulation layer
60: passivation layer 70: UBM layer
80: electrical connection member

Claims (6)

일면에 접속부가 형성된 복수개의 다이를 상호 이격시켜 제1캐리어상에 배치하되, 상기 복수개의 다이가 배치되는 상기 제1캐리어상의 일부 영역은 상기 다이가 배치되지 않은 쏘잉영역을 형성하여 배치하는 배치단계;
상기 복수개의 다이가 배치된 상기 제1캐리어상에 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계;
상기 몰딩체의 상기 접속부가 형성된 측의 일면에 대한 그라인딩을 실시하여, 상기 접속부를 오픈하는 그라인딩 단계;
그라인딩되어 상기 접속부가 노출된 몰딩체의 일면에 재배선층을 형성하는 재배선 단계;
상기 제1캐리어가 배치된 상태에서 상기 몰딩체의 쏘잉영역을 쏘잉하여 복수개의 다이가 구비된 소형패널로 분리하는 1차 쏘잉단계;
분리된 상기 소형패널의 재배선층에 형성된 유비엠(UBM)층에 전기 연결 부재를 배치하는 볼 드랍 단계;
상기 전기 연결 부재가 배치된 상기 소형패널의 제1캐리어를 제거하는 캐리어 제거단계; 및
상기 제1캐리어가 제거된 상기 소형패널의 상기 각 다이 사이를 쏘잉하여, 개별 반도체 패키지로 분리하는 2차 쏘잉단계;
를 포함하는 반도체 패키지 제조방법.
Arrangement step of disposing a plurality of dies having a connection part formed on one side of the first carrier at a distance from each other, and forming and disposing a sawing area where the dies are not disposed in a partial area on the first carrier where the plurality of dies are disposed. ;
a molding step of forming a molded body by molding with a molding material on the first carrier on which the plurality of dies are disposed;
a grinding step of opening the connection part by performing grinding on one surface of the molded body on the side where the connection part is formed;
a redistribution step of forming a redistribution layer on one surface of the molded body where the connection portion is exposed by grinding;
a first sawing step of sawing a sawing area of the molding body in a state where the first carrier is disposed to separate the small panels having a plurality of dies;
a ball drop step of disposing an electrical connection member on a UBM layer formed on a redistribution layer of the separated small panel;
a carrier removing step of removing the first carrier of the small panel on which the electrical connection member is disposed; and
a second sawing step of sawing between the respective dies of the small panel from which the first carrier is removed and separating them into individual semiconductor packages;
Semiconductor package manufacturing method comprising a.
 삭제delete 삭제delete 제1항에 있어서,
상기 제1캐리어는 다수의 홀이 형성되는 반도체 패키지 방법.

According to claim 1,
The semiconductor packaging method of claim 1 , wherein a plurality of holes are formed in the first carrier.

 삭제delete 삭제delete
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