KR102515511B1

KR102515511B1 - 표시 장치

Info

Publication number: KR102515511B1
Application number: KR1020180008989A
Authority: KR
Inventors: 이지선; 고무순; 박영우; 손세완; 안진성; 우민우; 윤주원; 이왕우; 이정수; 지득명
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-01-24
Filing date: 2018-01-24
Publication date: 2023-03-31
Anticipated expiration: 2038-01-24
Also published as: US20190229160A1; US10784316B2; CN110071140B; TWI803566B; TW201941419A; KR20190090417A; CN110071140A

Abstract

표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층; 상기 표시 영역에 제공되며 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들; 상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인; 상기 비표시 영역에 제공되며, 대응되는 상기 데이터 라인에 연결된 연결 라인 및 상기 연결 라인에 연결되는 팬아웃 라인을 포함한 배선부; 및 상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치는 영상을 표시하는 복수의 화소를 포함하며, 각 화소에는 표시 소자를 구동하기 위한 복수의 트랜지스터, 커패시터, 및 상기 트랜지스터에 연결된 배선부가 제공될 수 있다. 각 화소에 포함된 구성들을 포토레지스트 패턴을 이용한 마스크 공정을 통해 형성될 수 있다.

이러한 포토레지스트 패턴은 복수개의 화소들이 제공되는 표시 영역과 상기 화소들이 제공되지 않는 비표시 영역에서 밀도 차이가 발생할 수 있다. 특히, 상기 포토레지스트 패턴이 저밀도로 배치되는 비표시 영역에서는 상기 포토레지스트 패턴이 고밀도로 배치되는 표시 영역에서보다 현상 공정 중에 용해되는 포토레지스트 양이 많아질 수 있다. 따라서, 상기 비표시 영역 상에 도포된 현상액은 농도가 급격히 저하되고 상기 표시 영역 상의 현상액과 농도차가 발생할 수 있다.

이러한 농도차로 인해, 영역별로 상기 포토레지스트 패턴의 두께가 불균일해지는 문제가 발생할 수 있다.

본 발명은 신뢰성이 향상된 표시 장치를 제공하는 데 목적이 있다.

본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층; 상기 표시 영역에 제공되며 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들; 상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인; 상기 비표시 영역에 제공되며, 대응되는 상기 데이터 라인에 연결되는 연결 라인 및 상기 연결 라인에 연결되는 팬아웃 라인을 포함한 배선부; 및 상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 기판과 상기 제1 절연층 사이에 제공되며 상기 연결 라인에 중첩된 더미 액티브 패턴을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 트랜지스터는, 상기 기판 상에 제공된 액티브 패턴; 상기 제1 절연층을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극; 및 상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함할 수 있다. 여기서, 상기 더미 액티브 패턴은 상기 액티브 패턴과 동일한 층에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 팬아웃 라인과 상기 데이터 라인을 전기적으로 연결할 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 라인은 서로 상이한 층에 제공된 제1 팬아웃 라인과 제2 팬아웃 라인을 포함할 수 있다. 여기서, 상기 제1 팬아웃 라인은 상기 제2 절연층 상에 제공되고, 상기 제2 팬아웃 라인은 상기 제1 절연층 상에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 제3 절연층 상에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인은 상기 제3 절연층을 관통하는 제1 관통 홀을 통해 상기 연결 라인에 전기적으로 연결될 수 있다. 상기 제2 팬아웃 라인은 상기 제2 및 제3 절연층을 관통하는 제2 관통 홀을 통해 상기 연결 라인에 전기적으로 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 제1 팬아웃 라인에 중첩된 제1 더미 배선과 상기 제2 팬아웃 라인에 중첩된 제2 더미 배선을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 더미 배선은 상기 기판과 상기 제1 절연층 사이에 제공되고, 상기 제2 더미 배선은 상기 제3 절연층 상에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 더미 배선은 상기 더미 액티브 패턴과 동일한 층에 제공될 수 있다. 상기 제2 더미 배선은 상기 연결 라인과 동일한 층에 제공되며 상기 연결 라인에 일체로 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 더미 배선은 상기 제1 절연층과 상기 제2 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제1 팬아웃 라인에 연결될 수 있다. 여기서, 상기 제1 팬아웃 라인과 상기 제1 더미 배선에는 동일한 신호가 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 더미 배선은 상기 제2 절연층과 상기 제3 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제2 팬아웃 라인에 연결될 수 있다. 여기서, 상기 제2 팬아웃 라인과 상기 제2 더미 배선에는 동일한 신호가 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 절연층 상에 제공되며, 각 화소에 구비된 스캔 라인 및 하부 전극; 및 상기 제2 절연층 상에 제공되며 상기 하부 전극에 중첩되어 스토리지 커패시터를 이루는 상부 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 팬아웃 라인은 상기 스캔 라인 및 상기 하부 전극과 동일한 층에 제공될 수 있다. 상기 제1 팬아웃 라인은 상기 상부 전극과 동일한 층에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 상기 기판의 일 방향을 따라 교번하여 배치될 수 있다.

본 발명의 일 실시예에 있어서, 상기 복수의 화소들은 제1 컬러를 표시하는 제1 화소들, 제2 컬러를 표시하는 제2 화소들, 및 제3 컬러를 표시하는 제3 화소들을 포함할 수 있다. 여기서, 상기 제1 컬러는 녹색, 상기 제2 컬러는 적색, 및 상기 제3 컬러는 청색일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인은 상기 데이터 라인 중 상기 제1 화소들에 연결된 데이터 라인과 전기적으로 연결되고, 상기 제2 팬아웃 라인은 상기 데이터 라인 중 상기 제2 및 제3 화소들에 연결된 데이터 라인과 전기적으로 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은, 상기 기판과 상기 제1 절연층 사이에 제공되며, 평면 상에서 볼 때 상기 연결 라인에 중첩된 더미 액티브 패턴; 상기 팬아웃 라인 중 상기 제2 절연층 상에 제공된 제1 팬아웃 라인에 중첩되는 제1 더미 배선; 및 상기 팬아웃 라인 중 상기 제1 절연층 상에 제공된 제2 팬아웃 라인에 중첩되는 제2 더미 배선을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 비표시 영역은 상기 팬아웃 라인이 제공되는 팬아웃 영역을 포함할 수 있다. 여기서, 상기 팬아웃 영역은 상기 팬아웃 라인이 제공되는 제1 영역과 상기 연결 라인이 제공되는 제2 영역을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 연결 라인 상에 제공되어 상기 연결 라인을 커버하는 제4 절연층을 더 포함할 수 있다. 여기서, 상기 데이터 라인은 상기 제4 절연층 상에 제공될 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층; 상기 표시 영역에 제공되며, 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들; 상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인; 상기 비표시 영역에 제공되며, 대응되는 데이터 라인에 연결된 연결 라인과, 서로 상이한 층에 제공되고 대응되는 상기 연결 라인에 연결되는 제1 및 제2 팬아웃 라인을 포함한 배선부; 및 상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함할 수 있다. 여기서, 상기 더미 패턴은 평면 상에서 볼 때, 상기 연결 라인에 중첩되는 더미 액티브 패턴; 평면 상에서 볼 때, 상기 제1 팬아웃 라인에 중첩되는 제1 더미 배선; 및 평면 상에서 볼 때, 상기 제2 팬아웃 라인에 중첩되는 제2 더미 배선을 포함할 수 있다.

본 발명의 일 실시예에 따르면, 신뢰성이 향상된 표시 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1의 표시 장치를 나타낸 사시도이다.
도 3은 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 4는 도 3에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 5는 도 4에 도시된 하나의 화소를 상세하게 도시한 평면도이다.
도 6은 도 5의 A ~ A'선에 따른 단면도이다.
도 7은 도 6의 B ~ B'선에 따른 단면도이다.
도 8은 도 1의 EA1 영역의 확대도이다.
도 9는 도 8의 C ~ C'선에 따른 단면도이다.
도 10은 도 8의 D ~ D'선에 따른 단면도이다.
도 11은 도 8의 E ~ E'선에 따른 단면도이다.
도 12는 다른 실시예에 따른 팬아웃 영역을 도시한 것으로, 도 1의 EA1 영역에 대응되는 평면도이다.
도 13은 도 12의 F ~ F'선에 따른 단면도이다.
도 14는 도 12의 G ~ G'선에 따른 단면도이다.
도 15는 도 12의 H ~ H'선에 다른 단면도이다.
도 16은 또 다른 실시예에 따른 팬아웃 영역을 도시한 것으로, 도 1의 EA1 영역에 대응되는 평면도이다.
도 17은 도 16의 I ~ I'선에 따른 단면도이다.
도 18은 도 16의 J ~ J'선에 따른 단면도이다.
도 19는 도 16의 K ~ K'선에 따른 단면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이며, 도 2는 도 1의 표시 장치를 나타낸 사시도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 화소들(PXL)에 연결된 배선부(LP), 및 상기 배선(LP)에 연결된 구동 회로 기판을 포함할 수 있다.

상기 기판(SUB)은 표시 영역(DA)과 상기 표시 영역(DA)의 적어도 일측에 제공되는 비표시 영역(NDA)을 포함할 수 있다.

상기 기판(SUB)은 대략적으로 사각형 형상, 그 중에서도 직사각 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 상기 기판(SUB)은 제1 방향(DR1)으로 서로 평행한 단변들과 제2 방향(DR2)으로 서로 평행한 한 쌍의 장변들을 포함할 수 있다.

그러나, 상기 기판(SUB)의 형상은 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다. 예를 들어, 상기 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시에에 있어서, 상기 기판(SUB)이 직선으로 이루어진 변을 갖는 경우, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다. 예를 들어, 상기 기판(SUB)이 직사각 형상을 가질 때, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 상기 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 상기 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다.

상기 표시 영역(DA)은 상기 화소들(PXL)이 제공되어 영상이 표시되는 영역이다. 상기 표시 영역(DA)은 상기 기판(SUB)의 형상에 대응하는 형상으로 제공될 수 있다. 예를 들어, 상기 표시 영역(DA)은 상기 기판(SUB)의 형상과 마찬가지로 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 표시 영역(DA)이 직선으로 이루어진 변을 갖는 경우, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다.

상기 화소들(PXL)은 상기 기판(SUB)의 표시 영역(DA) 상에 제공될 수 있다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사할 수 있다. 각 화소(PXL)는 적색, 녹색, 청색, 및 백색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.

상기 화소들(PXL)은 유기 발광층을 포함하는 발광 소자일 수 있으나, 이에 한정되는 것은 아니며, 발명의 개념이 유지되는 한도 내에서 액정 소자, 전기 영동 소자, 전기 습윤 소자 등 다양한 형태로 구현될 수 있다.

본 발명의 일 실시예에 있어서, 상기 화소들(PXL)은 상기 제1 방향(DR1)으로 연장된 행과 상기 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)은 방향이 행 방향이 되도록 배열되거나 일 방향에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.

상기 화소들(PXL)은 녹색을 표시하는 제1 화소들(G), 적색을 표시하는 제2 화소들(R), 및 청색을 표시하는 제3 화소들(B)을 포함할 수 있다.

상기 제1 화소들(G)은 상기 제2 방향(DR2)으로 배치되어 제1 화소 열을 이룰 수 있다. 상기 제2 화소들(R)과 상기 제3 화소들(B)은 상기 제2 방향(DR2)으로 서로 교번적으로 배치되며 제2 화소 열을 이룰 수 있다. 상기 제1 화소 열과 상기 제2 화소 열은 복수 개로 제공되며, 상기 제1 방향(DR1)을 따라 교번하여 배치될 수 있다. 각 화소 열은 데이터 라인(DL)에 연결될 수 있다.

이러한 제1 화소들(G) 내지 제3 화소들(B)의 배열 구조는 펜타일 매트릭스 화소(PXL) 구조에 해당할 수 있다. 본 발명의 일 실시예에서와 같은 펜타일 매트릭스 화소(PXL) 구조는 인접한 화소(PXL)를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소들(PXL)로 고해상도를 구현할 수 있다.

본 발명의 일 실시예에 있어서, 각 제1 화소(G), 각 제2 화소(R), 및 각 제3 화소(B)는 각각 동일한 면적을 가지도록 제시되었으나, 이에 한정되는 것은 아니다.

상기 배선부(LP)는 상기 비표시 영역(NDA)에 제공되며 상기 화소들(PXL)에 연결될 수 있다. 상기 배선부(LP)는 각 화소(PXL)에 신호를 제공하며 상기 데이터 라인(DL)에 연결되는 팬아웃 라인, 상기 표시 영역(DA)의 각 화소(PXL)에 전원을 인가하는 전원 배선 등을 포함할 수 있다. 상기 팬아웃 라인 및 전원 배선 외에, 상기 배선부(LP)는 필요에 따라 다른 배선들을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 그 일부로부터 돌출된 부가 영역(ADA)을 더 포함할 수 있다. 상기 부가 영역(ADA)은 상기 비표시 영역(NDA)을 이루는 변들로부터 돌출될 수 있다. 상기 부가 영역(ADA)은 팬아웃 영역(FTA)일 수 있다. 상기 팬아웃 영역(FTA)에는 각 화소(PXL)에 제공된 상기 데이터 라인(DL)과 전기적으로 연결된 상기 배선부(LP)가 제공될 수 있다.

상기 구동 회로 기판에는 구동부(미도시)가 실장되며, 상기 배선부(LP)를 통해 각 화소(PXL)에 신호를 제공할 수 있다. 상기 구동부는 각 화소(PXL)에 스캔 신호를 제공하는 게이트 구동부(미도시), 상기 데이터 라인(DL)을 따라 각 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 상기 게이트 구동부와 상기 데이터 구동부(DDV)를 제어하는 타이밍 제어부(미도시) 등을 포함할 수 있다.

상기 구동 회로 기판은 상기 기판(SUB)에 연결된 칩 온 필름(COF)과 상기 칩 온 필름(COF)에 연결된 인쇄회로기판(미도시)을 포함할 수 있다.

상기 칩 온 필름(COF)은 상기 인쇄회로기판으로부터 입력되는 각종 신호를 처리하여 상기 기판(SUB) 측으로 출력할 수 있다. 이를 위해, 상기 칩 온 필름(COF)의 일단은 상기 기판(SUB)에 부착될 수 있으며 타단은 상기 인쇄회로기판에 부착될 수 있다.

상기 데이터 구동부(DDV)는 상기 기판(SUB) 상에 직접 실장될 수 있으나, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB)에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 데이터 구동부(DDV)는 별도의 칩에 형성되어 상기 칩 온 필름(COF) 상에 제공될 수 있다. 상기 데이터 구동부(DDV)의 데이터 신호는 상기 배선부(LP)를 통해 상기 표시 영역(DA)의 상기 데이터 라인(DL)으로 인가될 수 있다.

본 발명의 일 실시예에 있어서, 본 발명의 표시 장치는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다. 즉, 상기 표시 장치는 상기 가요성을 가지며 일 방향으로 접힌 벤딩 영역(BA)과 상기 벤딩 영역(BA)의 적어도 일측에 제공되며 접히지 않고 편평한 플랫 영역(FA1, FA2)을 포함할 수 있다. 상기 플랫 영역(FA1, FA2)은 상기 가요성을 가지거나 가지지 않을 수 있다.

본 발명의 일 실시예에 있어서는 상기 벤딩 영역(BA)이 상기 부가 영역(ADA)에 제공된 것으로 도시하였다. 상기 플랫 영역(FA1, FA2)은 상기 벤딩 영역(BA)을 사이에 두고 서로 이격된 제1 플랫 영역(FA1)과 제2 플랫 영역(FA2)을 포함할 수 있다. 상기 제1 플랫 영역(FA1)은 상기 표시 영역(DA)을 포함할 수 있다. 따라서, 상기 벤딩 영역(BA)은 상기 표시 영역(DA)으로부터 이격될 수 있다.

상기 표시 장치가 접히는 선을 접이선이라고 할 때, 상기 접이선은 상기 벤딩 영역(BA) 내에 제공될 수 있다. 여기서, “접힌다”는 용어는 형태가 고정된 것이 아니라 원래의 형태로부터 다른 형태로 변형될 수 있다는 것으로서, 하나 이상의 특정 배선, 즉, 상기 접이선을 따라 접히거나(folded), 휘거나(curved), 또는 두루마리 식으로 말리는(rolled) 것을 포함할 수 있다. 따라서, 본 발명의 일 실시예에서는 두 플랫 영역들(FA1, FA2)의 일면이 서로 평행하게 위치하며 서로 마주보도록 접힌 상태를 도시하였으나, 이에 한정되는 것은 아니며, 상기 벤딩 영역(BA)을 사이에 두고 두 플랫 영역들(FA1, FA2)의 면들이 소정 각도(예를 들어, 예각, 직각 또는 둔각)를 이루며 접힐 수도 있다.

본 발명의 일 실시예에 있어서, 상기 부가 영역(ADA)은 이후 상기 접이선을 따라 벤딩될 수 있으며, 이 경우, 상기 부가 영역(ADA)이 벤딩됨으로써 베젤의 폭을 감소시킬 수 있다.

도 3은 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.

도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.

상기 화소들(PXL)은 복수 개로 제공될 수 있다. 상기 구동부는 주사 구동부(SDC), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 3에 있어서, 상기 주사 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.

상기 배선부는 표시 영역(DA)에 배치되어 상기 구동부로부터 각 화소(PXL)에 신호를 제공하는 스캔 라인, 데이터 라인(DL), 발광 제어 라인, 전원 배선(PL), 및 초기화 전원 배선(미도시)을 포함할 수 있다. 상기 스캔 라인은 복수 개의 스캔 라인들(S1 ~ Sn)을 포함하고, 상기 발광 제어 배선은 복수 개의 발광 제어 라인들(E1 ~ En)을 포함하며, 상기 데이터 라인(DL)은 복수 개의 데이터 라인들(D1 ~ Dm)을 포함할 수 있다.

상기 화소들(PXL)은 상기 표시 영역(DA)에 제공될 수 있다. 각 화소(PXL)는 대응되는 스캔 라인으로부터 스캔 신호가 공급될 때 대응되는 데이터 라인(DL)으로부터 데이터 신호를 공급받을 수 있다. 상기 데이터 신호를 공급받는 각 화소(PXL)는 상기 전원 배선(PL)을 통해 제공된 제1 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.

상기 주사 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 인가할 수 있다. 예를 들어, 상기 주사 구동부(SDV)는 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호가 순차적으로 공급되면, 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.

상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(E1 ~ En)로 발광 제어 신호를 인가할 수 있다. 예를 들어, 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(E1 ~ En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.

여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, i(i는 자연수) 번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 구간 중첩되도록 공급될 수 있다. 추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함된 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.

상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 ~ Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 ~ Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.

상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호(GCS1, GCS2)를 상기 주사 구동부(SDV) 및 상기 발광 구동부(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.

상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용된다.

상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하고, 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.

도 4는 도 3에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다. 도 4에 있어서, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속된 하나의 화소를 도시하였다.

도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 화소(PXL)는 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.

상기 발광 소자(OLED)의 애노드 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정 휘도의 광을 생성할 수 있다. 상기 발광 소자(OLED)로 전류가 흐를 수 있도록 전원 라인(PL)으로 인가되는 제1 전원(ELVDD)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.

상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 상기 애노드 전극에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.

상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.

상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.

상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정된다.

상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.

상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.

상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 전극 사이, 즉 초기화 전원(Vint)과 제2 노드 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 애노드 전극으로 공급한다.

상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.

도 5는 도 4에 도시된 하나의 화소를 상세하게 도시한 평면도이고, 도 6은 도 5의 A ~ A'선에 따른 단면도이며, 도 7은 도 6의 B ~ B'선에 따른 단면도이다.

도 5 내지 도 7에 있어서, 표시 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 세 개의 스캔 라인(S1i-1, S1i, S1i+1), 발광 제어 라인(E1i), 전원 라인(PL), 및 데이터 라인(Dj)을 도시하였다.

도 5 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "i-1번째 스캔 라인(Si-1)"으로, i번째 행의 스캔 라인을 "i번째 스캔 라인(Si)"으로, i+1번째 행의 스캔 배선을 "i+1번째 스캔 배선(Si+1)"으로, i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)"으로, j번째 열의 데이터 라인을 "데이터 라인(Dj)"으로, 그리고, j번째 열의 전원 라인을 "전원 라인(PL)"으로 표시한다.

도 4 내지 도 7을 참조하면, 본 발명의 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소(PXL)를 포함할 수 있다.

상기 기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 상기 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 상기 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.

상기 기판(SUB)에 적용되는 물질은 상기 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 일 실시예에 있어서, 상기 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.

상기 배선부는 상기 화소(PXL)에 신호를 제공하며, 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 발광 제어 라인(Ei), 전원 라인(PL), 및 초기화 전원 배선(IPL)을 포함할 수 있다.

상기 스캔 라인(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장될 수 있다. 상기 스캔 라인(Si-1, Si, Si+1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)을 포함할 수 있다. 상기 스캔 라인(Si-1, Si, Si+1)에는 스캔 신호가 인가될 수 있다. 예를 들면, 상기 i-1번째 스캔 라인(Si-1)에는 i-1번째 스캔 신호가 인가될 수 있고, 상기 i번째 스캔 라인(Si)에는 i번째 스캔 신호가 인가될 수 있으며, 상기 i+1번째 스캔 라인(Si+1)에는 i+1번째 스캔 신호가 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 화소(PXL)로 상기 스캔 신호를 인가하기 위해 세 개의 상기 스캔 라인(Si-1, Si, Si+1)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 화소(PXL)는 두 개의 스캔 라인(Si-1, Si)을 통해 상기 스캔 신호가 인가될 수 있다. 이러한 경우, 상기 두 개의 스캔 라인(Si-1, Si) 중 i번째 스캔 라인(Si)은 두 개의 라인으로 분기될 수 있으며, 분기된 i번째 스캔 라인들(Si)은 서로 다른 트랜지스터에 연결될 수 있다. 예를 들어, 상기 i번째 스캔 라인(Si)은 상기 i-1번째 스캔 라인(Si-1)과 인접한 상부 i번째 스캔 라인 및 상기 상부 i번째 스캔 라인보다 상기 i-1번째 스캔 라인(Si-1)과의 거리가 먼 하부 i번째 스캔 라인을 포함할 수 있다.

상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 i번째 스캔 라인(Si)과 상기 i+1번째 스캔 라인(Si+1) 사이에서 상기 i번째 스캔 라인(Si) 및 상기 i+1번째 스캔 라인(Si+1)과 이격되도록 배치된다. 상기 발광 제어 라인(Ei)에는 발광 제어 신호가 인가된다.

상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 상기 데이터 라인(Dj)에는 데이터 신호가 인가될 수 있다.

상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원 라인(PL)은 상기 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 상기 전원 라인(PL)에는 제1 전원(ELVDD)이 인가될 수 있다.

상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 초기화 전원 배선(IPL)은 상기 i+1번째 스캔 라인(Si+1)과 다음 행 화소의 i-1번째 스캔 라인(Si-1) 사이에 제공될 수 있다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가될 수 있다.

상기 화소(PXL)는 제1 내지 제7 트랜지스터(T1 ~ T7), 스토리지 커패시터(Cst), 및 발광 소자(OLED)를 포함할 수 있다.

상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 배선(CNL1)을 포함할 수 있다.

상기 제1 게이트 전극(GE)은 상기 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 상기 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 제1 연결 배선(CNL1)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3), 및 상기 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 상기 제1 연결 배선(CNL1)의 일 단은 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결되고, 그 타 단은 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.

상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 상기 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.

상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 상기 제1 소스 전극(SE1)은 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 상기 제1 드레인 전극(DE1)은 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.

상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함할 수 있다.

상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.

상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당된다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6)을 통해 상기 데이터 라인(Dj)에 연결된다. 상기 제2 드레인 전극(DE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결된다.

상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.

상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공된다.

상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다.

상기 제3 소스 전극(SE3)의 일 단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 상기 제1 연결 배선(CNL1), 상기 제2 컨택 홀(CH2) 및 상기 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.

상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 본 발명의 일 실시예에서는, 설명의 편의를 위해 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.

상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.

상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.

상기 제4 소스 전극(SE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타 단은 i-1번째 행의 화소(PXL)의 초기화 전원 배선(IPL) 및 상기 i-1번째 행의 상기 화소(PXL)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL) 사이에 보조 연결 배선(AUX)이 제공될 수 있다. 상기 보조 연결 배선(AUX)의 일 단은 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결될 수 있다. 상기 보조 연결 배선(AUX)의 타 단은 상기 i-1번째 행의 상기 화소(PXL)의 제8 컨택 홀(CH8)을 통해 상기 i-1번째 행의 화소(PXL)의 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타 단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 제1 연결 배선(CNL1), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.

상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)를 포함할 수 있다.

상기 제5 게이트 전극(GE5)는 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)는 상기 발광 제어 라인(Ei)의 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다.

상기 제5 소스 전극(SE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타 단은 제5 컨택 홀(CH5)을 통해 상기 전원 라인(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.

상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.

상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)의 일부로서 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다.

상기 제6 소스 전극(SE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 소스 전극(SE6)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타 단은 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.

상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함할 수 있다.

상기 제7 게이트 전극(GE7)은 상기 i+1번째 스캔 라인(Si+1)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i+1번째 스캔 라인(Si+1)이 일부로 제공되거나 상기 i+1번째 스캔 라인(Si+1)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑된 반도체 층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩되는 부분에 해당한다.

상기 제7 소스 전극(SE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 소스 전극(SE7)의 타 단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 타 단은 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 화소(PXL)의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)과 상기 i+1번째 행에 배치된 화소(PXL)의 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)은 상기 보조 배선(AUX), 상기 제8 컨택 홀(CH8), 및 상기 제9 컨택홀(CH9)을 통해 연결될 수 있다.

상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다.

상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 캐패시터(Cst)의 커패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제1 연결 배선(CNL1)이 연결되는 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.

상기 유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.

상기 제1 전극(AD)은 상기 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 제1 전극(AD)은 제7 컨택 홀(CH7) 및 제10 컨택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 컨택 홀(CH7)과 상기 제10 컨택 홀(CH10) 사이에는 제2 연결 배선(CNL2) 및 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)과 상기 제1 전극(AD)을 연결할 수 있다.

하기에서는, 도 5 내지 도 7을 참조하며, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.

상기 기판(SUB) 상에는 버퍼층(BFL)이 제공될 수 있다.

상기 버퍼층(BFL)은 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있따. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.

상기 버퍼층(BFL) 상에 상기 액티브 패턴(ACT1 ~ ACT7; 이하, ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.

상기 액티브 패턴(ACT)이 제공된 상기 버퍼층(BFL) 상에 게이트 절연층(GI)이 제공될 수 있다. 상기 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 상기 게이트 절연층(GI)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다.

상기 게이트 절연층(GI) 상에는 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 및 상기 i+1 스캔 라인(Si+1), 상기 발광 제어 라인(Ei), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)과 일체로 형성되고, 상기 제7 게이트 전극(GE7)은 상기 i+1번째 스캔 라인(Si+1)과 일체로 형성될 수 있다. 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)과 일체로 형성될 수 있다.

상기 스캔 라인들(Si-1, Si, S+1) 상에는 제1 절연층(IL1)이 제공될 수 있다.

상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)를 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 이룰 수 있다.

상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 배치된 상기 기판(SUB) 상에 제2 절연층(IL2)이 제공될 수 있다.

상기 제2 절연층(IL2) 상에는 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 보조 연결 배선(AUX)이 제공될 수 있다.

상기 제1 연결 배선(CNL1)은 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제1 연결 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.

상기 제2 연결 배선(CNL2)은 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제2 연결 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.

상기 보조 연결 배선(AUX)은 상기 제2 절연층(IL2)을 관통하는 상기 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 배선(AUX)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4) 및 상기 i-1번째 행에 배치된 상기 화소(PXL)의 상기 제7 드레인 전극(DE7)에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 도면에 도시된 바와 같이, 상기 제1 및 제2 연결 배선(CNL1, CNL2)은 상기 제2 절연층(IL2) 상에 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 연결 배선(CNL1, CNL2)은 후술한 제3 절연층(IL3) 상에 배치될 수도 있다.

상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 보조 연결 배선(AUX) 상에는 상기 제3 절연층(IL3)이 제공될 수 있다. 상기 제3 절연층(IL3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 절연층(IL3)은 유기 절연막일 수 있다. 상기 제3 절연층(IL3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다. 상기 제3 절연층(IL3)이 다중층으로 이루어진 경우, 상기 제3 절연층(IL3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 상기 제3 절연층(IL3)은 제1 유기 절연막, 무기 절연막, 및 제2 유기 절연막이 순차적으로 적층된 구조를 가질 수 있다.

상기 제3 절연층(IL3) 상에는 상기 브릿지 패턴(BRP), 상기 데이터 라인(Dj), 및 상기 전원 라인(PL)이 제공될 수 있다.

상기 브릿지 패턴(BRP)은 상기 제3 절연층(IL3)을 관통하는 상기 제10 컨택홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다.

상기 데이터 배선(Dj)은 상기 게이트 절연층(GI), 상기 제1 내지 제3 절연층(IL1 ~ IL3)을 순차적으로 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다. 도면에 도시된 바와 같이, 상기 데이터 배선(Dj)은 상기 제3 절연층(IL3) 상에 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 데이터 배선(Dj)은 상기 제2 절연층(IL2) 상에 배치되어 상기 제1 및 제2 연결 배선(CNL1, CNL2)과 동일한 층에 제공될 수 있다.

상기 전원 라인(PL)은 상기 제2 및 제3 절연층(IL2, IL3)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상기 상부 전극(UE)에 연결될 수 있다. 또한, 상기 전원 라인(PL)은 상기 게이트 절연층(GI), 상기 제1 내지 제3 절연층(IL1 ~ IL3)을 순차적으로 관통하는 상기 제5 컨택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다. 도면에 도시된 바와 같이, 상기 전원 라인(PL)은 상기 제3 절연층(IL3) 상에 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 전원 라인(PL)은 상기 제2 절연층(IL2) 상에 배치되어 상기 제1 및 제2 연결 배선(CNL1, CNL2)과 동일한 층에 제공될 수 있다.

상기 브릿지 패턴(BRP) 상에는 상기 제1 전극(AD)이 제공될 수 있다. 상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 제11 컨택 홀(CH11)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제10 컨택 홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 연결되어 있으므로, 상기 제1 전극(AD)은 상기 브릿지 패턴(BRP) 및 상기 제2 연결 배선(CNL2)을 통해 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.

상기 제1 전극(AD)이 형성된 상기 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.

상기 제1 전극(AD)의 노출된 상면 상에 상기 발광층(EML)이 제공될 수 있다. 상기 발광층(EML) 상에는 상기 제2 전극(CD)이 제공될 수 있다.

상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.

상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.

상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.

상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.

상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 박막 봉지 필름(TFE)이 제공될 수 있다.

상기 박막 봉지 필름(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 상기 박막 봉지 필름(TFE)은 상기 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 상기 박막 봉지 필름(TFE)은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 박막 봉지 필름(TFE)은 상기 무기막 및 상기 유기막이 교번하여 적층된 구조를 가질 수 있다. 또한, 경우에 따라, 상기 박막 봉지 필름(TFE)은 상기 발광 소자(OLED) 상에 배치되고 실런트를 통해 상기 기판(SUB)과 합착되는 봉지 기판일 수 있다.

한편, 본 발명의 일 실시예에 따른 표시 장치는 상기 박막 봉지 필름(TFE) 상에 제공되는 터치 센서(미도시)를 더 포함할 수 있다. 상기 터치 센서는 상기 기판(SUB)의 영상이 출사되는 방향의 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 상기 터치 센서 사용자의 손이나 별도의 입력 수단을 통해 상기 표시 장치로의 터치 이벤트를 인식할 수 있다.

상기 터치 센서는 정전 용량(mutual capacitance) 방식으로 구동될 수 있다. 상기 정전 용량(mutual capacitance) 방식은 두 개의 터치 센싱 전극들 간의 상호 작용에 의한 정전 용량의 변화를 센싱하는 것이다. 또한, 상기 터치 센서는 자기 정전 용량(self capacitance) 방식으로 구동될 수 있다. 상기 자기 정전 용량(self capacitance) 방식은 매트릭스 형상으로 배열된 터치 센싱 전극들과 상기 터치 센싱 전극들 각각에 연결된 센싱 라인들을 이용하여, 사용자의 터치가 있을 경우 터치된 영역의 감지 전극의 정전 용량 변화를 센싱하는 것이다.

상기 터치 센서는 상기 터치 센싱 전극, 상기 터치 센싱 전극에 연결된 센싱 라인, 및 상기 센싱 라인의 단부에 연결된 패드부를 포함할 수 있다.

상기 터치 센서 상에는 상기 터치 센서의 노출면을 보호하기 위한 윈도우(미도시)가 제공될 수 있다. 상기 윈도우는 상기 기판(SUB)으로부터의 영상을 투과시킴과 동시에 외부의 충격을 완화시킴으로써, 외부의 충격에 상기 표시 장치가 파손되거나 오작동하는 것을 방지할 수 있다.

도 8은 도 1의 EA1 영역의 확대도이고, 도 9는 도 8의 C ~ C'선에 따른 단면도이고, 도 10은 도 8의 D ~ D'선에 따른 단면도이며, 도 11은 도 8의 E ~ E'선에 따른 단면도이다.

도 8 내지 도 11은 기판의 팬아웃 영역에서의 각 라인 사이의 연결 관계를 구체적으로 도시한 것으로서, 설명의 편의를 위해, 표시 영역의 데이터 라인에 연결된 연결 라인 및 상기 연결 라인과 구동부를 연결하는 팬아웃 라인을 일 예로서 도시하였다.

도 1 내지 도 11을 참고하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.

상기 표시 영역(DA)에는 복수의 화소들(PXL)이 제공될 수 있다.

각 화소(PXL)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 연결되어 광을 출사하는 발광 소자(OLED)를 포함할 수 있다.

상기 화소들(PXL)은 매트릭스 형상으로 배치될 수 있다. 예를 들면, 상기 화소들(PXL)은 상기 표시 영역(DA)에서 복수의 화소 행들 및 복수의 화소 열들을 구성할 수 있다. 상기 화소 행에는 제1 방향(DR1)으로 배열되는 복수의 화소들(PXL)을 포함하여, 상기 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 상기 화소 열들은 제2 방향(DR2)으로 배열되는 복수의 화소들(PXL)을 포함하여, 상기 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 상기 화소 열들은 상기 제1 방향(DR1)으로 배열될 수 있다.

본 발명의 일 실시예에 있어서, 상기 화소들(PXL)은 녹색을 표시하는 제1 화소들(G), 적색을 표시하는 제2 화소들(R), 및 청색을 표시하는 제3 화소들(B)을 포함할 수 있다.

상기 제1 트랜지스터(T1)는 제1 액티브 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 제2 트랜지스터(T2)는 제2 액티브 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 상기 제3 트랜지스터(T3)는 제3 액티브 패턴(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다. 상기 제4 트랜지스터(T4)는 제4 액티브 패턴(ACT4), 제4 게이트 전극(GE4), 제4 소스 전극(SE4), 및 제4 드레인 전극(DE4)을 포함할 수 있다. 상기 제5 트랜지스터(T5)는 제5 액티브 패턴(ACT5), 제5 게이트 전극(GE5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다. 상기 제6 트랜지스터(T6)는 제6 액티브 패턴(ACT6), 제6 게이트 전극(GE6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다. 상기 제7 트랜지스터(T7)는 제7 액티브 패턴(ACT7), 제7 게이트 전극(GE7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.

상기 비표시 영역(NDA)에는 데이터 구동부(DDV)로부터 상기 화소들(PXL)로 신호를 인가하는 배선부(LP)가 제공될 수 있다. 상기 배선부(LP)는 상기 비표시 영역(NDA) 중 팬아웃 영역(FTA)에 배치될 수 있다. 상기 배선부(LP)는 복수의 연결 라인(CL) 및 복수의 팬아웃 라인(FL)을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 영역(FTA)은 상기 팬아웃 라인들(FL)이 배치되는 제1 영역(Ⅰ)과 상기 연결 라인들(CL)이 배치되는 제2 영역(Ⅱ)으로 구분될 수 있다. 상기 제1 영역(Ⅰ)은 상기 팬아웃 영역(FTA)에서 상기 데이터 구동부(DDV)에 인접한 영역이고, 상기 제2 영역(Ⅱ)은 상기 팬아웃 영역(FTA)에서 상기 데이터 구동부(DDV)로부터 먼 영역일 수 있다.

각 연결 라인(CL)은 상기 표시 영역(DA)에 배치된 하나의 데이터 라인(DL)과 대응되는 팬아웃 라인(FL)을 전기적으로 연결하는 매개체일 수 있다. 구체적으로, 각 연결 라인(CL)의 일측은 상기 하나의 데이터 라인(DL)에 연결되고, 각 연결 라인(CL)의 타측은 상기 하나의 팬아웃 라인(FL)에 연결될 수 있다. 이때, 각 연결 라인(CL)의 일측은 별도의 컨택 전극을 통해 대응되는 데이터 라인(DL)에 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따라 각 연결 라인(CL)의 일측은 대응되는 데이터 라인(DL)과 일체로 제공되어 상기 데이터 라인(DL)에 직접 전기적으로 연결될 수도 있다.

상기 팬아웃 영역(FTA)의 상기 제2 영역(Ⅱ)에서, 상기 연결 라인들(CL)은 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 연결 라인들(CL)은 대략적으로 상기 제2 방향(DR2)으로 연장되되, 서로 인접한 연결 라인들(CL) 간의 간격은 상기 제2 방향(DR2)으로 갈수록 좁아질 수 있다.

각 팬아웃 라인(FL)은 상기 하나의 연결 라인(CL)과 상기 데이터 구동부(DDV)에 전기적으로 연결될 수 있다. 구체적으로, 각 팬아웃 라인(FL)의 일측은 상기 하나의 연결 라인(CL)에 연결되고, 각 팬아웃 라인(FL)의 타측은 상기 데이터 구동부(DDV)에 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터의 데이터 신호는 각 팬아웃 라인(FL)과 상기 하나의 연결 라인(CL)을 통해 최종적으로 상기 표시 영역(DA)의 대응되는 하나의 데이터 라인(DL)으로 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 라인들(FL)은 제1 팬아웃 라인(FL1)과 제2 팬아웃 라인(FL2)을 포함할 수 있다. 상기 제1 및 제2 팬아웃 라인(FL1, FL2)은 서로 상이한 층에 제공될 수 있다. 예를 들어, 상기 제1 팬아웃 라인(FL1)은 상기 기판(SUB) 상에 제공된 제1 절연층(IL1) 상에 배치될 수 있고, 상기 제2 팬아웃 라인(FL2)은 상기 제1 절연층(IL1) 하부에 배치될 수 있다. 상기 제1 팬아웃 라인(FL1)과 상기 제2 팬아웃 라인(FL2)은 평면 상에서 볼 때 서로 교번하여 배치될 수 있다.

상기 제1 팬아웃 라인(FL1)은 상기 제1 화소 열에 제공된 데이터 라인(DL)에 연결될 수 있다. 상기 제2 팬아웃 라인(FL2)은 상기 제2 화소 열에 제공된 데이터 라인(DL)에 연결될 수 있다.

한편, 상기 비표시 영역(NDA)의 상기 배선부(LP)와 상기 표시 영역(DA)의 화소들(PXL)은 포토레지스트 패턴을 이용한 마스크 공정을 통해 형성될 수 있다.

상기 표시 영역(DA)에서, 각 화소(PXL)에 배치되는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 및 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 연결된 신호 라인들은 상기 포토레지스트 패턴을 이용한 마스크 공정을 통해 형성될 수 있다. 여기서, 상기 신호 라인들은 스캔 라인(도 5의 Si-1, Si, Si+1 참고), 발광 제어 라인(도 5의 Ei 참고), 상기 데이터 라인(DL), 및 전원 라인(도 5의 PL 참고) 등을 포함할 수 있다.

상기 비표시 영역(NDA)에서, 상기 팬아웃 영역(FTA)에 배치되는 상기 배선부(LP)가 상기 포토 레지스트 패턴을 이용한 마스크 공정을 통해 형성될 수 있다.

상술한 바와 같이, 영상이 표시되는 상기 표시 영역(DA)에는 상기 포토레지스트 패턴을 이용하여 형성되는 구성들이 상기 비표시 영역(NDA)에서의 구성들보다 많을 수 있다. 이러한 경우, 상기 포토레지스트 패턴의 밀도가 상기 기판(SUB)의 영역별로 차이가 날 수 있다. 즉, 상기 마스크 공정 중에 사용되는 상기 포토레지스트 패턴은 상기 비표시 영역(NDA)보다 상기 표시 영역(DA)에 많이 배치될 수 있다.

이러한 경우, 상기 포토레지스트 패턴이 저밀도로 배치되는 상기 비표시 영역(NDA)에서는 상기 포토레지스트 패턴이 고밀도로 배치되는 상기 표시 영역(DA)에서보다 현상 공정 중에 용해되는 포토레지스트 양이 많아질 수 있다. 따라서, 상기 비표시 영역(NDA) 상에 도포된 현상액은 농도가 저하되고 상기 표시 영역(DA) 상의 현상액과 농도차가 발생할 수 있다. 이러한 농도차가 발생하면, 확산 원리에 의해 고농도 현상액이 저농도 현상액쪽으로 이동할 수 있다. 이에 따라, 상기 비표시 영역(NDA)의 상기 포토레지스트 패턴이 적정량보다 과잉 현상(over development)되어 그 두께가 불균일해져서, 상기 비표시 영역(NDA)의 상기 배선부(LP)에 제공되는 일부 배선의 불량, 예를 들어, 단락을 야기할 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 영역(DA)과 상기 비표시 영역(NDA) 별로 상기 포토레지스트 패턴의 밀도 차이를 보상하기 위해, 상기 비표시 영역(NDA)에 더미 패턴을 배치함으로써 영역별로 상기 포토레지스트 패턴의 밀도를 균일하게 하는 구조가 채용될 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은 더미 액티브 패턴(DACT)일 수 있다.

상기 더미 액티브 패턴(DACT)은 상기 팬아웃 영역(FTA)의 상기 제2 영역(Ⅱ)에 배치될 수 있다. 상기 더미 액티브 패턴(DACT)은 플로팅될 수 있다. 상기 더미 액티브 패턴(DACT)의 형상은 도시된 바와 같이 사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다. 예를 들어, 상기 더미 액티브 패턴(DACT)은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다.

평면 상에서 볼 때, 상기 더미 액티브 패턴(DACT)은 상기 복수의 연결 라인(CL)과 중첩될 수 있다. 도면에 있어서, 상기 더미 액티브 패턴(DACT)이 상기 복수의 연결 라인(CL) 중 일부와 중첩되도록 도시되었으나, 이에 한정되는 것은 아니다. 실시예에 따라 상기 더미 액티브 패턴(DACT)은 상기 복수의 연결 라인(CL) 모두와 중첩되도록 상기 제2 영역(Ⅱ)에 제공될 수 있다. 또한, 상기 더미 액티브 패턴(DACT)은 상기 표시 영역(DA)과 상기 비표시 영역(NDA) 별로 상기 포토레지스트 패턴의 밀도를 균일하게 하는 범위 내에서 상기 연결 라인들(CL)에 부분적으로 또는 완전히 중첩될 수 있다.

상기 더미 액티브 패턴(DACT)은 상기 기판(SUB) 상의 버퍼층(BFL) 상에 제공될 수 있다. 여기서, 상기 버퍼층(BFL)은 상기 표시 영역(DA)에 제공되는 버퍼층(도 6의 BFL 참고)일 수 있다.

상기 더미 액티브 패턴(DACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 액티브 패턴(DACT)은 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

상기 더미 액티브 패턴(DACT) 상에는 게이트 절연층(GI)이 제공될 수 있다. 상기 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 상기 무기 절연막은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다.

상기 게이트 절연층(GI) 상에는 상기 제2 팬아웃 라인(FL2)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 팬아웃 라인(FL2)은 각 화소(PXL)에 제공되는 상기 스캔 라인들(Si-1, Si, Si+1), 상기 발광 제어 라인(Ei)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다. 또한, 상기 제2 팬아웃 라인(FL2)은 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)과 동일한 층에 제공될 수 있다.

상기 제2 팬아웃 라인(FL2) 상에는 상기 제1 절연층(IL1)이 제공될 수 있다. 상기 제1 절연층(IL1)은 상기 게이트 절연층(GI)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

상기 제1 절연층(IL1) 상에는 상기 제1 팬아웃 라인(FL1)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)은 각 화소(PXL)에 제공된 스토리지 커패시터(Cst)의 상부 전극(UE)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다. 또한, 상기 제1 팬아웃 라인(FL1)은 각 화소(PXL)에 제공된 초기화 전원 배선(IPL)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

상기 제1 팬아웃 라인(FL1) 상에는 제2 절연층(IL2)이 제공될 수 있다. 상기 제2 절연층(IL2)은 상기 제1 절연층(IL1) 및 상기 게이트 절연층(GI)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

상기 제2 절연층(IL2) 상에는 상기 연결 라인(CL)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 연결 라인(CL)은 각 화소(PXL)에 제공되는 제1 및 제2 연결 배선(CNL1, CNL2)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)은 도 10에 도시된 바와 같이 상기 제2 절연층(IL2)을 관통하는 제1 관통 홀(TH1)을 통해 대응되는 상기 연결 라인(CL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터 상기 제1 팬아웃 라인(FL1)으로 인가된 데이터 신호는 상기 제1 팬아웃 라인(FL1)에 전기적으로 연결된 상기 연결 라인(CL)으로 전달될 수 있다. 결국, 상기 연결 라인(CL)으로 전달된 상기 데이터 신호는 상기 연결 라인(CL)에 대응되는 상기 데이터 라인(DL)으로 최종적으로 인가될 수 있다.

또한, 상기 제2 팬아웃 라인(FL2)은 도 11에 도시된 바와 같이, 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제2 관통 홀(TH2)을 통해 대응되는 상기 연결 라인(CL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터 상기 제2 팬아웃 라인(FL2)으로 인가된 데이터 신호는 상기 제2 팬아웃 라인(FL2)에 전기적으로 연결된 상기 연결 라인(CL)으로 전달될 수 있다. 결국, 상기 연결 라인(CL)으로 전달된 상기 데이터 신호는 상기 연결 라인(CL)에 대응되는 상기 데이터 라인(DL)으로 최종적으로 인가될 수 있다.

상기 연결 라인(CL) 상에는 제3 절연층(IL3)이 제공될 수 있다. 상기 제3 절연층(IL3)은 상기 표시 영역(DA)에 제공된 제3 절연층(IL3)일 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 액티브 패턴(DACT)은 각 화소(PXL)에 제공된 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일한 공정을 통해 형성될 수 있다. 즉, 상기 더미 액티브 패턴(DACT)도 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일하게 상기 포토레지스트 패턴을 이용한 마스크 공정으로 상기 팬아웃 영역(FTA)에 제공될 수 있다.

상기 팬아웃 영역(FTA)에 상기 더미 액티브 패턴(DACT)을 형성하기 위해 별도의 포토레지스트 패턴이 상기 비표시 영역(NDA)에 추가되므로, 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도가 높아질 수 있다. 이로 인해, 상기 비표시 영역(NDA)에서의 포토레지스트 패턴의 밀도는 상기 표시 영역(DA)에서의 포토레지스트 패턴의 밀도와 유사해질 수 있다. 이때, 상기 더미 액티브 패턴(DACT)은 상기 연결 라인들(CL)과의 중첩 면적을 넓혀 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도를 높일 수 있는 범위 내에서 다양한 형상으로 제공될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 상기 더미 액티브 패턴(DACT)을 상기 비표시 영역(NDA)에 배치함으로써, 상기 표시 영역(DA)과 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도 차이로 인해 발생하는 불량을 방지할 수 있다. 결과적으로, 본 발명의 일 실시예에 따르면, 신뢰성이 향상된 표시 장치가 제공될 수 있다.

도 12는 다른 실시예에 따른 팬아웃 영역을 도시한 것으로, 도 1의 EA1 영역에 대응되는 평면도이고, 도 13은 도 12의 F ~ F'선에 따른 단면도이고, 도 14는 도 12의 G ~ G'선에 따른 단면도이며, 도 15는 도 12의 H ~ H'선에 다른 단면도이다. 본 발명의 다른 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.

도 12 내지 도 15는 기판의 팬아웃 영역에서의 각 라인 사이의 연결 관계를 구체적으로 도시한 것으로서, 설명의 편의를 위해, 표시 영역의 데이터 라인에 연결된 연결 라인 및 상기 연결 라인과 구동부를 연결하는 팬아웃 라인을 일 예로서 도시하였다.

도 1 내지 도 7, 도 12 내지 도 15를 참조하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.

상기 표시 영역(DA)에는 복수의 화소들(PXL)이 제공될 수 있다. 각 화소(PXL)는 제1 내지 제7 트랜지스터(T1 ~ T7)와, 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 연결되어 광을 출사하는 발광 소자(OLED), 및 상기 제1 내지 제7 트랜지스터(T1 ~ T7)로 신호를 전달하는 신호 라인을 포함할 수 있다. 여기서, 상기 신호 라인은 스캔 라인(도 5의 Si-1, Si, Si+1 참고), 발광 제어 라인(도 5의 Ei 참고), 초기화 전원 배선(도 5의 IPL 참고), 데이터 라인(DL), 및 전원 라인(도 5의 PL 참고) 등을 포함할 수 있다.

상기 비표시 영역(NDA)은 복수의 연결 라인(CL) 및 복수의 팬아웃 라인(FL)이 배열된 팬아웃 영역(FTA)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 팬아웃 영역(FTA)은 상기 연결 라인들(CL)이 배열된 제2 영역(Ⅱ) 및 상기 팬아웃 라인들(FL)이 배열된 제1 영역(Ⅰ)을 포함할 수 있다.

각 연결 라인(CL)은 상기 표시 영역(DA)에 배치된 하나의 데이터 라인(DL)과 대응되는 팬아웃 라인(FL)을 전기적으로 연결하는 매개체일 수 있다. 상기 연결 라인들(CL)은 상기 제2 영역(Ⅱ)에서 제2 방향(DR2)으로 연장되되, 서로 인접한 연결 라인들(CL) 간의 간격은 상기 제2 방향(DR2)으로 갈수록 좁아질 수 있다.

각 팬아웃 라인(FL)은 상기 대응되는 연결 라인(CL)과 데이터 구동부(DDV)를 전기적으로 연결하는 매개체일 수 있다. 구체적으로, 각 팬아웃 라인(FL)의 일측은 상기 대응되는 연결 라인(CL)에 연결되고, 각 팬아웃 라인(FL)의 타측은 상기 데이터 구동부(DDV)에 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터의 데이터 신호는 각 팬아웃 라인(FL)과 상기 대응되는 연결 라인(CL)을 통해 최종적으로 상기 하나의 데이터 라인(DL)으로 제공될 수 있다.

상기 제1 팬아웃 라인(FL1)은 상기 화소들(PXL) 중 녹색을 표시하는 제1 화소들(G)이 상기 제2 방향(DR2)을 따라 배열되어 이루어진 제1 화소열에 제공된 데이터라인(DL)에 연결될 수 있다. 상기 제2 팬아웃 라인(FL2)은 상기 화소들(PXL) 중 적색 및 청색을 표시하는 제2 및 제3 화소들(R, B)이 상기 제2 방향(DR2)을 따라 교번적으로 배열되어 이루어진 제2 화소열에 제공된 데이터라인(DL)에 연결될 수 있다.

상기 팬아웃 영역(FTA)에는 상기 팬아웃 라인(FL)에 중첩되어 상기 비표시 영역(NDA)의 포토레지스트 패턴의 밀도와 상기 표시 영역(DA)의 포토레지스트 패턴의 밀도를 유사해지게 하는 더미 패턴이 더 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은 제1 더미 배선(DFL1) 및 제2 더미 배선(DFL2)을 포함한 더미 배선(DFL)일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 더미 배선(DFL1)과 상기 제2 더미 배선(DFL2)은 서로 상이한 층에 제공될 수 있다.

상기 제1 더미 배선(DFL1)은 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 제공되며 상기 제2 방향(DR2)을 따라 연장될 수 있다. 평면 상에서 볼 때, 상기 제1 더미 배선(DFL1)은 상기 제1 팬아웃 라인(FL1)에 중첩될 수 있다. 편의를 위해 상기 제1 더미 배선(DFL1)이 상기 제1 팬아웃 라인(FL1)에 부분적으로 중첩되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 더미 배선(DFL1)은 상기 제1 팬아웃 라인(FL1)에 완전히 중첩될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 더미 배선(DFL1)과 상기 제1 팬아웃 라인(FL1)은 서로 상이한 층에 제공되며, 상기 제1 절연층(IL1)과 상기 제1 절연층(IL1)의 하부에 제공되는 게이트 절연층(GI)을 사이에 두고 서로 중첩될 수 있다. 상기 제1 더미 배선(DFL1)이 상기 제1 팬아웃 라인(FL1)의 하부에 배치될 수 있다.

상기 제2 더미 배선(DFL2)은 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 제공되며 상기 제2 방향(DR2)을 따라 연장될 수 있다. 평면 상에서 볼 때, 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)에 중첩될 수 있다. 편의를 위해 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)에 부분적으로 중첩되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)에 완전히 중첩될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 더미 배선(DFL2)과 상기 제2 팬아웃 라인(FL2)은 서로 상이한 층에 제공되며 상기 제1 절연층(IL1)과 상기 제1 절연층(IL1) 상에 제공된 제2 절연층(IL2)을 사이에 두고 서로 중첩될 수 있다. 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)의 상부에 배치될 수 있다. 상기 제2 더미 배선(DFL2)은 제1 방향(DR1)을 따라 상기 제2 팬아웃 라인(FL2)의 폭보다 큰 폭을 갖도록 설계되어 상기 제2 팬아웃 라인(FL2)을 완전히 커버할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)의 폭과 동일한 폭을 갖도록 설계될 수도 있다.

이하에서는, 도 13 내지 도 15를 참조하여, 상기 제1 및 제2 더미 배선(DFL1, DFL2), 상기 제1 및 제2 팬아웃 라인(FL1, FL2), 및 상기 연결 라인(CL)에 대해 적층 순서에 따라 설명한다.

먼저, 상기 기판(SUB) 상에 버퍼층(BFL)이 제공될 수 있다.

상기 버퍼층(BFL) 상에 상기 제1 더미 배선(DFL1)이 제공될 수 있다. 상기 제1 더미 배선(DFL1)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 더미 배선(DFL1)은 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 각각에 포함된 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

상기 제1 더미 배선(DFL1) 상에는 상기 게이트 절연층(GI)이 제공될 수 있다.

상기 게이트 절연층(GI) 상에는 상기 제2 팬아웃 라인(FL2)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 팬아웃 라인(FL2)은 각 화소(PXL)에 제공되는 상기 스캔 라인들(Si-1, Si, Si+1), 상기 발광 제어 라인(Ei)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다. 또한, 상기 제2 팬아웃 라인(FL2)은 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 각각에 포함된 제1 내지 제7 게이트 전극(GE1 ~ GE7)과 동일한 층에 제공될 수 있다.

상기 제1 절연층(IL1) 상에는 상기 제1 팬아웃 라인(FL1)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)은 각 화소(PXL)에 제공된 스토리지 커패시터(Cst)의 상부 전극(UE)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다. 또한, 상기 제1 팬아웃 라인(FL1)은 각 화소(PXL)에 제공된 상기 초기화 전원 배선(IPL)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)은 상기 제1 절연층(IL1) 및 상기 게이트 절연층(GI)을 순차적으로 관통하는 제1 관통 홀(TH1)을 통해 상기 제1 더미 배선(DFL1)과 전기적으로 연결될 수 있다. 즉, 상기 제1 팬아웃 라인(FL1)과 상기 제1 더미 배선(DFL1)은 전기적으로 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터 상기 제1 팬아웃 라인(FL1)으로 인가된 데이터 신호는 상기 제1 관통 홀(TH1)을 통해 상기 제1 더미 배선(DFL1)으로 전달될 수 있다. 결국, 상기 제1 더미 배선(DFL1)과 상기 제1 팬아웃 라인(FL1)에는 동일한 신호가 인가될 수 있다.

상기 제1 팬아웃 라인(FL1) 상에는 상기 제2 절연층(IL2)이 제공될 수 있다.

상기 제2 절연층(IL2) 상에는 상기 연결 라인(CL) 및 상기 제2 더미 배선(DFL2)이 제공될 수 있다. 상기 연결 라인(CL) 및 상기 제2 더미 배선(DFL2)은 각 화소(PXL)에 제공되는 제1 및 제2 연결 배선(CNL1, CNL2)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 영역(FTA)의 상기 제2 영역(Ⅱ)에 배치된 상기 연결 라인(CL)은 상기 제2 방향(DR2)을 따라 연장되어 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 배치된 상기 제2 더미 배선(DFL2)과 전기적으로 연결될 수 있다. 상기 연결 라인(CL)과 상기 제2 더미 배선(DFL2)은 일체로 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)에 대응되는 연결 라인(CL)은 도 14에 도시된 바와 같이, 상기 제2 절연층(IL2)을 관통하는 제2 관통 홀(TH2)을 통해 상기 제1 팬아웃 라인(FL1)에 전기적으로 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터 상기 제1 팬아웃 라인(FL1)으로 인가된 데이터 신호는 상기 제2 관통 홀(TH2)을 통해 상기 제1 팬아웃 라인(FL1)에 대응되는 연결 라인(CL)으로 전달될 수 있다. 상기 연결 라인(CL)으로 전달된 상기 데이터 신호는 상기 연결 라인(CL)을 통해 상기 표시 영역(DA)의 하나의 데이터 라인(DL)으로 최종적으로 전달될 수 있다. 결국, 상기 제1 더미 배선(DFL1), 상기 제1 팬아웃 라인(FL1), 상기 연결 라인(CL), 및 상기 하나의 데이터 라인(DL)에는 동일한 데이터 신호가 인가될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 팬아웃 라인(FL2)에 대응되는 연결 라인(CL)은 도 15에 도시된 바와 같이, 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제3 관통 홀(TH3)을 통해 상기 제2 팬아웃 라인(FL2)에 전기적으로 연결될 수 있다. 이로 인해, 상기 데이터 구동부(DDV)로부터 상기 제2 팬아웃 라인(FL2)으로 인가된 데이터 신호는 상기 제3 관통 홀(TH3)을 통해 상기 제2 팬아웃 라인(FL2)에 대응되는 연결 라인(CL)으로 전달될 수 있다. 상기 연결 라인(CL)으로 전달된 상기 데이터 신호는 상기 연결 라인(CL)을 통해 상기 표시 영역(DA)의 하나의 데이터 라인(DL)으로 최종적으로 전달될 수 있다. 이때, 상기 연결 라인(CL)은 상기 제2 더미 배선(DFL2)과 일체로 제공되므로, 상기 연결 라인(CL)으로 인가된 데이터 신호는 상기 제2 더미 배선(DFL2)에도 전달될 수 있다. 결국, 상기 제2 더미 배선(DFL2), 상기 제2 팬아웃 라인(FL2), 상기 연결 라인(CL), 및 상기 하나의 데이터 라인(DL)에는 동일한 데이터 신호가 인가될 수 있다.

상기 연결 라인(CL) 및 상기 제2 더미 배선(DFL2) 상에는 제3 절연층(IL3)이 제공될 수 있다.

상기 팬아웃 영역(FTA)에 상기 제1 및 제2 더미 배선(DFL1, DFL2)을 형성하기 위해 별도의 포토레지스트 패턴이 상기 비표시 영역(NDA)에 추가되므로, 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도가 높아질 수 있다. 이로 인해, 상기 비표시 영역(NDA)에서의 포토레지스트 패턴의 밀도는 상기 표시 영역(DA)에서의 포토레지스트 패턴의 밀도와 유사해질 수 있다.

상기 팬아웃 영역(FTA)에 상기 제1 및 제2 더미 배선(DFL1, DFL2)을 배치한 후에, 상기 표시 영역(DA)에서의 상기 포토레지스트 패턴의 밀도와 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도는 아래의 표 1과 같다.

위치	제1 더미 배선(DFL1)		제2 더미 배선(DFL2)
위치	비교예	실시예	비교예	실시예
표시 영역(DA)	9.83%	9.83%	24.17%	24.17%
비표시 영역(NDA)	2.18%	14.93%	5.70%	21.06%

상기 비교예는 상기 제1 및 제2 더미 배선(DFL1, DFL2)이 제공되지 않는 일반적인 표시 장치에서의 포토레지스트 패턴의 밀도를 의미할 수 있다. 상기 실시예는 상기 제1 및 제2 더미 배선(DFL1, DFL2)이 제공되는 본 발명의 일 실시예에 따른 표시 장치에서의 포토레지스트 패턴의 밀도를 의미할 수 있다.

상기 표 1에서 볼 수 있듯이, 상기 비표시 영역(NDA)에 상기 제1 더미 배선(DFL1)을 배치할 경우, 상기 비교예에 비해 상기 실시예에서 포토레지스트 패턴의 밀도가 높아지는 것을 알 수 있다.

마찬가지로, 상기 비표시 영역(NDA)에 상기 제2 더미 배선(DFL2)을 배치할 경우, 상기 비교예에 비해 상기 실시예에서 포토레지스트 패턴의 밀도가 높아지는 것을 알 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 더미 배선(DFL1, DFL2)을 상기 비표시 영역(NDA)에 배치함으로써, 상기 표시 영역(DA)과 상기 비표시 영역(NDA)에서의 포토레지스트 패턴의 밀도 차이로 인해 발생하는 불량을 방지할 수 있다. 결과적으로, 본 발명의 일 실시예에 따르면, 신뢰성이 향상된 표시 장치가 제공될 수 있다.

도 16은 또 다른 실시예에 따른 팬아웃 영역을 도시한 것으로, 도 1의 EA1 영역에 대응되는 평면도이고, 도 17은 도 16의 I ~ I'선에 따른 단면도이고, 도 18은 도 16의 J ~ J'선에 따른 단면도이며, 도 19는 도 16의 K ~ K'선에 따른 단면도이다. 본 발명의 또 다른 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.

도 16 내지 도 19는 기판의 팬아웃 영역에서의 각 라인 사이의 연결 관계를 구체적으로 도시한 것으로서, 설명의 편의를 위해, 표시 영역의 데이터 라인에 연결된 연결 라인 및 상기 연결 라인과 구동부를 연결하는 팬아웃 라인을 일 예로서 도시하였다.

도 1 내지 도 7, 도 16 내지 도 19를 참조하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.

각 연결 라인(CL)은 상기 표시 영역(DA)에 배치된 하나의 데이터 라인(DL)과 대응되는 팬아웃 라인(FL)을 전기적으로 연결하는 매개체일 수 있다.

각 팬아웃 라인(FL)은 상기 대응되는 연결 라인(CL)과 데이터 구동부(DDV)를 전기적으로 연결하는 매개체일 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 라인들(FL)은 제1 팬아웃 라인(FL1)과 제2 팬아웃 라인(FL2)을 포함할 수 있다. 상기 제1 및 제2 팬아웃 라인(FL1, FL2)은 서로 상이한 층에 제공될 수 있다. 상기 제1 팬아웃 라인(FL1)과 상기 제2 팬아웃 라인(FL2)은 평면 상에서 볼 때 서로 교번하여 배치될 수 있다.

상기 제1 팬아웃 라인(FL1)은 상기 화소들(PXL) 중 녹색을 표시하는 제1 화소들(G)이 상기 제2 방향(DR2)을 따라 배열되어 이루어진 제1 화소열에 제공된 데이터라인(DL)에 연결될 수 있다. 상기 제2 팬아웃 라인(FL2)은 상기 화소들(PXL) 중 적색 및 청색을 표시하는 제2 및 제3 화소들(R, B)이 상기 제2 방향(DR2)을 따라 배열되어 이루어진 제2 화소열에 제공된 데이터라인(DL)에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 더미 패턴은 더미 액티브 패턴(DACT), 제1 더미 배선(DFL1), 및 제2 더미 배선(DFL2)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 액티브 패턴(DACT), 상기 제1 더미 배선(DFL1), 및 상기 제2 더미 배선(DFL2)은 서로 상이한 층에 제공될 수 있다.

상기 더미 액티브 패턴(DACT)은 상기 팬아웃 영역(FTA)의 상기 제2 영역(Ⅱ)에 배치될 수 있다. 상기 더미 액티브 패턴(DACT)은 플로팅될 수 있다. 평면 상에서 볼 때, 상기 더미 액티브 패턴(DACT)은 상기 복수의 연결 라인(CL)과 중첩될 수 있다.

상기 제1 더미 배선(DFL1)은 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 제공되며 상기 제2 방향(DR2)을 따라 연장될 수 있다. 평면 상에서 볼 때, 상기 제1 더미 배선(DFL1)은 상기 제1 팬아웃 라인(FL1)에 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 더미 배선(DFL1)과 상기 제1 팬아웃 라인(FL1)은 서로 상이한 층에 제공되며, 제1 절연층(IL1)과 상기 제1 절연층(IL1)의 하부에 제공되는 게이트 절연층(GI)을 사이에 두고 서로 중첩될 수 있다. 상기 제1 더미 배선(DFL1)이 상기 제1 팬아웃 라인(FL1)의 하부에 배치될 수 있다.

상기 제2 더미 배선(DFL2)은 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 제공되며 상기 제2 방향(DR2)을 따라 연장될 수 있다. 평면 상에서 볼 때, 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)에 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 더미 배선(DFL2)과 상기 제2 팬아웃 라인(FL2)은 서로 상이한 층에 제공되며 상기 제1 절연층(IL1)과 상기 제1 절연층(IL1) 상에 제공된 제2 절연층(IL2)을 사이에 두고 서로 중첩될 수 있다. 상기 제2 더미 배선(DFL2)은 상기 제2 팬아웃 라인(FL2)의 상부에 배치될 수 있다.

이하에서는, 도 17 내지 도 19를 참조하여, 상기 더미 액티브 패턴(DACT), 상기 제1 및 제2 더미 배선(DFL1, DFL2), 상기 제1 및 제2 팬아웃 라인(FL1, FL2), 및 상기 연결 라인(CL)에 대해 적층 순서에 따라 설명한다.

먼저, 상기 기판(SUB) 상에 버퍼층(BFL)이 제공될 수 있다.

상기 버퍼층(BFL) 상에 상기 제1 더미 배선(DFL1) 및 상기 더미 액티브 패턴(DACT)이 제공될 수 있다. 상기 더미 액티브 패턴(DACT) 및 상기 제1 더미 배선(DFL1)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 더미 배선(DFL1) 및 상기 더미 액티브 패턴(DACT)은 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 각각에 포함된 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일한 물질을 포함하며 동일한 층에 제공될 수 있다.

상기 더미 액티브 패턴(DACT) 및 상기 제1 더미 배선(DFL1) 상에는 상기 게이트 절연층(GI)이 제공될 수 있다.

상기 제2 팬아웃 라인(FL2) 상에는 상기 제1 절연층(IL1)이 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 팬아웃 영역(FTA)의 상기 제2 영역(Ⅱ)에 배치된 상기 연결 라인(CL)은 상기 제2 방향(DR2)을 따라 연장되어 상기 팬아웃 영역(FTA)의 상기 제1 영역(Ⅰ)에 배치된 상기 제2 더미 배선(DFL2)과 연결될 수 있다. 즉, 상기 연결 라인(CL)과 상기 제2 더미 배선(DFL2)은 일체로 제공될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 팬아웃 라인(FL1)에 대응되는 연결 라인(CL)은 상기 제2 절연층(IL2)을 관통하는 제2 관통 홀(TH2)을 통해 상기 제1 팬아웃 라인(FL1)에 전기적으로 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 팬아웃 라인(FL2)에 대응되는 연결 라인(CL)은 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제3 관통 홀(TH3)을 통해 상기 제2 팬아웃 라인(FL2)에 전기적으로 연결될 수 있다.

상기 팬아웃 영역(FTA)에 상기 더미 액티브 패턴(DACT), 상기 제1 더미 배선(DFL1), 및 상기 제2 더미 배선(DFL2)을 형성하기 위해 별도의 포토레지스트 패턴이 상기 비표시 영역(NDA)에 추가되므로, 상기 비표시 영역(NDA)에서의 상기 포토레지스트 패턴의 밀도가 높아질 수 있다. 이로 인해, 상기 비표시 영역(NDA)에서의 포토레지스트 패턴의 밀도는 상기 표시 영역(DA)에서의 포토레지스트 패턴의 밀도와 유사해질 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 상기 더미 액티브 패턴(DACT), 상기 제1 및 제2 더미 배선(DFL1, DFL2)을 상기 비표시 영역(NDA)에 배치함으로써, 상기 표시 영역(DA)과 상기 비표시 영역(NDA)에서의 포토레지스트 패턴의 밀도 차이로 인해 발생하는 불량을 방지할 수 있다. 결과적으로, 본 발명의 일 실시예에 따르면, 신뢰성이 향상된 표시 장치가 제공될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

CL: 연결 라인 FL: 팬아웃 라인
FTA: 팬아웃 영역 SUB: 기판
DACT: 더미 액티브 패턴 DFL1, DFL2: 제1 및 제2 더미 배선
FL1, FL2: 제1 및 제2 팬아웃 라인

Claims

표시 영역 및 비표시 영역을 포함한 기판;
상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층;
상기 표시 영역에 제공되며 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들;
상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인;
상기 비표시 영역에 제공되며, 대응되는 상기 데이터 라인에 연결된 연결 라인 및 상기 연결 라인에 연결되는 팬아웃 라인을 포함한 배선부; 및
상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함하고,
상기 더미 패턴은 상기 기판과 상기 제1 절연층 사이에 제공되며 상기 연결 라인에 중첩된 더미 액티브 패턴을 포함하는 표시 장치.
삭제
제1 항에 있어서,
상기 트랜지스터는,
상기 기판 상에 제공된 액티브 패턴;
상기 제1 절연층을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극; 및
상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함하고,
상기 더미 액티브 패턴은 상기 액티브 패턴과 동일한 층에 제공되는 표시 장치.
제3 항에 있어서,
상기 연결 라인은 상기 팬아웃 라인과 상기 데이터 라인을 전기적으로 연결하는 표시 장치.
제4 항에 있어서,
상기 팬아웃 라인은 서로 상이한 층에 제공된 제1 팬아웃 라인과 제2 팬아웃 라인을 포함하고,
상기 제1 팬아웃 라인은 상기 제2 절연층 상에 제공되고, 상기 제2 팬아웃 라인은 상기 제1 절연층 상에 제공된 표시 장치.
제5 항에 있어서,
상기 연결 라인은 상기 제3 절연층 상에 제공되는 표시 장치.
제6 항에 있어서,
상기 제1 팬아웃 라인은 상기 제3 절연층을 관통하는 제1 관통 홀을 통해 상기 연결 라인에 전기적으로 연결되고,
상기 제2 팬아웃 라인은 상기 제2 및 제3 절연층을 관통하는 제2 관통 홀을 통해 상기 연결 라인에 전기적으로 연결되는 표시 장치.
제6 항에 있어서,
상기 더미 패턴은 상기 제1 팬아웃 라인에 중첩된 제1 더미 배선과 상기 제2 팬아웃 라인에 중첩된 제2 더미 배선을 포함하는 표시 장치.
제8 항에 있어서,
상기 제1 더미 배선은 상기 기판과 상기 제1 절연층 사이에 제공되고, 상기 제2 더미 배선은 상기 제3 절연층 상에 제공되는 표시 장치.
제9 항에 있어서,
상기 제1 더미 배선은 상기 더미 액티브 패턴과 동일한 층에 제공되고,
상기 제2 더미 배선은 상기 연결 라인과 동일한 층에 제공되며 상기 연결 라인에 일체로 제공되는 표시 장치.
제10 항에 있어서,
상기 제1 더미 배선은 상기 제1 절연층과 상기 제2 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제1 팬아웃 라인에 연결되는 표시 장치.
제11 항에 있어서,
상기 제1 팬아웃 라인과 상기 제1 더미 배선에는 동일한 신호가 인가되는 표시 장치.
제10 항에 있어서,
상기 제2 더미 배선은 상기 제2 절연층과 상기 제3 절연층을 순차적을 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제2 팬아웃 라인에 연결되는 표시 장치.
제13 항에 있어서,
상기 제2 팬아웃 라인과 상기 제2 더미 배선에는 동일한 신호가 인가되는 표시 장치.
제9 항에 있어서,
상기 제1 절연층 상에 제공되며, 각 화소에 구비된 스캔 라인 및 하부 전극; 및
상기 제2 절연층 상에 제공되며, 상기 하부 전극에 중첩되어 스토리지 커패시터를 이루는 상부 전극을 포함하는 표시 장치.
제15 항에 있어서,
상기 제2 팬아웃 라인은 상기 스캔 라인 및 상기 하부전극과 동일한 층에 제공되고,
상기 제1 팬아웃 라인은 상기 상부 전극과 동일한 층에 제공되는 표시 장치.
제16 항에 있어서,
상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 평면 상에서 볼 때 상기 기판의 일 방향을 따라 교번하여 배치되는 표시 장치.
제17 항에 있어서,
상기 복수의 화소들은 제1 컬러를 표시하는 제1 화소들, 제2 컬러를 표시하는 제2 화소들, 및 제3 컬러를 표시하는 제3 화소들을 포함하고,
상기 제1 컬러는 녹색, 상기 제2 컬러는 적색, 및 상기 제3 컬러는 청색인 표시 장치.
제18 항에 있어서,
상기 제1 팬아웃 라인은 상기 데이터 라인 중에 상기 제1 화소들에 연결된 데이터 라인과 전기적으로 연결되고, 상기 제2 팬아웃 라인은 상기 데이터 라인 중 상기 제2 및 제3 화소들에 연결된 데이터 라인과 전기적으로 연결되는 표시 장치.
표시 영역 및 비표시 영역을 포함한 기판;
상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층;
상기 표시 영역에 제공되며 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들;
상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인;
상기 비표시 영역에 제공되며, 대응되는 상기 데이터 라인에 연결된 연결 라인 및 상기 연결 라인에 연결되는 팬아웃 라인을 포함한 배선부; 및
상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함하고,
상기 더미 패턴은,
상기 기판과 상기 제1 절연층 사이에 제공되며, 평면 상에서 볼 때 상기 연결 라인에 중첩된 더미 액티브 패턴;
상기 팬아웃 라인 중 상기 제2 절연층 상에 제공된 제1 팬아웃 라인에 중첩되는 제1 더미 배선; 및
상기 팬아웃 라인 중 상기 제1 절연층 상에 제공된 제2 팬아웃 라인에 중첩되는 제2 더미 배선을 포함하는 표시 장치.
제20 항에 있어서,
상기 비표시 영역은 상기 팬아웃 라인이 제공되는 팬아웃 영역을 포함하고,
상기 팬아웃 영역은 상기 팬아웃 라인이 제공되는 제1 영역과 상기 연결 라인이 제공되는 제2 영역을 포함하는 표시 장치.
제20 항에 있어서,
상기 연결 라인 상에 제공되어 상기 연결 라인을 커버하는 제4 절연층을 더 포함하고,
상기 데이터 라인은 상기 제4 절연층 상에 제공되는 표시 장치.
표시 영역 및 비표시 영역을 포함한 기판;
상기 기판 상에 순차적으로 제공된 제1 내지 제3 절연층;
상기 표시 영역에 제공되며, 적어도 하나 이상의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 포함한 복수의 화소들;
상기 표시 영역에 제공되며, 각 화소로 데이터 신호를 인가하는 데이터 라인;
상기 비표시 영역에 제공되며, 대응되는 상기 데이터 라인에 연결된 연결 라인과, 서로 상이한 층에 제공되고 대응되는 상기 연결 라인에 연결되는 제1 및 제2 팬아웃 라인을 포함한 배선부; 및
상기 비표시 영역에 제공되어 상기 배선부의 일부에 중첩되는 더미 패턴을 포함하고,
상기 더미 패턴은,
평면 상에서 볼 때, 상기 연결 라인에 중첩되는 더미 액티브 패턴;
평면 상에서 볼 때, 상기 제1 팬아웃 라인에 중첩되는 제1 더미 배선; 및
평면 상에서 볼 때, 상기 제2 팬아웃 라인에 중첩되는 제2 더미 배선을 포함한 표시 장치.
제23 항에 있어서,
상기 더미 액티브 패턴과 상기 제1 더미 배선은 상기 기판과 상기 제1 절연층 사이에 제공되고, 상기 제2 더미 배선은 상기 제3 절연층 상에 제공되는 표시 장치.
제24 항에 있어서,
상기 제1 더미 배선은 상기 더미 액티브 패턴과 동일한 층에 제공되고,
상기 제2 더미 배선은 상기 연결 라인과 동일한 층에 제공되며 상기 연결 라인에 일체로 제공되는 표시 장치.
제25 항에 있어서,
상기 제1 팬아웃 라인은 상기 제2 절연층 상에 제공되고, 상기 제2 팬아웃 라인은 상기 제1 절연층 상에 제공되는 표시 장치.
제26 항에 있어서,
상기 제1 더미 배선은 상기 제1 절연층과 상기 제2 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제1 팬아웃 라인에 연결되는 표시 장치.
제26 항에 있어서,
상기 제2 더미 배선은 상기 제2 절연층과 상기 제3 절연층을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀을 통해 상기 제2 팬아웃 라인에 연결되는 표시 장치.
제26 항에 있어서,
상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 평면 상에서 볼 때 상기 기판의 일 방향을 따라 교번하여 배치되는 표시 장치.