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KR102501181B1 - 반도체 소자 - Google Patents

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KR102501181B1
KR102501181B1 KR1020160074006A KR20160074006A KR102501181B1 KR 102501181 B1 KR102501181 B1 KR 102501181B1 KR 1020160074006 A KR1020160074006 A KR 1020160074006A KR 20160074006 A KR20160074006 A KR 20160074006A KR 102501181 B1 KR102501181 B1 KR 102501181B1
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semiconductor
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오정훈
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시 예의 반도체 소자는 기판과, 기판 위에 배치되며, 서로 다른 도전형을 갖는 제1 및 제2 반도체층과, 제1 반도체층과 제2 반도체층 사이에 배치되는 제3 반도체층과, 제1 반도체층 위에 배치된 제1 전극과, 제2 반도체층 위에 배치된 제2 전극 및 제1 전극과 제2 전극 사이에서 노출된 제1, 제2 또는 제3 반도체층 중 적어도 하나의 위에 배치된 제1 절연층을 포함하고, 제1 전극의 양 말단부 중에서 제2 전극과 가까운 제1 말단부 또는 제2 전극의 제2 말단부 중 적어도 하나는 전계 분산부를 갖는다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN이나 AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가지므로, 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 또는 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등이나 백열등 같은 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
뿐만 아니라, 광 검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 감지할 수 있다. 또한, 이러한 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈 또는 가스 검출이나 자외선(UV:Ultra violet) 검출 등을 수행하는 각종 센서에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 그의 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치 및 통신용 모듈에까지 응용이 확대될 수 있다.
기존의 반도체 소자에서, 전극의 가장 자리에 전계가 높게 형성됨으로써 소자가 파괴될 수 있는 문제점이 있다.
실시 예는 국부적으로 큰 전계를 분산시킴으로써 개선된 신뢰성을 갖는 반도체 소자를 제공한다.
실시 예에 의한 반도체 소자는, 기판; 상기 기판 위에 배치되며, 서로 다른 도전형을 갖는 제1 및 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 제3 반도체층; 상기 제1 반도체층 위에 배치된 제1 전극; 상기 제2 반도체층 위에 배치된 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에서 노출된 상기 제1, 제2 또는 제3 반도체층 중 적어도 하나의 위에 배치된 제1 절연층을 포함하고, 상기 제1 전극의 양 말단부 중에서 상기 제2 전극과 가까운 제1 말단부 또는 제2 전극의 제2 말단부 중 적어도 하나는 전계 분산부를 가질 수 있다.
예를 들어, 상기 전계 분산부는 제1 또는 제2 반도체층과 접하는 적어도 하나의 캐비티를 포함할 수 있다.
예를 들어, 반도체 소자는, 상기 적어도 하나의 캐비티 내부에 배치된 제2 절연층을 더 포함할 수 있다.
예를 들어, 상기 제1 반도체층과 접하는 상기 적어도 하나의 캐비티로부터 상기 제1 말단부의 가장 자리까지의 제1 거리는 상기 제1 반도체층과 접하는 상기 적어도 하나의 캐비티로부터 상기 제1 전극의 중심까지의 제2 거리보다 작을 수 있다.
예를 들어, 상기 제2 반도체층과 접하는 상기 적어도 하나의 캐비티로부터 상기 제2 말단부의 가장 자리까지의 제3 거리는 상기 제2 반도체층과 접하는 상기 적어도 하나의 캐비티로부터 상기 제2 전극의 중심까지의 제4 거리보다 작을 수 있다.
예를 들어, 상기 적어도 하나의 캐비티는 복수의 캐비티를 포함하고, 상기 복수의 캐비티가 이격된 간격, 상기 복수의 캐비티의 폭 또는 상기 복수의 캐비티의 깊이 중 적어도 하나는 서로 다를 수 있다.
예를 들어, 상기 전계 분산부는 상기 제1 또는 제2 반도체층으로 돌출된 적어도 하나의 돌출부를 포함할 수 있다.
예를 들어, 상기 제1 반도체층으로 돌출된 상기 적어도 하나의 돌출부로부터 상기 제1 말단부의 가장 자리까지의 제5 거리는 상기 제1 반도체층으로 돌출된 상기 적어도 하나의 돌출부로부터 상기 제1 전극의 중심까지의 제6 거리보다 작을 수 있다.
예를 들어, 상기 제2 반도체층으로 돌출된 상기 적어도 하나의 돌출부로부터 상기 제2 말단부의 가장 자리까지의 제7 거리는 상기 제2 반도체층으로 돌출된 상기 적어도 하나의 돌출부로부터 상기 제2 전극의 중심까지의 제8 거리보다 작을 수 있다.
예를 들어, 상기 제5 또는 제7 거리는 1 ㎛ 내지 5 ㎛일 수 있다.
예를 들어, 상기 적어도 하나의 돌출부의 개수는 1개 내지 5개일 수 있다.
예를 들어, 상기 적어도 하나의 돌출부는 복수의 돌출부를 포함하고, 상기 복수의 돌출부가 이격된 간격, 상기 복수의 돌출부의 폭 또는 상기 복수의 돌출부의 돌출된 높이 중 적어도 하나는 서로 다를 수 있다.
예를 들어, 상기 제2 말단부에 포함된 상기 전계 분산부는 상기 제1 전극과 상기 제1 절연층 간의 제1 경계면으로부터 제9 거리만큼 이격된 가장 자리를 갖고, 상기 제1 절연층 및 상기 제1 반도체층과 수직 방향으로 중첩될 수 있다.
예를 들어, 상기 제1 말단부에 포함된 상기 전계 분산부는 상기 제1 절연층과 상기 제2 전극 간의 제2 경계면으로부터 제10 거리만큼 이격된 가장 자리를 갖고, 상기 제1 절연층 및 상기 제1 내지 제3 반도체층과 수직 방향으로 중첩될 수 있다.
예를 들어, 상기 제1 말단부와 상기 제2 말단부는 상기 제1 반도체층 위에서 서로 대향하여 배치될 수 있다.
예를 들어, 상기 제1 말단부와 상기 제2 말단부는 상기 제2 반도체층 위에서 서로 대향하여 배치될 수 있다.
예를 들어, 상기 제9 또는 제10 거리는 1 ㎛ 내지 5 ㎛일 수 있다.
예를 들어, 상기 제1 전극은 상기 제1 반도체층 위에 배치된 제1 오믹층; 및 상기 제1 오믹층 위에 배치된 제1 금속층을 포함할 수 있다.
예를 들어, 상기 제1 오믹층과 상기 제1 금속층은 일체형일 수 있다.
예를 들어, 상기 제2 전극은 상기 제2 반도체층 위에 배치된 제2 오믹층; 및 상기 제2 오믹층 위에 배치된 제2 금속층을 포함할 수 있다.
예를 들어, 상기 제2 오믹층과 상기 제2 금속층은 일체형일 수 있다.
예를 들어, 상기 제1 절연층은 상기 제1 반도체층 위에 배치된 제1 절연부; 상기 제2 반도체층 위에 배치된 제2 절연부; 또는 상기 제1 및 제2 절연부 사이에서 상기 제1 내지 제3 반도체층의 측부에 배치된 제3 절연부 중 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는 국부적으로 큰 전계를 분산시킴으로써, 강한 전계에 의해 파괴되지 않아 높은 신뢰성을 갖는다.
도 1은 일 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 I-I' 선을 따라 절개한 단면도를 나타낸다.
도 3은 도 1 및 도 2에 도시된 반도체 소자의 다른 실시 예에 의한 부분 분해 단면도를 나타낸다.
도 4는 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 5는 도 4에 도시된 Ⅱ-Ⅱ' 선을 따라 절개한 단면도를 나타낸다.
도 6은 도 4 및 도 5에 도시된 반도체 소자의 다른 실시 예에 의한 부분 분해 단면도를 나타낸다.
도 7은 또 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 8은 도 7에 도시된 Ⅲ-Ⅲ' 선을 따라 절개한 단면도를 나타낸다.
도 9는 또 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 10은 도 9에 도시된 Ⅳ-Ⅳ' 선을 따라 절개한 단면도를 나타낸다.
도 11은 비교 례에 의한 반도체 소자의 평면도를 나타낸다.
도 12는 도 11에 도시된 반도체 소자를 Ⅴ-Ⅴ' 선을 따라 절개한 단면도를 나타낸다.
도 13a 및 도 13b는 도 11에 도시된 비교 례에 의한 발광 소자의 실물 사진을 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광 소자나 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광 소자와 수광 소자는 모두 서로 다른 도전형을 갖는 제1 및 제2 반도체층 및 제3 반도체층(또는, 활성층)을 포함할 수 있다.
발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 물질의 조성에 따라 다를 수 있다.
상술한 발광소자는 발광 소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상 표시 장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 발광 다이오드 또는 레이저 다이오드가 있다.
발광 다이오드는 상술한 구조의 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함할 수 있다. 그리고, p-형의 제1 반도체층과 n-형의 제2 반도체층을 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하는 점에 있어서는 발광 다이오드와 레이져 다이오드와 서로 동일하나, 방출되는 광의 방향성과 위상에서 발광 다이오드와 레이져 다이오드는 서로 차이점을 갖는다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
한편, 수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광 검출기와 같은 반도체 소자는 일반적으로 광 변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광 검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광 검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광 검출기와, MSM(Metal Semiconductor Metal)형 광 검출기 등이 있다.
포토 다이오드(Photodiode) 같은 수광 소자는 발광 소자와 동일하게, 상술한 구조의 제1 반도체층, 제2 반도체층 및 제3 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광 전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광 소자와 동일하게, 제1 반도체층과 제2 반도체층 및 제3 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이하, 실시 예에 의한 반도체 소자를 직교 좌표계(x, y, z)를 사용하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 실시 예는 다른 좌표계를 이용하여 설명할 수 있음은 물론이다. 각 도면에서 x축, y축 및 z축은 서로 직교하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, x축, y축 및 z축은 서로 직교하지 않고 교차할 수도 있다.
또한, 이하에서 설명되는 실시 예에 따른 반도체 소자(100A 내지 100D)는 수광 소자를 의미하지만, 실시 예는 이에 국한되지 않는다. 즉, 실시 예에 의한 반도체 소자(100A 내지 100D)는 발광 소자일 수도 있다. 특히, 실시 예에 의한 반도체 소자는 캐리어를 증배(multiplication)시켜 이득을 개선시키는 애벌런치 수광 소자(APD:Avalanche Photo Diode)일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 1은 일 실시 예에 의한 반도체 소자(100A)의 평면도를 나타내고, 도 2는 도 1에 도시된 I-I' 선을 따라 절개한 단면도를 나타낸다.
도 1에 도시된 반도체 소자(100A)는 도 2에 도시된 바와 다른 단면 형상을 가질 수 있고, 도 2에 도시된 반도체 소자(100A)는 도 1에 도시된 바와 다른 평면 형상을 가질 수 있다.
이해를 돕기 위해, 도 1에서 제1 전극(ED1)과 제2 전극(ED2) 아래에 배치되어 보이지 않는 층은 점선으로 표기한다.
도 1 및 도 2를 참조하면, 일 실시 예에 의한 반도체 소자(100A)는 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150), 제1 및 제2 전극(ED1, ED2), 제1 절연층(192) 및 제2 절연층(194, 196)을 포함할 수 있다.
기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 특정한 물질에 국한되지 않는다.
수광 구조물은 제1 내지 제3 반도체층(130, 140, 150)을 포함할 수 있다. 만일, 실시 예에 의한 반도체 소자(100A)가 발광 소자일 경우, 제1 내지 제3 반도체층(130, 140, 150)은 발광 구조물일 수 있다.
버퍼층(120)은 기판(110)과 수광 구조물(130, 140, 150) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해 기판(110)과 제1 반도체층(130) 사이에 배치될 수 있다. 경우에 따라 버퍼층(120)은 생략될 수도 있다. 버퍼층(120)은 예를 들어, Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(120)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 버퍼층(120)은 AlN으로 이루어질 수 있다.
제1 및 제2 반도체층(130, 140)은 기판(110) 위에 배치되며, 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 반도체층(130)은 제1 도전형 도펀트가 도핑된 제1 도전형 반도체층이고 제2 반도체층(140)은 제2 도전형 도펀트가 도핑된 제2 도전형 반도체층일 수 있다. 또는, 제1 반도체층(130)은 제2 도전형 반도체층이고 제2 반도체층(140)은 제1 도전형 반도체층을 가질 수 있다. 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 또한, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나, 이에 한정되지 않는다.
제1 반도체층(130)은 기판(110)과 제3 반도체층(150) 사이에 배치될 수 있다. 만일, 버퍼층(120)이 생략되지 않을 경우, 제1 반도체층(130)은 버퍼층(120)과 제3 반도체층(150) 사이에 배치될 수 있다.
제2 반도체층(140)은 제3 반도체층(150)과 제2 전극(ED2) 사이에 배치될 수 있다.
제2 반도체층(140)은 제2-1 반도체층(142) 및 제2-2 반도체층(144)을 포함할 수 있다. 제2-1 반도체층(142)은 제3 반도체층(150)과 제2-2 반도체층(144) 사이에 배치될 수 있다. 제2-2 반도체층(144)은 제2-1 반도체층(142)과 제2 전극(ED2) 사이에 배치될 수 있으나, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 제2-1 반도체층(142)은 제1 반도체층(130)과 동일한 도전형을 가질 수 있다. 예를 들어, 제1 반도체층(130)이 n형 반도체층일 경우, 제2-1 반도체층(142)은 n형 반도체층일 수 있다. 이때, 제2-1 반도체층(142)은 제1 반도체층(130)의 제1 도핑 농도(N1)보다 낮은 제2 도핑 농도(N2)를 가질 수 있다.
또한, 도 2의 경우, 반도체 소자(100A)의 제2 반도체층(140)은 제2-1 및 제2-2 반도체층(142, 144)을 모두 포함하는 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제2 반도체층(140)은 제2-1 또는 제2-2 반도체층(142, 144) 만을 포함하거나, 제2-3 반도체층(미도시)을 더 포함할 수도 있다.
제3 반도체층(150)은 제1 반도체층(130)과 제2 반도체층(140) 사이에 배치될 수 있다. 만일, 반도체 소자(100A)가 수광 소자일 경우 제3 반도체층(150)은 광자를 흡수하는 역할을 하며, 반도체 소자(100A)가 발광 소자일 경우 제3 반도체층(150)은 광을 방출하는 역할을 한다.
반도체 소자(100A)가 수광 소자일 경우, 제3 반도체층(150)은 진성 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다. 비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이때 N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라고, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다.
제1 반도체층(130), 제2-1 및 제2-2 반도체층(142, 144) 및 제3 반도체층(150) 각각은 반도체 화합물로 형성될 수 있으며, 예를 들어, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함하거나, InAlAs, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
예를 들어, 제1 반도체층(130)은 n형 AlGaN을 포함하고, 제2-1 반도체층(142)은 p형 AlGaN을 포함하고, 제2-2 반도체층(144)은 p+형 GaN을 포함하고, 제3 반도체층(150)은 i-AlGaN(또는, n형 AlGaN)을 포함할 수 있다.
또는, 제2 반도체층(140)의 제2-1 반도체층(142)은 p형 AlGaN 대신에 n형 AlGaN을 포함할 수도 있다.
또는, 제1 반도체층(130)은 n형 InP를 포함하고, 제2 반도체층(140)은 p형 InP를 포함하고, 제3 반도체층(150)은 언도프드 InGaAs를 포함할 수 있다. 이때, 제2 반도체층(140)의 제2-1 반도체층(142)은 p형 또는 n형 InP를 포함할 수도 있다.
만일, 제2-1 반도체층(142)이 제2-2 반도체층(144)과 서로 다른 도전형을 가질 경우, 제2-1 반도체층(142)과 제2-2 반도체층(144) 사이의 공핍 영역은 캐리어를 증배시키는 역할을 수행할 수 있다. 또한, 제2-1 반도체층(142)과 제3 반도체층(150) 사이의 경계 및 그 경계 근처의 제2-1 반도체층(142)에서 강한 전계가 야기되고, 강한 전계 덕택에 캐리어(예를 들어, 전자)가 제2-1 반도체층(142)에서 증배되어 에벌런치됨으로써, 반도체 소자(100A)의 이득이 개선될 수 있다.
또는, 제2-1 반도체층(142)이 p-AlGaN으로 적용되는 경우, 오믹 접합을 위해 제2-2 반도체층(144)이 p-GaN으로 적용될 수 있다. 이 경우, 제2-2 반도체층(144)의 Al 함량은 제2-1 반도체층(142)의 Al 함량보다 작을 수 있다.
한편, 제1 전극(ED1)은 제2 및 제3 반도체층(140, 150)을 메사 식각하여 노출된 제1 반도체층(130) 위에 배치되어, 제1 반도체층(130)과 전기적으로 연결될 수 있다. 제2 전극(ED2)은 제2 반도체층(140) 위에 배치되어, 제2 반도체층(140)과 전기적으로 연결될 수 있다.
또한, 제1 전극(ED1)은 제1 반도체층(130) 위에 배치된 제1 절연층(192)의 상부면까지 연장하여 배치될 수 있고, 제2 전극(ED2)은 제2 반도체층(140) 위에 배치된 제1 절연층(192)까지 연장하여 배치될 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 전극(ED1)은 제1 오믹층(160A) 및 제1 금속층(182A)을 포함할 수 있다. 제1 금속층(182A)은 제1 오믹층(160A) 위에 배치될 수 있다. 도 2에 예시된 바와 같이 제1 오믹층(160A)은 제1 반도체층(130) 위에 배치될 수 있다.
도 2에 예시된 바와 같이, 제1 오믹층(160A)과 제1 금속층(182A)이 점선으로 표기한 바와 같이 별개로 구현될 경우, 제1 금속층(182A)은 제1 오믹층(160A)을 캡핑(capping)(또는, 커버)하는 역할을 수행할 수도 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 2에 예시된 바와 같이 제1 오믹층(160A)과 제1 금속층(182A)은 일체로 구현될 수도 있다.
제2 전극(ED2)은 제2 오믹층(170A) 및 제2 금속층(184A)을 포함할 수 있다. 제2 금속층(184A)은 제2 오믹층(170A) 위에 배치될 수 있다. 도 2에 예시된 바와 같이 제2 오믹층(170A)은 제2 반도체층(140) 위에 배치될 수 있다.
도 2에 예시된 바와 같이, 제2 오믹층(170A)과 제2 금속층(184A)은 점선으로 표기한 바와 같이 별개로 구현될 경우, 제2 금속층(184A)은 제2 오믹층(170A)을 캡핑하는 역할을 수행할 수도 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 2에 예시된 바와 같이 제2 오믹층(170A)과 제2 금속층(184A)은 일체로 구현될 수도 있다.
제1 오믹층(160A) 및 제2 오믹층(170A) 각각은 오믹 접촉하는 물질을 포함할 수 있으며, 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제1 오믹층(160A) 및 제2 오믹층(170A) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
또한, 제1 오믹층(160A) 및 제2 오믹층(170A) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있으나, 실시 예는 이에 국한되지 않으며 다양한 금속 물질을 포함할 수 있다.
또한, 제1 및 제2 금속층(182A, 184A) 각각은 우수한 전기적 전도성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제1 및 제2 금속층(182A, 184A) 각각은 Ti, Au, Ni, In, Co, W, Fe. Rh, Cr, Al 등으로 이루어진 군으로부터 적어도 하나를 선택적으로 포함할 수 있으나, 이에 한정하지 않는다.
제1 절연층(192)은 제1 전극(ED1)과 제2 전극(ED2) 사이에서 노출된 제1, 제2 또는 제3 반도체층(130, 140, 150) 중 적어도 하나의 위에 배치될 수 있다. 즉, 제1 절연층(192)은 메사 식각에 의해 노출된 수광 구조물의 측부와 상부에 배치될 수 있다. 예를 들어, 제1 절연층(192)은 제1 전극(ED1)과 함께 제1 반도체층(130) 위에 배치되고, 메사 식각에 의해 노출된 제1 내지 제3 반도체층(130, 140, 150)의 측부에 배치되고, 제2 전극(ED2)과 함께 제2 반도체층(140) 위에 배치될 수 있다.
제1 절연층(192)은 제1, 제2 또는 제3 절연부(192A, 192B, 192C) 중 적어도 하나를 포함할 수 있다.
제1 절연부(192A)는 제1 전극(ED1)과 함께 제1 반도체층(130) 위에 배치될 수 있다. 도 2의 경우, 제1 절연부(192A)는 제1 전극(ED1)의 아래에 배치된 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 제1 절연부(192A)는 제1 전극(ED1)과 접하지 않고 이격되어 배치될 수도 있다.
제2 절연부(192B)는 제2 전극(170A)과 함께 제2 반도체층(140) 위에 배치될 수 있다. 도 2의 경우, 제2 절연부(192B)는 제2 전극(ED2)의 아래에 배치된 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 제2 절연부(192B)는 제2 전극(ED2)과 접하지 않고 이격되어 배치될 수도 있다.
제3 절연부(192C)는 제1 및 제2 절연부(192A, 192B) 사이에서 제1 내지 제3 반도체층(130, 140, 150)의 측부에 배치될 수 있다.
전술한 제1 내지 제3 절연부(192A 내지 192C)는 일 례에 불과하며, 실시 예에 의한 반도체 소자(100A)는 제1 절연층(192)의 특정한 단면 형상에 국한되지 않는다.
제1 절연층(192)이 전술한 바와 같이 배치됨으로써 제조 공정 시에, 제1 전극(ED1)과 제2 전극(ED2)이 전기적으로 서로 연결될 수 있는 문제점을 사전에 방지할 수 있다.
한편, 실시 예에 의한 반도체 소자의 경우, 제1 전극(ED1)의 양(쪽) 말단부 중에서 제2 전극(ED2)과 가까운 말단부(이하, '제1 말단부'라 함) 또는 제2 전극(ED2)의 양 말단부 중에서 제1 전극(ED1)과 가까운 말단부(이하, '제2 말단부'라 함) 중 적어도 하나는 전계 분산부(또는, 전계 분산 구조, 또는 가딩(guarding) 구조)를 가질 수 있다.
실시 예에 의한 반도체 소자(100A, 100B, 100C, 100D)의 경우 도 1, 도 4, 도 7 또는 도 9를 참조하면, 환형 평면 형상을 갖는 제1 전극(ED1)의 양 말단부 중 하나의 말단부는 바깥 쪽 원주에 인접한 부분에 해당하고 다른 하나의 말단부는 안쪽 원주에 인접한 부분에 해당한다. 이때, 안쪽 원주에 인접한 제1 전극(ED1)의 말단부가 제2 전극(ED2)과 가까운 말단부로서 제1 말단부에 해당한다. 또한, 도 1, 도 4, 도 7 또는 도 9를 참조하면, 원형 평면 형상을 갖는 제2 전극(ED2)에서 원의 바깥 쪽이 제1 전극(ED1)에 가까운 제2 말단부에 해당한다.
실시 예에 의한 반도체 소자(100A, 100B, 100C, 100D)의 제1 및 제2 전극(ED1, ED2) 각각은 도 1, 도 4, 도 7 또는 도 9에 예시된 바와 같이 원형이나 환형 평면 형상을 가질 수도 있고 도시된 바와 같이 다각형 평면 형상을 가질 수도 있다.
도 3은 도 1 및 도 2에 도시된 반도체 소자(100A)의 다른 실시 예에 의한 부분 분해 단면도를 나타낸다.
도 3에 도시된 참조부호 210은 제1 또는 제2 반도체층(130, 140)에 해당하고, 참조부호 220은 제1 또는 제2 전극(ED1, ED2)에 해당할 수 있다. 즉, 참조부호 210 및 220은 제1 반도체층(130) 및 제1 전극(ED1)에 각각 해당하거나, 제2 반도체층(140) 및 제2 전극(ED2)에 각각 해당할 수 있다.
도 1 및 도 2에 도시된 일 실시 예에 의한 반도체 소자(100A)의 경우, 제1 전극(ED1)의 제1 말단부는 제1 반도체층(130)과 접하는 적어도 하나의 제1 캐비티(H1)를 전계 분산부로서 포함할 수 있다. 제1 캐비티(H1)는 제1 반도체층(130, 210)의 두께 방향(예를 들어, +z축 방향)으로 함몰된 부분으로서 제1 반도체층(130)과 접한다. 이때, 적어도 하나의 제1 캐비티(H1)에 제2 절연층(이하, '제2-1 절연층'이라 함)(194)이 배치될 수 있다. 제2-1 절연층(194)도 전계 분산의 역할을 수행할 수 있으므로 전계 분산부에 포함될 수 있다.
제1 전극(ED1)의 제1 말단부가 전계 분산부를 갖는 것과 마찬가지로, 제2 전극(ED2)의 제2 말단부도 다음과 같이 전계 분산부를 가질 수 있다.
제2 전극(ED2)의 제2 말단부는 제2 반도체층(140)과 접하는 적어도 하나의 제2 캐비티(H2)를 전계 분산부로서 포함할 수 있다. 제2 캐비티(H2)는 제2 반도체층(140, 210)의 두께 방향(예를 들어, +z축 방향)으로 함몰된 부분으로서 제2 반도체층(140)과 접한다. 이때, 적어도 하나의 제2 캐비티(H2)에 제2 절연층(이하, '제2-2 절연층'이라 함)(196)이 배치될 수 있다. 제2-2 절연층(196)도 전계 분산의 역할을 수행할 수 있으므로 전계 분산부에 포함될 수 있다.
제2-1 및 제2-2 절연층(194, 196)은 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다. 또한, 제2-1 및 제2-2 절연층(194, 196) 각각은 제1 절연층(192)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
제1, 제2-1 및 제2-2 절연층(192, 194, 196) 각각은 비전도성 산화물이나 질화물로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)층, 산화 질화물층, Al2O3, 또는 산화 알루미늄층으로 이루어질 수 있으나, 실시 예는 이에 국한되지 않는다.
만일, 제1 전극(ED1)이 제1 오믹층(160A)과 제1 금속층(182A)을 별개로 포함할 경우, 제1 캐비티(H1)는 제1 오믹층(160A)의 말단 부분을 스플릿(split)함으로써 생성될 수 있다. 또한, 제2 전극(ED2)이 제2 오믹층(170A)과 제2 금속층(184A)을 별개로 포함할 경우, 제2 캐비티(H2)는 제2 오믹층(170A)의 말단 부분을 스플릿함으로써 생성될 수 있다.
도 1에 도시된 평면 형상을 참조하면, 제1 및 제2 캐비티(H1, H2) 각각의 개수는 한 개인 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제1 및 제2 캐비티(H1, H2) 각각의 개수는 복수 개일 수도 있다.
예를 들어, 도 3을 참조하면, 적어도 하나의 제1 캐비티(H1)는 3개의 제1 캐비티(HX1, HX2, HX3)를 포함할 수 있다. 이 경우, 3개의 제2-1 절연층(194-1, 194-2, 194-3)이 3개의 제1 캐비티(HX1, HX2, HX3)에 각각 배치될 수 있다. 이와 마찬가지로, 도 3을 참조하면, 적어도 하나의 제2 캐비티(H2)는 3개의 제2 캐비티(HX1, HX2, HX3)를 포함할 수 있다. 이 경우, 3개의 제2-2 절연층(196-1, 196-2, 196-3)이 3개의 제2 캐비티(HX1, HX2, HX3)에 배치될 수 있다.
또한, 제1 반도체층(130, 210)과 접하는 적어도 하나의 제1 캐비티(H1)로부터 제1 전극(ED1)의 제1 말단부의 가장 자리(ED1-1)까지의 제1 거리(D1)는 적어도 하나의 제1 캐비티(H1)로부터 제1 전극(ED1)의 중심(C1)까지의 제2 거리(D2)보다 작을 수 있다. 제1 거리(D1)가 제2 거리(D1)보다 작다는 것은 적어도 하나의 제1 캐비티(H1)가 제1 전극(ED1)의 제1 말단부에 배치됨을 의미한다. 여기서, 제1 거리(D1)는 제1 캐비티(H1)의 안쪽(H11)으로부터 측정되고, 제2 거리(D2)는 제1 캐비티(H1)의 바깥쪽(H12)으로부터 측정된 것으로 예시하였으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제1 거리(D1)는 제1 캐비티(H1)의 중심 또는 바깥쪽(H12)으로부터 측정되고, 제2 거리(D2)는 제1 캐비티(H1)의 중심 또는 안쪽(H11)으로부터 측정될 수도 있다.
도 2를 참조하면, 제1 전극(ED1)의 제1 말단부(TE1)란, 제1 전극(ED1)의 가장 자리 중 제1 반도체층(130)과 접한 가장 자리(ED1-1)로부터 제1 캐비티(H1)의 바깥쪽(H12)까지의 영역으로 정의될 수 있다. 또한, 도 3에 도시된 바와 같이 제1 캐비티(H1)의 개수가 복수 개일 경우, 제1 전극(ED1)의 제1 말단부(TE1)란, 제1 전극(ED1)의 가장 자리 중 제1 반도체층(130)과 접한 가장 자리(ED1-1)로부터 최외곽 제1 캐비티(HX3)의 바깥쪽(H12)까지의 영역으로 정의될 수 있다.
또한, 제2 반도체층(140, 210)과 접하는 적어도 하나의 제2 캐비티(H2)로부터 제2 전극(ED2)의 제2 말단부의 가장 자리(ED2-1)까지의 제3 거리(D3)는 적어도 하나의 제2 캐비티(H2)로부터 제2 전극(ED2)의 중심(C2)까지의 제4 거리(D4)보다 작을 수 있다. 제3 거리(D3)가 제4 거리(D4)보다 작다는 것은 적어도 하나의 제2 캐비티(H2)가 제2 전극(ED2)의 제2 말단부에 배치됨을 의미한다. 여기서, 제3 거리(D3)는 제2 캐비티(H2)의 바깥쪽(H22)으로부터 측정되고, 제4 거리(D4)는 제2 캐비티(H2)의 안쪽(H21)으로부터 측정된 것으로 예시하였으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제3 거리(D3)는 제2 캐비티(H2)의 중심 또는 안쪽(H21)으로부터 측정되고, 제4 거리(D4)는 제2 캐비티(H2)의 중심 또는 바깥쪽(H22)으로부터 측정될 수도 있다.
도 2를 참조하면, 제2 전극(ED2)의 제2 말단부(TE2)란, 제2 전극(ED2)의 가장 자리 중 제2 반도체층(140)과 접한 가장 자리(ED2-1)로부터 제2 캐비티(H2)의 안쪽(H21)까지의 영역으로 정의될 수 있다. 또한, 도 3에 도시된 제2 캐비티(HX)가 도 2에 도시된 제2 반도체층(140) 위에 배치된 2개의 제2 캐비티(H2) 중에서 왼쪽에 위치한 캐비티의 다른 실시 예에 해당할 경우, 도 3에 도시된 바와 같이 제2 캐비티(H2)의 개수가 복수 개일 경우, 제2 전극(ED2)의 제2 말단부(TE2)란, 제2 전극(ED2)의 가장 자리 중 제2 반도체층(140)과 접한 가장 자리(ED2-1)로부터 최외곽 제2 캐비티(HX3)의 바깥쪽(H22)까지의 영역으로 정의될 수 있다.
도 1 및 도 2에 도시된 반도체 소자(100A)의 경우, 제1 전극(ED1)의 제1 말단부(TE1)와 제2 전극(ED2)의 제2 말단부(TE2)에 전계 분산부가 모두 형성된 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 전계 분산부는 제1 말단부(TE1)에만 형성될 수도 있고 제2 말단부(TE2)에만 형성될 수도 있다.
도 3에 예시된 바와 같이 제1 및 제2 캐비티(H1, H2) 각각이 복수 개(HX1, HX2, HX3)일 경우, 복수의 캐비티(HX1, HX2, HX3)가 이격된 간격(SD1, SD2)은 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 복수의 캐비티(HX1, HX2, HX3)의 폭(WI1, WI2, WI3)은 서로 동일할 수도 있고, 서로 다를 수도 있다.
또한, 복수의 캐비티(HX1, HX2, HX3)의 깊이(DE11, DE12, DE13)는 서로 동일할 수도 있고 서로 다를 수도 있다.
전술한 캐비티(HX1, HX2, HX3)의 개수, 간격(SD1, SD2), 폭(WI1, WI2, WI3, WJ1, WJ2, WJ3) 또는 깊이(DE11, DE12, DE13) 중 적어도 하나를 이용하여 후술되는 바와 같이 국부적으로 큰 전계가 원하는 량만큼 원하는 위치로 분산될 수 있다.
도 4는 다른 실시 예에 의한 반도체 소자(100B)의 평면도를 나타내고, 도 5는 도 4에 도시된 Ⅱ-Ⅱ' 선을 따라 절개한 단면도를 나타낸다.
도 4에 도시된 반도체 소자(100B)는 도 5에 도시된 바와 다른 단면 형상을 가질 수 있고, 도 5에 도시된 반도체 소자(100B)는 도 4에 도시된 바와 다른 평면 형상을 가질 수 있다.
이해를 돕기 위해, 도 4에서 제1 전극(ED1)과 제2 전극(ED2) 아래에 배치되어 보이지 않는 층은 점선으로 표기한다.
도 4 및 도 5를 참조하면, 다른 실시 예에 의한 반도체 소자(100B)는 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150), 제1 및 제2 전극(ED1, ED2) 및 제1 절연층(192)을 포함할 수 있다.
도 4 및 도 5에 도시된 반도체 소자(100B)는 제1 및 제2 전극(ED1, ED2)의 형태가 다르고 제2-1 및 제2-2 절연층(194, 196)을 포함하지 않는 것을 제외하면, 도 1 및 도 2에 도시된 반도체 소자(100A)와 동일하므로, 동일한 참조부호를 사용하였으며 중복되는 설명을 생략하며 다른 부분에 대해서만 설명한다.
도 6은 도 4 및 도 5에 도시된 반도체 소자(100B)의 다른 실시 예에 의한 부분 분해 단면도를 나타낸다.
도 6에 도시된 참조부호 210은 제1 또는 제2 반도체층(130, 140)에 해당하고, 참조부호 220은 제1 또는 제2 전극(ED1, ED2)에 해당할 수 있다. 즉, 참조부호 210 및 220은 제1 반도체층(130) 및 제1 전극(ED1)에 각각 해당하거나, 제2 반도체층(140) 및 제2 전극(ED2)에 각각 해당할 수 있다.
도 4 및 도 5에 도시된 다른 실시 예에 의한 반도체 소자(100B)의 경우, 제1 전극(ED1)의 제1 말단부는 제1 반도체층(130, 210)을 향해 돌출된 적어도 하나의 제1 돌출부(PR1)를 전계 분산부로서 포함할 수 있다. 제1 돌출부(PR1)는 제1 반도체층(130, 210)의 두께 방향(예를 들어, -z축 방향)으로 돌출된 부분으로서, 제1 반도체층(130, 210)에 삽입될 수 있다. 이를 위해, 제1 반도체층(130, 210)은 제1 돌출부(PR1)를 수용하기 위한 제1 트렌치(T1, T)를 포함할 수 있다. 이와 같이, 도 4 및 도 5에 도시된 반도체 소자(100B)의 경우, 제1 돌출부(PR1)와 제1 트렌치(T1, T)가 전계 분산부에 포함될 수 있다.
제1 전극(ED1)의 제1 말단부가 전계 분산부를 갖는 것과 마찬가지로, 제2 전극(ED2)의 제2 말단부도 다음과 같이 전계 분산부를 가질 수 있다.
제2 전극(ED2)의 제2 말단부는 제2 반도체층(140, 210)을 향해 돌출된 적어도 하나의 제2 돌출부(PR2)를 전계 분산부로서 포함할 수 있다. 제2 돌출부(PR2)는 제2 반도체층(140, 210)의 두께 방향(예를 들어, -z축 방향)으로 돌출된 부분으로서, 제2 반도체층(140, 210)에 삽입될 수 있다. 이를 위해, 제2 반도체층(140, 210)은 제2 돌출부(PR2)를 수용하는 제2 트렌치(T2, T)를 포함할 수 있다. 이와 같이, 도 4 및 도 5에 도시된 반도체 소자(100B)의 경우, 제2 돌출부(PR2)와 제2 트렌치(T2, T)가 전계 분산부에 포함될 수 있다.
도 4에 도시된 평면 형상을 참조하면, 제1 및 제2 돌출부(PR1, PR2) 각각의 개수는 한 개인 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제1 및 제2 돌출부(PR1, PR2) 각각의 개수는 복수 개일 수도 있다.
예를 들어, 도 6을 참조하면, 적어도 하나의 제1 돌출부(PR1)는 3개의 제1 돌출부(PRX1, PRX2, PRX3)를 포함할 수 있다. 이 경우, 제1 반도체층(130, 210)에 3개의 제1 돌출부(PRX1, PRX2, PRX3)를 각각 수용하는 3개의 제1 트렌치(TX1, TX2, TX3)가 형성될 수 있다. 이와 마찬가지로, 도 6을 참조하면, 적어도 하나의 제2 돌출부(PR2)는 3개의 제2 돌출부(PRX1, PRX2, PRX3)를 포함할 수 있다. 이 경우, 제2 반도체층(140, 210)에 3개의 제2 돌출부(PRX1, PRX2, PRX3)를 각각 수용하는 3개의 제2 트렌치(TX1, TX2, TX3)가 형성될 수 있다.
예를 들어, 제1 및 제2 돌출부(PR1, PR2) 각각의 개수는 1개 내지 5개일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 반도체층(130, 210)을 향해 돌출된 적어도 하나의 제1 돌출부(PR1)로부터 제1 전극(ED1)의 제1 말단부의 가장 자리(ED1-2)까지의 수평 방향(예를 들어, -y축 방향)으로의 제5 거리(D5)는 적어도 하나의 제1 돌출부(PR1)로부터 제1 전극(ED1)의 중심(C1)까지의 수평 방향(예를 들어, -y축 방향)으로의 제6 거리(D6)보다 작을 수 있다. 제5 거리(D5)가 제6 거리(D6)보다 작다는 것은 적어도 하나의 제1 돌출부(PR1)가 제1 전극(ED1)의 제1 말단부에 배치됨을 의미한다. 여기서, 제5 거리(D5)는 제1 돌출부(PR1) 안쪽(PR11)으로부터 측정되고, 제6 거리(D6)는 제1 돌출부(PR1)의 바깥쪽(PR12)으로부터 측정된 것으로 예시하였으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제5 거리(D5)는 제1 돌출부(PR1)의 중심 또는 바깥쪽(PR12)으로부터 측정되고, 제6 거리(D6)는 제1 돌출부(PR1)의 중심 또는 안쪽(PR11)으로부터 측정될 수도 있다. 이때, 제5 거리(D5)는 1 ㎛ 내지 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 5를 참조하면, 제1 전극(ED1)의 제1 말단부(TE1)란, 제1 전극(ED1)의 가장 자리 중 제1 반도체층(130)과 접한 가장 자리(ED1-2)로부터 제1 돌출부(PR1)의 바깥쪽(PR12)까지의 영역으로 정의될 수 있다. 또한, 도 6에 도시된 바와 같이 제1 돌출부(PR1)의 개수가 복수 개일 경우, 제1 전극(ED1)의 제1 말단부(TE1)란, 제1 전극(ED1)의 가장 자리 중 제1 반도체층(130)과 접한 가장 자리(ED1-2)로부터 최외곽 제1 돌출부(PRX3)의 바깥쪽(PR12)까지의 영역으로 정의될 수 있다.
또한, 제2 반도체층(140, 210)을 향해 돌출된 적어도 하나의 제2 돌출부(PR2)로부터 제2 전극(ED2)의 제2 말단부의 가장 자리(ED2-2)까지의 제7 거리(D7)는 적어도 하나의 제2 돌출부(PR2)로부터 제2 전극(ED2)의 중심(C2)까지의 제8 거리(D8)보다 작을 수 있다. 제7 거리(D7)가 제8 거리(D8)보다 작다는 것은 적어도 하나의 제2 돌출부(PR2)가 제2 전극(ED2)의 제2 말단부에 배치됨을 의미한다. 여기서, 제7 거리(D7)는 제2 돌출부(PR2) 바깥쪽(PR22)으로부터 측정되고, 제8 거리(D8)는 제2 돌출부(PR2)의 안쪽(PR21)으로부터 측정된 것으로 예시하였으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제7 거리(D7)는 제2 돌출부(PR2)의 중심 또는 안쪽(PR21)으로부터 측정되고, 제8 거리(D8)는 제2 돌출부(PR2)의 중심 또는 바깥쪽(PR22)으로부터 측정될 수도 있다.
이때, 제7 거리(D7)는 1 ㎛ 내지 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 5를 참조하면, 제2 전극(ED2)의 제2 말단부(TE2)란, 제2 전극(ED2)의 가장 자리 중 제2 반도체층(140)과 접한 가장 자리(ED2-2)로부터 제2 돌출부(PR2)의 안쪽(PR21)까지의 영역으로 정의될 수 있다. 또한, 도 6에 도시된 단면이 도 5에 도시된 2개의 제2 돌출부(PR2) 중 왼쪽에 위치한 제2 돌출부(PR2)의 다른 실시 예에 해당할 경우, 제2 전극(ED2)의 제2 말단부(TE2)란, 제2 전극(ED2)의 가장 자리 중 제2 반도체층(140)과 접한 가장 자리(ED2-2)로부터 최외곽 제2 돌출부(PRX3)의 안쪽(PR12)까지의 영역으로 정의될 수 있다.
도 4 및 도 5에 도시된 반도체 소자(100B)의 경우, 제1 전극(ED1)의 제1 말단부(TE1)와 제2 전극(ED2)의 제2 말단부(TE2)에 전계 분산부가 모두 형성된 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 전계 분산부는 제1 말단부(TE1)에만 형성될 수도 있고 제2 말단부(TE2)에만 형성될 수도 있다.
도 6에 예시된 바와 같이 제1 및 제2 돌출부(PR1, PR2) 각각이 복수 개(PRX1, PRX2, PRX3)일 경우, 복수의 돌출부(PRX1, PRX2, PRX3)가 이격된 간격(SD3, SD4)은 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 복수의 돌출부(PRX1, PRX2, PRX3)의 폭(WJ1, WJ2, WJ3)은 서로 동일할 수도 있고, 서로 다를 수도 있다.
또한, 복수의 돌출부(PRX1, PRX2, PRX3)의 높이(h1, h2, h3)는 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 복수의 트렌치(TX1, TX2, TX3)의 깊이(DE21, DE22, DE23)는 서로 동일할 수도 있고 서로 다를 수도 있다.
전술한 돌출부(PRX1, PRX2, PRX3)의 개수, 간격(SD3, SD4), 폭(WJ1, WJ2, WJ3), 높이(h1, h2, h3), 또는 깊이(DE21, DE22, DE23) 중 적어도 하나를 이용하여 후술되는 바와 같이 국부적으로 큰 전계가 원하는 량만큼 원하는 위치로 분산될 수 있다.
또한, 제1 및 제2 트렌치(T1, T2)를 형성하고자 할 때, 제1 및 제2 반도체층(130, 140)을 이루는 물질의 특성상 제1 및 제2 반도체층(130, 140)을 습식 식각하기 어렵고 건식 식각해야 한다. 그러나, 건식 식각의 경우 제1 및 제2 트렌치(T1, T2)에 물질적 결함(damage)이 야기될 수도 있다. 따라서, 이러한 점을 감안하여 반도체 소자(100B)를 제조할 수 있다.
도 7은 또 다른 실시 예에 의한 반도체 소자(100C)의 평면도를 나타내고, 도 8은 도 7에 도시된 Ⅲ-Ⅲ' 선을 따라 절개한 단면도를 나타낸다.
도 7에 도시된 반도체 소자(100C)는 도 8에 도시된 바와 다른 단면 형상을 가질 수 있고, 도 8에 도시된 반도체 소자(100C)는 도 7에 도시된 바와 다른 평면 형상을 가질 수 있다.
이해를 돕기 위해, 도 7에서 제1 전극(ED1)과 제2 전극(ED2) 아래에 배치되어 보이지 않는 층은 점선으로 표기한다.
도 7 및 도 8을 참조하면, 또 다른 실시 예에 의한 반도체 소자(100C)는 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150), 제1 및 제2 전극(ED1, ED2) 및 제1 절연층(192)을 포함할 수 있다.
도 7 및 도 8에 도시된 반도체 소자(100C)는 제1 및 제2 전극(ED1, ED2)의 형태가 다름을 제외하면, 도 4 및 도 5에 도시된 반도체 소자(100B)와 동일하므로, 동일한 참조부호를 사용하였으며 중복되는 설명을 생략하며 다른 부분에 대해서만 설명한다.
도 1 및 도 2에 도시된 제1 및 제2 전극(ED1, ED2)이 제1 및 제2 캐비티(H1, H2)를 각각 갖고 도 4 및 도 5에 도시된 제1 및 제2 전극(ED1, ED2)이 제1 및 제2 돌출부(PR1, PR2)를 갖는 것과 달리, 도 7 및 도 8에 도시된 제1 및 제2 전극(ED1, ED2) 각각은 캐비티(H1, H2)나 돌출부(PR1, PR2)를 갖지 않는다.
대신에, 도 7 및 도 8에 도시된 반도체 소자(100C)의 경우, 제2 전극(ED2)의 제2 말단부(TE2)는 제1 전극(ED1)과 제1 절연층(192) 간의 제1 경계면(ED1-3)으로부터 제9 거리(D9)만큼 이격된 가장 자리(ED2-3)를 전계 분산부로서 포함한다. 따라서, 제2 전극(ED2)의 제2 말단부(TE2)의 전계 분산부는 제1 절연층(192) 및 제1 반도체층(130)과 수직 방향(예를 들어, z축 방향)으로 중첩될 수 있다. 예를 들어, 제9 거리(D9)는 1 ㎛ 내지 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 전극(ED1)의 제1 말단부와 제2 전극(ED2)의 제2 말단부는 제1 반도체층(130) 위에서 서로 대향하여 배치되어, 제1 개구부(OP1)를 정의한다. 이를 위해, 제2 전극(ED2)은 제2 반도체층(140)의 상부로부터 수광 구조물의 측부에 형성된 제1 절연층(192) 위를 거쳐 제1 반도체층(130)의 상부까지 연장하여 배치될 수 있다.
제1 개구부(OP1)에 노출된 제1 경계면(ED1-3)에서의 높은 전계가 제2 말단부(TE2)의 가장 자리(ED2-3)로 분산되므로, 제2 전극(ED2)에서 제1 절연층(192) 및 제1 반도체층(130)과 수직 방향으로 중첩되는 부분이 전계 분산부에 해당할 수 있다.
도 9는 또 다른 실시 예에 의한 반도체 소자(100D)의 평면도를 나타내고, 도 10은 도 9에 도시된 Ⅳ-Ⅳ' 선을 따라 절개한 단면도를 나타낸다.
도 9에 도시된 반도체 소자(100D)는 도 10에 도시된 바와 다른 단면 형상을 가질 수 있고, 도 10에 도시된 반도체 소자(100D)는 도 9에 도시된 바와 다른 평면 형상을 가질 수 있다.
이해를 돕기 위해, 도 9에서 제1 전극(ED1)과 제2 전극(ED2) 아래에 배치되어 보이지 않는 층은 점선으로 표기한다.
도 9 및 도 10을 참조하면, 또 다른 실시 예에 의한 반도체 소자(100D)는 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150), 제1 및 제2 전극(ED1, ED2) 및 제1 절연층(192)을 포함할 수 있다.
도 9 및 도 10에 도시된 반도체 소자(100D)에서 제1 및 제2 전극(ED1, ED2)의 형태가 다름을 제외하면, 도 7 및 도 8에 도시된 반도체 소자(100C)와 동일하므로, 동일한 참조부호를 사용하였으며 중복되는 설명을 생략하며, 다른 부분에 대해서만 설명한다.
즉, 도 9 및 도 10에 도시된 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150) 및 제1 절연층(192)은 도 7 및 도 8에 도시된 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150) 및 제1 절연층(192)에 각각 해당하므로, 중복되는 설명을 생략한다.
도 9 및 도 10에 도시된 반도체 소자(100D)의 경우, 제1 전극(ED1)의 제1 말단부(TE1)는 제2 전극(ED2)과 제1 절연층(192) 간의 제2 경계면(ED2-4)으로부터 제10 거리(D10)만큼 이격된 가장 자리(ED1-4)를 전계 분산부로서 포함한다.
따라서, 제1 전극(ED1)의 제1 말단부(TE1)의 전계 분산부는 제1 절연층(192) 및 제1 내지 제3 반도체층(130, 140, 150)과 수직 방향(예를 들어, z축 방향)으로 중첩될 수 있다. 예를 들어, 제10 거리(D10)는 1 ㎛ 내지 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 전극(ED1)의 제1 말단부(TE1)와 제2 전극(ED2)의 제2 말단부는 제2 반도체층(140) 위에서 서로 대향하여 배치되어, 제2 개구부(OP2)를 정의한다. 이를 위해, 제1 전극(ED1)은 제1 반도체층(130)의 상부로부터 수광 구조물의 측부에 형성된 제1 절연층(192) 위를 거쳐 제2 반도체층(140)의 상부까지 연장하여 배치될 수 있다.
제2 개구부(OP2)에 노출된 제2 경계면(ED2-4)에서의 높은 전계가 제1 말단부(TE1)의 가장 자리(ED1-4)로 분산되므로, 제1 전극(ED1)에서 제1 절연층(192) 및 제1 내지 제3 반도체층(130, 140, 150)과 수직 방향으로 중첩되는 부분이 전계 분산부에 해당할 수 있다.
도 1 내지 도 6에 도시된 반도체 소자(100A, 100B)의 경우 제1 및 제2 전극(ED1, ED2) 각각이 오믹층과 금속층을 별개로 가질 경우, 제1 오믹층(160A, 160B) 또는 제2 오믹층(170A, 170B) 중 적어도 하나가 전계 분산부를 포함할 수 있는 반면, 도 7 내지 도 10에 도시된 반도체 소자(100C, 100D)의 경우 금속층(180C, 180D)이 전계 분산부를 가짐을 알 수 있다.
전술한 실시 예에 의한 반도체 소자(100A, 100B, 100C, 100D)는 광이 기판(110)을 향해 입사되는 후면(back-side) 방식일 수도 있고, 제1 및 제2 전극(ED1, ED2)을 향해 입사되는 전면(front-side) 방식일 수도 있으며, 실시 예는 광이 입사되는 방향에 국한되지 않는다.
또한, 전술한 실시 례에 의한 반도체 소자(100A, 100B, 100C, 100D)가 수광 소자일 경우 순방향 바이어스(forward bias) 전압에서 동작하는 발광 소자와 달리 역방향 바이어스(reverse bias) 전압 또는 제로(zero) 바이어스 상태에서 동작할 수 있다. 즉, 역방향 바이어스 전압이 인가될 때(또는, 제로 바이어스 상태에서), 반도체 소자(100A, 100B, 100C, 100D)의 공핍 영역에 흡수된 광이 전기 에너지로 변환되어 광이 감지될 수 있다.
이하, 전술한 구성을 갖는 실시 예에 의한 반도체 소자(100A, 100B, 100C, 100D)와 비교 례에 의한 반도체 소자를 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 11은 비교 례에 의한 반도체 소자의 평면도를 나타내고, 도 12는 도 11에 도시된 반도체 소자를 Ⅴ-Ⅴ' 선을 따라 절개한 단면도를 나타낸다.
도 11 및 도 12에 도시된 비교 례에 의한 반도체 소자는 기판(10), 버퍼층(20), 제1 반도체층(30), 제2 반도체층(40), 제3 반도체층(50), 제1 및 제2 전극(ED1, ED2) 및 제1 절연층(92)을 포함할 수 있다.
도 9 및 도 10에 도시된 실시 예에 의한 반도체 소자(100D)의 제1 및 제2 전극(ED1, ED2)이 제1 금속층(182D) 및 제2 금속층(184D)을 포함하는 것과 달리, 도 11 및 도 12에 도시된 비교 례에 의한 반도체 소자의 제1 및 제2 전극(ED1, ED2)은 어느 금속층도 포함하지 않는다. 즉, 도 11 및 도 12에 도시된 비교 례에 의한 반도체 소자에서 제1 및 제2 전극(ED1, ED2) 각각은 오믹층만을 포함한다. 이를 제외하면, 도 11 및 도 12에 도시된 비교 례에 의한 반도체 소자는 도 9 및 도 10에 도시된 실시 예에 의한 반도체 소자(100D)와 각각 동일하므로 중복되는 설명을 생략한다. 즉, 도 11 및 도 12에 도시된 기판(10), 버퍼층(20), 제1 반도체층(30), 제2 반도체층(40), 제3 반도체층(50), 제1 및 제2 전극(ED1, ED2) 및 제1 절연층(92)은 도 9 및 도 10에 도시된 기판(110), 버퍼층(120), 제1 반도체층(130), 제2 반도체층(140), 제3 반도체층(150), 제1 및 제2 오믹층(160D, 170D) 및 제1 절연층(192)에 각각 해당한다. 또한, 제2-1 및 제2-2 반도체층(42, 44)은 제2-1 및 제2-2 반도체층(142, 144)에 각각 해당할 수 있다.
도 13a 및 도 13b는 도 11에 도시된 비교 례에 의한 발광 소자의 실물 사진을 나타낸다.
도 12를 참조하면, 제1 오믹층(ED1)의 가장 자리가 위치한 부분(P1)의 지점(y1, y4)과 제2 오믹층(ED2)의 가장 자리가 위치한 부분(P2)의 지점(y2, y3)에서의 전계(E1, E2)가 매우 높음을 알 수 있다. 이와 같이 전계가 높은 상황에서 절연층(92)의 막질의 저하 혹은 막질의 저하에 따라 충분한 두께로 절연층(92)을 형성하기 어렵기 때문에, 인해, 도 13a 또는 도 13b에 도시된 바와 같이, 제2 오믹층(ED2)의 가장 자리(A, B)에서 SiO2와 같은 절연층(92)이 파괴될 수 있다. 이와 같이 소자가 파괴(A, B)되는 현상은 인가 전압의 레벨이 낮을 때에도 야기될 수 있다.
반면에, 도 1 및 도 2에 도시된 반도체 소자(100A)의 경우, 제1 말단부 또는 제2 말단부 중 적어도 하나의 말단부에 적어도 하나의 제1 또는 제2 캐비티(H1, H2) 및 제2-1 또는 제2-2 절연층(194, 196)이 전계 분산부로서 형성됨으로써, 도 12에 도시된 지점(y1, y2, y3, y4)에서의 전계(E1, E2)가 도 2에 도시된 바와 같이 제1 및 제2 캐비티(H1, H2) 각각의 안쪽(H11, H21)과 바깥쪽(H12, H22)으로 분산될 수 있다. 이와 같이 전계(E1, E2)가 분산될 경우, 해당하는 지점(y1, y2, y3, y4)에서의 전계는 보다 낮은 전계(E3)로 감소할 수 있다. 이때, 도 1 및 도 2에 도시된 실시 예에 의한 반도체 소자(100A)에서 제1 또는 제2 전극(ED1, ED2)의 제1 또는 제2 말단부 중 적어도 하나에 도 3에 예시된 바와 같이 더 많은 캐비티(HX1, HX2, HX3)가 형성될 경우, 전계 분산 효과가 더욱 우수해질 수 있다.
또한, 도 4 및 도 5에 도시된 반도체 소자(100B)의 경우, 제1 말단부 또는 제2 말단부 중 적어도 하나의 말단부에 적어도 하나의 돌출부(PR1, PR2)가 전계 분산부로서 각각 형성됨으로써, 도 12에 도시된 지점(y1, y2, y3, y4)에서의 전계(E1, E2)가 도 5에 도시된 바와 같이 제1 및 제2 돌출부(PR1, PR2) 각각의 안쪽(PR11, PR21)과 바깥쪽(PR12, PR22)으로 분산될 수 있다. 이와 같이 전계(E1, E2)가 분산될 경우, 해당하는 지점(y1, y2, y3, y4)에서의 전계는 보다 낮은 전계(E4)로 감소할 수 있다. 이때, 도 4 및 도 5에 도시된 실시 예에 의한 반도체 소자(100B)에서 제1 또는 제2 전극(ED1, ED2)의 제1 또는 제2 말단부 중 적어도 하나에 도 6에 예시된 바와 같이 더 많은 돌출부(PRX1, PRX2, PRX3)가 형성될 경우, 전계 분산 효과가 더욱 우수해질 수 있다.
또한, 도 7 및 도 8에 도시된 반도체 소자(100C)는 제1 반도체층(130)과 제1 절연층(192) 위에서 제2 전극(ED2)의 제2 말단부(TE2)의 가장 자리(ED2-3)가 전계 분산부의 역할을 수행하기 때문에, 도 12에 도시된 지점(y1, y2, y3, y4)에서의 전계(E1, E2)가 도 8에 도시된 바와 같이 제2 전극(ED2)의 가장 자리(ED2-3)로 분산될 수 있다. 이와 같이 전계(E1, E2)가 분산될 경우, 해당하는 지점(y1, y2, y3, y4)에서의 전계는 보다 낮은 전계(E5)로 감소할 수 있다.
또한, 도 9 및 도 10에 도시된 반도체 소자(100D)는 제1 내지 제3 반도체층(130, 140, 150)과 제1 절연층(192) 위에서 제1 전극(ED1)의 제1 말단부(TE1)의 가장 자리(ED1-4)가 전계 분산부의 역할을 수행하기 때문에, 도 12에 도시된 지점(y1, y2, y3, y4)에서의 전계(E1, E2)가 도 10에 도시된 바와 같이 제1 전극(ED1)의 가장 자리(ED1-4)로 분산될 수 있다. 이와 같이 전계(E1, E2)가 분산될 경우, 해당하는 지점(y1, y2, y3, y4)에서의 전계는 보다 낮은 전계(E6)로 감소할 수 있다.
또한, 도 7 내지 도 10에 도시된 반도체 소자(100C, 100D)의 경우, 지점(y1, y2, y3, y4)에서 전계가 상대적으로 크기 때문에, 제1 절연층(192)은 이러한 큰 전계를 견딜 수 있는 내전압을 가질 수 있다.
결국, 실시 예에 의한 반도체 소자(100A, 100B, 100C, 100D)의 지점(y1, y2, y3, y4)에서의 전계(E3, E4, E5, E6)는 도 12에서의 전계(E1, E2)보다 훨씬 낮아진다. 그러므로, 도 13a 또는 도 13b에 도시된 바와 같은 소자의 파괴를 미연에 방지할 수 있다.
전술한 바와 같이, 실시 예에 의한 반도체 소자(100A 내지 100D)는 제1 전극(ED1)의 제1 말단부 또는 제2 전극(ED2)의 제2 말단부 중 적어도 하나에 전계 분산부를 부여하여, 높은 전계를 분산시켜 낮출 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C, 100D: 반도체 소자 110: 기판
120: 버퍼층 130: 제1 반도체층
140: 제2 반도체층 142: 제2-1 반도체층
144: 제2-2 반도체층 150: 제3 반도체층
160A, 160B, 160C, 160D: 제1 오믹층
170A, 170B, 170C, 170D: 제2 오믹층
180C, 180D: 금속층 192: 제1 절연층
194: 제2-1 절연층 196: 제2-2 절연층

Claims (22)

  1. 기판;
    상기 기판 위에 배치되며, 서로 다른 도전형을 갖는 제1 및 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 제3 반도체층;
    상기 제1 반도체층 위에 배치된 제1 전극;
    상기 제2 반도체층 위에 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에서 노출된 상기 제1, 제2 또는 제3 반도체층 중 적어도 하나의 위에 배치된 제1 절연층; 및
    제2 절연층;을 포함하고,
    상기 제1 전극의 양 말단부 중에서 상기 제2 전극과 가까운 제1 말단부 또는 제2 전극의 제2 말단부 중 적어도 하나는 전계 분산부를 가지며,
    상기 전계 분산부는 상기 제1 반도체층 또는 상기 제2 반도체층과 접하는 적어도 하나의 캐비티를 포함하며,
    상기 제2 절연층은 상기 적어도 하나의 캐비티 내에 배치되는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 전계 분산부는
    상기 제1 또는 제2 반도체층으로 돌출된 적어도 하나의 돌출부를 포함하는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1 항에 있어서, 상기 제2 말단부에 포함된 상기 전계 분산부는
    상기 제1 전극과 상기 제1 절연층 간의 제1 경계면으로부터 제9 거리만큼 이격된 가장 자리를 갖고,
    상기 제1 절연층 및 상기 제1 반도체층과 수직 방향으로 중첩된 반도체 소자.
  14. 제1 항에 있어서, 상기 제1 말단부에 포함된 상기 전계 분산부는
    상기 제1 절연층과 상기 제2 전극 간의 제2 경계면으로부터 제10 거리만큼 이격된 가장 자리를 갖고,
    상기 제1 절연층 및 상기 제1 내지 제3 반도체층과 수직 방향으로 중첩된 반도체 소자.
  15. 삭제
  16. 삭제
  17. 삭제
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  21. 삭제
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