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KR102488896B1 - 스위치 소자 및 기억 장치 - Google Patents

스위치 소자 및 기억 장치 Download PDF

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KR102488896B1
KR102488896B1 KR1020177026221A KR20177026221A KR102488896B1 KR 102488896 B1 KR102488896 B1 KR 102488896B1 KR 1020177026221 A KR1020177026221 A KR 1020177026221A KR 20177026221 A KR20177026221 A KR 20177026221A KR 102488896 B1 KR102488896 B1 KR 102488896B1
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voltage
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switch
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KR1020177026221A
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가즈히로 오바
히로아키 세이
세이지 노노구치
다케유키 소네
미노루 이카라시
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술의 일 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극의 사이에 형성된 스위치층을 구비하고 있다. 스위치층은, 칼코겐 원소를 포함하여 구성되어 있다. 스위치층에서는, 제1 전극 근방의 제1 영역과, 제1 영역과 비교하여 제2 전극 근방의 제2 영역에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다.

Description

스위치 소자 및 기억 장치
본 개시는, 전극 사이에 칼코게나이드층을 갖는 스위치 소자, 및 그것을 구비한 기억 장치에 관한 것이다.
최근, ReRAM(Resistance Random Access Memory)이나 PRAM(Phase-Change Random Access Memory)(등록 상표) 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용 불휘발성 메모리의 대용량화가 요구되고 있다. 그러나, 현행의 액세스 트랜지스터를 사용한 저항 변화형 메모리에서는, 단위 셀당 플로어 면적이 커진다. 이 때문에, 예를 들어 NAND형 등의 플래시 메모리와 비교하면, 동일한 설계 룰을 사용하여 미세화해도 대용량화가 용이하지는 않았다. 이에 비해, 교차하는 배선 사이의 교점(크로스포인트)에 메모리 소자를 배치하는, 소위 크로스포인트 어레이 구조를 사용한 경우에는, 단위 셀당 플로어 면적이 작아져, 대용량화를 실현하는 것이 가능하게 된다.
크로스포인트형 메모리 셀에는, 메모리 소자 외에 셀 선택용 선택 소자(스위치 소자)가 설치된다. 스위치 소자로서는, 예를 들어 칼코게나이드 재료를 사용한 스위치 소자(오보닉 역치 스위치(OTS; Ovonic Threshold Switch) 소자)를 들 수 있다. OTS 소자에서는, 오프 상태의 누설 전류가 낮으며, 온 상태의 전류를 크게 함으로써 선택비를 크게 할 수 있다. 또한, OTS 소자는 스위칭 특성을 나타내므로, OTS 소자가 메모리 소자와 직렬로 접속된 경우라도, 비교적 선택비를 얻을 수 있다.
또한, 칼코게나이드층과 절연층에 의한 적층체를 구비한 셀렉터가 특허문헌 1에 개시되어 있다. 또한, 초격자 구조를 갖는 상 변화 메모리가 특허문헌 2에 개시되어 있다. 또한, PN 접합 다이오드를 상 변화 다이오드로서 구비한 PRAM이 특허문헌 3에 개시되어 있다. 또한, 저항률 분포를 갖는 전극을 구비한 상 변화 메모리가 특허문헌 4에 개시되어 있다.
일본 특허 공개 제2014-033041호 공보 일본 특허 공개 제2014-107528호 공보 일본 특허 공개 제2007-214565호 공보 국제 공개 WO2009/122569호 공보
저항 변화형 메모리 소자에서는, 기입 전압으로서, 기입측의 역치 전압보다 과잉의 전압이 인가되어도, 메모리 소자가 파괴되기 어렵다. 그 때문에, 기입 전압으로서, 기입측의 역치 전압보다 과잉의 전압이 인가된 후라도, 소거 전압의 인가에 의해, 메모리가 소거된다. 그런데, 소거 전압으로서, 소거측의 역치 전압보다 큰 전압 인가에 의해 소거를 행한 후에, 추가로 과잉의 전압이 인가되고, 브레이크 다운하는 전압보다 큰 전압이 가해져 다시 저저항화되면, 메모리 소자가 파괴된다. 이러한 과소거에 의해, 메모리 소자가 파괴되어 버리면, 세트 전압이 인가되었다고 해도, 다시 메모리에 기입을 행하는 것이 곤란하게 된다고 하는 문제가 있었다.
따라서, 과소거에 의한 메모리 소자의 열화를 억제하고, 신뢰성이 높은 메모리 동작을 행하는 것을 가능하게 하는 스위치 소자, 및 그것을 구비한 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극의 사이에 형성된 스위치층을 구비하고 있다. 스위치층은, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. 스위치층에서는, 제1 전극 근방의 제1 영역과, 제1 영역과 비교하여 제2 전극 근방의 제2 영역에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다.
본 개시의 일 실시 형태의 기억 장치는, 복수의 메모리 셀을 구비하고 있다. 각 메모리 셀은, 메모리 소자 및 메모리 소자에 직접 접속된 스위치 소자를 포함하고 있다. 각 메모리 셀에 포함되는 스위치 소자는, 상기 스위치 소자와 동일한 구성으로 되어 있다.
본 개시의 일 실시 형태의 스위치 소자, 및 본 개시의 일 실시 형태의 기억 장치에서는, 스위치층에 있어서의 제1 전극 근방의 제1 영역과, 스위치층에 있어서의 제2 전극 근방의 제2 영역에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 이에 의해, 예를 들어 스위치 소자에 있어서의, 소거측의 역치 전압을, 스위치 소자에 있어서의, 기입측의 역치 전압보다 크게 할 수 있다.
본 개시의 일 실시 형태의 스위치 소자, 및 본 개시의 일 실시 형태의 기억 장치에 따르면, 스위치 소자에 있어서의, 소거측의 역치 전압을, 스위치 소자에 있어서의, 기입측의 역치 전압보다 크게 할 수 있도록 하였으므로, 과소거에 의한 메모리 소자의 열화를 억제하고, 신뢰성이 높은 메모리 동작을 행할 수 있다.
도 1은, 본 개시의 일 실시 형태에 관한 메모리 셀 어레이의 사시 구성의 일례를 도시하는 도면이다.
도 2a는, 도 1의 스위치 소자의 단면 구성의 일례를 도시하는 도면이다.
도 2b는, 도 1의 스위치 소자의 단면 구성의 일례를 도시하는 도면이다.
도 3a는, 도 1의 메모리 소자의 단면 구성의 일례를 도시하는 도면이다.
도 3b는, 도 1의 메모리 소자의 단면 구성의 일례를 도시하는 도면이다.
도 4는, 도 1의 메모리 셀의 단면 구성의 일례를 도시하는 도면이다.
도 5는, 도 1의 메모리 셀의 단면 구성의 일례를 도시하는 도면이다.
도 6은, 도 1의 메모리 셀의 단면 구성의 일례를 도시하는 도면이다.
도 7은, 도 1의 메모리 셀의 단면 구성의 일례를 도시하는 도면이다.
도 8은, 도 1의 메모리 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 9는, 비교예에 관한 스위치 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 10은, 비교예에 관한 메모리 셀에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 11은, 비교예에 관한 스위치 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 12는, 비교예에 관한 메모리 셀에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 13은, 도 1의 스위치 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 14는, 도 1의 메모리 셀에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 15a는, 도 2a의 스위치 소자의 단면 구성의 일 변형례를 도시하는 도면이다.
도 15b는, 도 2b의 스위치 소자의 단면 구성의 일 변형례를 도시하는 도면이다.
도 16a는, 도 2a의 스위치 소자의 단면 구성의 일 변형례를 도시하는 도면이다.
도 16b는, 도 2b의 스위치 소자의 단면 구성의 일 변형례를 도시하는 도면이다.
도 17은, 도 2a, 도 2b의 스위치 소자의 단면 구성의 일 변형례를 도시하는 도면이다.
도 18a는, 시료 01의 IV 특성의 일례를 도시하는 도면이다.
도 18b는, 시료 02의 IV 특성의 일례를 도시하는 도면이다.
도 18c는, 시료 03의 IV 특성의 일례를 도시하는 도면이다.
이하, 개시를 실시하기 위한 형태에 대하여, 도면을 참조하여 상세하게 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시 형태
스위치층이 2층으로 구성되어 있는 예
2. 변형례
변형례 A: 스위치 층 내에 확산 억제층을 형성한 예
변형례 B: 스위치층을 3개 이상의 층으로 구성한 예
변형례 C: 스위치층 내의 조성비가 적층 방향으로 그라데이션을 갖는 예
변형례 D: 메모리층의 베리에이션
변형례 E: 스위치 소자와 메모리 소자의 접속 방법의 베리에이션
변형례 F: 비트선 또는 워드선이 적층 방향으로 연장되어 있는 예
3. 실시예
<1. 실시 형태>
도 1은, 본 개시의 일 실시 형태에 관한 메모리 셀 어레이(1)의 사시 구성을 도시한 것이다. 메모리 셀 어레이(1)는, 본 개시의 「기억 장치」의 일 구체예에 상당한다. 메모리 셀 어레이(1)는, 소위 크로스포인트 어레이 구조를 구비하고 있으며, 예를 들어 도 1에 도시한 바와 같이, 각 워드선(WL)과 각 비트선(BL)이 서로 대향하는 위치(크로스포인트)에 하나씩 메모리 셀(10)을 구비하고 있다. 즉, 메모리 셀 어레이(1)는, 복수의 워드선(WL)과, 복수의 비트선(BL)과, 크로스포인트마다 하나씩 배치된 복수의 메모리 셀(10)을 구비하고 있다. 메모리 셀(10)은, 본 개시의 「메모리 셀」의 일 구체례에 상당한다. 워드선(WL) 및 비트선(BL)은, 본 개시의 「제1 배선」 「제2 배선」의 일 구체례에 상당한다.
각 워드선(WL)은, 서로 공통의 방향으로 연장되어 있다. 각 비트선(BL)은, 워드선(WL)의 연장 방향과는 상이한 방향(예를 들어, 워드선(WL)의 연장 방향과 직교하는 방향)이며, 또한 서로 공통의 방향으로 연장되어 있다. 복수의 워드선(WL)은, 하나 또는 복수의 층 내에 배치되어 있으며, 예를 들어 도 1에 도시한 바와 같이, 복수의 계층으로 나누어져 배치되어 있다. 복수의 비트선(BL)은, 하나 또는 복수의 층 내에 배치되어 있으며, 예를 들어 도 1에 도시한 바와 같이, 복수의 계층으로 나누어져 배치되어 있다.
복수의 워드선(WL)이 복수의 계층으로 나누어져 배치되어 있는 경우, 복수의 워드선(WL)이 배치된 제1층과, 복수의 워드선(WL)이 배치된, 제1층에 인접하는 제2층의 사이의 층 내에, 복수의 비트선(BL)이 배치되어 있다. 복수의 비트선(BL)이 복수의 계층으로 나누어져 배치되어 있는 경우, 복수의 비트선(BL)이 배치된 제3층과, 복수의 비트선(BL)이 배치된, 제3층에 인접하는 제4층의 사이의 층 내에, 복수의 워드선(WL)이 배치되어 있다. 복수의 워드선(WL)이 복수의 계층으로 나누어져 배치됨과 함께, 복수의 비트선(BL)이 복수의 계층으로 나누어져 배치되어 있는 경우, 복수의 워드선(WL) 및 복수의 비트선(BL)은, 메모리 셀 어레이(1)의 적층 방향에 있어서 교대로 배치되어 있다.
(메모리 셀(10))
메모리 셀 어레이(1)는, 기판 상에 2차원 혹은 3차원 배치된 복수의 메모리 셀(10)을 구비하고 있다. 기판은, 예를 들어 각 워드선(WL) 및 각 비트선(BL)과 전기적으로 접속된 배선군이나, 그 배선군과 외부 회로를 연결하기 위한 회로 등을 갖고 있다. 메모리 셀(10)은, 메모리 소자(30)와, 메모리 소자(30)에 직접 접속된 스위치 소자(20)를 포함하여 구성되어 있다. 스위치 소자(20)는, 본 개시의 「스위치 소자」의 일 구체례에 상당한다. 메모리 소자(30)는, 본 개시의 「메모리 소자」의 일 구체례에 상당한다.
예를 들어, 메모리 소자(30)가 워드선(WL) 근방에 배치되고, 스위치 소자(20)가 비트선(BL) 근방에 배치되어 있다. 또한, 메모리 소자(30)가 비트선(BL) 근방에 배치되고, 스위치 소자(20)가 워드선(WL) 근방에 배치되어 있어도 된다. 또한, 어떠한 층 내에 있어서, 메모리 소자(30)가 워드선(WL) 근방에 배치되고, 스위치 소자(20)가 비트선(BL) 근방에 배치되어 있는 경우에, 그 층에 인접하는 층 내에 있어서, 메모리 소자(30)가 비트선(BL) 근방에 배치되고, 스위치 소자(20)가 워드선(WL) 근방에 배치되어 있어도 된다. 또한, 각 층에 있어서, 메모리 소자(30)가 스위치 소자(20) 상에 형성되어 있어도 되고, 반대로, 스위치 소자(20)가 메모리 소자(30) 상에 형성되어 있어도 된다.
이어서, 스위치 소자(20) 및 메모리 소자(30)에 대하여 설명한다. 도 2a, 도 2b는, 스위치 소자(20)의 단면 구성의 일례를 도시한 것이다. 도 3a, 도 3b는, 메모리 소자(30)의 단면 구성의 일례를 도시한 것이다. 도 4 내지 도 7은, 메모리 셀(10)의 단면 구성의 일례를 도시한 것이며, 스위치 소자(20) 및 메모리 소자(30)의 조합의 일례를 도시한 것이다.
(스위치 소자(20))
스위치 소자(20)는, 제1 전극(21)과, 제1 전극(21)에 대향 배치된 제2 전극(23)과, 제1 전극(21)과 제2 전극(23)의 사이에 형성된 스위치층(22)을 갖고 있다. 제1 전극(21) 및 제2 전극(23)은, 본 개시의 「제1 전극」 「제2 전극」의 일 구체례에 상당한다. 제1 전극(21)은, 도 2a, 도 2b에 도시한 바와 같이 비트선(BL) 또는 워드선(WL)을 겸하고 있어도 되며, 비트선(BL) 및 워드선(WL)과는 별체로 설치되어 있어도 된다. 제1 전극(21)이 비트선(BL) 및 워드선(WL)과는 별체로 설치되어 있는 경우에는, 제1 전극(21)은, 비트선(BL) 또는 워드선(WL)과 전기적으로 접속되어 있다. 제2 전극(23)은, 메모리 소자(30)의 전극을 겸하고 있어도 되며, 메모리 소자(30)의 전극과는 별체로 설치되어 있어도 된다. 제2 전극(23)이 메모리 소자(30)의 전극과는 별체로 설치되어 있는 경우에는, 제2 전극(23)은, 메모리 소자(30)의 전극과 전기적으로 접속되어 있다.
제1 전극(21) 및 제2 전극(23)은, 예를 들어 반도체 프로세스에 사용되는 배선 재료에 의해 구성되어 있다. 제1 전극(21) 및 제2 전극(23)은, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 질화탄탈륨(TaN) 또는 실리사이드 등에 의해 구성되어 있다. 제1 전극(21) 또는 제2 전극(23)이 Cu 등의 전계에서 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는, Cu 등을 포함하는 제1 전극(21) 또는 제2 전극(23)의 표면이, 이온 전도나 열확산하기 어려운 배리어성 재료로 피복되어 있어도 된다. 이온 전도나 열확산하기 어려운 배리어성 재료로서는, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 또는 질화탄탈륨(TaN), 티타늄텅스텐(TiW), 질화티타늄텅스텐(TiWN) 등을 들 수 있다.
제2 전극(23)은, 전계의 인가에 의해 스위치층(22) 또는 이온원층(32B)(후술함)에 포함되는 칼코겐 원소가 확산되는 것을 방지하는 재료에 의해 구성되어 있는 것이 바람직하다. 이것은, 예를 들어 이온원층(32B)에는 메모리 동작 기입 상태를 유지시키는 원소로서 전이 금속 원소가 포함되어 있는 경우가 있으며, 그 경우에는, 전이 금속 원소가 전계의 인가에 의해 스위치층(22)으로 확산되면 스위치 특성이 열화될 우려가 있기 때문이다. 또한, 제1 전극(21)은, 전계의 인가에 의해 스위치층(22)에 포함되는 칼코겐 원소가 확산되는 것을 방지하는 재료에 의해 구성되어 있는 것이 바람직하다.
이것은, 스위치층(22)에 포함될 수 있는 칼코겐 원소의 하나인 Te는, Al, Cu 등을 주로 한 일반적인 반도체 회로에 사용되는 전극 재료와 접하면, 반응 혹은 합금화하기 쉽고, 그러한 반응이 일어남으로써 스위치 소자(20)의 특성이 현저하게 열화되기 때문이다. 따라서, 제1 전극(21) 및 제2 전극(23) 중 적어도 한쪽의 전극은, 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는 배리어 재료를 포함하여 구성되어 있는 것이 바람직하다. 배리어 재료로서는, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄텅스텐(TiW), 질화티타늄텅스텐(TiWN) 등을 들 수 있다. 또한, 제1 전극(21) 또는 제2 전극(23) 모두가, 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는 배리어 재료에 의해 구성되어 있을 필요는 없다. 예를 들어, 제1 전극(21) 또는 제2 전극(23) 중, 스위치층(22)에 접하는 부분만이, 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는 배리어 재료에 의해 구성되어 있어도 된다.
스위치층(22)은, 주기율표 제16족의 원소, 구체적으로는 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. OTS 현상을 갖는 스위치 소자(20)에서는, 스위칭을 위한 전압 바이어스를 인가해도 스위치층(22)은 아몰퍼스 구조를 유지하여 상 변화하지 않는 것이 바람직하며, 아몰퍼스 구조가 안정될수록, 안정되게 OTS 현상을 발생시킬 수 있다. 스위치층(22)은, 상기 칼코겐 원소 외에, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소를 더 포함하여 구성되어 있는 것이 바람직하다. 스위치층(22)은, 또한 질소(N)를 포함하여 구성되어 있는 것이 보다 바람직하다. 스위치층(22)은, BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, BCSiTeN 중 어느 조성을 포함하여 구성되어 있는 것이 바람직하다.
비교적 원자 반경이 큰 원소에 비교적 원자 반경이 작은 원소가 첨가되면, 구성 원소의 원자 반경의 차가 커져, 결정 구조를 형성하는 것이 용이하지는 않게 되므로, 아몰퍼스 구조가 안정화되기 쉬워진다. 따라서, 스위치층(22)과 같이, 원자 반경이 비교적 큰 Te 등의 칼코겐 원소를 포함하는 층 내에 비교적 원자 반경이 작은 붕소(B) 등의 원소가 첨가되어 있는 경우에는, 층 내에는 원자 반경이 상이한 복수의 원소가 존재하게 되고, 아몰퍼스 구조가 안정화된다.
붕소(B)에서는, 반금속 중에서도 특히 단체로도 도전성이 낮으므로, 스위치층(22) 내에 붕소(B)가 포함됨으로써, 스위치층(22)의 저항값이 높아진다. 또한, 붕소(B)에서는, 칼코겐 원소와 비교하여 원자 반경이 작으므로, 스위치층(22) 내에 붕소(B)가 포함됨으로써, 스위치층(22)의 아몰퍼스 구조가 안정화되고, OTS 현상이 안정되게 발현된다.
탄소(C)는, 그래파이트 등에서 보이는 sp2 궤도를 취하는 구조 이외에서는, 스위치층(22)을 고저항화할 수 있다. 또한, 탄소(C)에서는, 칼코겐 원소와 비교하여 이온 반경이 작으므로, 스위치층(22)의 아몰퍼스 구조가 안정화되고, OTS 현상이 안정되게 발현된다.
질소(N)는, 붕소(B), 탄소(C) 또는 규소(Si)와 결합한다. 그 때문에, 스위치층(22) 내에, 질소(N)와, 붕소(B), 탄소(C) 또는 규소(Si)가 스위치층(22)에 포함됨으로써, 스위치층(22)의 저항값이 높아진다. 예를 들어, 질소(N)와 붕소(B)가 결합한 a-BN의 밴드 갭은, 아몰퍼스 상태에서도 5.05로 되어 있다. 이와 같이, 스위치층(22) 내에, 질소(N)가 포함되어 있는 경우에는, 스위치층(22) 내에 질소(N)가 포함되어 있지 않은 경우와 비교하여, 스위치층(22)의 저항값이 크므로, 누설 전류가 억제된다. 또한, 질소(N)와, 붕소(B), 탄소(C) 또는 규소(Si)의 결합물이 스위치층(22) 내에 분산됨으로써, 아몰퍼스 구조가 안정화된다.
스위치층(22)은, 아몰퍼스상과 결정상의 상 변화를 수반하지 않고, 인가 전압을 소정의 역치 전압(스위칭 역치 전압) 이상으로 올림으로써 저저항 상태로 변화하고, 인가 전압을 상기 역치 전압(스위칭 역치 전압)보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는 것이다. 즉, 스위치층(22)은, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 제1 전극(21) 및 제2 전극(23)을 통한 전압 펄스 혹은 전류 펄스의 인가에 의해, 스위치층(22)의 상 변화를 발생시키지 않는 것이다. 또한, 스위치층(22)은, 전압 인가에 의한 이온의 이동에 의해 형성되는 전도 경로가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것이다.
스위치층(22)은, 쌍방향 스위치로서 기능하도록 되어 있다. 스위치층(22)은, 제1 전극(21)의 전압이 제2 전극(23)의 전압보다 높아지는 제1 전압이 제1 전극(21) 및 제2 전극(23) 사이에 인가되었을 때, 제1 전압의 절댓값이 제1 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 제1 전압의 절댓값이 제1 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있다. 스위치층(22)은, 또한 제2 전극(23)의 전압이 제1 전극(21)의 전압보다 높아지는 제2 전압이 제1 전극(21) 및 제2 전극(23) 사이에 인가되었을 때, 제2 전압의 절댓값이 제2 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 제2 전압의 절댓값이 제2 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있다.
스위치층(22)은, 메모리 셀(10)을 저저항화하는 기입 전압 Vw가 메모리 셀(10)에 인가되었을 때의, 제1 전극(21) 및 제2 전극(23) 사이의 제3 전압의 절댓값이 제3 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 제3 전압의 절댓값이 제3 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있다. 스위치층(20)은, 메모리 셀(10)을 고저항화하는 소거 전압 Vr이 메모리 셀(10)에 인가되었을 때의, 제1 전극(21) 및 제2 전극(23) 사이의 제4 전압의 절댓값이 제4 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 제4 전압의 절댓값이 제4 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있다.
스위치층(22)에서는, 메모리 셀(10)에 대한 데이터 기입이 행해질 때(이하, 「기입 시」라고 칭함)의 IV 특성과, 메모리 셀(10)로 기입된 데이터의 소거가 행해질 때(이하, 「소거 시」라고 칭함)의 IV 특성이 서로 다르다. 구체적으로는, 스위치층(22)에서는, 기입 시의 역치 전압 Vth1(제3 역치 전압)의 절댓값과, 소거 시의 역치 전압 Vth2(제4 역치 전압)의 절댓값이 서로 다르다. 즉, 스위치층(22)은, 기입 시와 소거 시에 IV 특성(구체적으로는 역치 전압)이 서로 다른 비대칭성을 갖고 있다.
스위치층(22)에서는, 제1 전극(21) 근방의 제1 영역(22α)과, 제1 영역(22α)과 비교하여 제2 전극(23) 근방의 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 스위치층(22)에서는, 또한 제1 영역(22α)과 제2 영역(22β)에 있어서, 상술한 부수 원소의 조성비, 또는 상술한 부수 원소의 종류가 서로 다르다.
스위치층(22)에서는, 제1 역치 전압의 절댓값과, 제2 역치 전압의 절댓값이 서로 다르도록, 제1 영역(22α)과 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소나 그 밖의 성분 원소의 종류가 서로 다르다. 구체적으로는, 스위치층(22)에서는, 기입 시의 역치 전압 Vth1(제3 역치 전압)의 절댓값과, 소거 시의 역치 전압 Vth2(제4 역치 전압)의 절댓값이 서로 다르도록, 제1 영역(22α)과 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소나 그 밖의 성분 원소의 종류가 서로 다르다. 보다 구체적으로는, 스위치층(22)에서는, 소거 시의 역치 전압 Vth2(제4 역치 전압)의 절댓값이 기입 시의 역치 전압 Vth1(제3 역치 전압)의 절댓값보다 커지도록, 제1 영역(22α)과 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소나 그 밖의 성분 원소의 종류가 서로 다르다.
저항 변화층(32A)이 이온원층(32B)보다 스위치 소자(20) 근방의 위치에 형성되어 있는 경우에는, 제1 영역(22α) 및 제2 영역(22β) 중, 칼코겐 원소의 조성비가 상대적으로 작은 쪽(제1 영역(22α))이, 메모리 소자(30)로부터 이격된 위치에 배치되어 있다(도 4, 도 7 참조). 또한, 저항 변화층(32A)이 이온원층(32B)보다 스위치 소자(20)로부터 이격된 위치에 형성되어 있는 경우에는, 제1 영역(22α) 및 제2 영역(22β) 중, 칼코겐 원소의 조성비가 상대적으로 작은 쪽(제2 영역(22β))이, 메모리 소자(30) 근방의 위치에 배치되어 있다(도 5, 도 6 참조).
제1 영역(22α)이, 제1 전극(21) 및 제2 전극(23) 중, 소거 시에 전위가 높은 쪽의 전극 근방의 영역인 것으로 한다(도 4, 도 7 참조). 이때, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소의 조성비가, 제1 영역(22α)에 있어서 상대적으로 작고, 제2 영역(22β)에 있어서 상대적으로 크게 되어 있다. 또한, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소의 조성비가, 제1 영역(22α)에 있어서 상대적으로 크고, 제2 영역(22β)에 있어서 상대적으로 작게 되어 있다. 스위치층(22)이, 예를 들어 텔루륨(Te) 및 붕소(B)를 포함하여 구성되어 있는 것으로 한다. 이때, 텔루륨(Te)의 조성비가, 제1 영역(22α)에 있어서 상대적으로 작고, 제2 영역(22β)에 있어서 상대적으로 크게 되어 있으며, 붕소(B)의 조성비가, 제1 영역(22α)에 있어서 상대적으로 크고, 제2 영역(22β)에 있어서 상대적으로 작게 되어 있다.
제2 영역(22β)이, 제1 전극(21) 및 제2 전극(23) 중, 소거 시에 전위가 높은 쪽의 전극 근방의 영역인 것으로 한다(도 5, 도 6 참조). 이때, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소의 조성비가, 제2 영역(22β)에 있어서 상대적으로 작고, 제1 영역(22α)에 있어서 상대적으로 크게 되어 있다. 또한, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소의 조성비가, 제2 영역(22β)에 있어서 상대적으로 크고, 제1 영역(22α)에 있어서 상대적으로 작게 되어 있다. 스위치층(22)이, 예를 들어 텔루륨(Te) 및 붕소(B)를 포함하여 구성되어 있는 것으로 한다. 이때, 텔루륨(Te)의 조성비가, 제2 영역(22β)에 있어서 상대적으로 작고, 제1 영역(22α)에 있어서 상대적으로 크게 되어 있으며, 붕소(B)의 조성비가, 제2 영역(22β)에 있어서 상대적으로 크고, 제1 영역(22α)에 있어서 상대적으로 작게 되어 있다.
스위치층(22)은, 예를 들어 도 2a, 도 2b에 도시한 바와 같이, 적층된 2개의 층(제1층(22A), 제2층(22B))을 갖고 있다. 제1층(22A)과 제2층(22B)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 또한, 제1층(22A)과 제2층(22B)에 있어서, 상술한 부수 원소의 조성비, 또는 상술한 부수 원소의 종류가 서로 다르다.
제1 역치 전압의 절댓값과, 제2 역치 전압의 절댓값이 서로 다르도록, 제1층(22A)과 제2층(22B)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 구체적으로는, 기입 시의 역치 전압 Vth1(제3 역치 전압)의 절댓값과, 소거 시의 역치 전압 Vth2(제4 역치 전압)의 절댓값이 서로 다르도록, 제1층(22A)과 제2층(22B)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 보다 구체적으로는, 소거 시의 역치 전압 Vth2(제4 역치 전압)의 절댓값이 기입 시의 역치 전압 Vth1(제3 역치 전압)의 절댓값보다 커지도록, 제1층(22A)과 제2층(22B)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다.
저항 변화층(32A)이 이온원층(32B)보다 스위치 소자(20) 근방의 위치에 형성되어 있는 경우에는, 제1층(22A) 및 제2층(22B) 중, 칼코겐 원소의 조성비가 상대적으로 작은 쪽(제1층(22A))이, 메모리 소자(30)로부터 이격된 위치에 배치되어 있다(도 4, 도 7 참조). 또한, 저항 변화층(32A)이 이온원층(32B)보다 스위치 소자(20)로부터 이격된 위치에 형성되어 있는 경우에는, 제1층(22A) 및 제2층(22B) 중, 칼코겐 원소의 조성비가 상대적으로 작은 쪽(제1층(22A))이, 메모리 소자(30) 근방의 위치에 배치되어 있다(도 5, 도 6 참조). 이때, 제1층(22A)은, 제1 전극(21) 및 제2 전극(23) 중, 소거 시에 전위가 높은 쪽의 전극 근방에 형성되어 있고, 제2층(22B)은, 제1 전극(21) 및 제2 전극(23) 중, 소거 시에 전위가 낮은 쪽의 전극 근방에 형성되어 있다(도 4 내지 도 7 참조). 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소의 조성비가, 제1층(22A)에 있어서 상대적으로 작고, 제2층(22B)에 있어서 상대적으로 크게 되어 있다. 또한, 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소의 조성비가, 제1층(22A)에 있어서 상대적으로 크고, 제2층(22B)에 있어서 상대적으로 작게 되어 있다. 제1층(22A) 및 제2층(22B)이, 예를 들어 텔루륨(Te) 및 붕소(B)를 포함하여 구성되어 있는 것으로 한다. 이때, 텔루륨(Te)의 조성비가, 제1층(22A)에 있어서 상대적으로 작고, 제2층(22B)에 있어서 상대적으로 크게 되어 있으며, 붕소(B)의 조성비가, 제1층(22A)에 있어서 상대적으로 크고, 제2층(22B)에 있어서 상대적으로 작게 되어 있다.
(메모리 소자(30))
메모리 소자(30)는, 제3 전극(31)과, 제3 전극(31)에 대향 배치된 제4 전극(33)과, 제3 전극(31) 및 제4 전극(33)의 사이에 형성된 메모리층(32)을 갖고 있다. 메모리 소자는, 쌍방향 저항 변화 메모리이다. 메모리층(32)은, 저항 변화층(32A) 및 이온원층(32B)이 적층된 적층 구조에 의해 구성되어 있다.
이온원층(32B)은, 전계의 인가에 의해 저항 변화층(32A) 내에 전도 경로를 형성하는 가동 원소를 포함하고 있다. 이 가동 원소는, 예를 들어 전이 금속 원소, 알루미늄(Al), 구리(Cu) 또는 칼코겐 원소이다. 칼코겐 원소로서는, 예를 들어 텔루륨(Te), 셀레늄(Se) 또는 황(S)을 들 수 있다. 전이 금속 원소로서는, 주기율표 제4족 내지 제6족의 원소이며, 예를 들어 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo) 또는 텅스텐(W) 등을 들 수 있다. 이온원층(32B)은, 상기 가동 원소를 1종 혹은 2종 이상 포함하여 구성되어 있다. 또한, 이온원층(32B)은, 산소(O), 질소(N), 상기 가동 원소 이외의 원소(예를 들어, 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni) 또는 백금(Pt)) 또는 규소(Si) 등을 포함하고 있어도 상관없다.
저항 변화층(32A)은, 예를 들어 금속 원소 혹은 비금속 원소의 산화물, 또는 금속 원소 혹은 비금속 원소의 질화물에 의해 구성되어 있고, 제3 전극(31) 및 제4 전극(33)의 사이에 소정의 전압을 인가한 경우에 저항 변화층(32A)의 저항값이 변화하는 것이다. 저항 변화층(32A)은, 예를 들어 알루미늄(Al)을 포함하는 산화물층이다. 예를 들어, 제3 전극(31) 및 제4 전극(33)의 사이에 전압이 인가되면, 이온원층(32B)에 포함되는 전이 금속 원소가 저항 변화층(32A) 내로 이동하여 전도 경로가 형성되고, 이에 의해 저항 변화층(32A)이 저저항화한다. 또한, 저항 변화층(32A) 내에서 산소 결함이나 질소 결함 등의 구조 결함이 발생하여 전도 경로가 형성되고, 저항 변화층(32A)이 저저항화한다. 또한, 저항 변화층(32A)이 저저항화할 때 인가되는 전압의 방향과는 역방향의 전압이 인가됨으로써, 전도 경로가 절단되거나, 또는 도전성이 변화하고, 저항 변화층(32A)은 고저항화한다.
또한, 저항 변화층(32A)에 포함되는 금속 원소 및 비금속 원소는 반드시 모두가 산화물의 상태는 아니어도 되며, 일부가 산화되어 있는 상태여도 된다. 또한, 저항 변화층(32A)의 초기 저항값은, 예를 들어 수MΩ 내지 수백 GΩ 정도의 소자 저항이 실현되면 되며, 소자의 크기나 이온원층(32B)의 저항값에 따라서도 그 최적값이 변화하지만, 그 막 두께는 예를 들어 1nm 내지 10nm 정도가 바람직하다.
제3 전극(31)은, 도 4 내지 도 7에 도시한 바와 같이 스위치 소자(20)의 전극을 겸하고 있어도 되고, 스위치 소자(20)의 전극과는 별체로 설치되어 있어도 된다. 제4 전극(33)은, 워드선(WL) 또는 비트선(BL)을 겸하고 있어도 되고, 워드선(WL) 및 비트선(BL)과는 별체로 설치되어 있어도 된다. 제4 전극(33)이 워드선(WL) 및 비트선(BL)과는 별체로 설치되어 있는 경우에는, 제4 전극(33)은, 워드선(WL) 또는 비트선(BL)과 전기적으로 접속되어 있다.
이어서, 비교예를 참조하면서, 본 실시 형태의 메모리 셀 어레이(1)의 동작에 대하여 설명한다.
도 8은, 메모리 소자(30)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 9는, 비교예에 관한 스위치 소자(120)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 10은, 도 8의 메모리 소자(30) 및 도 9의 스위치 소자(120)를 구비한 메모리 셀(110)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 11은, 비교예에 관한 스위치 소자(220)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 12는, 도 8의 메모리 소자(30) 및 도 11의 스위치 소자(220)를 구비한 메모리 셀(210)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 13은, 스위치 소자(20)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 도 14는, 도 8의 메모리 소자(30) 및 도 13의 스위치 소자(20)를 구비한 메모리 셀(10)에 인가되는 전압 및 전류의 관계의 일례를 도시한 것이다. 또한, 본 개시의 스위치 소자(20), 메모리 소자(30) 및 메모리 셀(10)은, 여기서 예로 들고 있는 전압이나 전류값에 한정되는 것은 아니다.
도 8로부터 알 수 있는 바와 같이, 메모리 소자(30)에서는, 순바이어스(기입 전압)의 증가에 수반하여 전류값이 상승하고, 소정의 기입 전압(예를 들어, 약 3.5V 정도)에 있어서 저항 변화층(32A)에 있어서의 전도 경로의 형성에 의한 기입 동작이 행해지고, 메모리층(32)이 저저항 상태로 변화하여 전류가 증대된다. 즉, 메모리 소자(30)는, 기입 전압의 인가에 의해 저저항 상태로 되고, 이 저저항 상태는 인가 전압 정지 후에도 유지된다.
스위치 소자(120)에 기입 전압이 인가되면, 스위치 소자(120)에서는, 기입 전압의 증가에 수반하여 전류가 상승하고, 소정의 역치 전압 Vth1(예를 들어, 4V 정도)을 초과하면 OTS 동작에 의해 급격하게 전류가 증대, 혹은 저항이 낮아져, 온 상태로 된다. 이후, 기입 전압을 감소시켜 가면, 스위치 소자(120)의 전극에 흐르는 전류값은 서서히 감소한다. 예를 들어, 스위치 소자(120)를 구성하는 재료 및 형성 조건에 따라 다르지만, 증가 시와 거의 동등한 역치 전압으로 급격하게 저항이 상승하여 오프 상태로 된다.
메모리 셀(110)의 기입 전압의 인가 개시 및 정지에 있어서의 전류값의 스위칭 거동은, 도 9의 스위치 소자(120) 및 도 8의 메모리 소자(30)의 IV 곡선을 합한 IV 곡선으로 된다(도 10 참조). 이러한 메모리 셀(110)에서는, 예를 들어 V/2 바이어스 방식에 있어서, 메모리 셀(110)의 판독 전압(Vread)이 IV 곡선 상의 급격하게 저항 변화하는 역치보다 큰 전압으로 설정되고, Vread/2가 저항 변화의 역치보다 작은 전압으로 설정된다. 이에 의해, Vread 바이어스와 Vread/2 바이어스의 전류비로 정의되는 선택비(온/오프비)가 커진다. 또한, 상기한 바와 같이 메모리 셀(110)의 IV 곡선은, 스위치 소자(120)의 IV 곡선과, 메모리 소자(30)의 IV 곡선을 합한 것이므로, 스위치 소자(120)의 역치 전후의 저항 변화(혹은 전류 변화)가 클수록 선택비(온/오프비)가 커진다. 또한, 상기한 바와 같이 메모리 셀(110)의 IV 곡선은, 스위치 소자(120)의 IV 곡선과, 메모리 소자(30)의 IV 곡선을 합한 것이므로, 스위치 소자(120)의 역치 전후의 저항 변화(혹은 전류 변화)가 클수록 선택비(온/오프비)가 커진다. 또한, 선택비가 크면 클수록 판독 마진이 커지기 때문에, 오판독하지 않고 크로스포인트 어레이 사이즈를 크게 하는 것이 가능하게 되고, 메모리 셀 어레이의 대용량화가 한층 더 가능하게 된다.
이것은, 판독 동작뿐만 아니라, 기입 동작에 대해서도 마찬가지이다. 크로스포인트 어레이에서는, 대상의 메모리 셀(110)과 동일한 비트선(BL) 혹은 워드선(WL)에 다수의 비트가 접속되어 있다. 이 때문에, 도 10에 도시한 바와 같이, Vwrite/2와 IV 곡선의 점선의 Set 상태의 IV 루프의 교점에서 나타나는, Vwrite/2에 바이어스된 비선택 시의 누설 전류가 크면, 비선택의 메모리 셀(110)에서 오기입을 발생시킬 우려가 있다. 따라서, 기입 동작에서는, 메모리 소자(30)를 기입할 때 필요한 전류가 얻어지는 전압(예를 들어, 약 6V보다 큰 전압)으로 기입 전압 Vwrite가 설정된 후, Vwrite/2로 바이어스된 비선택의 메모리 셀(110)이 오기입을 발생시키지 않을 정도의 누설 전류로 억제되는 것이 바람직하다. 즉, Vwrite/2로 바이어스된 비선택 시의 누설 전류가 작으면 작을수록, 대규모의 크로스포인트 어레이를 오기입없이 동작시킬 수 있다. 따라서, 기입 동작 시에도 스위치 소자의 온/오프비를 크게 하는 것이, 메모리 셀 어레이의 대용량화로 이어진다.
한편, 역 바이어스(여기서는 소거 전압)가 인가되면, 스위치 소자(120)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압을 인가하였을 때와 마찬가지의 거동을 나타낸다(도 9의 IV 곡선). 이에 비해, 메모리 소자(30)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 소거 역치 전압(예를 들어, 약 2 내지 3V 정도) 이상의 전압 인가에 의해, 저저항 상태로부터 고저항 상태로 변화한다(도 8의 IV 곡선). 또한, 메모리 셀(110)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압 인가 시와 마찬가지로, 스위치 소자(120)의 IV 곡선과 메모리 소자(30)의 IV 곡선을 합한 것으로 된다(도 10의 IV 곡선).
그런데, 메모리 소자(30)가 저저항 상태로부터 고저항 상태로의 천이가 발생하여 소거 동작이 행해진 후, 더 큰 소거 전압을 인가해 가는 경우, 고저항 상태의 메모리 셀(110)에 스위치 소자(120)의 역치 전류 이상의 전류가 흐르면 스위치 소자(120)가 다시 스위치하여 고저항 상태로부터 저저항 상태로 천이한다. 이때, 스위치 소자(120)에는 유지 전압의 전압이 분압되고, 그 이외의 전압은 메모리 소자(30)에 인가된다. 이 재스위치에 의해, 메모리 소자(30)에 과대한 전압이 인가된다. 정방향과 부방향에서 스위치 소자(120)의 IV 특성이 대칭이고, 메모리 소자(30)의 고저항 상태의 저항값도 정방향과 부방향에서 대칭이고, 메모리 소자(30)의 저항 변화 역치 전류가 충분히 큰 등의 조건에서는, 이론적으로는 정방향의 스위치 전압과, 부방향의 재스위치 전압은 동등하게 된다. 그 때문에, 도 10에 도시한 바와 같이, 소거 전압이 약 6V에서 소거 동작 후의 재스위치가 일어난다. 이때, 메모리 소자(30)의 역방향 내압이, 재스위치 전압으로부터 유지 전압을 뺀 전압값보다 작은 경우에는, 메모리 소자(30)에 과대한 전압이 걸리므로, 메모리 소자(30)가 파괴된다. 또한, 도 10에 도시한 바와 같이, 소거가 완료되는 전압은 약 5V이고, 재스위치하는 전압은 약 6V이므로, 그 마진 MG는 1V로 작다. 메모리 소자(30)의 소거가 완료되는 전압에는, 일반적으로 변동이 발생하기 쉽다. 그 때문에, 마진 MG가 충분히 크지 않으면, 메모리 소자(30)를 완전히 소거하여 고저항화하는 전압의 설정이 곤란하게 되고, 기입과 소거의 안정적인 반복 동작이 곤란하게 된다.
이어서, 도 11의 스위치 소자(220)에 대하여 설명한다. 도 11의 스위치 소자(220)에서는, 도 9의 스위치 소자(120)와 비교하여, 역치 전압, 역치 전류가 크게 되어 있다. 기입 전압을 인가할 때, 스위치 소자(220)의 역치 전압이 크고, 동시에 역치 전류가 크므로, 메모리 셀(210)의 역치 전압은 약 8V로 된다(도 12). 소거 전압을 인가하였을 때에는, 도 10에 기재한 거동과 마찬가지의 거동을 나타내고, 스위치 소자(220)의 역치 전압, 역치 전류에 도달하면, 스위치 소자(220)가 스위치하고, 그 결과, 메모리 소자(30)에 충분한 전류ㆍ전압이 인가되고, 메모리 소자(30)가 저저항 상태로부터 고저항 상태로 천이하고, 메모리 소자(30)에 기입된 데이터가 소거된다. 소거 전압은, 스위치 소자(220)의 역치의 상승에 의해, 도 10일 때의 소거 전압과 비교하여 커진다.
소거 동작이 행해진 후, 더 큰 소거 전압을 인가해 가면, 스위치 소자(220)에서 재스위치가 일어난다. 그러나, 그 역치 전압은 커지므로, 메모리 셀(210)로서의 과소거 전압의 내구성이 8V로 향상된다. 또한, 마진 MG도 2V로 향상된다. 그 때문에, 안정적으로 소거할 수 있는 전압을 설정하기 쉬워진다는 점에서, 메모리 셀(210)의 기입ㆍ소거 동작의 신뢰성이 향상된다. 이와 같이 스위치 소자(220)의 역치 전압을 증대시킴으로써 메모리 소자(30)의 소거가 안정화되고, 메모리 셀(210)의 재기입 동작의 안정화로 이어진다. 그러나, 도 11의 스위치 소자(220)를 메모리 셀(210)에 사용한 경우에는, 메모리 셀(210)의 기입 전압이 지나치게 커진다. 메모리 어레이 동작의 소비 전력을 저감하여, 보다 고속의 동작을 실현하기 위해서는, 동작 전압을 가능한 한 저감하는 것이 바람직하다.
한편, 본 실시 형태의 스위치 소자(20)는, 스위치 소자(120)와 마찬가지로, 기입측에 있어서 대략 4V에서 스위치하고, 소거측에 있어서는 5V에서 스위치한다. 이에 의해, 기입 전압이 6V로 낮게 억제됨과 함께, 소거측의 재스위치 전압이 8V로 커진다(도 14). 또한, 소거 완료 전압이 약 6V이고, 소거 전압과 재스위치 전압의 마진 MG를 크게 취할 수 있기 때문에, 안정된 소거 동작이 실현된다.
이어서, 메모리 셀(10)에 있어서 도 14에 도시한 IV 특성이 발현되는 원리에 대하여 설명한다.
예를 들어, 도 4 내지 도 7에 도시한 바와 같이, 메모리층(32)에 있어서의, 이온원층(32B)측의 전압이, 저항 변화층(32A)측의 전압보다 높아지도록, 메모리 셀(10)에 전압이 인가된 경우에는, 그러한 전압 인가에 의해, 메모리 셀(10)에서는 기입 동작이 행해진다. 이때, 도 4 내지 도 7의 스위치층(22)에 있어서, 전압이 상대적으로 높은 측의 층 또는 영역의 스위치 특성이 발현된다. 따라서, 도 4, 도 7의 스위치층(22)에 있어서의 제2층(22B)(제2 영역(22β)), 또는 도 5, 도 6의 스위치층(22)에 있어서의 제2층(22B)(제1 영역(22α))의 스위치 특성이 발현되므로, 칼코겐 원소의 조성비가 큰 스위치 소자와 마찬가지로, 기입측의 역치 전압이 작아진다.
또한, 예를 들어 도 4 내지 도 7에 도시한 바와 같이, 메모리층(32)에 있어서의, 저항 변화층(32A)측의 전압이, 이온원층(32B)측의 전압보다 높아지도록, 메모리 셀(10)에 전압이 인가된 경우에는, 그러한 전압 인가에 의해, 메모리 셀(10)에서는 소거 동작이 행해진다. 이때, 도 4 내지 도 7의 스위치층(22)에 있어서, 전압이 상대적으로 높은 측의 층 또는 영역의 스위치 특성이 발현된다. 따라서, 도 4, 도 7의 스위치층(22)에 있어서의 제1층(22A)(제1 영역(22α)), 또는 도 5, 도 6의 스위치층(22)에 있어서의 제1층(22A)(제2 영역(22β))의 스위치 특성이 발현되므로, 칼코겐 원소의 조성비가 작은 스위치 소자와 마찬가지로, 소거측의 역치 전압이 커진다.
또한, 여기서 나타낸, 메모리 소자(30)의 기입 및 소거 전압은 어디까지나 일례이며, 예를 들어 0.2V 내지 5V 정도의 값을 취할 수 있다. 마찬가지로, 스위치 소자(20)의 스위치 역치 전압도 0.5V 내지 5V 정도의 값을 취할 수 있다. 이에 의해 메모리 셀(10)의 기입 소거 전압도 임의로 조정할 수 있지만, 본 개시에서는, 여기까지 설명한 바와 같이, 정ㆍ부 바이어스 방향에서 상이한 스위치 역치 전압을 상이한 구성으로 함으로써, 메모리 셀(10)의 동작을 안정시킬 수 있다.
이어서, 본 실시 형태의 메모리 셀 어레이(1)의 효과에 대하여 설명한다.
본 실시 형태에서는, 스위치층(22)에 있어서의 제1 전극(21) 근방의 제1 영역(22α)과, 스위치층(22)에 있어서의 제2 전극(23) 근방의 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류가 서로 다르다. 이에 의해, 스위치층(22)이 예를 들어 도 13에 도시한 바와 같은 비대칭의 IV 특성으로 되도록, 제1 영역(22α) 및 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비, 또는 칼코겐 원소의 종류를 설정할 수 있다. 그 결과, 스위치 소자(20)에 있어서의, 리셋측의 역치 전압을, 스위치 소자(20)에 있어서의, 세트측의 역치 전압보다 크게 할 수 있다. 따라서, 과소거에 의한 메모리 소자(30)의 열화를 억제하고, 신뢰성이 높은 메모리 동작을 행할 수 있다.
<2. 변형례>
이하에, 상기 실시 형태의 메모리 셀 어레이(1)의 변형례에 대하여 설명한다. 또한, 이하에서는, 상기 실시 형태와 공통의 구성 요소에 대해서는, 상기 실시 형태에서 부여되어 있던 부호와 동일한 부호가 부여된다. 또한, 상기 실시 형태와 상이한 구성 요소의 설명을 주로 하고, 상기 실시 형태와 공통의 구성 요소의 설명에 대해서는, 적절히 생략하는 것으로 한다.
[변형례 A]
도 15a, 도 15b는, 상기 실시 형태의 스위치 소자(20)의 일 변형례를 도시한 것이다. 본 변형례에서는, 스위치층(22)은, 제1 영역(22α)과 제2 영역(22β)의 사이에서, 또는 제1층(22A)과 제2층(22B)의 사이에서, 제1 영역(22α) 및 제2 영역(22β)(또는, 제1층(22A) 및 제2층(22B))에 포함되는 칼코겐 원소나 그 밖의 성분 원소가 확산되는 것을 억제하는 확산 억제층(24)을 갖고 있다. 확산 억제층(24)은, 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 또는 이들로부터 선택되는 적어도 1종의 원소의 질화물을 포함하여 구성되어 있다.
메모리 셀(10)에 대하여 기입 전압 Vw나 소거 전압 Vr이 반복 인가되고 있는 동안에, 제1층(22A)에 포함되는 칼코겐 원소가 제2층(22B)에 확산되거나, 제2층(22B)에 포함되는 칼코겐 원소나 그 밖의 성분 원소가 제1층(22A)에 확산되거나 하는 경우가 있다. 이 경우, 제1층(22A)에 포함되는 칼코겐 원소의 조성비와, 제2층(22B)에 포함되는 칼코겐 원소의 조성비의 차가 점차 작아져, 스위치층(22)이 갖는 IV 특성의 비대칭성이 손상되었을 때에는, 마진 MG가 작아져 버린다. 그러나, 본 변형례에서는, 확산 억제층(24)이 형성되어 있음으로써, 그러한 가능성을 확실히 줄일 수 있다.
[변형례 B]
도 16a, 도 16b는, 상기 실시 형태 및 변형례 A의 스위치 소자(20)의 일 변형례를 도시한 것이다. 상기 실시 형태 및 변형례 A에서는, 스위치층(22)은, 제1층(22A) 및 제2층(22B)이 적층된 적층 구조에 의해 구성되어 있었다. 그러나, 상기 실시 형태 및 변형례 A에 있어서, 스위치층(22)이, 제1층(22A) 및 제2층(22B)을 포함하는 3개 이상의 층이 적층된 적층 구조에 의해 구성되어 있어도 된다. 예를 들어, 스위치층(22)이, 제1층(22A)과 제2층(22B)의 사이에 제5층(25)이 삽입된 3개의 층에 의해 구성되어 있어도 된다. 이와 같이 한 경우라도, 상기 실시 형태와 마찬가지로, 과소거에 의한 메모리 소자(30)의 열화를 억제하고, 신뢰성이 높은 메모리 동작을 행할 수 있다.
[변형례 C]
도 17은, 상기 실시 형태 및 변형례 A의 스위치 소자(20)의 일 변형례를 도시한 것이다. 상기 실시 형태 및 변형례 A에서는, 스위치층(22)은, 제1층(22A) 및 제2층(22B)이 적층된 적층 구조에 의해 구성되어 있었다. 그러나, 상기 실시 형태 및 변형례 A에 있어서, 스위치층(22)이, 제1 영역(22α)과 제2 영역(22β)에 있어서, 칼코겐 원소의 조성비가 서로 다르도록 구성된 단층으로 구성되어 있어도 된다. 단, 본 변형례에서는, 스위치층(22)은, 칼코겐 원소의 조성비가 스위치 소자(20)의 적층 방향에 있어서 연속적으로 변화하는 그라데이션 구조로 되어 있다. 이와 같이 한 경우라도, 상기 실시 형태와 마찬가지로, 과소거에 의한 메모리 소자(30)의 열화를 억제하고, 신뢰성이 높은 메모리 동작을 행할 수 있다.
[변형례 D]
상기 실시 형태 및 변형례 A 내지 C에서는, 메모리층(32)은, 저항 변화층(32A) 및 이온원층(32B)이 적층된 적층 구조에 의해 구성되어 있었다. 그러나, 상기 실시 형태 및 변형례 A 내지 C에 있어서, 메모리층(32)은, 그러한 구성에 한정되는 것은 아니며, 예를 들어 TaOx, HfOx 또는 TiOx 등의 산화물을 사용한 저항 변화 메모리나, GeTeSb 등을 사용한 상 변화 메모리, 터널 자기 저항 소자를 사용한 스핀 트랜스퍼 토크형 MRAM(STT-MRAM), PCM(상 변화 메모리), 카본 나노튜브 혹은 그래핀 등의 탄소 재료를 사용한 저항 변화 메모리여도 된다.
[변형례 E]
상기 실시 형태 및 변형례 A 내지 D에서는, 스위치 소자(20)와 메모리 소자(30)가 서로 적층되어 있는 경우가 예시되어 있었다. 그러나, 상기 실시 형태 및 변형례 A 내지 D에 있어서, 스위치 소자(20)와 메모리 소자(30)의 사이에, 비선형 저항 소자가 끼워 넣어져 있어도 된다. 또한, 스위치 소자(20)와 메모리 소자(30)가 전극을 공유하지 않고, 별체로 형성되어 있어도 된다.
[변형례 F]
상기 실시 형태 및 변형례 A 내지 E에 있어서, 워드선(WL) 또는 비트선(BL)이 메모리 셀 어레이(1)의 적층 방향으로 연장되어 있어도 된다. 이 경우, 각 워드선(WL)과, 각 비트선(BL)은, 메모리 셀 어레이(1)의 적층면 내 방향에 있어서 서로 대향하게 되고, 각 메모리 셀(10)에 포함되는 스위치 소자(20) 및 메모리 소자(30)는, 메모리 셀 어레이(1)의 적층면 내 방향으로 직렬로 접속되게 된다.
<3. 실시예>
이어서, 상기 실시 형태의 메모리 셀 어레이(1)의 실시예에 대하여, 비교예를 참조하면서 설명한다.
3개의 시료 01 내지 03을 작성하였다. 이하에, 이들 시료 01 내지 03의 제조 방법에 대하여 설명한다.
시료 01을 이하와 같이 하여 제조하였다. 우선, 기판 상에, TiN층을 형성한 후, TiN층의 표면에, 두께 20nm의 BCTeN층(구체적으로는 B40C13Te17N30층)을 형성하였다. 이어서, BCTeN층의 표면에 W층을 형성하였다. 그 후, 포토리소그래피 및 드라이 에칭 등의 공지된 기술을 사용하여, TiN층, BCTeN층 및 W층을 포함하는 적층체를 선택적으로 에칭함으로써, 기판 상에, 비교예에 관한 복수의 스위치 소자(20)를 형성하였다. 이와 같이 하여 형성한 것을 시료 01이라고 칭한다.
시료 02를 이하와 같이 하여 제조하였다. 우선, 기판 상에, TiN층을 형성한 후, TiN층의 표면에, 두께 10nm의 첫 번째 BCTeN층(구체적으로는 B40C13Te17N30층)을 형성한 후, 이어서, 두께 10nm의 두 번째 BCTeN층(구체적으로는 B43C14Te7N36층)을 형성하였다. 이어서, 두 번째 BCTeN층의 표면에 W층을 형성하였다. 그 후, 포토리소그래피 및 드라이 에칭 등의 공지된 기술을 사용하여, TiN층, 조성비가 서로 다른 2개의 BCTeN층 및 W층을 포함하는 적층체를 선택적으로 에칭함으로써, 기판 상에, 조성비가 서로 다른 2개의 BCTeN층을 포함하는 스위치층(22)을 구비한 복수의 스위치 소자(20)를 형성하였다. 이와 같이 하여 형성한 것을 시료 02라고 칭한다.
시료 03을 이하와 같이 하여 제조하였다. 우선, 기판 상에, TiN층을 형성한 후, TiN층의 표면에, 두께 10nm의 첫 번째 BCTeN층(구체적으로는 B43C14Te7N36층)을 형성한 후, 이어서, 두께 10nm의 두 번째 BCTeN층(구체적으로는 B40C13Te17N30층)을 형성하였다. 이어서, 두 번째 BCTeN층의 표면에 W층을 형성하였다. 그 후, 포토리소그래피 및 드라이 에칭 등의 공지된 기술을 사용하여, TiN층, 조성비가 서로 다른 2개의 BCTeN층 및 W층을 포함하는 적층체를 선택적으로 에칭함으로써, 기판 상에, 조성비가 서로 다른 2개의 BCTeN층을 포함하는 스위치층(22)을 구비한 복수의 스위치 소자(20)를 형성하였다. 이와 같이 하여 형성한 것을 시료 03이라고 칭한다.
시료 01 내지 03의 각 스위치 소자(20)의 IV 특성을 계측하여, 그 결과를 도 18a, 도 18b, 도 18c에 도시하였다. 도 18a에 시료 01의 IV 특성을, 도 18b에 시료 02의 IV 특성을, 도 18c에 시료 03의 IV 특성을 도시하였다. 또한, 각 시료 01 내지 03에 있어서, 최상면의 전극에 정의 전압을 인가함과 함께, 기판측의 전극을 접지 전위로 하였을 때 얻어진 IV 특성을 각 도면의 우측의 그래프에 나타내었다. 또한, 각 시료 01 내지 03에 있어서, 최상면의 전극을 접지 전위로 함과 함께, 기판측의 전극에 부의 전압을 인가하였을 때 얻어진 IV 특성을 각 도면의 좌측의 그래프에 나타내었다.
도 18a로부터, 스위치층 전체의 조성이 대략 균일하게 되어 있는 경우에는, 정 바이어스 시의 스위치 전압과, 부 바이어스 시의 스위치 전압이 서로 동등하게 되어 있음을 알 수 있었다. 또한, 도 18b로부터, 스위치층에 있어서의 첫 번째 BCTeN층에 포함되는 Te의 조성비가, 스위치층에 있어서의 두 번째 BCTeN층에 포함되는 Te의 조성비보다 크게 되어 있는 경우에는, 부 바이어스 시의 스위치 전압의 절댓값이, 정 바이어스 시의 스위치 전압의 절댓값보다 작게 되어 있음을 알 수 있었다. 또한, 도 18c로부터, 스위치층에 있어서의 첫 번째 BCTeN층에 포함되는 Te의 조성비가, 스위치층에 있어서의 두 번째 BCTeN층에 포함되는 Te의 조성비보다 작게 되어 있는 경우에는, 부 바이어스 시의 스위치 전압의 절댓값이, 정 바이어스 시의 스위치 전압의 절댓값보다 크게 되어 있음을 알 수 있었다. 이상의 점에서, 스위치층에 있어서, 칼코겐 원소의 조성비를 스위치 소자(20)의 적층 방향에서 상이하게 함으로써, 스위치층의 IV 특성의 비대칭성을 제어할 수 있다.
이상, 실시 형태 및 그 변형례를 들어 본 기술을 설명하였지만, 본 기술은 상기 실시 형태 등에 한정되는 것은 아니며, 여러 가지 변형이 가능하다. 또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 기술의 효과는, 본 명세서 중에 기재된 효과에 한정되는 것은 아니다. 본 기술이, 본 명세서 중에 기재된 효과 이외의 효과를 갖고 있어도 된다.
또한, 예를 들어 본 기술은 이하와 같은 구성을 취할 수 있다.
(1) 제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층을 구비하고,
상기 스위치층에서는, 상기 제1 전극 근방의 제1 영역과, 상기 제1 영역과 비교하여 상기 제2 전극 근방의 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 스위치 소자.
(2) 상기 스위치층은, 또한 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소를 더 포함하고,
상기 스위치층에서는, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 부수 원소의 조성비, 또는 상기 부수 원소의 종류가 서로 다른, (1)에 기재된 스위치 소자.
(3) 상기 스위치층은, 상기 제1 전극의 전압이 상기 제2 전극의 전압보다 높아지는 제1 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제1 전압의 절댓값이 제1 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제1 전압의 절댓값이 상기 제1 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
상기 스위치층은, 상기 제2 전극의 전압이 상기 제1 전극의 전압보다 높아지는 제2 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제2 전압의 절댓값이 제2 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제2 전압의 절댓값이 상기 제2 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
상기 스위치층에서는, 상기 제1 역치 전압의 절댓값과 상기 제2 역치 전압의 절댓값이 서로 다르도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, (1) 또는 (2)에 기재된 스위치 소자.
(4) 상기 스위치층은, 상기 제1 영역과 상기 제2 영역의 사이에서, 상기 제1 영역 및 상기 제2 영역에 포함되는 상기 칼코겐 원소가 확산되는 것을 억제하는 확산 억제층을 갖는, (1) 내지 (3) 중 어느 하나에 기재된 스위치 소자.
(5) 상기 확산 억제층은, 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 또는 이들로부터 선택되는 적어도 1종의 원소의 질화물을 포함하여 구성되어 있는, (4)에 기재된 스위치 소자.
(6) 복수의 메모리 셀을 구비하고,
각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자를 포함하고,
상기 스위치 소자는,
제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층을 갖고,
상기 스위치층에서는, 상기 제1 전극 근방의 제1 영역과, 상기 제1 영역과 비교하여 상기 제2 전극 근방의 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 기억 장치.
(7) 상기 스위치층은, 상기 메모리 셀을 저저항화하는 기입 전압이 상기 메모리 셀에 인가되었을 때의, 상기 제1 전극 및 상기 제2 전극 사이의 제3 전압의 절댓값이 제3 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제3 전압의 절댓값이 상기 제3 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
상기 스위치층은, 상기 메모리 셀을 고저항화하는 소거 전압이 상기 메모리 셀에 인가되었을 때의, 상기 제1 전극 및 상기 제2 전극 사이의 제4 전압의 절댓값이 제4 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제4 전압의 절댓값이 상기 제4 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
상기 스위치층에서는, 상기 제3 역치 전압의 절댓값과 상기 제4 역치 전압의 절댓값이 서로 다르도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, (6)에 기재된 기억 장치.
(8) 상기 스위치층에서는, 상기 제4 역치 전압의 절댓값이 상기 제3 역치 전압의 절댓값보다 커지도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, (7)에 기재된 기억 장치.
(9) 상기 메모리 소자는, 쌍방향 저항 변화 메모리인, (6) 내지 (8) 중 어느 하나에 기재된 기억 장치.
(10) 상기 메모리 소자는,
이온을 공급하는 이온원층으로서, 구리(Cu), 텔루륨(Te), 지르코늄(Zr) 및 알루미늄(Al)으로부터 선택되는 적어도 1종의 원소를 포함하는 칼코게나이드층과,
저항 변화층으로서, 알루미늄(Al)을 포함하는 산화물층을 갖는, (9)에 기재된 기억 장치.
(11) 상기 저항 변화층이 상기 이온원층보다 상기 스위치 소자 근방의 위치에 형성되어 있고,
상기 제1 영역 및 상기 제2 영역 중, 상기 칼코겐 원소의 조성비가 상대적으로 작은 쪽의 영역이, 상기 메모리 소자로부터 이격된 위치에 배치되어 있는, (9)에 기재된 기억 장치.
(12) 상기 저항 변화층이 상기 이온원층보다 상기 스위치 소자로부터 이격된 위치에 형성되어 있고,
상기 제1 영역 및 상기 제2 영역 중, 상기 칼코겐 원소의 조성비가 상대적으로 작은 쪽의 영역이, 상기 메모리 소자 근방의 위치에 배치되어 있는, (9)에 기재된 기억 장치.
(13) 소정의 방향으로 연장되는 복수의 제1 배선과,
상기 제1 배선과 교차하는 방향으로 연장되는 복수의 제2 배선을 더 구비하고,
복수의 상기 메모리 셀은, 각 상기 제1 배선과 각 상기 제2 배선이 서로 대향하는 위치에 설치되어 있는, (6) 내지 (12) 중 어느 하나에 기재된 기억 장치.
본 출원은, 일본 특허청에 있어서 2015년 3월 31일에 출원된 일본 특허 출원 번호 제2015-073053호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계 상의 요건이나 다른 요인에 따라, 여러 가지 수정, 콤비네이션, 서브콤비네이션 및 변경을 상도할 수 있지만, 그것들은 첨부된 청구범위나 그의 균등물의 범위에 포함되는 것임이 이해된다.

Claims (13)

  1. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층을 구비하고,
    상기 스위치층에서는, 상기 제1 전극 근방의 제1 영역과, 상기 제1 영역과 비교하여 상기 제2 전극 근방의 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다르게 되어 있고,
    상기 스위치층은, 상기 제1 전극의 전압이 상기 제2 전극의 전압보다 높아지는 제1 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제1 전압의 절댓값이 제1 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제1 전압의 절댓값이 상기 제1 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층은, 상기 제2 전극의 전압이 상기 제1 전극의 전압보다 높아지는 제2 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제2 전압의 절댓값이 제2 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제2 전압의 절댓값이 상기 제2 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층에서는, 상기 제1 역치 전압의 절댓값과 상기 제2 역치 전압의 절댓값이 서로 다르도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 스위치 소자.
  2. 제1항에 있어서, 상기 스위치층은, 또한 붕소(B), 탄소(C) 및 규소(Si)로부터 선택되는 적어도 1종의 부수 원소를 더 포함하고,
    상기 스위치층에서는, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 부수 원소의 조성비, 또는 상기 부수 원소의 종류가 서로 다른, 스위치 소자.
  3. 제1항 또는 제2항에 있어서, 상기 스위치층은, 상기 제1 영역과 상기 제2 영역의 사이에서, 상기 제1 영역 및 상기 제2 영역에 포함되는 상기 칼코겐 원소가 확산되는 것을 억제하는 확산 억제층을 갖는, 스위치 소자.
  4. 제3항에 있어서, 상기 확산 억제층은, 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 또는 이들로부터 선택되는 적어도 1종의 원소의 질화물을 포함하여 구성되어 있는, 스위치 소자.
  5. 복수의 메모리 셀을 구비하고,
    각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자를 포함하고,
    상기 스위치 소자는,
    제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극의 사이에 형성됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층을 갖고,
    상기 스위치층에서는, 상기 제1 전극 근방의 제1 영역과, 상기 제1 영역과 비교하여 상기 제2 전극 근방의 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다르게 되어 있고,
    상기 스위치층은, 상기 제1 전극의 전압이 상기 제2 전극의 전압보다 높아지는 제1 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제1 전압의 절댓값이 제1 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제1 전압의 절댓값이 상기 제1 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층은, 상기 제2 전극의 전압이 상기 제1 전극의 전압보다 높아지는 제2 전압이 상기 제1 전극 및 상기 제2 전극 사이에 인가되었을 때, 상기 제2 전압의 절댓값이 제2 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제2 전압의 절댓값이 상기 제2 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층에서는, 상기 제1 역치 전압의 절댓값과 상기 제2 역치 전압의 절댓값이 서로 다르도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 기억 장치.
  6. 제5항에 있어서, 상기 스위치층은, 상기 메모리 셀을 저저항화하는 기입 전압이 상기 메모리 셀에 인가되었을 때의, 상기 제1 전극 및 상기 제2 전극 사이의 제3 전압의 절댓값이 제3 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제3 전압의 절댓값이 상기 제3 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층은, 상기 메모리 셀을 고저항화하는 소거 전압이 상기 메모리 셀에 인가되었을 때의, 상기 제1 전극 및 상기 제2 전극 사이의 제4 전압의 절댓값이 제4 역치 전압 이상으로 오름으로써 저저항 상태로 변화하고, 상기 제4 전압의 절댓값이 상기 제4 역치 전압보다 낮은 전압으로 떨어짐으로써 고저항 상태로 변화하도록 되어 있고,
    상기 스위치층에서는, 상기 제3 역치 전압의 절댓값과 상기 제4 역치 전압의 절댓값이 서로 다르도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 기억 장치.
  7. 제6항에 있어서, 상기 스위치층에서는, 상기 제4 역치 전압의 절댓값이 상기 제3 역치 전압의 절댓값보다 커지도록, 상기 제1 영역과 상기 제2 영역에 있어서, 상기 칼코겐 원소의 조성비, 또는 상기 칼코겐 원소의 종류가 서로 다른, 기억 장치.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 메모리 소자는 쌍방향 저항 변화 메모리인, 기억 장치.
  9. 제8항에 있어서, 상기 메모리 소자는,
    이온을 공급하는 이온원층으로서, 구리(Cu), 텔루륨(Te), 지르코늄(Zr) 및 알루미늄(Al)으로부터 선택되는 적어도 1종의 원소를 포함하는 칼코게나이드층과,
    저항 변화층으로서, 알루미늄(Al)을 포함하는 산화물층을 갖는, 기억 장치.
  10. 제9항에 있어서, 상기 저항 변화층이 상기 이온원층보다 상기 스위치 소자 근방의 위치에 형성되어 있고,
    상기 제1 영역 및 상기 제2 영역 중, 상기 칼코겐 원소의 조성비가 상대적으로 작은 쪽의 영역이, 상기 메모리 소자로부터 이격된 위치에 배치되어 있는, 기억 장치.
  11. 제9항에 있어서, 상기 저항 변화층이 상기 이온원층보다 상기 스위치 소자로부터 이격된 위치에 형성되어 있고,
    상기 제1 영역 및 상기 제2 영역 중, 상기 칼코겐 원소의 조성비가 상대적으로 작은 쪽의 영역이, 상기 메모리 소자 근방의 위치에 배치되어 있는, 기억 장치.
  12. 제5항 내지 제7항 중 어느 한 항에 있어서, 소정의 방향으로 연장되는 복수의 제1 배선과,
    상기 제1 배선과 교차하는 방향으로 연장되는 복수의 제2 배선을 더 구비하고,
    복수의 상기 메모리 셀은, 각 상기 제1 배선과 각 상기 제2 배선이 서로 대향하는 위치에 설치되어 있는, 기억 장치.
  13. 삭제
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