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KR102469184B1 - 세라믹 전자 부품 및 그 제조 방법과 전자장치 - Google Patents

세라믹 전자 부품 및 그 제조 방법과 전자장치 Download PDF

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KR102469184B1
KR102469184B1 KR1020170141217A KR20170141217A KR102469184B1 KR 102469184 B1 KR102469184 B1 KR 102469184B1 KR 1020170141217 A KR1020170141217 A KR 1020170141217A KR 20170141217 A KR20170141217 A KR 20170141217A KR 102469184 B1 KR102469184 B1 KR 102469184B1
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South Korea
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ceramic
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electronic component
ceramic electronic
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미노루 오사다
다카요시 사사키
곽찬
정도원
조영진
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삼성전자주식회사
코쿠리츠켄큐카이하츠호징 붓시쯔 자이료 켄큐키코
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Abstract

제1 전극 위에 복수의 세라믹 나노시트를 형성하여 유전체막을 형성하는 단계, 상기 유전체막을 산 처리하는 단계, 그리고 상기 유전체막 위에 제2 전극을 형성하는 단계를 포함하는 세라믹 전자 부품의 제조 방법, 세라믹 전자 부품 및 전자 장치에 관한 것이다.

Description

세라믹 전자 부품 및 그 제조 방법과 전자장치{CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME AND ELECTRONIC DEVICE}
세라믹 전자 부품 및 그 제조 방법과 전자장치에 관한 것이다.
세라믹을 사용하는 전자 부품으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등이 있다. 이 중 커패시터는 정전 용량을 얻기 위해 사용되는 전자 부품으로 전자회로를 구성하는 중요한 소자이다. 커패시터의 일 예인 적층 세라믹 커패시터(multi-layer ceramic capacitor, MLCC)는 복수의 커패시터를 포함하며 예컨대 칩 형태로 제조되어 액정표시장치 등의 영상 기기, 컴퓨터 및 모바일 폰 등 다양한 전자 장치의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 역할을 할 수 있고, 커플링(coupling), 디커플링(decoupling), 임피던스 매칭(impedance matching)용 소자 등에 사용될 수 있다.
선행기술문헌: 대한민국 등록특허 제10-1563231호
최근 전자기기에 고기능화, 고효율화 및 소형화가 요구됨에 따라 전자 장치 내에 장착되는 적층 세라믹 커패시터와 같은 세라믹 전자 부품 또한 고성능화 및 소형화가 요구되고 있다.
일 구현예는 소형화 및 고용량화를 구현할 수 있는 세라믹 전자 부품을 제공한다.
다른 구현예는 복잡한 공정의 추가 없이 소형화 및 고용량화를 구현할 수 있는 상기 세라믹 전자 부품의 제조 방법을 제공한다.
또 다른 구현예는 상기 세라믹 전자 부품을 포함하는 전자 장치를 제공한다.
일 구현예에 따르면, 제1 전극 위에 복수의 세라믹 나노시트를 포함하는 유전체막을 형성하는 단계, 상기 유전체막을 산 처리하는 단계, 그리고 상기 유전체막 위에 제2 전극을 형성하는 단계를 포함하는 세라믹 전자 부품의 제조 방법을 제공한다.
상기 유전체막을 산 처리하는 단계는 염산, 질산, 황산 또는 이들의 조합을 공급하는 단계를 포함할 수 있다.
상기 유전체막을 산 처리하는 단계는 약 25℃ 내지 100℃에서 약 1시간 내지 10시간 동안 수행할 수 있다.
상기 유전체막을 산 처리하는 단계는 약 50℃ 내지 100℃에서 약 1시간 내지 5시간 동안 수행할 수 있다.
상기 복수의 세라믹 나노시트를 준비하는 단계를 더 포함할 수 있고, 상기 복수의 세라믹 나노시트를 준비하는 단계는 층상의 세라믹 재료를 준비하는 단계, 그리고 상기 층상의 세라믹 재료를 박리하는 단계를 포함할 수 있다.
상기 층상의 세라믹 재료를 준비하는 단계는 금속 산화물과 알칼리 금속 화합물 또는 알칼리 토금속 화합물을 포함하는 혼합물을 준비하는 단계, 그리고 상기 혼합물을 열처리하여 복수의 금속 산화물 층 사이에 알칼리 금속 또는 알칼리 토금속이 배치된 구조의 층상의 세라믹 재료를 얻는 단계를 포함할 수 있다.
상기 층상의 세라믹 재료를 준비하는 단계는 상기 알칼리 금속 또는 알칼리 토금속이 배치된 구조의 층상의 세라믹 재료를 산 교환 처리하여 상기 알칼리 금속 또는 알칼리 토금속의 적어도 일부를 수소 이온 또는 하이드로늄 이온으로 교환한 층상 프로톤 교환 세라믹 재료를 얻는 단계를 더 포함할 수 있다.
상기 층상의 세라믹 재료를 박리하는 단계는 상기 층상의 세라믹 재료에 인터칼런트를 공급하여 층간 박리하는 단계를 포함할 수 있다.
상기 인터칼런트는 C1 내지 C20 알킬암모늄염 화합물을 포함할 수 있다.
상기 인터칼런트는 테트라메틸암모늄 하이드록사이드, 테트라에틸암모늄 하이드록사이드, 테트라프로필암모늄 하이드록사이드, 테트라부틸암모늄 하이드록사이드, 벤질메틸암모늄 하이드록사이드 또는 이들의 조합을 포함할 수 있다.
상기 유전체막을 형성하는 단계는 상기 복수의 세라믹 나노시트를 면 방향으로 형성하여 단일층의 유전체막을 형성하는 단계, 그리고 상기 단일 층의 유전체막을 복수 회 적층하여 적층 유전체막을 형성하는 단계를 포함할 수 있다.
상기 단일층의 유전체막을 형성하는 단계는 Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스핀 코팅, 슬릿 코팅, 바 코팅 또는 딥 코팅으로 수행할 수 있다.
상기 유전체막을 산 처리하는 단계는 상기 적층 유전체막에 염산, 질산, 황산 또는 이들의 조합을 포함하는 산 용액을 공급하는 단계를 포함할 수 있다.
상기 유전체막을 형성하는 단계는 벌크 세라믹 유전체와 상기 적층 유전체막의 복합 재료를 준비하는 단계를 더 포함할 수 있다.
상기 복합 재료를 형성하는 단계는 상기 벌크 세라믹 유전체와 상기 적층 유전체막을 혼합하는 단계, 그리고 상기 혼합물을 소결하는 단계를 포함할 수 있다.
상기 복합 재료를 준비하는 단계는 상기 각 벌크 세라믹 유전체의 표면에 상기 복수의 적층 유전체막을 코팅하는 단계, 그리고 상기 코팅된 벌크 세라믹 유전체를 소결하는 단계를 포함할 수 있다.
다른 구현예에 따르면, 서로 마주하는 제1 전극과 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 위치하는 유전체막을 포함하고, 상기 유전체막은 복수의 세라믹 나노시트가 면 방향으로 배열된 이차원 나노시트 단층 막을 포함한 적층 유전체막을 포함하며, 상기 적층 유전체막은 두께 방향을 따라 분포된 수소 이온 또는 하이드로늄 이온을 포함하는 세라믹 전자 부품을 제공한다.
상기 적층 유전체막은 상기 제1 전극과 맞닿는 제1 표면과 상기 제1 표면과 마주하는 제2 표면을 가질 수 있고, 이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 수소 이온 함유량은 상기 제2 표면으로부터 상기 제1 표면으로 갈수록 같거나 높아질 수 있다.
이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 제1 표면에서의 수소 이온 함유량은 약 0.5 at% 이상일 수 있다.
이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 탄소 함유량은 약 3.5 at% 이하일 수 있다.
이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 탄소 함유량은 약 2.5 at% 이하일 수 있다.
인접한 상기 단일층 유전체막 사이의 간격은 약 1.65nm 이하일 수 있다.
상기 유전체막은 벌크 세라믹 유전체와 상기 적층 유전체막의 복합 재료를 포함할 수 있다.
상기 유전체막은 상기 벌크 세라믹 유전체를 포함하는 복수의 결정립, 그리고 상기 적층 유전체막을 포함하는 결정립계를 포함할 수 있다.
또 다른 구현예에 따르면, 상기 세라믹 전자 부품을 포함하는 전자 장치를 제공한다.
복잡한 공정의 추가 없이 세라믹 전자 부품의 소형화 및 고용량화를 구현할 수 있다.
도 1은 세라믹 전자 부품의 일 예인 커패시터의 일 예를 개략적으로 보여주는 단면도이고,
도 2 및 도 3은 도 1의 커패시터의 적층 유전체막을 보여주는 개략도이고,
도 4 내지 도 12는 도 1의 세라믹 전자 부품의 제조 방법의 일 예를 차례로 보여주는 개략도이고,
도 13은 세라믹 전자 부품의 일 예인 커패시터의 다른 예를 개략적으로 보여주는 사시도이고,
도 14는 도 13의 커패시터의 유전체막의 단면을 개략적으로 보여주는 단면도이고,
도 15 및 도 16은 도 13의 커패시터의 유전체막의 다양한 구조를 개략적으로 도시한 단면도이고,
도 17은 또 다른 구현예에 따른 세라믹 전자 부품을 개략적으로 보여주는 사시도이고,
도 18은 도 17의 세라믹 전자 부품을 A-A’ 방향으로 자른 단면도이고,
도 19는 실시예 5와 비교예 1에 따른 커패시터에서 적층 유전체막의 깊이에 따른 수소 이온 함유량을 보여주는 그래프이다.
이하, 구현예들에 대하여 본 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 권리 범위는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도면을 참고하여 일 구현예의 세라믹 전자 부품을 설명한다.
도 1은 세라믹 전자 부품의 일 예인 커패시터를 개략적으로 보여주는 단면도이고, 도 2 및 도 3은 도 1의 커패시터의 적층 유전체막을 보여주는 개략도이다.
도 1을 참고하면, 일 구현예에 따른 커패시터(10)는 서로 마주하는 한 쌍의 전극(11, 12) 및 유전체막(13)을 포함한다.
한 쌍의 전극(11, 12)은 금속과 같은 도전체를 포함하며, 예컨대 니켈(Ni), 금(Au), 백금(Pt), 팔라듐(Pd), 구리(Cu), 은(Ag), 주석(Sn), 이들의 합금 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 한 쌍의 전극(11, 12)은 예컨대 금속판일 수도 있고 예컨대 기판(도시하지 않음) 위에 형성된 도전층일 수도 있고 예컨대 기판(도시하지 않음) 위에 도금된 금속 도금판일 수도 있다. 여기서 기판은 예컨대 유리 기판, 반도체 기판, 고분자 기판 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
유전체막(13)은 한 쌍의 전극(11, 12) 사이에 위치하고 한 쌍의 전극(11, 12)은 유전체막(13)에 의해 전기적으로 절연될 수 있다.
유전체막(13)은 적층 유전체막(13a)을 포함할 수 있다.
도 2를 참고하면, 적층 유전체막(13a)은 복수의 이차원 세라믹 나노시트들(2-dimensional ceramic nanosheets)(A)이 면 방향으로 배열된 이차원 나노시트 단층 막(2-dimensional nanosheet monolayer film)(13aa)이 복수 층 적층된 구조를 가질 수 있다. 그러나 이에 한정되지 않고 유전체막(13)은 비적층 이차원 나노시트 단층 막을 포함할 수도 있다.
이차원 세라믹 나노시트(이하‘나노시트’라 한다)(A)는 예컨대 층상 구조의 벌크 세라믹 재료로부터 얻어진 박리 구조체(exfoliated nanostructure)일 수 있다. 나노시트(A)는 예컨대 약 10 이상의 유전율을 가지는 세라믹 물질로 만들어질 수 있으며, 예컨대 약 30 이상의 유전율을 가지는 세라믹 물질로 만들어질 수 있으며, 예컨대 약 50 이상의 유전율을 가지는 세라믹 물질로 만들어질 수 있으며, 예컨대 약 80 이상의 유전율을 가지는 세라믹 물질로 만들어질 수 있으며, 예컨대 약 100 이상의 유전율을 가지는 세라믹 물질로 만들어질 수 있다. 나노시트(A)는 예컨대 금속 산화물 나노시트일 수 있으며, 예컨대 Ca2N3NbO10, Ca2Na2Nb5O16, Ca2Nb3O10, Sr2Nb3O10, SrBi4Ti4O15, Ti2NbO7 , LaNb2O7 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
각 나노시트(A)는 소정의 평균 면방향 크기(lateral size)를 가진 얇은 판상 모양을 가질 수 있다. 나노시트(A)의 면방향 크기는 예컨대 약 0.1㎛ 내지 30㎛일 수 있고, 상기 범위 내에서 예컨대 약 0.2㎛ 내지 20㎛일 수 있고, 0.3㎛ 내지 15㎛일 수 있고, 약 0.5㎛ 내지 10㎛일 수 있다. 나노시트(A)의 평균 두께는 예컨대 약 5nm 이하일 수 있으며, 상기 범위 내에서 예컨대 약 3nm 이하, 예컨대 약 2nm 이하, 예컨대 약 1.5nm 이하일 수 있다. 나노시트(A)의 면방향 크기 및 두께는 벌크 세라믹 재료의 합성 및 박리 단계에서 합성 및 박리 조건에 따라 결정될 수 있다.
이차원 나노시트 단층 막(13aa)은 인접한 복수의 나노시트(A) 사이에 불가피하게 발생하는 기공을 가질 수 있으며, 기공율(porosity)은 예컨대 약 12% 이하일 수 있고, 예컨대 약 11% 이하일 수 있고, 예컨대 약 10% 이하일 수 있고, 예컨대 약 9% 이하일 수 있고, 예컨대 약 8.5% 이하일 수 있다. 여기서 기공율은 이차원 나노시트 단층 막(13aa)의 총 면적에 대하여 나노시트(A)에 의해 덮이지 않은 개방 영역의 면적의 비율, 즉 이차원 나노시트 단층 막(13aa)의 총 면적에 대한 기공의 면적의 비율로 정의될 수 있다.
이차원 나노시트 단층 막(13aa)의 두께는 약 0.5㎛ 이하일 수 있으며 상기 범위 내에서 예컨대 약 0.3㎛ 이하일 수 있으며 예컨대 약 0.2㎛ 이하일 수 있고, 예컨대 약 0.1㎛ 이하일 수 있다.
적층 유전체막(13a)은 예컨대 2층 내지 100층의 이차원 나노시트 단층 막(13aa)을 포함할 수 있으며, 예컨대 3층 내지 80층의 이차원 나노시트 단층 막(13aa)을 포함할 수 있으며, 예컨대 5층 내지 50층의 이차원 나노시트 단층 막(13aa)을 포함할 수 있으며, 예컨대 약 5층 내지 30층의 이차원 나노시트 단층 막(13aa)을 포함할 수 있다.
도 3을 참고하면, 인접한 이차원 나노시트 단층 막(13aa)은 소정 간격(d)을 두고 이격되어 있을 수 있으며, 인접한 이차원 나노시트 단층 막(13aa) 사이에는 수소 이온(H+) 및/또는 수소 이온이 물 분자와 결합된 하이드로늄 이온(H3O+)이 개재되어 있을 수 있다. 이하에서 수소 이온(H+)과 하이드로늄 이온(H3O+)은 수소 이온으로 통칭될 수 있다.
이차원 나노시트 단층 막(13aa) 사이에 개재된 수소 이온은 적층 유전체막(13a)의 산 처리(acid treatment) 과정에서 유입될 수 있으며, 예컨대 염산, 질산, 황산 또는 이들의 조합을 포함하는 산 용액으로부터 유입될 수 있다. 산 처리는 후술하는 바와 같이 층상의 세라믹 재료를 박리하는 단계에서 나노시트에 불가피하게 부착 및/또는 흡착된 유기물을 제거하기 위한 것으로, 산 처리에 의해 인접한 이차원 나노시트 단층 막(13aa) 사이에 존재하는 유기물은 수소 이온으로 치환될 수 있고 이에 따라 적층 유전체막(13a) 내부에 존재하는 유기물은 효과적으로 감소 또는 제거될 수 있다. 이에 따라 적층 유전체막(13a) 내부에 존재하는 유기물로 인한 유전율 저하를 방지하여 커패시터의 성능을 개선할 수 있다.
수소 이온은 인접한 이차원 나노시트 단층 막(13aa) 사이의 틈에 주로 존재할 수 있으며, 일 예로 수소 이온은 적층 유전체막(13a)의 두께 방향(깊이)을 따라 실질적으로 고르게 존재할 수 있고, 일 예로 수소 이온 함유량은 적층 유전체막(13a)의 두께 방향(깊이)을 따라 실질적으로 같거나 높아질 수 있다. 수소 이온 함유량 또는 농도는 이차이온질량분석법(secondary ion mass spectrometer, SIMS)으로 확인할 수 있다.
일 예로 적층 유전체막(13a)이 전극(11)과 맞닿는 제1 표면과 상기 제1 표면에 마주하는 제2 표면을 가질 때, 이차이온질량분석법(SIMS)에 따른 적층 유전체막(13a)의 수소 이온 함유량은 제2 표면으로부터 제1 표면으로 갈수록 실질적으로 같거나 높아질 수 있다. 예컨대 적층 유전체막(13a)의 제1 표면에서의 수소 이온 함유량은 약 0.5 at% (5x103 cps) 이상일 수 있고, 상기 범위 내에서 예컨대 약 0.6 at% (6x103 cps) 이상일 수 있고, 예컨대 약 0.7 at% (7x103 cps) 이상일 수 있고, 예컨대 약 0.8 at% (8x103 cps) 이상일 수 있고, 예컨대 약 0.9 at%(9x103 cps) 이상일 수 있고, 예컨대 약 1.0 at%(104 cps) 이상일 수 있다. 이러한 수소 이온 함유량은 산 처리를 수행하지 않은 적층 유전체막(13a)과 비교하여 예컨대 2배 이상, 예컨대 3배 이상, 예컨대 4배 이상, 예컨대 5배 이상 많은 것일 수 있다. 예컨대 적층 유전체막(13a)의 제1 표면에서의 수소 이온 함유량은 약 10at% 이하일 수 있고, 상기 범위 내에서 예컨대 약 8at% 이하일 수 있고 예컨대 약 6at% 이하일 수 있고 예컨대 약 5at% 이하일 수 있다.
적층 유전체막(13a) 내에 존재하는 유기물은 이차이온질량분석법(SIMS)에 의해 측정된 탄소 함유량으로 확인할 수 있으며, 예컨대 이차이온질량분석법(SIMS)에 따른 적층 유전체막(13a)의 탄소 함유량은 약 3.5at% 이하일 수 있고, 예컨대 약 3.2at% 이하일 수 있고, 예컨대 약 3.0at% 이하일 수 있고, 예컨대 약 2.8at% 이하일 수 있고, 예컨대 약 2.5at% 이하일 수 있고, 예컨대 약 2.2at% 이하일 수 있고, 예컨대 약 2.0at% 이하일 수 있고, 예컨대 약 1.8at% 이하일 수 있고, 예컨대 약 1.5at% 이하일 수 있고, 예컨대 약 1.2at% 이하일 수 있고, 예컨대 약 1.0at% 이하일 수 있다. 이러한 탄소 함유량은 산 처리를 수행하지 않은 적층 유전체막(13a)과 비교하여 감소한 것일 수 있다.
한편, 적층 유전체막(13a) 사이에 존재하는 유기물이 수소 이온으로 치환됨으로써 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d)은 줄어들 수 있으며, 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d)은 예컨대 약 1.68nm 이하일 수 있고 예컨대 약 1.65nm 이하일 수 있고 예컨대 약 1.62nm 이하일 수 있고 예컨대 약 1.60nm 이하일 수 있다. 이와 같이 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d)을 줄여 적층 유전체막(13a)의 총 두께를 줄임으로써 캐패시터의 정전 용량(capacitance)을 높일 수 있다.
이와 같이 유전체막(13)은 적층 유전체막(13a)을 포함함으로써 벌크 세라믹 재료를 사용한 벌크 유전체막을 사용할 때와 비교하여 유전체막(13)의 두께를 크게 줄일 수 있어 커패시터의 정전 용량(capacitance)을 높일 수 있다. 특히 벌크 세라믹 재료는 결정립(grain) 크기의 감소에 따른 정전 용량의 급격한 저하로 인해 유전체막의 두께를 줄이는데 한계가 있는 것에 반해, 이차원 세라믹 나노시트를 포함하는 유전체막은 이러한 두께의 한계 없이 더욱 얇은 두께로 높은 정전 용량을 구현할 수 있다.
또한, 전술한 바와 같이 적층 유전체막(13a)은 박리 단계에서 불가피하게 부착 및/또는 흡착된 유기물을 줄이거나 제거하고 그 위치에 수소 이온이 치환됨에 따라 유기물로 인한 유전율 저하를 방지하는 동시에 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d)을 줄여 캐패시터의 정전 용량을 높일 수 있다.
이하, 도 1의 세라믹 전자 부품의 제조 방법의 일 예를 도 4 내지 도 12를 도 1 내지 도 3과 함께 참고하여 설명한다.
도 4 내지 도 12는 도 1의 세라믹 전자 부품의 제조 방법의 일 예를 차례로 보여주는 개략도이다.
일 예에 따른 세라믹 전자 부품의 제조 방법은 전극(11) 위에 복수의 세라믹 나노시트를 포함하는 유전체막(13)을 형성하는 단계, 유전체막(13)을 산 처리(acid treatment)하는 단계, 그리고 유전체막(13) 위에 전극(12)을 형성하는 단계를 포함한다.
복수의 세라믹 나노시트는 층상의 세라믹 재료로부터 얻을 수 있으며, 복수의 세라믹 나노시트는 층상의 세라믹 재료를 준비하는 단계 및 층상의 세라믹 재료를 박리하는 단계로부터 얻을 수 있다.
층상의 세라믹 재료는 예컨대 금속 산화물과 알칼리금속 화합물 및/또는 알칼리토금속 화합물을 포함하는 혼합물을 열처리하여 얻을 수 있다.
금속 산화물은 예컨대 전이금속 산화물일 수 있으며, 예컨대 Nb, Sr, Bi, Ti, Re, V, Os, Ru, Ta, Ir, W, Ga, Mo, In, Cr, Rh, Mn, Co, Fe 또는 이들의 조합을 포함하는 산화물에서 선택될 수 있으며, 예컨대 Nb2O5 등일 수 있으나, 이에 한정되는 것은 아니다. 금속 산화물은 예컨대 수화물, 비수화물 또는 수화물과 비수화물의 혼합 형태로 존재할 수 있다.
알칼리금속 화합물 및/또는 알칼리토금속 화합물은 예컨대 Ca, K 또는 이들의 조합을 포함하는 화합물에서 선택될 수 있으며, 예컨대 CaCO3, K2CO3 등일 수 있으나, 이에 한정되는 것은 아니다.
금속 산화물과 알칼리금속 화합물 및/또는 알칼리토금속 화합물의 혼합 비율은 제조하고자 하는 세라믹 재료의 조성을 고려하여 적절히 선택될 수 있으며, 예컨대 금속 산화물 1몰당 알칼리금속 화합물 및/또는 알칼리토금속 화합물 약 0.1몰 내지 1몰을 혼합할 수 있으나 이에 한정되는 것은 아니다. 열처리는 예컨대 질소 분위기, 아르곤 분위기 또는 진공과 같은 불활성 분위기에서 약 750 내지 1800도에서 약 5시간 내지 50시간 수행할 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참고하면, 층상의 세라믹 재료(20)는 예컨대 복수의 나노시트(A) 사이에 알칼리 금속 및/또는 알칼리 토금속(M)이 배치된 삼차원 구조를 가질 수 있다. 알칼리 금속 및/또는 알칼리 토금속(M)은 금속 양이온 형태로 존재할 수 있다. 층상의 세라믹 재료(20)는 분쇄되어 층상의 세라믹 분말로 얻을 수 있다.
층상의 세라믹 재료(20)는 다양한 방법으로 박리될 수 있으며, 예컨대 삼투압 현상을 이용한 양성자산, 유기 양이온의 순차적 이온교환과 층간삽입 반응을 통해 박리될 수 있다.
일 예로, 도 5를 참고하면, 층상의 세라믹 재료(20)는 염산, 질산, 황산과 같은 산성 용액으로 산 교환 처리되어 알칼리금속 및/또는 알칼리 토금속(M)의 적어도 일부가 수소 이온(H+) 및/또는 하이드로늄 이온(H3O+)으로 교환된 층상 프로톤 교환 세라믹 재료(21)를 얻을 수 있다. 산성 용액의 농도, 처리 온도 및 처리 시간 등은 적절히 선택될 수 있으며, 특별히 제한되지 않는다.
이어서, 도 6을 참고하면, 층상 프로톤 교환 세라믹 재료(21)에 인터칼런트(IC)를 삽입하여 인터칼레이션된 층상 세라믹 재료(22)를 얻을 수 있다. 인터칼런트(IC)는 층상 프로톤 교환 세라믹 재료(21)의 나노시트들(A) 사이에 삽입되어 복수의 나노시트들(A)이 쉽게 분리될 수 있도록 한다. 인터칼레이션은 예컨대 유기물 인터칼런트를 사용하여 수행될 수 있고, 예컨대 C1 내지 C20 알킬암모늄염 화합물을 인터칼런트(IC)로서 사용하여 수행될 수 있으나, 이에 한정되는 것은 아니다. 알킬암모늄염 화합물은 예컨대 테트라메틸암모늄 하이드록사이드와 같은 테트라메틸암모늄 화합물, 테트라에틸암모늄 하이드록사이드와 같은 테트라에틸 암모늄 화합물, 테트라프로필암모늄 하이드록사이드와 같은 테트라프로필암모늄 화합물, 테트라부틸암모늄 하이드록사이드와 같은 테트라부틸암모늄 화합물 및/또는 벤질메틸암모늄 하이드록사이드와 같은 벤질알킬암모늄 화합물일 수 있으나, 이에 한정되는 것은 아니다.
알킬암모늄염 화합물은 수용액 형태로 제공될 수 있으며, 알킬암모늄염 수용액의 농도는 층상 프로톤 교환 세라믹 재료(21)의 수소 이온(H+) 및/또는 하이드로늄 이온(H3O+)을 기준으로 약 0.01 내지 20mol%일 수 있으나 이에 한정되는 것은 아니다. 인터칼레이션 처리의 온도 및 시간은 특별히 제한되지 않으며, 예컨대 약 25도 내지 80℃에서 약 1일 내지 5일 동안 수행될 수 있으나 이에 한정되는 것은 아니다. 효과적인 박리를 위해 원심분리, 초음파 또는 이들의 조합을 추가로 수행할 수 있다.
인터칼레이션된 층상 세라믹 재료(22)는 용이하게 층간 분리되어 복수의 나노시트(A)로 박리될 수 있다. 나노시트(A)는 단결정의 세라믹 나노시트일 수 있으며 용매 상에 안정하게 분산되어 콜로이드 형태로 존재할 수 있다. 용매는 예컨대 고유전율 용매일 수 있으며, 예컨대 물, 알코올, 아세트니트릴, 디메틸설폭사이드, 디메틸포름아미드, 프로필렌카보네이트 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
복수의 나노시트(A)를 포함하는 나노시트 용액은 전극(11) 위에 용액 공정으로 코팅되어 이차원 나노시트 단층 막(13aa)으로 형성될 수 있으며, 예컨대 Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스핀 코팅, 슬릿 코팅, 바 코팅 또는 딥 코팅으로 코팅될 수 있으나, 이에 한정되는 것은 아니다. 코팅은 1회 또는 2회 이상 수행될 수 있으며, 2회 이상 수행하여 복수의 이차원 나노시트 단일 막을 얻을 수 있다.
일 예로, 이차원 나노시트 단일 막은 Langmuir-Blodgett 방법에 의해 형성될 수 있다.
예컨대 도 7을 참고하면, 배쓰(bath)(23)에 전극(11)을 수직 방향으로 배치하고 복수의 나노시트(A)를 포함하는 나노시트 용액(25)을 채울 수 있다. 이어서 도 8을 참고하면, 배쓰(23)의 양 끝에 배치된 배리어(barrier)(24)를 전극(11) 측으로 가압하고 전극(11)을 수직 방향으로 당김으로써 전극(11) 위에 복수의 나노시트(A)를 부착시킬 수 있다. 이어서, 도 9를 참고하면, 배쓰(23)에서 복수의 나노시트(A)가 부착된 전극(11)을 분리하여 건조함으로써 복수의 나노시트(A)가 면 방향으로 배열된 이차원 나노시트 단층 막(13aa)이 형성될 수 있다. 이어서, 도 10을 참고하면, 이차원 나노시트 단층 막(13aa)을 동일한 방법으로 복수 층 적층하여 적층 유전체막(13a)을 형성할 수 있다.
적층 유전체막(13a)은 복수의 이차원 나노시트 단층 막(13aa)이 적층된 구조를 가질 수 있으며, 전술한 박리 및 코팅 단계에서 불가피하게 부착 및/또는 흡착된 유기물 또한 포함할 수 있다. 유기물은 예컨대 박리 단계에서 사용한 인터칼런트로부터 주로 유래될 수 있다.
이러한 유기물을 제거하기 위하여 적층 유전체막(13a)은 산 처리될 수 있다. 산 처리는 예컨대 강산, 약산 또는 이들의 조합을 적층 유전체막(13a)에 공급하여 수행될 수 있으며, 예컨대 염산, 질산, 황산 또는 이들의 조합을 공급하여 수행될 수 있다. 산 처리는 예컨대 용액 공정으로 수행될 수 있으며, 예컨대 적층 유전체막(13a)을 산 용액으로 코팅할 수 있으며 예컨대 딥 코팅, 스핀 코팅, 슬릿 코팅, 잉크젯 코팅, 바 코팅 또는 이들의 조합으로 수행될 수 있다. 도 11은 산 처리의 일 예로 적층 유전체막(13a)을 산 용액(27)이 채워진 배쓰(26)에 담그어 딥 코팅에 의해 적층 유전체막(13a)을 산 처리하는 과정을 보여준다.
산 처리는 예컨대 상온 또는 상온보다 높은 온도에서 수행될 수 있으며, 예컨대 약 25℃ 내지 100℃에서 1시간 내지 10시간 동안 수행될 수 있으며, 예컨대 약 40℃ 내지 100℃에서 1시간 내지 10시간 동안 수행될 수 있으며, 예컨대 약 50℃ 내지 100℃에서 1시간 내지 5시간 동안 수행될 수 있으며, 예컨대 약 60℃ 내지 80℃에서 1시간 내지 5시간 동안 수행될 수 있다.
도 12를 참고하면, 산 처리에 의해 인터칼런트(IC)를 포함한 유기물이 효과적으로 감소 또는 제거되고 그 위치에 수소 이온 및/또는 하이드로늄 이온으로 치환될 수 있다. 이에 따라 산 처리 후 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d)은 산 처리 전 인접한 이차원 나노시트 단층 막(13aa) 사이의 간격(d0)보다 줄어들 수 있으며, 이에 따라 적층 유전체막(13a)의 총 두께를 줄여 캐패시터의 정전 용량(capacitance)을 높일 수 있다.
유전체막(13)은 적층 유전체막(13a) 외에 다른 유전체를 더 포함할 수 있다.
이하 다른 구현예에 따른 세라믹 전자 부품을 설명한다.
도 13은 세라믹 전자 부품의 일 예인 커패시터의 다른 예를 개략적으로 보여주는 사시도이고, 도 14는 도 13의 커패시터의 유전체막의 단면을 개략적으로 보여주는 단면도이다.
본 구현예에 따른 세라믹 전자 부품은 전술한 구현예와 마찬가지로 서로 마주하는 한 쌍의 전극(11, 12), 그리고 한 쌍의 전극(11, 12) 사이에 위치하는 유전체막(13)을 포함한다.
그러나 본 구현예에 따른 세라믹 전자 부품의 유전체막(13)은, 벌크 세라믹 유전체와 전술한 적층 유전체막의 복합 재료를 포함할 수 있다.
일 예로, 도 13 및 도 14에서 보는 바와 같이, 유전체막(13)은 복수의 결정립(grains)(14)과 결정립(14)의 경계를 둘러싸고 있는 결정립계(grain boundary)(15)를 포함할 수 있다. 도면에서는 유전체막(13)의 일부가 모식적으로 도시되어 있으나, 결정립계(15)에 둘러싸인 복수의 결정립(14)이 복수의 행 및/또는 열을 따라 반복적으로 배치되어 있을 수도 있고 결정립계(15)에 의해 둘러싸인 복수의 결정립(14)이 무질서하게 배치되어 있을 수도 있다.
결정립(14)은 박리되지 않은 삼차원(3-dimensional) 벌크 유전체일 수 있으며, 예컨대 100 이상의 유전율을 가지는 금속 산화물을 포함할 수 있으며, 예컨대 바륨(Ba), 스트론튬(Sr) 및/또는 티타늄(Ti)을 포함하는 금속산화물일 수 있으며, 예컨대 티탄산바륨, 티탄산스트론튬, 티탄산바륨스트론튬, 티탄산납, 지르콘산납, 티탄산지르콘산납 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결정립(14)은 벌크 유전체에 도너 원소 및/또는 어셉터 원소를 더 포함할 수 있다. 도너 원소 및/또는 어셉터 원소는 예컨대 금속 원소 또는 반금속 원소일 수 있고, 도너 원소는 예컨대 La, Sm, Dy, Ho, Y, Nd, Ce, Nb, Ta, W 또는 이들의 조합일 수 있고 어셉터 원소는 예컨대 Mn, Co, Ni, Cr 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다. 벌크 유전체는 산소 공동(oxygen vacancy)을 가질 수 있으며, 도너 원소 및/또는 어셉터 원소는 벌크 유전체에 고용되어 있을 수 있다. 이와 같이 벌크 유전체에 도너 원소 및/또는 어셉터 원소를 더 포함함으로써 벌크 유전체의 전기적 특성을 변화시켜 반도체성, 도전성 또는 절연성을 효과적으로 얻을 수 있다.
결정립(14)의 평균 입경은 커패시터의 겉보기 비유전율을 고려하여 다양하게 설정될 수 있으며, 예컨대 약 1.5㎛ 이하, 예컨대 약 1.4㎛ 이하, 예컨대 약 1.3㎛ 이하, 예컨대 약 1.2㎛ 이하, 예컨대 약 1.1㎛ 이하, 예컨대 약 1.0㎛ 이하, 예컨대 약 900nm 이하, 예컨대 약 800nm 이하, 예컨대 약 700nm 이하, 예컨대 약 600nm 이하, 예컨대 약 500nm 이하, 예컨대 약 300nm 이하일 수 있으며, 예컨대 약 50nm 이상, 예컨대 약 60nm 이상, 예컨대 약 70nm 이상, 예컨대 약 80nm 이상, 예컨대 약 90nm 이상, 예컨대 약 100nm 이상일 수 있으나, 이에 한정되는 것은 아니다.
결정립계(15)는 전술한 적층 유전체막(13a)을 포함할 수 있다. 적층 유전체막(13a)의 구체적인 설명은 전술한 바와 같다.
일 예로, 결정립계(15)는 결정립(14)에 직접 접촉하고 있거나 결정립계(15)의 적어도 일부가 결정립(14)과 이격되어 배치될 수 있다. 일 예로, 결정립계(15)는 결정립(14)의 전체를 둘러싸고 있거나 결정립(14)의 일부를 둘러싸고 있을 수 있다.
결정립계(15)의 두께는 결정립(14)의 두께보다 작을 수 있으며, 예컨대 약 100nm 이하, 예컨대 약 80nm 이하, 예컨대 약 70nm 이하, 예컨대 약 50nm 이하, 예컨대 약 30nm 이하, 예컨대 약 20nm 이하, 예컨대 약 10nm 이하, 예컨대 약 5nm 이하일 수 있으나, 이에 한정되는 것은 아니다.
본 구현예에 따른 세라믹 전자 부품은 인접한 결정립(14)에 소정의 전압이 인가되는 경우, 인접한 결정립(14) 사이에 위치하는 결정립계(15)에 정전 용량이 형성되므로 커패시터의 기능을 효과적으로 수행할 수 있다. 또한 결정립계(15)로 둘러싸인 복수의 결정립(14)이 행 및 열을 따라 배치되거나 무질서하게 배치되어 직렬 및/또는 병렬로 연결되어 있으므로, 전체적으로 높은 정전 용량을 갖는 커패시터의 기능을 효과적으로 수행할 수 있다.
도 15 및 도 16은 도 13의 세라믹 전자 부품의 유전체막의 다양한 구조를 개략적으로 도시한 단면도이다.
도 15 및 도 16을 참고하면, 유전체막(13)은 결정립계(15)로 둘러싸인 복수의 결정립(14)을 포함하고, 결정립계(15)는 전술한 적층 유전체막 외에 벌크 유전체를 더 포함할 수 있다.
일 예로, 결정립계(15)는 적층 유전체막을 포함하는 영역(15a)과 벌크 유전체를 포함하는 영역(15b)을 포함할 수 있으며, 예컨대 도 15와 같이 적층 유전체막을 포함하는 영역(15a)과 벌크 유전체를 포함하는 영역(15b)이 단속적으로(incontinuously) 반복되어 배치될 수도 있고, 예컨대 도 16과 같이 적층 유전체막을 포함하는 영역(15a)과 벌크 유전체를 포함하는 영역(15b)이 연속적인(continuous) 띠 모양으로 배치될 수도 있다. 그러나 적층 유전체막을 포함하는 영역(15a)과 벌크 유전체를 포함하는 영역(15b)은 다양한 형태로 배치될 수 있으며 이에 한정되는 것은 아니다.
이하, 도 13 및 도 14의 세라믹 전자 부품의 제조 방법의 일 예를 설명한다.
일 예에 따른 세라믹 전자 부품의 제조 방법 또한 전술한 구현예와 마찬가지로, 전극(11) 위에 유전체막(13)을 형성하는 단계, 유전체막(13)을 산 처리하는 단계, 그리고 유전체막(13) 위에 전극(12)을 형성하는 단계를 포함할 수 있다.
그러나 본 구현예는 전술한 구현예와 달리, 유전체막(13)이 벌크 유전체와 전술한 적층 유전체막의 복합 재료로부터 형성될 수 있다.
일 예로, 복합 재료는 벌크 유전체와 전술한 적층 유전체막을 혼합하고 소결하여 얻을 수 있다. 이에 따라 벌크 유전체를 포함하는 복수의 결정립(14)과 적층 유전체막을 포함하는 결정립계(15)를 가지는 유전체막(13)을 얻을 수 있다.
일 예로, 복합 재료는 각 벌크 유전체의 표면에 적층 유전체막을 코팅하여 적층 유전체막이 코팅된 벌크 유전체를 준비하고 복수의 코팅된 벌크 유전체들을 소결하여 얻을 수 있다. 이때, 각 벌크 유전체의 표면에 적층 유전체막을 코팅하는 단계는 각 벌크 유전체의 표면에 전술한 방법에 따라 얻어진 적층 유전체막을 코팅할 수도 있고, 각 벌크 유전체의 표면에 이차원 나노시트 단층막을 형성하고 이를 복수 회 반복하여 적층 유전체막으로 코팅할 수도 있다. 이에 따라 벌크 유전체를 포함하는 복수의 결정립(14)과 적층 유전체막을 포함하는 결정립계(15)를 가지는 유전체막(13)을 얻을 수 있다.
유전체막(13)을 산 처리하는 단계는 상기 복합 재료로 이루어진 유전체막(13)에 산을 공급하여 수행될 수 있으며, 예컨대 복합 재료를 딥 코팅, 스핀 코팅, 슬릿 코팅, 잉크젯 코팅, 바 코팅 또는 이들의 조합의 방법으로 산 처리될 수 있다. 산 처리의 구체적인 방법은 전술한 바와 같다.
도 17은 또 다른 구현예에 따른 세라믹 전자 부품을 개략적으로 보여주는 사시도이고, 도 18은 도 17의 세라믹 전자 부품을 I-I’ 방향으로 자른 단면도이다.
본 구현예에 따른 세라믹 전자 부품은 도 1의 커패시터를 단위 커패시터로 하여 복수 개 적층된 구조를 가지는 적층 세라믹 커패시터(multilayer ceramic capacitor, MLCC)(40)이다.
도 17 및 도 18을 참고하면, 적층 세라믹 커패시터(40)는 커패시터 바디(41)와 외부 전극(42, 43)을 포함한다. 커패시터 바디(41)는 도 1에 도시된 커패시터(10)가 복수 개 적층된 구조를 가지며, 각 커패시터는 전술한 바와 같이 전극(내부 전극)(11, 12)과 유전체막(13)을 포함한다. 구체적인 설명은 전술한 바와 같다.
상기에서는 세라믹 전자 부품의 일 예로 커패시터 및 적층 세라믹 커패시터를 설명하였지만 이에 한정되지 않고 세라믹을 사용하는 모든 전자 부품에 적용될 수 있다.
전술한 커패시터, 적층 세라믹 커패시터와 같은 세라믹 전자 부품은 다양한 전자 장치에 포함될 수 있으며 예컨대 액정표시장치 등의 영상 기기, 컴퓨터 및 모바일 폰 등에 포함될 수 있다.
이하 실시예를 통하여 상술한 구현예를 보다 상세하게 설명한다. 다만, 하기의 실시예는 단지 설명의 목적을 위한 것이며 권리범위를 제한하는 것은 아니다.
KCa 2 Nb 3 O 3 세라믹 재료( 모상 )의 합성
K2CO3:CaCO3:Nb2O5를 1.1:2:3의 조성으로 에탄올을 넣고 볼밀(Ball Mill)을 사용하여 24시간 동안 균일하게 혼합한다. 이어서 혼합물을 비커에서 마그네틱 바와 핫 플레이트를 이용하여 혼합하면서 건조한다. 충분한 건조를 위하여 추가적으로 100℃ 오븐에서 1일간 건조한다. 이어서 공기 분위기에서 1200℃에서 12시간 열처리하여 KCa2Nb3O10 모상을 준비한다.
나노시트 용액의 준비
상기에서 얻은 KCa2Nb3O10 모상 5g을 HNO3 5M 농도의 수용액 200cm3 에 넣고 72시간 동안 반응시켜 칼륨 이온(K+)을 수소 이온(H+) 및/또는 하이드로늄 이온(H3O+)으로 치환한다. 이어서 증류수를 사용하여 중성화하고 대기 중에서 충분히 건조하고 오븐에서 1일 이상 충분히 건조한다. 이어서 수소 치환된 HCa2Nb3O10·1.5H2O 0.4g을 테트라부틸암모늄 하이드록사이드 용액(tetrabutylammonium hydroxide solution, TBAOH)에 담지하여 수소 이온(H+) 및/또는 하이드로늄 이온(H3O+)을 테트라부틸암모늄(TBA) 이온으로 치환하면서 복수의 나노시트로 박리가 일어난다. 이때 HCa2Nb3O10·1.5H2O와 TBAOH는 1:1의 몰 비율로 혼합한다. 박리는 상온에서 14일 동안 수행하고 2000rpm에서 30분간 원심분리를 실시한 후 상등액(2/3)만 사용하고 가라앉은 잔류물은 버린다. 이어서 원심분리된 상등액을 멤브레인을 사용하여 투석하여 나노시트 용액을 제조한다.
커패시터의 제조
실시예 1
SiO2와 TiO2가 적층된 Si 기판 위에 Pt 전극을 스퍼터링으로 200nm 두께로 형성하여 하부 전극을 형성한다. 이어서 하부 전극 위에 상기에서 얻은 나노시트 용액을 Langmuir-Blodgett 방법 (KSV NIMA)으로 기판 상승 속도 0.5mm/min 및 표면 압력 12mN/m으로 코팅하여 이차원 나노시트 단층 막을 형성한다. 이어서 상기 코팅 및 건조를 9회 더 반복하여 총 10층의 이차원 나노시트 단층 막을 포함하는 적층 유전체막을 형성한다. 이어서 적층 유전체막을 80℃의 염산 용액(30vol%)에 3시간 동안 담그어 산 처리를 수행하고 건조한다. 이어서 유전체막 위에 Pt 전극을 형성하여 커패시터를 제조한다.
실시예 2
적층 유전체막의 산 처리를 80℃의 염산 용액(24 vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 3
적층 유전체막의 산 처리를 60℃의 염산 용액(24vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 4
적층 유전체막의 산 처리를 25℃의 염산 용액(24vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 5
적층 유전체막의 산 처리를 80℃의 질산 용액(50vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 6
적층 유전체막의 산 처리를 80℃의 질산 용액(30vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 7
적층 유전체막의 산 처리를 60℃의 질산 용액(50vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
실시예 8
적층 유전체막의 산 처리를 25℃의 질산 용액(50vol%)에서 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
비교예 1
적층 유전체막의 산 처리를 수행하지 않은 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
참고예
적층 유전체막의 산 처리를 수행하지 않는 대신 적층 유전체막의 각 이차원 나노시트 단층막의 표면에 자외선을 조사하여 유기물을 제거하는 공정을 수행한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조한다.
평가
평가 1
실시예 1 내지 8, 비교예 1 및 참고예에 따른 커패시터의 적층 유전체막의 유기물 잔량 및 수소 함유량을 평가한다.
유기물 잔량은 적층 유전체막에 잔류하는 탄소 함유량으로부터 평가하며, 탄소 함유량 및 수소 함유량은 이차이온질량분석법(secondary ion mass spectrometry, SIMS)을 사용하여 평가한다.
그 결과는 표 1 및 도 19와 같다.
도 19는 실시예 5, 비교예 1 및 참고예에 따른 커패시터에서 적층 유전체막의 깊이에 따른 수소 이온 함유량을 보여주는 그래프이다.
표 1에서 수소 함유량은 하부 전극과 맞닿는 표면에서의 수소 함유량이다.
탄소 함유량(at%) 수소 함유량(at%)
실시예 1 1.1 1.08
실시예 2 2.2 0.96
실시예 3 2.5 0.77
실시예 4 3.2 0.55
실시예 5 0.8 1.15
실시예 6 2.1 0.92
실시예 7 2.5 0.74
실시예 8 3.0 0.62
비교예 1 4.0 0.3
표 1 및 도 19를 참고하면, 실시예 1 내지 8에 따른 커패시터의 적층 유전체막은 탄소 함유량이 줄어든 반면 수소 함유량이 높아진 것을 확인할 수 있다. 특히, 실시예에 따른 커패시터의 적층 유전체막은 두께 방향(깊이)을 따라 수소 이온이 고르게 존재하는 것을 확인할 수 있으며 이로부터 산 처리시 수소 이온들이 적층 유전체막 내부로 확산하여 유입된 것으로 예상할 수 있다.
평가 2
실시예 1 내지 8과 비교예 1에 따른 커패시터의 적층 유전체막에서의 층간 간격 및 정전 용량을 평가한다.
층간 간격은 X-ray 회절법(X-ray diffraction)으로 확인한다.
정전 용량은 펠렛(pellet) 시편에 In-Ga 전극을 양면에 고루 도포하여 전극을 형성하고 E4980A LCR meter(Keysight technologies사)를 사용하여 1Vrms 및 1kHz의 조건에서 측정한다.
그 결과는 표 2와 같다.
층간 간격(d, nm) 정전 용량(nF)
실시예 1 1.57 2.12
실시예 2 1.60 1.96
실시예 3 1.65 1.65
실시예 5 1.55 2.21
실시예 6 1.58 2.02
실시예 7 1.62 1.85
비교예 1 1.69 1.55
표 2를 참고하면, 실시예에 따른 커패시터는 비교예 1에 따른 커패시터와 비교하여 적층 유전체막의 층간 간격이 작은 것을 확인할 수 있고 높은 정전 용량을 가지는 것을 확인할 수 있다.
평가 3
실시예 1 내지 8과 비교예 1에 따른 커패시터의 용량 밀도를 평가한다.
용량 밀도는 E4980A LCR meter(Keysight technologies사)를 사용하여 1Vrms 및 1kHz의 조건에서 측정한다.
그 결과는 표 3과 같다.
용량밀도(@2V, μF/㎠)
실시예 1 1.8
실시예 2 1.4
실시예 3 1.0
실시예 5 2.1
실시예 6 1.3
실시예 7 0.9
비교예 1 0.7
표 3을 참고하면, 실시예에 따른 커패시터는 비교예 1에 따른 커패시터와 비교하여 용량 밀도가 높은 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 커패시터 11, 12: 전극
13: 유전체막 13a: 적층 유전체막
13aa: 이차원 나노시트 단층 막
14: 결정립 15: 결정립계
15a: 적층 유전체막을 포함하는 영역
15b: 벌크 유전체를 포함하는 영역
20: 층상의 세라믹 재료
21: 층상 프로톤 교환 세라믹 재료
22: 인터칼레이션된 층상 세라믹 재료
23, 26: 배쓰 24: 배리어
25: 나노시트 용액 27: 산 용액
40: 적층 세라믹 커패시터
41: 커패시터 바디
42, 43: 외부 전극
A: 나노시트
IC: 인터칼런트

Claims (25)

  1. 제1 전극 위에 복수의 세라믹 나노시트를 포함하는 적층 유전체막을 형성하는 단계,
    상기 적층 유전체막을 산 처리하는 단계, 그리고
    상기 적층 유전체막 위에 제2 전극을 형성하는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  2. 제1항에서,
    상기 적층 유전체막을 산 처리하는 단계는 염산, 질산, 황산 또는 이들의 조합을 공급하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
  3. 제1항에서,
    상기 적층 유전체막을 산 처리하는 단계는 25℃ 내지 100℃에서 1시간 내지 10시간 동안 수행하는 세라믹 전자 부품의 제조 방법.
  4. 제1항에서,
    상기 적층 유전체막을 산 처리하는 단계는 50℃ 내지 100℃에서 1시간 내지 5시간 동안 수행하는 세라믹 전자 부품의 제조 방법.
  5. 제1항에서,
    상기 적층 유전체막을 형성하는 단계 전에 상기 복수의 세라믹 나노시트를 준비하는 단계를 더 포함하고,
    상기 복수의 세라믹 나노시트를 준비하는 단계는
    층상의 세라믹 재료를 준비하는 단계, 그리고
    상기 층상의 세라믹 재료를 박리하는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  6. 제5항에서,
    상기 층상의 세라믹 재료를 준비하는 단계는
    금속 산화물과 알칼리 금속 화합물 또는 알칼리 토금속 화합물을 포함하는 혼합물을 준비하는 단계, 그리고
    상기 혼합물을 열처리하여 복수의 금속 산화물 층 사이에 알칼리 금속 또는 알칼리 토금속이 배치된 구조의 층상의 세라믹 재료를 얻는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  7. 제6항에서,
    상기 층상의 세라믹 재료를 준비하는 단계는
    상기 알칼리 금속 또는 알칼리 토금속이 배치된 구조의 층상의 세라믹 재료를 산 교환 처리하여 상기 알칼리 금속 또는 알칼리 토금속의 적어도 일부를 수소 이온 또는 하이드로늄 이온으로 교환한 층상 프로톤 교환 세라믹 재료를 얻는 단계를 더 포함하는
    세라믹 전자 부품의 제조 방법.
  8. 제5항에서,
    상기 층상의 세라믹 재료를 박리하는 단계는 상기 층상의 세라믹 재료에 인터칼런트를 공급하여 층간 박리하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
  9. 제8항에서,
    상기 인터칼런트는 C1 내지 C20 알킬암모늄염 화합물을 포함하는 세라믹 전자 부품의 제조 방법.
  10. 제9항에서,
    상기 인터칼런트는 테트라메틸암모늄 하이드록사이드, 테트라에틸암모늄 하이드록사이드, 테트라프로필암모늄 하이드록사이드, 테트라부틸암모늄 하이드록사이드, 벤질메틸암모늄 하이드록사이드 또는 이들의 조합을 포함하는 세라믹 전자 부품의 제조 방법.
  11. 제1항에서,
    상기 적층 유전체막을 형성하는 단계는
    상기 복수의 세라믹 나노시트를 면 방향으로 형성하여 이차원 나노시트 단층 막을 형성하는 단계, 그리고
    상기 이차원 나노시트 단층 막을 복수 회 적층하여 상기 적층 유전체막을 형성하는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  12. 제11항에서,
    상기 이차원 나노시트 단층 막을 형성하는 단계는 Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스핀 코팅, 슬릿 코팅, 바 코팅 또는 딥 코팅으로 수행하는 세라믹 전자 부품의 제조 방법.
  13. 제11항에서,
    상기 적층 유전체막을 산 처리하는 단계는 상기 적층 유전체막에 염산, 질산, 황산 또는 이들의 조합을 포함하는 산 용액을 공급하는 단계를 포함하는 세라믹 전자 부품의 제조 방법.
  14. 제11항에서,
    상기 적층 유전체막을 형성하는 단계는 벌크 세라믹 유전체와 상기 적층 유전체막의 복합 재료를 준비하는 단계를 더 포함하는 세라믹 전자 부품의 제조 방법.
  15. 제14항에서,
    상기 복합 재료를 준비하는 단계는
    상기 벌크 세라믹 유전체와 상기 적층 유전체막을 혼합하여 혼합물을 얻는 단계, 그리고
    상기 혼합물을 소결하는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  16. 제14항에서,
    상기 복합 재료를 준비하는 단계는
    상기 각 벌크 세라믹 유전체의 표면에 상기 복수의 적층 유전체막을 코팅하는 단계, 그리고
    복수의 상기 코팅된 벌크 세라믹 유전체를 소결하는 단계
    를 포함하는 세라믹 전자 부품의 제조 방법.
  17. 서로 마주하는 제1 전극과 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 유전체막
    을 포함하고,
    상기 유전체막은 복수의 세라믹 나노시트가 면 방향으로 배열된 이차원 나노시트 단층막을 포함한 적층 유전체막을 포함하며,
    상기 적층 유전체막은 두께 방향을 따라 분포되는 수소 이온 또는 하이드로늄 이온을 포함하는 세라믹 전자 부품.
  18. 제17항에서,
    상기 적층 유전체막은 상기 제1 전극과 맞닿는 제1 표면과 상기 제1 표면에 마주하는 제2 표면을 가지고,
    이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 수소 이온 함유량은 상기 제2 표면으로부터 상기 제1 표면으로 갈수록 같거나 높아지는 세라믹 전자 부품.
  19. 제18항에서,
    이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 제1 표면에서의 수소 이온 함유량은 0.5 at% 이상인 세라믹 전자 부품.
  20. 제17항에서,
    이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 탄소 함유량은 3.5 at% 이하인 세라믹 전자 부품.
  21. 제20항에서,
    이차이온질량분석법(SIMS)에 따른 상기 적층 유전체막의 탄소 함유량은 2.5 at% 이하인 세라믹 전자 부품.
  22. 제17항에서,
    인접한 상기 이차원 나노시트 단층막 사이의 간격은 1.65nm 이하인 세라믹 전자 부품.
  23. 제17항에서,
    상기 유전체막은 벌크 세라믹 유전체와 상기 적층 유전체막의 복합 재료를 포함하는 세라믹 전자 부품.
  24. 제23항에서,
    상기 유전체막은
    상기 벌크 세라믹 유전체를 포함하는 복수의 결정립, 그리고
    상기 적층 유전체막을 포함하는 결정립계
    를 포함하는 세라믹 전자 부품.
  25. 제17항 내지 제24항 중 어느 한 항에 따른 세라믹 전자 부품을 포함하는 전자 장치.
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