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KR102458078B1 - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

게이트 구동회로와 이를 이용한 표시장치 Download PDF

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KR102458078B1
KR102458078B1 KR1020170103824A KR20170103824A KR102458078B1 KR 102458078 B1 KR102458078 B1 KR 102458078B1 KR 1020170103824 A KR1020170103824 A KR 1020170103824A KR 20170103824 A KR20170103824 A KR 20170103824A KR 102458078 B1 KR102458078 B1 KR 102458078B1
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gate
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transistor
signal
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김민서
장영순
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엘지디스플레이 주식회사
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Abstract

본 명세서는 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다. 게이트 구동회로는 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터, 클럭에 응답하여 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터, 스타트 신호에 응답하여 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터, Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터, 제1 라인 제어 신호에 응답하여 제1 트랜지스터와 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터, Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터, QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 상기 출력 노드에 공급하는 제7 트랜지스터, 특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 상기 QB 노드에 공급하는 제8 트랜지스터, 및 제3 라인 제어 신호에 응답하여 제2 트랜지스터와 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비한다. 상기 제1 라인 제어 신호의 전압이 제1 기간 동안 상기 게이트 온 전압이고, 제2 기간 동안 상기 게이트 오프 전압이다. 상기 제2 라인 제어 신호의 전압은 상기 제1 기간 내에서 상기 제1 라인 제어 신호가 상기 게이트 오프 전압으로 반전되기 전에 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전된다. 상기 제2 라인 제어 신호의 전압이 상기 게이트 오프 전압으로부터 상기 게이트 온 전압으로 반전될 때 상기 출력 노드의 전압이 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전된다.

Description

게이트 구동회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 명세서는 입력 영상이 표시되는 액티브 영역의 회로 소자들과 함께 같은 기판 상에 배치된 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치는 OLED와 같은 자발광 소자를 이용하여 입력 영상을 재현한다. OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생한다.
평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 게이트 구동회로는 화면을 구성하는 액티브 영역의 회로 소자들과 함께 동일 기판 상에 직접 형성될 수 있다. 액티브 영역의 회로 소자들은 픽셀 어레이의 데이터 라인들과 게이트 라인들에 의해 매트릭스 형태로 정의된 픽셀들 각각에 형성된 픽셀 회로를 구성한다. 액티브 영역의 회로 소자들과 게이트 구동 회로 각각은 다수의 트랜지스터들을 포함한다. 이하에서, 액티브 영역의 회로 소자들과 함께 표시패널의 기판 상에 직접 형성되는 게이트 구동회로를 “GIP 회로”로 칭하기로 한다.
디지털 평판 표시장치는 대부분 순차 주사(progressive scan) 방법으로 데이터를 픽셀들에 기입한다. 순차 주사 방법은 1 프레임 기간(frame period)의 버티컬 액티브(vertical active) 구간 동안 액티브 영역의 모든 라인들에 순차적으로 데이터를 기입한다. 예를 들어, 제1 라인의 픽셀들에 데이터를 동시에 기입한 후에, 제2 라인의 픽셀들에 데이터를 동시에 기입한 다음, 제3 라인의 픽셀들에 데이터를 동시에 기입한다. 이와 같은 방법으로 표시패널의 1 라인씩 데이터가 모든 라인들의 픽셀들에 데이터가 순차적으로 기입된다. 이러한 순차 주사 방법을 구현하기 위하여 GIP 회로는 시프트 레지스터(shift register)를 이용하여 출력을 시프트(shift)하여 게이트 라인들에 게이트 신호를 순차적으로 공급할 수 있다.
픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 다수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin film transistor)로 구현될 수 있다. GIP 회로는 픽셀들 각각에 형성된 트랜지스터의 게이트에 게이트 신호를 공급하여 그 트랜지스터를 온/오프 제어한다.
액티브 영역의 픽셀 회로들 각각은 다수의 트랜지스터들을 포함한다. 이러한 트랜지스터들에 파형이 다른 게이트 신호가 인가될 수 있다. 픽셀 회로에 인가되는 게이트 신호들의 개수만큼 GIP 회로가 필요하다. GIP 회로 각각은 시프트 레지스터를 포함하고, 시프트 레지스터를 제어하기 위한 스타트 펄스, 클럭 등이 전송되는 배선들이 필요하다.
픽셀 회로에 위상이 다른 두 개 이상의 게이트 신호들이 인가될 수 있다. 다른 게이트 신호와 위상이 반전된 게이트 신호를 생성하는 경우에, GIP 회로의 출력 노드에 인버터 회로를 연결하고, 그 인버터 회로를 이용하여 GIP 회로의 출력 신호를 반전한다. 예를 들어, 픽셀 회로에 스캔 신호와 발광 신호(Emission signal, 이하, “EM 신호”라 함)가 인가되는 경우에, GIP 회로는 스캔 신호를 발생하는 제1 GIP 회로와, 게이트 신호를 출력하는 제2 GIP 회로 및 인버터를 포함한다. GIP 회로는 표시패널의 기판 상에서 영상이 표시되는 액티브 영역(Active area, AA) 밖의 베젤 영역(Bezel area)에 배치된다. GIP 회로가 커지면 표시패널 상에서 베젤 영역이 커지기 때문에 네로우 베젤(narrow bezel)을 구현할 수 없다.
픽셀들의 구동 방법에 따라 버티컬 액티브 구간 내에서 게이트 신호의 시프트가 불규칙하게 변경될 필요가 있다. 이 경우에, 기존의 GIP 회로의 시프트 레지스터는 일정한 주기를 갖는 클럭 타이밍에 맞추어 출력을 발생하기 때문에 클럭 타이밍과 무관하게 버티컬 액티브 구간 내에서 표시패널의 임의의 라인에서 순차 주사 방법과 다른 출력 방법으로 게이트 신호를 출력하기가 어렵다.
본 명세서는 순차 주사 과정 내에서 표시패널의 임의의 라인에 게이트 신호 출력 방법을 변경할 수 있는 게이트 구동회로와 이를 이용한 표시장치를 제공한다.
본 명세서의 일 실시예에 따른 게이트 구동회로는 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터, 클럭에 응답하여 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터, 스타트 신호에 응답하여 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터, Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터, 제1 라인 제어 신호에 응답하여 제1 트랜지스터와 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터, Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터, QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 상기 출력 노드에 공급하는 제7 트랜지스터, 특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 상기 QB 노드에 공급하는 제8 트랜지스터, 및 제3 라인 제어 신호에 응답하여 제2 트랜지스터와 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비한다. 제1 내지 제3 라인 제어 신호들이 스타트 신호와 상기 클럭과는 독립적으로 발생된다. 상기 게이트 구동회로는 상기 라인 지정 신호에 응답하여 제4 라인 제어 신호를 상기 Q 노드에 공급하는 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 라인 제어 신호의 전압이 제1 기간 동안 상기 게이트 온 전압이고, 제2 기간 동안 상기 게이트 오프 전압이다.
상기 제2 라인 제어 신호의 전압은 상기 제1 기간 내에서 상기 제1 라인 제어 신호가 상기 게이트 오프 전압으로 반전되기 전에 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전된다. 상기 제2 라인 제어 신호의 전압이 상기 게이트 오프 전압으로부터 상기 게이트 온 전압으로 반전될 때 상기 출력 노드의 전압이 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전된다.
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본 명세서의 일 실시예에 따른 표시장치는 데이터 라인들, 게이트 라인들, 및 서브 픽셀들을 포함한 픽셀 어레이, 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동부, 및 출력 노드를 통해 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비하고, 픽셀들 각각에 구비된 픽셀 회로는 한 개 이상의 n 타입 트랜지스터와 한 개 이상의 p 타입 트랜지스터를 포함하고, 게이트 구동부는 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터, 클럭에 응답하여 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터, 스타트 신호에 응답하여 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터, Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터, 제1 라인 제어 신호에 응답하여 제1 트랜지스터와 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터, Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터, QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 출력 노드에 공급하는 제7 트랜지스터, 특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 QB 노드에 공급하는 제8 트랜지스터, 및 제3 라인 제어 신호에 응답하여 제2 트랜지스터와 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비한다. 상기 표시장치는 상기 게이트 구동회로는 상기 라인 지정 신호에 응답하여 제4 라인 제어 신호를 상기 Q 노드에 공급하는 제10 트랜지스터를 더 포함할 수 있다.
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본 명세서는 게이트 신호를 출력하는 에지 트리거 회로를 미리 설정된 라인 제어 신호로 제어하여 1 프레임 기간 내에서 특정 게이트 라인의 전압을 일시적으로 홀딩할 수 있다. 이러한 방법을 인용하여 1 프레임 기간 내에서 표시패널의 라인들을 순차 주사하는 과정에서 특정 라인의 서브 픽셀들의 전기적 특성을 센싱한 후 비디오 데이터를 센싱한 서브 픽셀들에 기입하고 그 이후 순차 주사를 재개할 수 있다.
본 명세서는 라인 제어 신호를 이용하여 라인간 휘도 편차가 발생할 때 각 라인의 휘도를 미세하게 조정하여 라인간 휘도차를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 노말 구동 모드와 저소비 전력 모드에서 픽셀들의 구동 주파수를 보여 주는 도면이다.
도 3은 GIP 회로에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 4a 및 도 4b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면이다.
도 5a 및 도 5b는 서브 픽셀에 연결된 센싱 경로를 보여 주는 도면들이다.
도 6은 본 발명의 실시예에 따른 GIP 회로를 상세히 보여 주는 도면이다.
도 7은 도 6에 도시된 회로의 입출력 파형을 보여 주는 도면이다.
도 8은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 9는 도 8에 도시된 픽셀 회로에 공급되는 게이트 신호를 보여 주는 파형도이다.
도 10은 도 9에 도시된 픽셀 회로의 제1 기간 동작을 보여 주는 도면이다.
도 11은 도 9에 도시된 픽셀 회로의 제2 기간 동작을 보여 주는 도면이다.
도 12는 표시장치의 1 프레임 기간을 상세히 보여 주는 파형도이다.
도 13 및 도 14는 1 프레임 기간의 버티컬 액티브 구간 동안 순차 주사 과정 중에 표시패널의 라인이 실시간 센싱되는 예를 보여 주는 도면들이다.
도 15는 도 6에 도시된 GIP 회로에서 제1 기간의 동작을 보여 주는 제n 스테이지의 입출력 파형도이다.
도 16은 라인 제어신호들을 통해 GIP 회로의 출력 신호 파형을 조절하고 서브 픽셀의 휘도를 보상하는 예를 보여 주는 파형도이다.
도 17은 제4 라인 제어 신호를 이용하여 제2 기간으로 인한 휘도 저하를 보상하는 방법을 보여 주는 도면이다.
도 18은 서브 픽셀의 발광 기간 동안 EM 신호의 PWM 파형을 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. 예를 들어, 특허청구범위에서 정의된 제5 트랜지스터는 실시예 설명에서 제6 TFT(T6)에 대응되고, 특허청구범위에서 정의된 제6 트랜지스터는 실시예 설명에서 제7 TFT(T7)에 대응된다. 특허청구범위에서 정의된 제7 트랜지스터는 실시예 설명에서 제8 TFT(T8a, T8b)에 대응된다. 특허청구범위에서 정의된 제8 트랜지스터는 실시예 설명에서 제11 TFT(T11)에 대응된다. 특허청구범위에서 정의된 제9 트랜지스터는 실시예 설명에서 제12 TFT(T12)에 대응된다. 특허청구범위에서 정의된 제10 트랜지스터는 실시예 설명에서 제9 TFT(T9)에 대응된다. 특허청구범위에서 정의된 제11 트랜지스터는 실시예 설명에서 제10 TFT(T10)에 대응된다.
특허청구범위에서 정의된 제1 라인 제어 신호는 실시예 설명에서 제3 라인 제어 신호(GS3)에 대응되고, 특허청구범위에서 정의된 제2 라인 제어 신호는 실시예 설명에서 제1 라인 제어 신호(GS1)에 대응된다. 특허청구범위에서 정의된 제3 라인 제어 신호는 실시예 설명에서 제4 라인 제어 신호(GS4)에 대응된다. 특허청구범위에서 정의된 제4 라인 제어 신호는 실시예 설명에서 제2 라인 제어 신호(GS2)에 대응된다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 명세서의 GIP 회로와 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. Oxide TFT는 n 타입 TFT(NMOS)로 구현되고, LTPS TFT는 p 타입 TFT(PMOS)로 구현될 수 있다. GIP 회로와 픽셀 회로 각각에서 n 타입 TFT(NMOS)와 p 타입 TFT(PMOS)가 모두 형성될 수 있다.
MOSFET는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. MOSFET 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 MOSFET에서 캐리어가 외부로 나가는 전극이다. MOSFET에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
GIP 회로로부터 출력되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 명세서의 기술적 사상은 유기발광 표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 명세서는 게이트 구동회로가 필요한 디지털 평판 표시장치 예를 들어, 액정표시장치(LCD) 또는 양자점 표시장치(QD)의 게이트 구동회로에도 큰 변경 없이 적용될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 노말 구동 모드와 저소비 전력 모드에서 픽셀들의 구동 주파수를 보여 주는 도면이다.
도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동 회로를 포함한다.
표시패널(100)은 입력 영상의 데이터를 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)에 픽셀 어레이가 배치된다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 전계발광 표시장치의 경우에 발광 소자, 다수의 TFT들, 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동회로는 데이터 구동부(110)와 GIP 회로(120)를 구비한다. 표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동 회로는 타이밍 콘트롤러(130)의 제어 하에 구동되는 데이터 구동부(110)와 GIP 회로(120)를 구비한다.
표시패널 구동회로는 저속 구동 모드(Low refresh driving mode, Tlrr)로 동작할 수 있다. 저속 구동 모드(Tlrr)는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 다시 말하여, 저속 구동 모드(Tlrr)는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드(Tlrr)는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 노말 구동 모드(Normal driving mode, Tnor)에서 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터(DATA)를 데이터 전압으로 변환한 후, 그 데이터 전압을 데이터 라인들(DL)에 공급한다. 데이터 구동부(110)는 디지털 데이터를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압을 출력한다. 저속 구동 모드(Low refresh driving mode, Tlrr)에서 타이밍 콘트롤러(130)의 제어 하에 데이터 구동부(110)의 구동 주파수가 낮아진다. 예를 들어, 데이터 구동부(110)는 노말 구동 모드(Tnor)에서 매 프레임 기간 마다 입력 영상의 데이터 전압을 출력한다. 데이터 구동부(110)는 저속 구동 모드(Tlrr)에서 일부 프레임 기간에 입력 영상의 데이터 전압을 출력하고 나머지 프레임 기간에 출력을 발생하지 않는다. 따라서, 저속 구동 모드에서 데이터 구동부(110)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 낮아질 수 있다.
데이터 구동부(110)는 버티컬 액티브 구간(VA) 내에서 표시패널(100)의 모든 라인들의 픽셀들에 공급될 데이터 전압을 출력한다. 표시패널(100)의 픽셀 어레이가 N*M 개의 픽셀들을 포함할 때 이 표시패널(100)은 M 개의 데이터 라인(DL)들을 포함한다. 데이터 전압은 디스플레이용 비디오 데이터 전압과 센싱용 데이터 전압으로 나뉘어질 수 있다. 디스플레이용 데이터 전압은 입력 영상의 데이터 전압이다. 센싱용 데이터 전압은 서브 픽셀의 전기적 특성을 센싱하기 위한 데이터 전압이다. 센싱용 데이터 전압은 입력 영상의 데이터와 무관하게 미리 설정된 특정 전압이다.
GIP 회로(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. GIP 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다. GIP 회로(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. GIP 회로는 버티컬 액티브 구간 내에서 미리 설정된 특정 게이트 라인까지 일정한 시프트 타이밍으로 게이트 라인들에 공급되는 게이트 신호를 시프트한 후 라인 제어 신호에 응답하여 특정 게이트 라인의 전압을 일시적으로 홀딩(holding)한다. 이어서, GIP 회로(120)는 특정 게이트 라인에 게이트 신호를 공급한 다음, 일정한 시프트 타이밍으로 나머지 게이트 라인들에 공급되는 게이트 펄스를 시프트한다. 따라서, 버티컬 액티브 구간 내에서, 특정 게이트 라인에만 소정의 홀딩 시간을 사이에 두고 제1 및 제2 게이트 신호가 인가되며 그 이외의 게이트 라인들에는 한 차례의 게이트 신호가 인가된다.
GIP 회로(120)는 저속 구동 모드에서 타이밍 콘트롤러(130)의 제어 하에 구동 주파수가 낮아질 수 있다. 따라서, 게이트 구동부(120)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 낮아진다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.
타이밍 콘트롤러(130)는 표시패널 구동회로(110, 120)의 구동 주파수를 낮추는 저속 구동 제어 모듈을 포함한다. 전술한 바와 같이 저속 구동 모드는 정지 영상에만 한정되지는 않는다.
타이밍 콘트롤러(130)는 노말 구동 모드에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 표시패널 구동 회로(110, 120)의 구동 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(130)는 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시패널 구동 회로의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 따라서, 표시패널(100)의 픽셀들은 저속 구동 모드에서 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 GIP 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 온 전압과 게이트 오프 전압으로 변환하여 GIP 회로(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.
n 타입 TFT(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 타입 TFT(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse, VST), 클럭(Gate Shift Clock, CLK) 등을 포함한다. 스타트 펄스는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 GIP 회로(120)에 입력된다. 스타트 펄스(VST)는 매 프레임 기간 마다 GIP 회로(120)의 스타트 타이밍을 제어한다. 클럭(CLK)은 GIP 회로(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다.
도 3은 GIP 회로(120)에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. GIP 회로(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들(ST(n-1)~ST(n+2))을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR1~CAR4)를 스타트 펄스로서 입력 받고 클럭 타이밍에 맞추어 출력(Gout(n-1))~Gout(n+2))을 발생한다. 이하에서, 스타트 신호는 스타트 펄스(VST) 또는 이전 스테이지로부터 발생되어 그 다음 스테이지의 스타트 신호 입력 단자에 인가되는 캐리 신호(CAR1~CAR4)를 의미한다. 도 7에서 EM(n-1)은 제n-1 스테이지로부터 출력되어 제n 스테이지에 입력되는 캐리 신호로 볼 수 있다.
스테이지는 도 4a와 같은 패스 게이트(pass-gate) 회로 또는 도 4b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.
패스 게이트 회로는 Q 노드 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 클럭(CLK)이 입력된다. 에지 트리거 회로는 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 신호(VST)와 클럭(CLK)이 입력된다. 풀다운 트랜지스터(Tdn)는 QB 노드의 전압에 따라 턴-온/오프(turn-on/off)된다.
패스 게이트 회로에서, Q 노드는 스타트 신호에 따라 프리 차징(pre-charging)된 상태에서 플로팅(floating)된다. Q 노드가 플로팅된 상태에서 클럭(CLK)이 풀업 트랜지스터(Tup)에 인가되면 부트스트래핑(bootstrapping)에 의해 Q 노드 전압이 상승하여 출력 신호(Gout(n))의 전압이 변경된다.
에지 트리거 회로에서, 클럭(CLK)의 에지에서 동기되어 출력 신호(Gout(n))의 전압이 변하여 스타트 신호와 위상이 동일한 파형이 출력된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)된다. 스타트 신호 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다.
패스 게이트 회로는 입력 신호의 역위상으로 출력 신호를 발생하기가 어렵다. 예를 들어, 패스 게이트 회로의 트랜지스터들은 p 타입 트랜지스터(PMOS)들로 구현하면, p 타입 트랜지스터용 게이트 온 전압 파형을 출력할 수 있다. p 타입 트랜지스터(PMOS)들로 패스 게이트 회로를 구현한 경우에, n 타입 TFT의 게이트 온 전압 파형을 출력하려면 출력 노드의 전압을 반전시키기 위한 인터버 회로를 연결하여야 한다. 패스 게이트 회로에 입력되는 클럭 신호의 위상을 반전하는 방법을 고려할 수 있으나 이 경우, 부트스트래핑이 되지 않아 Q 노드 전압이 부스팅되지 않기 때문에 원하는 출력 파형을 얻을 수 없다.
에지 트리거 회로는 입력 신호인 클럭의 역위상으로 출력 신호를 발생할 수 있다. 본 명세서에서 제안된 에지 트리거 회로의 일 예는 도 6과 같다. 도 6 및 도 7에 도시된 바와 같이 에지 트리거 회로의 트랜지스터들을 p 타입 TFT들로 구현하여 n 타입 TFT의 게이트 온 전압 파형을 얻을 수 있다. 본 명세서의 GIP 회로는 에지 트리거 회로를 바탕으로 구현되고 라인 제어 신호에 응답하여 버티컬 액티브 구간 내에서 입력 신호와 무관하게 게이트 신호의 위상을 변경하거나 게이트 신호를 일시적으로 홀딩하는 회로를 더 포함한다.
전계발광 표시장치의 경우에 서브 픽셀들의 열화를 줄이고 수명을 연장하기 위하여, 내부 보상 방법 또는 외부 보상 방법이 적용될 수 있다. 구동 소자의 문턱 전압(Vth), 구동 소자의 전자 이동도(μ), 및 OLED의 문턱 전압 등과 같은 픽셀의 전기적 특성은 구동 전류(Ids)를 결정하는 팩터(factor)가 되므로 모든 픽셀들에서 동일해야 한다. 하지만, 공정 편차, 경시 변화 등 다양한 원인에 의해 픽셀들 간에 전기적 특성이 달라질 수 있다. 이러한 픽셀의 전기적 특성 편차는 화질 저하와 수명 단축을 초래할 수 있다.
내부 보상 방법은 픽셀 회로 내에 배치된 보상 회로를 이용하여 구동 소자의 게이트-소스 간 전압을 샘플링하여, 서브 픽셀 구동 소자의 문턱 전압을 센싱하고 그 문턱 전압만큼 데이터 전압을 보상한다. 외부 보상 방법은 서브 픽셀에 연결된 센싱 경로를 통해 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 픽셀 어레이 밖의 외부 회로에서 입력 영상의 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다.
제품 출하 전 또는 제품 구동 중 서브 픽셀의 전기적 특성 편차를 측정하기 위한 센싱 모드에서, 데이터 구동부(110)는 센싱용 데이터전압을 발생하고, 그 센싱용 데이터 전압을 데이터 라인들(DL)을 통해 표시패널(100)의 센싱 대상 서브 픽셀(101)들에 공급한다.
도 5a 및 도 5b는 외부 보상 방법을 구현하기 위하여 서브 픽셀에 연결된 센싱 경로를 보여 주는 도면이다.
도 5a를 참조하면, 데이터 구동부(110)는 센싱 경로에 연결된 센싱부(22)와 데이터 전압 발생부(23)를 포함한다. 센싱 경로는 서브 픽셀(101)에 연결된 데이터 라인(102 또는 103), 스위치 소자(SW1, SW2), 샘플 앤 홀드 회로(Sample & hold circuit, SH), 아날로그-디지털 변환기(Analog to Digital Convertor, 이하 “ADC”라 함) 등을 포함한다.
데이터 전압 발생부(23)는 DAC를 통해 데이터 전압을 발생하여 제1 데이터 라인(102)에 공급한다. 이 데이터 전압에 동기되는 게이트 신호가 게이트 라인(104)에 공급될 때 서브 픽셀(101)에 데이터 전압이 공급된다. 데이터 전압은 디스플레이용 데이터 전압과 센싱용 데이터 전압을 포함한다.
센싱부(22)는 제2 데이터 라인(103)을 통해 서브 픽셀(101)에 연결된다. 센싱부(22)는 샘플 앤 홀드 회로(SH), ADC, 및 제1 및 제2 스위치 소자(SW1, SW2)를 포함한다. 센싱부(22)는 구동 소자의 전류에 따라 변하는 제2 데이터 라인(103)의 전압을 샘플링하여 구동 소자의 전기적 특성을 센싱할 수 있다. 제1 스위치 소자(SW1)는 서브 픽셀(101)과 제2 데이터 라인(103)을 초기화하기 위한 소정의 기준 전압(Vref)을 제2 데이터 라인(103)에 공급한다. 제2 스위치 소자(SW2)는 특정 게이트 라인이 소정의 센싱 시간 동안 홀딩될 때 턴-온되어 제2 데이터 라인(103)을 샘플 앤 홀드회로(SH)에 연결한다. 특정 게이트 라인에 센싱 대상 서브 픽셀들이 연결된다. 표시패널(100) 내의 모든 서브 픽셀들이 센싱될 수 있도록 특정 게이트 라인의 위치는 매 프레임 기간마다 혹은 소정의 시간 마다 변경될 수 있다.
샘플 앤 홀드회로(SH)는 제2 데이터 라인(103)에 충전된 서브 픽셀(101)의 아날로그 센싱 전압을 샘플링하고 홀드한다. ADC는 샘플 앤 홀드 회로(SH)에서 샘플링된 서브 픽셀(101)의 아날로그 센싱 전압을 디지털 센싱 데이터(S-DATA)로 변환한다. 센싱부(22)는 공지된 전압 센싱 회로 또는 전류 센싱 회로로 구현될 수 있다. 센싱부(22)로부터 출력된 디지털 센싱 데이터(S-DATA)는 타이밍 콘트롤러(130)의 보상부(26)로 전송된다.
보상부(26)는 서브 픽셀의 센싱값에 따라 룩업 테이블(Look up table)에 설정된 보상값을 입력 영상의 비디오 데이터(V-DATA)에 가산하거나 곱함으로써 비디오 데이터(V-DATA)를 변조하여 서브 픽셀(101)의 전기적 특성 변화를 보상한다. 룩업 테이블은 디지털 센싱 데이터(S-DATA)와 입력 영상의 비디오 데이터(V-DATA)를 메모리 어드레스(memory address)로 입력 받아 그 어드레스에 저장된 보상값을 출력한다. 보상부(26)에 의해 변조된 비디오 데이터(V-DATA)는 데이터 전압 생성부(23)로 전송된다. 변조된 비디오 데이터(V-DATA)는 데이터 전압 생성부(23)에 의해 디스플레이용 데이터 전압으로 변환되어 제1 데이터 라인(102)에 공급된다.
도 5b에 도시된 바와 같이, 센싱부(22)가 제2 데이터 라인(103)에 입력 영상의 비디오 데이터 전압을 공급하고 제1 데이터 라인(102)을 통해 기준 전압(Vref)이 인가될 수도 있다.
도 6은 본 명세서의 실시예에 따른 GIP 회로를 상세히 보여 주는 도면이다. 도 6에 도시된 GIP 회로는 제n(n은 양의 정수) 스테이지 회로이다. 도 6에 도시된 트랜지스터들은 p 타입 TFT(PMOS)로 예시되었으나 이에 한정되지 않는다. 도 7은 도 6에 도시된 회로의 입출력 파형을 보여 주는 도면이다. 도 6에 도시된 GIP 회로는 스캔 신호 또는 EM 신호를 발생할 수 있다. 도 6 및 도 7에 도시된 GIP 회로의 동작을 EM 신호를 출력하는 예를 중심으로 설명하지만 본 명세서는 이에 한정되지 않는다. 같은 회로를 이용하여 스캔 신호를 출력할 수 있다.
도 6 및 도 7을 참조하면, GIP 회로(120)의 제n 스테이지는 다수의 TFT들(T1~T8_b)과, 다수의 커패시터(CQ', CB, CQB)를 포함한다.
제n 스테이지는 스타트 신호(VST/EM(n-1))가 입력되는 VST 노드(IN1), 클럭(CLK2) 신호가 입력되는 CLK 노드(IN2), 제1 내지 제4 라인 제어 신호들(GS1~GS4)이 입력되는 GS 노드들, 및 G2OUT(n)이 입력되는 G2OUT 노드, 게이트 오프 전압(VGH)이 인가되는 VGH 노드, 게이트 온 전압(VGL)이 인가되는 VGL 노드, 및 제n EM 신호(EM(n))가 출력되는 출력 노드(OUT)를 포함한다. 출력 노드(OUT)는 제n EM 신호(EM(n))가 인가되는 표시패널의 제n 라인의 서브 픽셀들에 연결된 제n EM 신호 라인이다. 제n EM 신호 라인은 전술한 특정 게이트 라인에 해당한다.
G2OUT(n)은 특정 게이트 라인의 위치를 지시하는 신호이고, 제n EM 신호 라인의 위치를 지시하는 라인 지정 신호이다. G2OUT(n)는 도 8 및 도 9에 도시된 제2 스캔 신호(SC2(n))일 수 있으나 이에 한정되지 않는다.
GIP 회로(120)의 동작은 버티컬 액티브 구간 내에서 순차 주사 구간과 홀드 구간으로 나뉘어질 수 있다. 이하에서, 순차 주사 구간을 제1 기간(P1)이라 하고, 홀드 구간을 제2 기간(P2)이라 한다. 제2 기간(P2)은 표시패널(100)의 제n 라인에서 게이트 신호가 시프트되지 않고 TFT 또는 OLED 특성 센싱 혹은 BDI(Black data insertion)로 동작할 수 있다. 표시패널(100)의 제n 라인은 전술한 특정 게이트 라인에 연결된 서브 픽셀들을 포함하여 제2 기간(P2) 동안 제n EM 신호(EM(n))가 게이트 온 전압(VGL)으로 유지되는 라인이다. 제2 기간(P2)은 1 수평 기간(1H) 이상 2 수평 기간 이하의 시간으로 설정될 수 있으나 이에 한정되지 않는다. 제2 기간(P2)은 표시패널(100)의 1 라인 센싱에 필요한 시간에 따라 적절히 설정될 수 있다.
도 7은 GIP 회로의 동작이 제1 기간(P1), 제2 기간(P2), 및 제1 기간(P1)으로 나뉘어진 예이다. 도 7에서, CLK1은 제n-1 EM 신호(EM(n-1))에 동기되는 클럭이고, CLK2는 제n EM 신호(EM(n))에 동기되는 클럭이다.
라인 제어 신호들(GS1~GS4)은 타이밍 콘트롤러(130)에 의해 스타트 신호(VST)와 클럭(CLK1, CLK2)과는 독립적으로 발생된다. 라인 제어 신호들(GS1~GS4)은 타이밍 콘트롤러(130)로부터 발생되어 레벨 시프터(140)를 통해 모든 서브 픽셀들에 동시에 인가될 수 있다. 제1 라인 제어 신호(GS1)가 게이트 온 전압(VGL)으로 반전되는 에지 타이밍에서 QB 노드(QB)의 전압이 게이트 온 전압(VGL)으로 변경되어 제n EM 신호(EM(n))가 게이트 오프 전압(VGH)으로 변경된다. 제1 라인 제어 신호(GS1)는 제1 기간(P1)에 게이트 온 전압(VGL)으로 발생된 후, 제2 라인 제어 신호(GS2)가 게이트 온 전압(VGL)으로 반전되기에 앞서 게이트 오프 전압(VGH)으로 반전되어 제2 기간(P2) 동안 게이트 오프 전압(VGH)으로 유지된다.
제2 라인 제어 신호(GS2)가 게이트 온 전압(VGL)으로 반전될 때 Q 노드의 전압이 게이트 온 전압(VGL)으로 변하게 된다. 이 때, 제n EM 신호(EM(n))이 게이트 온 전압(VGL)으로 변한다. 제2 라인 제어 신호(GS2)는 제1 기간(P1) 동안 게이트 오프 전압(VGH)으로 발생된다.
제3 라인 제어 신호(GS3)는 제1 기간(P1) 동안 게이트 온 전압(VGL)으로 발생되고 제2 라인 제어 신호(GS2)가 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 반전되기에 앞서 게이트 오프 전압(VGH)으로 반전되어 제2 기간(P2) 동안 게이트 오프 전압(VGH)으로 유지된다. 그리고, 제3 라인 제어 신호(GS3)는 제2 기간(P2) 동안 제1 라인 제어 신호(GS1)가 게이트 오프 전압(VGH)으로 반전되기에 앞서 게이트 온 전압(VGL)으로 반전된다. 제3 라인 제어 신호(GS3)는 제1 라인 제어 신호(GS1)가 게이트 온 전압(VGL)으로부터 게이트 오프 전압(VGH)으로 반전된 후에 게이트 오프 전압(VGH)으로 반전된다. 제3 라인 제어 신호(GS3)는 제n EM 신호(EM(n))의 전압이 스타트 신호(VST/EM(n-1))에 의해 변경되지 않도록 제2 기간(P2) 동안 VST 노드(IN1)와 Q 노드(Q) 간의 전류 패스를 차단한다.
제1 라인 제어 신호(GS1)에서 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하는 폴링 에지 타이밍에 제n EM 신호(EM(n))의 라이징 에지가 동기된다. 제2 라인 제어 신호(GS2)에서 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하는 폴링 에지 타이밍에 제n EM 신호(EM(n))의 폴링 에지가 동기된다. 따라서, 에지 트리거 회로의 입력 신호에 관계 없이 제1 및 제2 라인 제어 신호(GS1, GS2)의 에지 타이밍에 따라 제2 기간(P2)이 조정될 수 있다.
도 7에 도시된 바와 같이, 라인 제어 신호들(GS1, GS2, GS3)은 입력 신호(VST, CLK2)와 무관하게 Q 노드(Q)와 QB 노드(QB)의 전압을 제어한다. 그 결과, 출력 신호 즉, 제n EM 신호(EM(n))의 전압이 순차 주사가 진행되는 과정에서 제2 기간(P2) 동안 게이트 온 전압(VGL)으로 1 수평 기간(1H) 이상 유지될 수 있다. 라인 제어 신호들(GS1, GS2)의 에지 타이밍에 따라 제n EM 신호(EM(n))의 라이징 에지와 폴링 에지 타이밍이 조절된다. 따라서, 타이밍 콘트롤러(130)에 의해 발생되는 라인 제어 신호들(GS1, GS2)의 에지 타이밍이 조절되면 제2 기간(P2)이 조절될 수 있기 때문에 설계자가 GIP 회로의 입력 신호와 관계 없이 원하는 대로 서브 픽셀의 실시간 센싱 시간, BDI 시간 등을 조절할 수 있다.
본 명세서는 제4 라인 제어 신호(GS4)를 이용하여 표시패널(100)의 라인들 간에 휘도 편차가 발생할 때 각 라인의 휘도를 미세하게 조정하여 라인들 간의 휘도차를 개선할 수 있다. 제4 라인 제어 신호(GS4)는 스타트 신호와 클럭에 의해 QB 노드의 전압이 변경되지 않도록 QB 노드(QB)의 전압을 제어할 수 있다.
제4 라인 제어 신호(GS4)는 제2 기간(P2)만큼 발광되지 않는 제n 라인 이하의 서브 픽셀들의 휘도를 높이기 위하여 활용될 수 있다. 제4 라인 제어 신호(GS4)가 게이트 오프 전압(VGH)으로 발생될 때 QB 노드(QB)의 전압이 상승하여 제n EM 신호(EM(n))의 전압이 게이트 오프 전압(VGH)으로 반전되는 타이밍이 지연되기 때문에 서브 픽셀(101)들의 발광 시간을 더 길게 하여 제2 기간(P2)으로 인한 휘도 편차를 보상할 수 있다.
제1 및 제6 TFT(T1, T6)는 제1 기간(P1) 동안 클럭(CLK2)에 응답하여 VST 노드(IN1)를 Q 노드(Q)에 연결하여 VST 노드(IN1)를 통해 입력되는 스타트 신호(VST/EM(n-1))를 Q 노드(Q)에 공급한다. 제1 TFT(T1)는 클럭(CLK2)이 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)로 변하는 클럭 파형의 에지 타이밍에 턴-온되어 VST 노드(IN1)를 Q 노드(Q)에 연결한다. 이 때 Q 노드의 전압이 VST 노드(IN1)의 전압으로 변한다. 제1 TFT(T1)는 CLK 노드(IN2)에 연결된 게이트, VST 노드(IN1)에 연결된 제1 전극, 및 제6 TFT(T6)를 경유하여 Q 노드(Q)에 연결된 제2 전극을 포함한다.
제2 TFT(T2)는 클럭(CLK2)에 응답하여 클럭(CLK2)의 전압이 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하는 에지 타이밍에서 제1 TFT(T1)와 동시에 턴-온되어 QB 노드(QB)의 전압을 Q 노드(Q)와 반대로 변하게 한다. 제1 및 제2 TFT(T1, T2)로 인하여, 클럭(CLK2)의 전압이 게이트 온 전압(VGL)으로 변하는 클럭의 에지 타이밍에서 VST 노드(IN1)의 전압이 게이트 오프 전압(VGH)일 때 Q 노드(Q)의 전압은 게이트 오프 전압(VGH)이고, QB 노드(QB)의 전압은 게이트 온 전압(VGL)이다. 클럭(CLK2)의 전압이 게이트 온 전압(VGL)으로 변하는 클럭의 에지 타이밍에서 VST 노드(IN1)의 전압이 게이트 온 전압(VGL)일 때 Q 노드(Q)의 전압은 게이트 온 전압(VGL)이고, QB 노드(QB)의 전압은 게이트 오프 전압(VGH)이다. 제2 TFT(T2)는 Q' 노드(Q')에 연결된 게이트, CLK 노드(IN2)와 제1 TFT(T1)의 게이트에 연결된 제1 전극, 및 제12 TFT(T12)를 경유하여 QB 노드(QB)에 연결된 제2 전극을 포함한다. Q' 노드는 제3 커패시터(CQ')를 통해 CLK 노드(IN2)에 연결된다.
Q' 노드와 CLK 노드(IN2) 사이에 제3 커패시터(CQ')가 형성된다. 제3 커패시터(CQ')로 인하여, CLK 노드(IN2)의 전압이 변할 때 제2 TFT(T2)의 게이트 전압이 빠르게 변한다.
제3 TFT(T3)는 클럭(CLK2)의 전압이 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하지 않을 때, 출력 노드(OUT)의 전압을 이전 상태로 유지한다. 예를 들어, 클럭(CLK2)의 전압이 게이트 오프 전압(VGH)이고 VST 노드(IN1)의 전압이 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변할 때, 제3 TFT(T3)가 턴-온되어 Q' 노드(Q')를 VGH 노드에 연결하여 Q' 노드의 전압을 게이트 오프 전압(VGH)으로 변하게 한다. 이 때 제1 및 제2 TFT들(T1, T2)이 턴-오프된다. 제3 TFT(T3)는 VST 노드(IN1)에 연결된 게이트, Q' 노드(Q')에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.
제4 TFT(T4)는 Q 노드(Q) 노드에 연결된 게이트, QB 노드(QB)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제4 TFT(T4)는 Q 노드(Q)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 QB 노드(QB)를 VGH 노드에 연결한다.
제5 TFT(T5)는 Q 노드(Q)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 VGL 노드를 제8a TFT(T8a)의 제2 전극과 제8b TFT(T8b)의 제1 전극 사이의 노드에 공급하여 제8a 및 제8b TFT(T8a, T8b)가 턴-온되거나 제8a 및 제8b TFT(T8a, T8b)를 통해 누설 전류가 흐르지 않도록 한다.
제6 TFT(T6)는 제1 기간(P1) 동안 제3 라인 제어 신호(GS3)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 TFT(T1)와 Q 노드(Q)를 연결하여 스타트 신호(VST/EM(n-1))의 전압으로 Q 노드의 전압이 변하게 한다. 그리고, 제6 TFT(T6)는 제2 기간(P2) 동안 제3 라인 제어 신호(GS3)의 게이트 오프 전압(VGH)에 따라 턴-오프되어 제1 TFT(T1)와 Q 노드(Q) 사이의 전류 패스를 차단하여 스타트 신호(VST/EM(n-1))로 인한 Q 노드의 전압 변동을 차단한다. 제6 TFT(T6)는 제3 라인 제어 신호(GS3)가 인가되는 게이트, 제1 TFT(T1)의 제2 전극에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. 도 7에 도시된 바와 같이, 제3 라인 제어 신호(GS3)에서 라이징 에지(rising edge)는 G2OUT(n)의 폴링 에지(falling edge)에 동기되고, 제3 라인 제어 신호(GS3)의 폴링 에지는 G2OUT(n)의 라이징 에지에 동기된다.
제7 TFT(T7)는 Q 노드(Q)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 VGL 노드를 출력 노드(OUT)에 연결한다. 제7 TFT(T7)가 턴-온될 때, 출력 노드(OUT)의 전압이 게이트 온 전압(VGL)으로 변하여 제n EM 신호(EM(n))의 전압이 게이트 온 전압(VGL)으로 변한다. 제7 TFT(T7)는 Q 노드(Q)에 연결된 게이트, VGL 노드에 연결된 제1 전극, 및 출력 노드(OUT)에 연결된 제2 전극을 포함한다.
제7 TFT(T7)의 게이트와 제2 전극 사이에 제1 커패시터(CB)가 형성된다. 제1 커패시터(CB)는 출력 노드(OUT)의 리플(ripple)을 억제한다. 또한, 제1 커패시터(CB)는 출력 노드(OUT)의 전압이 게이트 온 전압으로 변할 때 플로팅(floating) 상태의 Q 노드 전압이 빠르게 게이트 온 전압(VGL)으로 변하게 한다.
제8 TFT(T8a, T8b)는 QB 노드(QB)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 출력 노드(OUT)를 VGH 노드에 연결한다. 제8 TFT(T8a, T8b)는 누설 전류를 줄이기 위하여 듀얼 게이트 구조로 연결된 두 개의 트랜지스터들(T8a, T8b)로 구성될 수 있으나 이에 한정되지 않는다. 제8a TFT(T8a)는 QB 노드(QB)에 연결된 게이트, 출력 노드(OUT)에 연결된 제1 전극, 및 제8b TFT(T8b)의 제1 전극에 연결된 제2 전극을 포함한다. 제8b TFT(T8b)는 QB 노드(QB)에 연결된 게이트, 제8a TFT(T8a)의 제2 전극에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제8 TFT(T8a, T8b)는 QB 노드(QB)에 연결된 게이트, 출력 노드(OUT)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한 단일 트랜지스터로 구현될 수도 있다.
QB 노드(QB)와 VGH 노드 사이에 제2 커패시터(CQB)가 형성될 수 있다. 제2 커패시터(CQB)는 QB 노드(QB)의 리플(ripple)을 억제한다.
제9 TFT(T9)는 제1 기간(P1) 동안 오프 상태를 유지하고, 제2 기간(P2) 동안 제2 라인 제어 신호(GS2)의 전압으로 Q 노드(Q)의 전압을 변경한다. 제9 TFT(T9)는 G2OUT(n)이 인가되는 게이트, 제2 라인 제어 신호(GS2)가 인가되는 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. 제2 라인 제어 신호(GS2)는 제1 기간(P1) 동안 게이트 오프 전압(VGH)을 유지한다. 제2 라인 제어 신호(GS2)가 게이트 오프 전압(VGH)일 때, 제9 TFT(T9)는 G2OUT(n)의 전압에 관계 없이 오프 상태를 유지한다. 그리고, 제2 라인 제어 신호(GS2)와 G2OUT(n)이 제2 기간(P2)에 게이트 온 전압(VGL)으로 변할 때 제9 TFT(T9)는 턴-온되어 제2 라인 제어 신호(GS2) 노드를 Q 노드에 연결하여 Q 노드의 전압을 게이트 온 전압(VGL)으로 변하게 한다. 도 7에 도시된 바와 같이, G2OUT(n)이 게이트 온 전압(VGL)이고 제2 라인 제어 신호(GS2)가 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 반전될 때 제9 TFT(T9)가 턴-온되어 제n EM 신호(EM(n))가 게이트 온 전압(VGL)으로 반전된다.
제10 TFT(T10)는 QB 노드(QB) 노드에 연결된 게이트, Q 노드(Q)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제10 TFT(T4)는 QB 노드(QB)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 Q 노드(Q)를 VGH 노드에 연결한다.
제11 TFT(T11)는 G2OUT(n)이 게이트 온 전압(VGL)일 때 턴-온되어 제1 라인 제어 신호(GS1)를 QB 노드(QB)에 연결한다. 제11 TFT(T11)는 G2OUT(n)이 인가되는 게이트, 제1 라인 제어 신호(GS1)가 인가되는 제1 전극, 및 QB 노드(QB)에 연결된 제2 전극을 포함한다. 제2 라인 제어 신호(GS2)가 게이트 온 전압(VGL)으로 반전되기에 앞서 게이트 오프 전압(VGH)으로 반전되어 제2 기간(P2) 동안 게이트 오프 전압(VGH)으로 유지된다. 도 7에 도시된 바와 같이 제1 라인 제어 신호(GS1)가 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 반전될 때 제n EM 신호(EM(n))는 게이트 오프 전압(VGH)으로 반전된다.
제12 TFT(T12)는 제4 라인 제어 신호(GS4)의 전압이 게이트 온 전압(VGL)일 때, 제2 TFT(T2)의 제2 전극을 QB 노드에 연결하고 제4 라인 제어 신호(GS4)의 전압이 게이트 오프 전압(VGH)일 때 턴-오프되어 CLK 노드와 QB 노드(QB) 사이의 전류 패스를 차단한다. 제12 TFT(T12)는 제4 라인 제어 신호(GS4)가 인가되는 게이트, 제2 TFT(T2)의 제2 전극에 연결된 제1 전극, 및 QB 노드(QB)에 연결된 제2 전극을 포함한다.
이 경우, 도 6에서 제2 라인 제어 신호(GS2), 제9 TFT(T9), 제10 TFT(T10), 제5 TFT(T5)는 생략될 수 있다.
도 7을 참조하면, 표시패널(100)의 서브 픽셀들이 순차 주사되는 제1 기간(P1) 동안, 스타트 신호(VST/EM(n-1))를 입력 받아 클럭(CLK2)의 폴링 에지에 동기되어 스타트 신호(VST/EM(n-1))의 전압과 동일한 전압으로 출력 신호 즉, 제n EM 신호(EM(n))를 출력한다. 제1 기간(P1) 동안 제n EM 신호(EM(n))는 스타트 신호(VST/EM(n-1))의 라이징 에지로부터 소정 시간 지연된 시점에 게이트 오프 전압(VGH)으로 변하고 스타트 신호(VST/EM(n-1))의 폴링 에지로부터 소정 시간 지연된 시점에 게이트 온 전압(VGL)으로 반전된다. 제1 기간(P1) 동안, 제n EM 신호(EM(n))는 스타트 신호(VST/EM(n-1))의 파형과 동일한 파형으로 발생되고, 스타트 신호(VST/EM(n-1))와 중첩된다.
제1 라인 제어 신호(GS1)는 제11 TFT(T11)를 통해 G2OUT(n)의 게이트 온 전압(VGL) 구간만큼 QB 노드(QB)에 인가되어 스타트 신호(VST/EM(n-1))와 클럭(CLK2)에 무관하게 제n EM 신호(EM(n))의 전압을 제어할 수 있다. 도 7에서 알 수 있는 바와 같이 제n EM 신호(EM(n))는 클럭(CLK)과 제1 라인 제어 신호(GS1)가 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하는 폴링 에지에 동기하여 게이트 오프 전압(VGH)으로 반전된다.
제2 라인 제어 신호(GS2)는 제9 TFT(T9)를 통해 G2OUT(n)의 게이트 온 전압(VGL) 구간만큼 Q 노드(Q)에 인가되어 스타트 신호(VST/EM(n-1))와 클럭(CLK2)에 무관하게 제n EM 신호(EM(n))의 전압을 제어할 수 있다. 도 7에서 알 수 있는 바와 같이, 제n EM 신호(EM(n))는 제2 라인 제어 신호(GS2)가 게이트 오프 전압(VGH)으로부터 게이트 온 전압(VGL)으로 변하는 폴링 에지에 동기하여 게이트 오프 전압(VGH)으로 반전된다.
제3 라인 제어 신호(GS3)는 에지 트리거 회로에서 스타트 신호(VST/EM(n-1))와 무관하게 제n EM 신호(EM(n))를 제어할 필요가 있을 때 게이트 오프 전압(VGH)으로 발생되어 VST 노드(IN1)와 Q 노드(Q) 사이의 전류 패스를 차단한다. 도 7의 예에서, 제3 라인 제어 신호(GS3)는 제2 기간(P2)을 포함한 소정 시간 동안 게이트 오프 전압(VGH)으로 발생된다.
제2 라인 제어 신호(GS2)가 게이트 온 전압(VGL)일 때 클럭(CLK2)이 게이트 온 전압(VGL)으로 반전되면 스타트 신호(VST/EM(n-1))와 제2 라인 제어 신호(GS2)가 동시에 Q 노드에 공급될 수 있다. 이 때, 스타트 신호(VST/EM(n-1)와 제2 라인 제어 신호(GS2)의 전압이 상반되면 Q 노드의 전압이 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이의 중간 전압으로 변하여 GIP 회로가 오동작할 수 있다. 이러한 현상을 방지하기 위하여, 도 7에 도시된 바와 같이 제2 라인 제어 신호(GS2)와 제3 라인 제어 신호(GS3)의 에지 타이밍이 소정의 시간 만큼 분리되어야 한다.
제1 및 제2 라인 제어 신호(GS1, GS2)의 에지 타이밍에서 제1 및 제2 라인 제어 신호(GS1, GS2)의 전압이 동시에 게이트 온 전압(VGL)일 때, 제7 및 제8 TFT들(T7, T8a, T8b)이 동시에 턴-온되어 정상적인 출력 파형을 얻을 수 없다. 이를 방지하기 위하여, 도 7에 도시된 바와 같이 제2 라인 제어 신호(GS2)와 제3 라인 제어 신호(GS3)의 에지 타이밍이 소정의 시간 만큼 분리되어야 한다.
제n EM 신호(EM(n))는 제2 기간(P2) 동안 게이트 온 전압(VGL)으로 유지된다. 제n EM 신호(EM(n)가 게이트 온 전압(VGL)일 때 서브 픽셀(101)의 구동 소자에 전류가 흐를 수 있기 때문에 구동 소자의 전기적 특성이 센싱될 수 있다.
제2 기간(P2) 동안 표시패널(100)의 제n 라인에 배치된 서브 픽셀의 전기적 특성을 센싱하기 위하여, 도 7에 도시된 바와 같이 G2OUT(n))의 펄스에 동기하여 제2 기간(P2)이 시작되기에 앞서 제n 라인의 서브 픽셀들(101)에 센싱용 데이터 전압(S)이 인가될 수 있다. 그리고 서브 픽셀들(101)이 센싱되는 제2 기간(P2)이 끝난 후에, 그 서브 픽셀들(101)에 표시하고자 하는 비디오 데이터 전압(D)이 인가된다. 따라서, 제n 라인의 서브 픽셀들에 1 프레임 기간 내에 특히, 버티컬 액티브 구간(VA) 내에서 제2 기간(P2)을 사이에 두고 센싱용 데이터와 비디오 데이터가 연속으로 기입된다. 제n 라인 이외의 다른 라인들은 제1 기간(P1)에서 순차 주사되기 때문에 1 프레임 기간 내에서 비디오 데이터만 기입된다. 도 7에서 ①은 서브 픽셀(101)에 센싱용 데이터가 기입되는 시점이다. ②는 서브 픽셀에 비디오 데이터가 기입되는 시점이다.
본 명세서의 GIP 회로(120)는 EM 신호를 출력하는 경우, 에지 트리거 회로를 이용하여 순차 주사되는 제1 기간(P1)에 데이터가 서브 픽셀에 기입될 때 서브 픽셀의 발광을 차단하고, 발광 기간 동안 소정의 PWM(Pulse Width Modulation)의 듀티비(duty ratio)에 따라 교류 신호 형태로 반전된다. 그리고 본 명세서의 GIP 회로(120)는 도 6 및 도 7에 도시된 바와 같이 라인 제어 신호들(GS1~GS3)을 이용하여 에지 트리거 회로에서 입력 신호와 관계 없이 EM 신호(EM(n))를 독립적으로 제어함으로써 입력 영상을 표시하기 위한 순차 주사 과정 중간에 특정 라인 즉, 제n 라인에서 서브 픽셀의 전기적 특성을 센싱하고 다시 순차 주사를 재개할 수 있다. 라인 제어 제어 신호들(GS1~GS3)에 의해 제어되는 제2 기간(P2)은 서브 픽셀의 센싱 동작에 한정되지 않고 다양한 구동 방법에 응용될 수 있다. 제4 라인 제어 신호(GS4)는 EM 신호(EM(n))를 조정하여 서브 픽셀의 발광 시간을 조절함으로써 제2 기간(P2)으로 인하여 저하되는 서브 픽셀의 휘도를 보상하여 표시패널(100)의 화면 전체에서 휘도를 균일하게 제어할 수 있다.
도 8은 서브 픽셀들 각각에 형성된 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 9는 도 8에 도시된 픽셀 회로에 공급되는 게이트 신호를 보여 주는 파형도이다.
도 8 및 도 9를 참조하면, 픽셀 회로는 OLED, 다수의 TFT들(M1~M3, DT), 및 스토리지 커패시터(Cst) 등을 구비한다.
1 수평 기간(1H) 동안 제1 스캔 신호(SC1(n)), 제2 스캔 신호(SC2(n)), 및 EM 신호(EM(n))를 포함한 게이트 신호들이 게이트 라인들(GL)을 통해 픽셀 회로에 공급된다.
GIP 회로(120)는 제1 시프트 레지스터를 이용하여 제1 스캔 신호(SC1)를 출력하는 제1 GIP 회로(121), 제2 시프트 레지스터를 이용하여 제2 스캔 신호(SC2)를 출력하는 제2 GIP 회로(121), 및 제3 시프트 레지스터를 이용하여 EM 신호(EM(n))를 출력하는 제3 GIP 회로(123)를 포함한다. 제1 및 제2 스캔 회로(121, 122)는 패스 게이트 회로 또는 에지 트리거 회로로 구현될 수 있다. 제3 스캔 회로(123)는 에지 트리거 회로로 구현될 수 있다. 에지 트리거 회로는 도 6 및 도 7에 도시된 바와 같이 입력 신호와 무관하게 제2 기간(P2)의 동작을 제어할 수 있는 회로일 수 있다.
픽셀 회로의 OLED는 구동 TFT(DT)의 게이트-소스간 전압(Vgs)에 의해 조절되는 전류량으로 발광하는 발광 소자이다. OLED의 전류패스는 EM 신호(EM(n))에 의해 제어되는 제2 픽셀 TFT(M2)에 의해 스위칭된다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제3 노드(n3)에 연결되고, 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다. VSS 전극은 픽셀 구동 전압(VDD) 보다 낮은 저전위 전압 예를 들면 0V 일 수 있으나 이에 한정되지 않는다.
스토리지 커패시터(Cst)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결되어 구동 TFT(DT)의 게이트-소스간 전압(Vgs)을 저장한다.
제1 픽셀 TFT(M1)는 n 타입 TFT(NMOS)로 구현될 수 있다. 제1 픽셀 TFT(M1)와 같이 오프 기간이 긴 스위치 소자의 경우, n 타입 Oxide 픽셀 TFT로 구현하면 저속 구동 모드에서 누설 전류를 줄여 소비 전력을 줄일 수 있을 뿐 아니라 누설 전류로 인한 픽셀의 전압 감소를 방지할 수 있기 때문에 플리커(flicker)를 방지할 수 있다.
제2 및 제3 픽셀 TFT(M2, M3)는 p 타입 TFT(PMOS)로 구현될 수 있다. p 타입 LTPS TFT는 전하 이동도가 높기 때문에 구동 효율을 높일 수 있고 소비 전력이 작다. 구동 TFT(DT)는 n 타입 TFT(NMOS) 또는 p 타입 TFT(PMOS)로 구현될 수 있다. 도 8은 구동 TFT(DT)가 n 타입 TFT(NMOS)로 구현된 예를 보여 준다.
제1 픽셀 TFT(M1)가 n 타입 TFT(NMOS)로 구현되고, 제2 및 제3 TFT(T2, T3)가 p 타입 TFT(PMOS)로 구현되면, 이 스위치 소자들의 게이트 온 전압이 서로 다르다. 도 8과 같은 픽셀 회로에 인가되는 게이트 신호들은 도 9와 같다. 제1 스캔 신호(SC1(n-1)~SC1(n+1))는 1 수평 기간(1H) 동안 게이트 온 전압(VGH)을 유지하고, 그 이후 나머지 프레임 기간 동안 게이트 오프 전압(VGL)으로 유지된다. 제2 스캔 신호(SC2(n-1)~SC2(n+1))는 1 수평 기간(1H) 내에서 제1 스캔 신호(SC1)의 펄스폭 보다 작은 펄스폭 기간에 게이트 온 전압(VGL)으로 발생되고 나머지 프레임 기간 동안 게이트 오프 전압(VGH)으로 유지된다. EM 신호(EM(n-1)~EM(n+1))는 제1 스캔 신호(SC1)와 동기되어 제1 스캔 신호(SC1)와 같은 파형으로 발생된다. EM 신호(EM(n-1)~EM(n+1))는 1 수평 기간(1H) 이후 나머지 프레임 기간 즉, 발광 기간 동안 서브 픽셀들의 듀티 구동(Duty driving)을 위해 미리 설정된 PWM(Pulse Width Modulation)의 듀티비(duty ratio)에 따라 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 전압 레벨이 반전될 수 있다. 서브 픽셀(101)들이 발광 기간 동안 듀티 구동되면 저휘도, 저계조에서 색 표현 능력이 향상되고, 무라(Mura)와 같은 얼룩을 개선할 수 있다.
제1 픽셀 TFT(M1)는 제1 스캔 신호(SC1(n))에 응답하여 기준 전압(Vref)을 제2 노드(n2)에 공급하는 스위치 소자이다. 제1 픽셀 TFT(M1)는 제1 스캔 신호(SC1(n))가 인가되는 제1 게이트 라인에 연결된 게이트, 제2 데이터 라인(103)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제2 데이터 라인(103)에 기준 전압(Vref)이 공급되면, 제1 데이터 라인(102)에 데이터 전압(Vdata)이 공급된다. 이와 반대로, 제2 데이터 라인(103)에 데이터 전압(Vdata)이 공급되면, 제1 데이터 라인(102)에 기준 전압(Vref)이 공급될 수 있다.
제2 픽셀 TFT(M2)는 EM 신호(EM(n))에 응답하여 OLED에 흐르는 전류를 스위칭하는 스위치 소자이다. 제2 픽셀 TFT(M2)의 게이트는 EM 신호(EM(n))가 인가되는 제3 게이트 라인에 연결된다. 제2 픽셀 TFT(M2)의 제1 전극은 픽셀 구동 전압(VDD)이 공급되는 VDD 라인에 연결된다. 제2 픽셀 TFT(M2)의 제2 전극은 제1 노드(n1)에 연결된다.
제3 픽셀 TFT(M3)는 제2 스캔 신호(SC2(n))에 응답하여 데이터 전압(Vdata)을 제3 노드(n3)에 공급한다. 제3 픽셀 TFT(M3)는 제2 스캔 신호(SC2(n))가 인가되는 제2 게이트 라인에 연결된 게이트, 제1 데이터 라인(102)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
구동 TFT(DT)는 게이트-소스 간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하는 구동 소자이다. 구동 TFT(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
도 10은 도 9에 도시된 픽셀 회로의 제1 기간 동작을 보여 주는 도면이다.
도 10을 참조하면, 제1 기간(P1)은 프로그래밍 기간(tp)과 발광 기간(te)으로 나뉘어질 수 있다.
제1 기간(P1)에서, 프로그래밍 기간(tp)에 제1 스캔 신호(SC1)가 게이트 온 전압(VGH)으로 발생됨과 동시에, 제2 스캔 신호(SC2)가 게이트 온 전압(VGL)으로 발생된다. 이 때, 제1 및 제3 픽셀 TFT(M1, M3)가 턴-온되어 구동 TFT(DT)의 게이트에 기준 전압(Vref)이 충전되고, 구동 TFT(DT)의 제2 전극에 데이터 전압(Vdata)이 충전된다. 제1 기간(P1)에 서브 픽셀에 인가되는 데이터 전압(Vdata)은 제n 라인을 제외한 다른 라인들에서는 비디오 데이터 전압이고, 제n 라인에서는 센싱용 데이터 전압과 비디오 데이터 전압이다.
발광 기간(te)에 제1 스캔 신호(SC1)가 게이트 오프 전압(VGL)으로 반전되고, 제2 스캔 신호(SC2)가 게이트 오프 전압(VGH)으로 발생된다. EM 신호(EM)는 소정의 듀티비로 온/오프 반전된다. 발광 기간(te) 동안, EM 신호(EM)가 인가되는 서브 픽셀들은 제2 픽셀 TFT(M2)가 턴-온되어 구동 TFT(DT)의 게이트-소스간 전압(Vgs)에 따라 OLED에 전류가 흘러 OLED에 발광될 수 있다.
도 11은 도 9에 도시된 픽셀 회로의 제2 기간 동작을 보여 주는 도면이다.
도 11을 참조하면, 표시패널(100)의 제n 라인은 센싱용 데이터가 기입되는 제1 프로그래밍 기간(tp1), 제n 라인의 서브 픽셀들이 센싱되는 제2 기간(P2), 비디오 데이터가 기입되는 제2 프로그래밍 기간(tp2), 및 발광 기간(te)의 순서로 동작한다.
제1 프로그래밍 기간(tp1), 제2 프로그래밍 기간(tp2), 및 발광 기간(te)은 도 10에서 전술한 설명과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
제2 기간(P2) 동안, 제1 스캔 신호(SC1)는 게이트 오프 전압(VGL)으로 발생되고 제2 스캔 신호(SC2)와 EM 신호(EM)는 게이트 온 전압(VGL)으로 발생된다. 이 때, 센싱용 데이터 전압이 충전된 서브 픽셀에서 제2 픽셀 TFT(M2), 구동 TFT(DT), 제3 픽셀 TFT(M3)와, 데이터 라인(102)을 포함한 센싱 경로를 통해 제n 라인에 배치된 서브 픽셀들의 전기적 특성이 센싱된다.
도 12는 표시장치의 1 프레임 기간을 상세히 보여 주는 파형도이다.
도 12를 참조하면, 수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 표시패널(100)의 픽셀 어레이(AA)에 표시될 비디오 데이터(또는 픽셀 데이터)를 포함한 유효 데이터 구간을 정의한다.
데이터 인에이블 신호(DE)는 표시패널(100)의 픽셀 어레이에 표시될 비디오 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간이고, 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간은 표시패널의 1 라인에 배치된 픽셀들에 기입될 데이터의 입력 타이밍을 나타낸다. 1 수평 기간(1H)은 표시패널(100)에서 1 픽셀 라인의 픽셀들에 데이터를 기입하는데 필요한 시간이다.
타이밍 콘트롤러(130)는 데이터 인에이블 신호(DE)와 입력 영상의 데이터를 버티컬 액티브 구간(VA) 동안 수신한다. 버티컬 블랭크 구간(VB)에 타이밍 콘트롤러(130)에 수신되는 데이터 인에이블 신호(DE)와 입력 영상의 비디오 데이터는 없다. 액티브 구간(VA) 동안 모든 픽셀들에 기입될 1 프레임 분량의 데이터가 타이밍 콘트롤러(130)에 수신된다. 1 프레임 기간은 버티벌 액티브 구간(VA)과 버티컬 블랭크 구간(VB)을 합한 시간이다.
데이터 인에이블 신호(DE)에서 알 수 있는 바와 같이, 버티컬 블랭크 구간(VB) 동안 표시장치에 비디오 데이터가 수신되지 않는다. 버티컬 블랭크 구간(VB)은 버티컬 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함한다. 버티컬 싱크 시간(VS)은 Vsync의 폴링 에지(falling edge)부터 라이징 에지(rising edge)까지의 시간으로서, 한 화면의 시작(또는 끝) 타이밍을 나타낸다. 버티컬 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 마지막 DE의 폴링 에지부터 버티컬 블랭크 구간(VB)의 시작까지의 시간이다. 버티컬 백 포치(BP)는 버티컬 싱크 시간(VS)의 끝부터 1 프레임 데이터의 제1 라인 데이터 타이밍을 나타내는 제1 DE의 라이징 에지까지의 시간이다.
본 명세서는 전술한 GIP 회로(120)를 이용하여 버티컬 액티브 구간(VA) 동안 순차 주사 과정 중 제2 기간(P2)에서 센싱하기 위해 미리 설정된 표시패널의 특정 라인을 실시간 센싱한다. 제2 기간(P2)은 도 12 내지 도 14에 도시된 바와 같이 버티컬 액티브 구간(VA) 내에 설정된다.
도 13 및 도 14는 1 프레임 기간의 버티컬 액티브 구간 동안 순차 주사 과정 중에 표시패널의 라인이 실시간 센싱되는 예를 보여 주는 도면들이다.
도 13 및 도 14를 참조하면, 입력 영상의 1 프레임 데이터는 버티컬 액티브 구간(VA) 내에서 표시패널(100)의 모든 라인들에 순차 주사되어 서브 픽셀(101)들에 기입된다. 본 명세서는 버티컬 액티브 구간(VA) 내에서 순차 주사 과정 중 특정 라인의 서브 픽셀들을 실시간 센싱하고, 센싱 결과를 바탕으로 서브 픽셀들 간의 편차 또는 서브 픽셀들의 경시 변화를 실시간 보상할 수 있다. 따라서, 본 명세서에 의하면 버티컬 블랭크 기간(VB)을 활용하여 서브 픽셀을 센싱할 필요가 없고 버티컬 블랭크 기간(VB)으로 인한 센싱 시간의 제약 문제를 해결할 수 있다.
버티컬 액티브 구간(VA)에서 센싱되는 라인의 개수는 1 라인으로 한정되지 않는다. 1 버티컬 액티브 구간(VA)에 적어도 1 라인씩 센싱될 수 있다. 1 버티컬 액티브 구간(VA)에서 복수의 라인들이 센싱되는 경우, 복수의 라인들이 순차적으로 센싱될 수 있다.
서브 픽셀에 인가되는 센싱용 데이터 전압에 의해서 서브 픽셀이 발광되지 않는다. 따라서, 순차 주사되는 과정에서 센싱되는 라인은 발광되지 않는 상태에서 센싱될 수 있다.
매 프레임 기간마다 표시패널 상에서 센싱되는 라인의 위치가 도 13 및 도 14에 도시된 바와 같이 변경될 수 있다. 센싱 대상 라인의 위치가 시간축 상에서 변하면 센싱 대상 라인의 휘도 저하로 인한 라인간 휘도 편차가 시인되지 않는다. 도 14에서 “L1~Ln”은 표시패널(100)의 라인 위치를 나타낸다. 도 14의 예에서 제n 프레임(Fn)에서 b 번째 라인(Lb)이 센싱되고, 제n+1 프레임(Fn+1)에서 c 번째 라인(Lc)이 센싱된다. 이어서, 제n+2 프레임(Fn+2)에 a 번째 라인(La)이 센싱될 수 있다.
도 15는 도 6에 도시된 GIP 회로에서 제1 기간의 동작을 보여 주는 제n 스테이지의 입출력 파형도이다.
도 15를 참조하면, 표시패널(100)이 순차 주사되는 제1 기간(P1)에 G2OUT(n-1)이 게이트 온 전압(VGL)일 때 제1 라인 제어 신호(GS1)는 게이트 온 전압(VGL)으로, 제2 라인 제어 신호(GS2)는 게이트 오프 전압(VGH)으로 설정될 수 있다. 그리고 제3 및 제4 라인 제어 신호(GS3, GS4)는 제1 기간(P1)에 G2OUT(n-1)이 게이트 온 전압(VGL)일 때 게이트 온 전압(VGL)으로 설정될 수 있다. 이러한 라인 제어 신호(GS1~GS4)의 전압은 도 7에 도시된 바와 같이 제1 기간(P1) 내에 유지될 수 있다.
도 16은 제3 및 제4 라인 제어신호(GS3, GS4)를 통해 GIP 회로(150)의 출력 신호 파형을 조절하고 서브 픽셀의 휘도를 보상하는 예를 보여 주는 도면이다. 도 17은 제4 라인 제어 신호(GS4)를 이용하여 제2 기간(P2)으로 인한 휘도 저하를 보상하는 방법을 보여 주는 도면이다.
도 16 및 도 17을 참조하면, 제3 라인 제어 신호(GS3)는 VST 노드(IN1)와 Q 노드(Q) 사이의 전류 패스를 차단하여 에지 트리거 회로의 입력 신호(VST, CLK2)에 관계 없이 Q 노드(Q)의 전압을 조절하여 에지 트리거 회로의 출력 신호 즉, EM 신호(EM(n))의 파형을 조절할 수 있다. 제3 라인 제어 신호(GS3)가 게이트 오프 전압(VGH)일 때 VST 노드(IN1)와 Q 노드(Q) 사이의 전류 패스가 차단된다. 제3 라인 제어 신호(GS3)는 도 7에 도시된 바와 같이 EM 신호(EM(n))의 전압을 더 길게 유지할 필요가 있을 때 게이트 오프 전압(VGH)으로 발생된다.
제4 라인 제어 신호(GS4)는 VST 노드(IN1)와 CLK 노드(IN2)의 전압에 따라 QB 노드(QB)의 전압이 변경되지 않도록 입력 노드들(61, 62)과 QB 노드(QB) 사이의 전류 패스를 차단한다. 제4 라인 제어 신호(GS4)가 게이트 오프 전압(VGH)으로 발생될 때 QB 노드(QB)가 게이트 오프 전압(VGH)을 유지하기 때문에 EM 신호(EM(n))의 전압 변화를 방지한다. 도 17에 도시된 바와 같이 제4 라인 제어 신호(GS4)를 이용하여 센싱될 제n 라인 이하의 발광 시간(te)을 더 연장하여 제2 기간(P2)으로 인한 휘도 저하를 보상할 수 있다.
도 17에 도시된 파형은 도 7에서 G2OUT/SC2의 파형이다. 2nd line 파형은 도 17에서 G2OUT(n)/SC2(n)이다.
도 18은 서브 픽셀(101)의 발광 기간(te) 동안 EM 신호의 PWM 파형을 보여 주는 파형도이다.
도 18을 참조하면, 발광 기간(te) 동안 EM 신호들(EM(n), EM(n+1))의 전압은 소정의 PWM 듀티비로 반전된다. 센싱될 제n EM 신호(EM(n))는 제2 기간(P2)에 제n 라인에 연결된 서브 픽셀(101)들의 구동 소자에서 전류가 흐를 수 있도록 게이트 온 전압(VGL)으로 유지된다. 그리고, 제2 기간(P2)에서 제n+1 라인의 서브 픽셀(101)들에 공급되는 제n+1 EM 신호(EM(n+1))는 제2 기간(P2) 동안 그 서브 픽셀(101)들에서 전류가 흐르지 않도록 게이트 오프 전압(VGH)으로 유지된다.
본 명세서의 다양한 실시예들에 따른 게이트 구동회로 및 이를 이용한 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동회로는 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터, 클럭에 응답하여 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터, 스타트 신호에 응답하여 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터, Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터, 제1 라인 제어 신호에 응답하여 제1 트랜지스터와 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터, Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터, QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 출력 노드에 공급하는 제7 트랜지스터, 특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 QB 노드에 공급하는 제8 트랜지스터, 및 제3 라인 제어 신호에 응답하여 제2 트랜지스터와 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비하고, 제1 내지 제3 라인 제어 신호들이 스타트 신호와 클럭과는 독립적으로 발생된다. 따라서, 순차 주사 과정 내에서 표시패널의 임의의 라인에 게이트 신호 출력 방법을 변경할 수 있다.
제1 라인 제어 신호의 전압이 제1 기간 동안 게이트 온 전압이고, 제2 기간 동안 상기 게이트 오프 전압일 수 있다.
제2 라인 제어 신호는 제1 기간 내에서 제1 라인 제어 신호가 게이트 오프 전압으로 반전된 에지 타이밍 전에 게이트 온 전압으로부터 게이트 오프 전압으로 반전되고, 제2 라인 제어 신호의 전압이 게이트 오프 전압으로부터 게이트 온 전압으로 반전되는 에지 타이밍에 출력 노드의 전압이 게이트 온 전압으로부터 게이트 오프 전압으로 반전될 수 있다.제3 라인 제어 신호의 전압이 게이트 오프 전압일 때 출력 노드의 전압이 게이트 온 전압으로 발생되고, 제3 라인 제어 신호의 전압이 게이트 온 전압일 때 출력 노드의 전압이 게이트 오프 전압일 수 있다.
라인 지정 신호에 응답하여 제4 라인 제어 신호를 Q 노드에 공급하는 제10 트랜지스터를 더 구비하고, 제4 라인 제어 신호가 스타트 신호와 클럭과는 독립적으로 발생될 수 있다.
제4 라인 제어 신호가 제1 기간 동안 게이트 오프 전압으로 유지되고 제2 기간 내에서 게이트 온 전압으로 반전될 수 있다.
제1 내지 제9 트랜지스터는 p 타입 트랜지스터일 수 있다.
QB 노드의 전압에 따라 게이트 온 전압이 공급되는 제1 전원 노드와 Q 노드 사이의 전류 패스를 스위칭하는 제11 트랜지스터를 더 구비할 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동회로는 데이터 라인들, 게이트 라인들, 및 서브 픽셀들을 포함한 픽셀 어레이, 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동부, 및 출력 노드를 통해 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비하고, 픽셀들 각각에 구비된 픽셀 회로는 한 개 이상의 n 타입 트랜지스터와 한 개 이상의 p 타입 트랜지스터를 포함하고, 게이트 구동부는 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터, 클럭에 응답하여 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터, 스타트 신호에 응답하여 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터, Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터, 제1 라인 제어 신호에 응답하여 제1 트랜지스터와 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터, Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터, QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 출력 노드에 공급하는 제7 트랜지스터, 특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 QB 노드에 공급하는 제8 트랜지스터, 및 제3 라인 제어 신호에 응답하여 제2 트랜지스터와 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비하고, 제1 내지 제3 라인 제어 신호들이 상기 스타트 신호와 상기 클럭과는 독립적으로 발생된다. 따라서, 순차 주사 과정 내에서 표시패널의 임의의 라인에 게이트 신호 출력 방법을 변경할 수 있다.
라인 지정 신호에 응답하여 제4 라인 제어 신호를 Q 노드에 공급하는 제10 트랜지스터를 더 구비하고, 제4 라인 제어 신호가 스타트 신호와 클럭과는 독립적으로 발생될 수 있다.
게이트 신호는 서브 픽셀들의 발광 시간을 정의하는 발광 신호를 포함할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부(GIP 회로) 130 : 타이밍 콘트롤러
140 : 레벨 시프터 M1, M2, M3, DT : 픽셀 회로의 트랜지스터
T1~T12 : 게이트 구동부(GIP 회로)의 트랜지스터

Claims (11)

  1. 클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터;
    상기 클럭에 응답하여 상기 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터;
    상기 스타트 신호에 응답하여 상기 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터;
    상기 Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터;
    제1 라인 제어 신호에 응답하여 상기 제1 트랜지스터와 상기 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터;
    상기 Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 출력 노드에 공급하는 제6 트랜지스터;
    상기 QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 상기 출력 노드에 공급하는 제7 트랜지스터;
    특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 상기 QB 노드에 공급하는 제8 트랜지스터; 및
    제3 라인 제어 신호에 응답하여 상기 제2 트랜지스터와 상기 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터를 구비하고,
    상기 제1 라인 제어 신호의 전압이 제1 기간 동안 상기 게이트 온 전압이고, 제2 기간 동안 상기 게이트 오프 전압이고,
    상기 제2 라인 제어 신호의 전압은 상기 제1 기간 내에서 상기 제1 라인 제어 신호가 상기 게이트 오프 전압으로 반전되기 전에 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전되고,
    상기 제2 라인 제어 신호의 전압이 상기 게이트 오프 전압으로부터 상기 게이트 온 전압으로 반전될 때 상기 출력 노드의 전압이 상기 게이트 온 전압으로부터 상기 게이트 오프 전압으로 반전되는 게이트 구동회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제3 라인 제어 신호의 전압이 상기 게이트 오프 전압일 때 상기 출력 노드의 전압이 상기 게이트 온 전압으로 발생되고,
    상기 제3 라인 제어 신호의 전압이 상기 게이트 온 전압일 때 상기 출력 노드의 전압이 상기 게이트 오프 전압인 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 라인 지정 신호에 응답하여 제4 라인 제어 신호를 상기 Q 노드에 공급하는 제10 트랜지스터를 더 구비하고,
    상기 제4 라인 제어 신호가 상기 스타트 신호와 상기 클럭과는 독립적으로 발생되는 게이트 구동회로.
  6. 제 5 항에 있어서,
    상기 제4 라인 제어 신호가 상기 제1 기간 동안 게이트 오프 전압으로 유지되고 상기 제2 기간 내에서 상기 게이트 온 전압으로 반전되는 게이트 구동회로.
  7. 제 6 항에 있어서,
    상기 제1 내지 제9 트랜지스터는 p 타입 트랜지스터인, 게이트 구동회로.
  8. 제 5 항에 있어서,
    상기 QB 노드의 전압에 따라 상기 게이트 온 전압이 공급되는 제1 전원 노드와 상기 Q 노드 사이의 전류 패스를 스위칭하는 제11 트랜지스터를 더 구비하는 게이트 구동회로.
  9. 데이터 라인들, 게이트 라인들, 및 서브 픽셀들을 포함한 픽셀 어레이;
    상기 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동부; 및
    출력 노드를 통해 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비하고,
    상기 서브 픽셀들 각각에 구비된 픽셀 회로는 한 개 이상의 n 타입 트랜지스터와 한 개 이상의 p 타입 트랜지스터를 포함하고,
    상기 게이트 구동부는
    클럭에 응답하여 스타트 신호를 Q 노드로 공급하는 제1 트랜지스터;
    상기 클럭에 응답하여 상기 제1 트랜지스터의 게이트 전압을 조정하는 제2 트랜지스터;
    상기 스타트 신호에 응답하여 상기 제2 트랜지스터의 게이트 전압을 조정하는 제3 트랜지스터;
    상기 Q 노드의 전압에 따라 턴-온되어 QB 노드의 전압을 변경하는 제4 트랜지스터;
    제1 라인 제어 신호에 응답하여 상기 제1 트랜지스터와 상기 Q 노드 사이의 전류 패스를 스위칭하는 제5 트랜지스터;
    상기 Q 노드의 전압에 따라 턴-온되어 게이트 오프 전압을 상기 출력 노드에 공급하는 제6 트랜지스터;
    상기 QB 노드의 전압에 따라 턴-온되어 게이트 온 전압을 상기 출력 노드에 공급하는 제7 트랜지스터;
    특정 라인의 위치를 지시하는 라인 지정 신호에 응답하여 제2 라인 제어 신호를 상기 QB 노드에 공급하는 제8 트랜지스터;
    제3 라인 제어 신호에 응답하여 상기 제2 트랜지스터와 상기 QB 노드 사이의 전류 패스를 스위칭하는 제9 트랜지스터; 및
    상기 라인 지정 신호에 응답하여 제4 라인 제어 신호를 상기 Q 노드에 공급하는 제10 트랜지스터를 구비하는 표시장치.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 게이트 신호는 상기 서브 픽셀들의 발광 시간을 정의하는 발광 신호를 포함하는 표시장치.
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