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KR102441560B1 - 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치 - Google Patents

박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치 Download PDF

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KR102441560B1
KR102441560B1 KR1020150049078A KR20150049078A KR102441560B1 KR 102441560 B1 KR102441560 B1 KR 102441560B1 KR 1020150049078 A KR1020150049078 A KR 1020150049078A KR 20150049078 A KR20150049078 A KR 20150049078A KR 102441560 B1 KR102441560 B1 KR 102441560B1
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thin film
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film transistor
disposed
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김현철
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1 부화소 영역 및 제2 부화소 영역을 포함하는 기판; 상기 기판 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 박막트랜지스터 및 제2 박막트랜지스터; 및 상기 제1 박막트랜지스터의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀과, 상기 제2 박막트랜지스터의 상부 또는 주변부에 배치된 상기 제1 더미홀보다 많은 수의 제2 더미홀을 포함하는 제1 절연막;을 포함하는, 박막트랜지스터 어레이 기판을 개시한다.

Description

박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치{Thin film transistor array substrate and organic light emitting display apparatus including the same}
본 발명은 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함하는 박막트랜지스터 어레이 기판을 포함한다. 박막트랜지스터 어레이 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
한편, 자발광형 표시 장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 시야각, 콘트라스트(contrast), 응답 속도 등의 특성이 우수하기 때문에 MP3 플레이어나 휴대폰 등과 같은 개인용 휴대기기에서 텔레비전(TV)에 이르기까지 응용 범위가 확대되고 있다.
최근 콤팩트하고 해상도가 높은 유기 발광 표시 장치에 대한 요구가 증가함에 따라, 유기 발광 표시 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치, 연결 구조, 구동 방식 및 구현되는 이미지의 품질 개선에 대한 요구가 높아지고 있다.
본 발명의 실시예들은, 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치를 제공한다.
본 발명의 일 실시예는, 제1 부화소 영역 및 제2 부화소 영역을 포함하는 기판; 상기 기판 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 박막트랜지스터 및 제2 박막트랜지스터; 및 상기 제1 박막트랜지스터의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀과, 상기 제2 박막트랜지스터의 상부 또는 주변부에 배치된 상기 제1 더미홀보다 많은 수의 제2 더미홀을 포함하는 제1 절연막;을 포함하는, 박막트랜지스터 어레이 기판을 개시한다.
일 실시예에 따르면, 적어도 일부가 상기 제1 더미홀 및 상기 제2 더미홀에 매립되며, 상기 제1 절연막과 상이한 물질로 구성된 제2 절연막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 상기 제1 부화소 영역 및/또는 상기 제2 부화소 영역에 인접하도록 배치된 제3 부화소 영역을 더 포함하며, 상기 기판 상의 상기 제3 부화소 영역에는 제3 박막트랜지스터가 배치되고, 상기 제1 절연막은 상기 제3 박막트랜지스터의 상부 및 주변부에 배치된 제3 더미홀을 더 포함하며, 상기 제3 더미홀의 수는, 상기 제1 더미홀 및 상기 제2 더미홀의 수보다 적을 수 있다.
일 실시예에 따르면, 상기 제1 부화소 영역, 상기 제2 부화소 영역, 및 상기 제3 부화소 영역은 각각 적색 부화소 영역, 녹색 부화소 영역, 및 청색 부화소 영역에 대응될 수 있다.
일 실시예에 따르면, 상기 제1 절연막은 무기 절연 물질을 포함하고 상기 제2 절연막은 유기 절연 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 하나는, 상기 기판 상의 액티브 패턴; 및 상기 액티브 패턴의 적어도 일부 상에 배치된 게이트 전극을 포함하는 제1 도전층;을 포함하며, 상기 박막트랜지스터 어레이 기판은, 상기 제1 도전층의 상부에 배치되어, 상기 게이트 전극과 함께 커패시터를 구성하는 상부 전극을 포함하는 제2 도전층; 및 상기 제1 절연막에 형성된 콘택홀을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 구동 전압선을 포함하는 제3 도전층;을 더 포함할 수 있다.
일 실시예에 따르면, 상기 액티브 패턴과 상기 게이트 전극의 사이에 개재된 하부 게이트 절연막; 및 상기 게이트 전극과 상기 제2 도전층의 사이에 개재된 상부 게이트 절연막;을 더 포함하며, 상기 제1 절연막은 상기 상부 게이트 절연막 상에 상기 제2 도전층을 덮도록 배치되며, 상기 제2 절연막은 상기 제1 절연막 상에 상기 제3 도전층을 덮도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장될 수 있다.
일 실시예에 따르면, 상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 전극의 상부 표면까지 연장될 수 있다.
일 실시예에 따르면, 상기 하부 게이트 절연막은, 실리콘 산화물을 포함하는 제1 하부 게이트 절연막; 및 상기 제1 하부 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는 제2 하부 게이트 절연막;을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 알루미늄(Al)을 포함할 수 있다.
본 발명의 다른 실시예는, 제1 부화소 영역 및 제2 부화소 영역을 포함하는 기판; 상기 기판 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 박막트랜지스터 및 제2 박막트랜지스터; 및 상기 제1 박막트랜지스터의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀과, 상기 제2 박막트랜지스터의 상부 또는 주변부에 배치된 상기 제1 더미홀보다 많은 수의 제2 더미홀을 포함하는 제1 절연막; 적어도 일부가 상기 제1 더미홀 및 상기 제2 더미홀에 매립되며, 상기 제1 절연막과 상이한 물질로 구성된 제2 절연막; 상기 제2 절연막 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 화소 전극 및 제2 화소 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극 상에 각각 배치되며 서로 다른 색상의 광을 방출하는 제1 유기 발광층 및 제2 유기 발광층; 및 상기 제1 유기 발광층 및 상기 제2 유기 발광층 상에 배치된 공통 전극;을 더 포함하는, 유기 발광 표시 장치를 개시한다.
일 실시예에 따르면, 상기 기판은 상기 제1 부화소 영역 및/또는 상기 제2 부화소 영역에 인접하도록 배치된 제3 부화소 영역을 더 포함하고, 상기 기판 상의 상기 제3 부화소 영역에는 제3 박막트랜지스터가 배치되고, 상기 제1 절연막은 상기 제3 박막트랜지스터의 상부 및 주변부에 배치된 제3 더미홀을 더 포함하며, 상기 제2 절연막은 상기 제3 더미홀에 매립되고, 상기 제2 절연막 상의 제3 부화소 영역에는, 제3 화소 전극 및 제3 화소 전극 상에 배치된 제3 유기 발광층이 배치되며, 상기 제3 더미홀의 수는, 상기 제1 더미홀 및 상기 제2 더미홀의 수보다 적을 수 있다.
일 실시예에 따르면, 상기 제1 부화소 영역, 상기 제2 부화소 영역, 및 상기 제3 부화소 영역은 각각 적색 부화소 영역, 녹색 부화소 영역, 및 청색 부화소 영역에 대응되며, 상기 제1 유기 발광층, 상기 제2 유기 발광층, 및 상기 제3 유기 발광층은 각각 적색광, 녹색광, 및 청색광을 방출할 수 있다.
일 실시예에 따르면, 상기 제1 절연막은 무기 절연 물질을 포함하고 상기 제2 절연막은 유기 절연 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 하나는, 상기 액티브 패턴의 적어도 일부 상에 배치된 게이트 전극을 포함하는 제1 도전층;을 포함하며, 상기 박막트랜지스터 어레이 기판은, 상기 제1 도전층의 상부에 배치되어, 상기 게이트 전극과 함께 커패시터를 구성하는 상부 전극을 포함하는 제2 도전층; 및 상기 제1 절연막에 형성된 콘택홀을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 구동 전압선을 포함하는 제3 도전층;을 더 포함할 수 있다.
일 실시예에 따르면, 상기 액티브 패턴과 상기 게이트 전극의 사이에 개재된 하부 게이트 절연막; 및 상기 게이트 전극과 상기 제2 도전층의 사이에 개재된 상부 게이트 절연막;을 더 포함하며, 상기 제1 절연막은 상기 상부 게이트 절연막 상에 상기 제2 도전층을 덮도록 배치되며, 상기 제2 절연막은 상기 제1 절연막 상에 상기 제3 도전층을 덮도록 배치될 수 있다.
일 실시예에 따르면, 상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장될 수 있다.
일 실시예에 따르면, 상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 전극의 상부 표면까지 연장될 수 있다.
일 실시예에 따르면, 상기 하부 게이트 절연막은, 실리콘 산화물을 포함하는 제1 하부 게이트 절연막; 및 상기 제1 하부 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는 제2 하부 게이트 절연막;을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 유기 발광 표시 장치는, 복수의 부화소들 각각에 배치된 박막트랜지스터의 특성을 개별적으로 제어할 수 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 하나의 부화소의 등가 회로도이다.
도 2는 일 실시예에 따른 유기 발광 표시 장치에 포함된 일 화소를 나타낸 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2의 제1 부화소 영역(R), 제2 부화소 영역(G), 및 제3 부화소 영역(B) 각각의 III-III' 선을 따라 취한 개략적인 단면도이다.
도 4a는 적색광, 녹색광, 및 청색광을 방출하는 유기 발광층의 전류 밀도(current density)에 따른 휘도(luminance)를 나타낸 그래프이다.
도 4b는 더미홀이 있는 경우와 더미홀이 없는 경우 각각에 대한 박막트랜지스터의 전압(VGS)에 따른 전류(IDS)를 나타낸 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
또한, 첨부 도면에서는, 하나의 부화소에 7개의 박막트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 7Tr-1Cap 구조의 능동 구동(active matrix, AM)형 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 표시 장치는 하나의 부화소에 복수 개의 박막트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 상기 부화소들은 서로 다른 색상의 광을 방출할 수 있으며, 복수 개의 부화소들은 하나의 화소를 구성할 수 있다. 화소는 화상을 표시하는 최소 단위를 말하며, 표시 장치는 복수의 화소들을 통해 화상을 표시한다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 하나의 부화소의 등가 회로도이다.
유기 발광 표시 장치(1)는 박막트랜지스터 어레이 기판(10) 및 박막트랜지스터 어레이 기판(10) 상에 배치된 유기 발광 소자(OLED)를 포함한다. 유기 발광 표시 장치(1)는 빛을 발광하는 복수개의 화소들을 포함하며, 각 화소는 복수개의 부화소들로 구성될 수 있다. 박막트랜지스터 어레이 기판(10)에는 각 부화소를 구동하기 위해 전기적인 신호를 인가하는 복수개의 배선들이 배치될 수 있다.
상기 배선들은 스캔 신호(Sn, Sn-1)를 전달하는 스캔선(SLn, SLn-1), 데이터 신호(Dm)를 전달하는 데이터선(DLm) 및 구동 전압(ELVDD)을 전달하는 구동 전압선(PL)을 포함할 수 있다. 한편 본 발명은 이에 한정되지 않고 도 1에 도시된 바와 같이 초기화 전압(VINT)을 전달하는 초기화 전압선(VL), 및 발광 제어 신호(En)를 전달하는 발광 제어선(ELn)을 더 포함할 수 있다. 각 부화소는 제1 방향으로 연장되는 복수 개의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수 개의 배선들이 교차하는 지점에 배치된다.
각 부화소는 빛을 발광하는 유기 발광 소자(OLED) 및 배선으로부터 신호를 전달받아 유기 발광 소자(OLED)를 구동하는 화소 회로를 포함한다. 화소 회로는 적어도 두 개의 박막트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 한편, 본 발명은 이에 한정되지 않고 도 1에 도시된 바와 같이 화소 회로가 7개의 박막트랜지스터(T1 내지 T7) 및 1개의 커패시터(Cst)를 포함할 수 있다.
박막트랜지스터는 구동 박막트랜지스터(T1), 데이터 전달 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6), 및 제2 초기화 박막트랜지스터(T7)을 포함할 수 있다.
구동 박막트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 하부 전극(Cst1)과 연결되어 있고, 구동 박막트랜지스터(T1)의 소스 전극(S1)은 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있으며, 구동 박막트랜지스터(T1)의 드레인 전극(D1)은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소 전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 데이터 전달 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막트랜지스터(T2)의 게이트 전극(G2)은 스캔선(SLn)과 연결되어 있고, 데이터 전달 박막트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있으며, 데이터 전달 박막트랜지스터(T2)의 드레인 전극(D2)은 구동 박막트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)을 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 데이터 전달 박막트랜지스터(T2)는 스캔선(SLn)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트 전극(G3)은 스캔선(SLn)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스 전극(S3)은 구동 박막트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소 전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 드레인 전극(D3)은 커패시터(Cst)의 하부 전극(Cst1), 제1 초기화 박막트랜지스터(T4)의 소스 전극(S4) 및 구동 박막트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 이러한 보상 박막트랜지스터(T3)는 스캔선(SLn)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 박막트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 게이트 전극(G4)은 이전 스캔선(SLn-1)과 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 드레인 전극(D4)은 초기화 전압선(VL)과 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 소스 전극(S4)은 커패시터(Cst)의 하부 전극(Cst1), 보상 박막트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(PL)과 연결되어 있고, 제1 발광 제어 박막트랜지스터(T5)의 드레인 전극(D5)은 구동 박막트랜지스터(T1)의 소스 전극(S1) 및 데이터 전달 박막트랜지스터(T2)의 드레인 전극(S2)과 연결되어 있다. 상기 제1 발광 제어 박막트랜지스터(T5)는 구동 전압선(PL)과 상기 구동 박막트랜지스터(T1) 사이에 위치한다. 제1 발광 제어 박막트랜지스터(T5)는 상기 발광 제어선(ELn)에 의해 전달된 발광 제어 신호(En)에 의해 턴 온되어 상기 구동 전압(ELVDD)을 상기 구동 박막트랜지스터(T1)로 전달한다.
제2 발광 제어 박막트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(ELn)과 연결되어 있으며, 제2 발광 제어 박막트랜지스터(T6)의 소스 전극(S6)은 구동 박막트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 제2 발광 제어 박막트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 화소 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)와 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(ELn)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 구동 전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 게이트 전극(G7)은 스캔선(SLn)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)의 소스 전극(S7)은 유기 발광 소자(OLED)의 화소 전극과 연결되어 있다. 제2 초기화 박막트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(VL)과 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(SLn-1)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 유기 발광 소자(OLED)의 화소 전극을 초기화시킨다.
본 실시예에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)에 연결되어 이전 스캔 신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 스캔선(미도시)에 연결되어 스캔 신호(Sn+1)에 따라 구동할 수 있다.
커패시터(Cst)의 상부 전극(Cst2)은 구동 전압선(PL)과 연결되어 있으며, 유기 발광 소자(OLED)의 공통 전극은 공통 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 2는 일 실시예에 따른 유기 발광 표시 장치에 포함된 박막트랜지스터 어레이 기판의 일 화소를 나타낸 개략적인 평면도이며, 도 3a 내지 도 3c는 도 2의 제1 부화소 영역(R), 제2 부화소 영역(G), 및 제3 부화소 영역(B) 각각의 III-III 선을 따라 취한 개략적인 단면도이다.
도 2, 도 3a 내지 도 3를 참조하면, 일 실시예에 따른 박막트랜지스터 어레이 기판(10)의 일 화소는 제1 부화소 영역(R), 제2 부화소 영역(G), 및 제3 부화소 영역(B)을 포함할 수 있으며, 제1 내지 제3 부화소 영역(R)은 각각 적색 부화소 영역, 녹색 부화소 영역 및 청색 부화소 영역일 수 있다.
그러나, 본 발명은 이에 제한되지 않으며 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)은 결합에 의해 백색광을 구현할 수 있는 다른 조합의 색상의 광을 방출하는 영역일 수 있다.
도 2에는, 제1 내지 제3 부화소 영역(R, G, B)이 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며 제1 내지 제3 부화소 영역(R, G, B)은 다양한 형상을 가질 수 있으며, 서로 다른 면적을 가질 수도 있다.
일 실시예에 따른 박막트랜지스터 어레이 기판(10)은 베이스 기판(110) 상에는 다양한 형상으로 굴곡되어 있는 반도체층(L1)이 배치된다. 상기 베이스 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등 다양한 재료로 형성된 것일 수 있으며, 반도체층(L1)은 다결정 실리콘(poly-silicon)과 같은 반도체 물질을 포함할 수 있다.
상기 베이스 기판(110)과 반도체층(L1) 사이에는 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 버퍼층(120)이 배치될 수 있다.
상기 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B) 각각에는 구동 박막트랜지스터에 대응되는, 제1 박막트랜지스터(T1r), 제2 박막트랜지스터(T1g) 및 제3 박막트랜지스터(T1b)가 배치될 수 있다. 제1 박막트랜지스터(T1r), 제2 박막트랜지스터(T1g) 및 제3 박막트랜지스터(T1b)는 각각 상기 반도체층(L1)의 일 영역인 제1 액티브 패턴(A1r), 제2 액티브 패턴(A1g) 및 제3 액티브 패턴(A1b)을 포함할 수 있다.
제1 액티브 패턴(A1r), 제2 액티브 패턴(A1g) 및 제3 액티브 패턴(A1b)은 각각 불순물이 도핑되지 않은 채널 영역(C1r, C1g, C1b)과 불순물이 도핑되어 도전성을 띄는 소스 영역(S1r, S1g, S1b) 및 드레인 영역(D1r, D1g, D1b)을 포함할 수 있다. 상기 채널 영역(C1r, C1g, C1b)은 좁은 공간 내에 최대한 길이를 길게 하기 위해 "S"자 형태로 형성될 수 있다.
버퍼층(120) 상에는 제1 액티브 패턴(A1r), 제2 액티브 패턴(A1g) 및 제3 액티브 패턴(A1b)을 덮도록 하부 게이트 절연막(130)이 배치될 수 있다. 하부 게이트 절연막(130)은 무기물 또는 유기물을 포함하는 다층 또는 단층의 박막으로 이루어질 수 있다. 일 실시예에 따르면, 하부 게이트 절연막(130)은 다층 구조로 형성될 수 있다. 즉, 도 3a 내지 도 3c에 도시된 것과 같이 하부 게이트 절연막(130)은 제1 하부 게이트 절연막(131)과 제2 하부 게이트 절연막(132)을 포함할 수 있다. 다층구조로 하부 게이트 절연막(130)을 형성하는 이유는, 제1 내지 제3 게이트 전극(G1r, G1g, G1b)을 패터닝하는 과정에서 하부 게이트 절연막(130)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 하부 게이트 절연막(131)은 제1 내지 제3 액티브 패턴(A1r, A1g, A1b)과 제1 내지 제3 게이트 전극(G1r, G1g, G1b) 사이에 개재되며, 실리콘 산화물을 포함할 수 있다. 제2 하부 게이트 절연막(132)는 제1 하부 게이트 절연막(131)과 제1 내지 제3 게이트 전극(G1r, G1g, G1b) 사이에 개재되며, 실리콘 질화물을 포함할 수 있다. 실리콘 질화물은 실리콘 산화물보다 상대적으로 에칭액에 강한 성질을 가지므로, 실리콘 질화물을 포함하는 제2 하부 게이트 절연막(132)을 제1 하부 게이트 절연막(131) 상부에 배치함으로써 제1 내지 제3 게이트 전극(G1r, G1g, G1b)을 패터닝할 때, 하부 게이트 절연막(130)에 손상을 줄일 수 있다.
하부 게이트 절연막(130) 상에는, 제1 도전층(L2)이 배치될 수 있다. 제1 도전층(L2)은 이전 스캔선(SLn-1), 스캔선(SLn), 발광 제어선(ELn), 제1 게이트 전극(G1r), 제2 게이트 전극(G1g) 및 제3 게이트 전극(G1b)을 포함할 수 있다. 제1 게이트 전극(G1r), 제2 게이트 전극(G1g) 및 제3 게이트 전극(G1b)은 각각 제1 커패시터(Cstr), 제2 커패시터(Cstg) 및 제3 스토리스 커패시터(Cstb)의 하부 전극(Cst1r, Cst1g, Cst1b)으로 기능할 수 있다. 일 실시예에 따르면, 상기 제1 내지 제3 게이트 전극(G1r, G1g, G1b)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에, 알루미늄(Al)을 포함하는 제1 내지 제3 게이트 전극(G1r, G1g, G1b)을 이용하는 경우, 고해상도의 유기 발광 표시 장치에 포함된 박막트랜지스터 어레이 기판을 용이하게 제조할 수 있다.
상기 하부 게이트 절연막(130) 상에는 제1 내지 제3 게이트 전극(G1b)을 덮는 상부 게이트 절연막(150)이 배치될 수 있다. 상부 게이트 절연막(150)은 제1 내지 제3 게이트 전극(G1r, G1g, G1b)과 커패시터(Cstr, Cstg, Cstb)의 상부 전극(Cst2r, Cst2g, Cst2b) 사이에 개재되는 유전막일 수 있다.
상기 상부 게이트 절연막(150) 상에는 제2 도전층(L3)이 배치될 수 있으며, 제2 도전층(L3)은 커패시터(Cstr, Cstg, Cstb)의 상부 전극(Cst2r, Cst2g, Cst2b)을 포함할 수 있다.
상기 상부 게이트 절연막(150) 상에는, 제2 도전층(L3)을 덮는 제1 절연막(170)이 배치될 수 있다. 상기 제1 절연막(170)은 실리콘 산화물 및/또는 실리콘 질화물 등의 물질로 단층 또는 다층으로 형성될 수 있다. 상기 제1 절연막(170)은 제1 박막트랜지스터(T1r)의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀(DH1), 제2 박막트랜지스터(T1g)의 상부 또는 주변부에 배치되며 제1 더미홀(DH1)보다 많은 수의 제2 더미홀(DH2)을 포함할 수 있다.
일 실시예에 따르면, 제1 부화소 영역(R)에 배치된 제1 박막트랜지스터(T1r) 주변에는 3개의 제1 더미홀(DH1)이 위치하고, 제2 부화소 영역(G)에 배치된 제2 박막트랜지스터(T1g) 주변에는 6개의 제2 더미홀(DH2)이 위치하며, 제3 부화소 영역(B)에 배치된 제3 박막트랜지스터(T1b) 주변에는 1개의 제3 더미홀(DH3)이 위치할 수 있다. 즉, 제1 내지 제3 부화소 영역(R, G, B) 각각에 배치된 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b) 주변에는 서로 다른 수의 더미홀(DH1, DH2, DH3)이 배치될 수 있다.
구동 박막트랜지스터(T1, 도 1)에 대응되는 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b)의 주변부에 위치하는 제1 내지 제3 더미홀(DH1, DH2, DH3)에 의해 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b)의 특성, 예를 들면 전압-전류(V-I) 특성 곡선의 기울기가 조절될 수 있다. 즉, 더미홀(DH1, DH2, DH3)의 위치 및 개수에 따라 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b)의 특성이 달라질 수 있다. 예를 들면, 더미홀(DH1, DH2, DH3)의 개수가 많을수록, 전압-전류(V-I) 특성 곡선의 기울기가 작아질 수 있다. 즉, 더미홀(DH1, DH2, DH2)의 개수에 따라 게이트 전극과 소스 전극 사이에 동일한 전압이 인가되더라도, 드레인 전극과 소스 전극 사이에 흐르는 전류의 세기가 달라질 수 있다.
제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)는 각각 서로 다른 색상의 광을 방출하는 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)dmf 포함할 수 있으며, 제1 내지 제3 유기 발광층(230r, 230g, 230b)의 재료가 서로 다르게 때문에 전류 밀도(current density)가 동일하더라도 휘도(luminance)가 서로 다를 수 있다.
따라서, 서로 다른 색상의 광이 동일한 휘도로 방출되게 하기 위하여, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 서로 다른 데이터 전압을 인가하여 전류 밀도(current density)를 조절할 수 있다. 이 경우, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)을 서로 다른 데이터 전압을 인가하여 구동하는 독립 감마 구동 방식에 의해 표시 장치를 구동해야 하는 문제가 존재할 수 있다.
그러나, 일 실시예에 따른 유기 발광 표시 장치(1)는 더미홀(DH1, DH2, DH3)의 개수를 조절하여, 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b)의 특성을 조절할 수 있으므로, 동일한 데이터 전압을 제1 내지 제3 부화소 영역(R, G, B)에 인가하더라도 전류 밀도가 달라지게 할 수 있으며, 따라서 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)으로부터 방출되는 서로 다른 색상의 광이 실질적으로 동일한 휘도로 방출되도록 할 수 있다. 즉, 유기 발광 표시 장치를 단독 감마 구동 방식에 의해 구동할 수 있다. 이에 관해서는 후술한다.
도 2를 참조하면, 더미홀(DH1, DH2, DH3)은 제2 도전층(L3)과 평면상 중첩되도록 위치하는 중첩된 더미홀(DH1b, DH2b, DH3)과 어떠한 도전층과도 평면상 중첩되지 않도록 위치하는 중첩되지 않은 더미홀(DH1a, DH2a)을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 중첩되지 않은 제1 더미홀(DH1a) 및 중첩되지 않은 제2 더미홀(DH2a)은 각각 제1 절연막(170)을 관통하여 제1 절연막(170)의 하부에 배치된 상부 게이트 절연막(150), 하부 게이트 절연막(130) 및 버퍼층(120)까지 연장되어 베이스 기판(110)을 노출할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 중첩되지 않은 제1 더미홀(DH1a) 및 중첩되지 않은 제2 더미홀(DH2a)은 제1 절연막(170)에만 형성될 수 있으며, 제1 절연막(170)의 하부에 배치된 일부의 절연막까지만 연장될 수도 있다.
반면, 중첩된 제1 더미홀(DH1b) 및 중첩된 제2 더미홀(DH2b)은 스토리스 커패시터(Cstr, Cstg)의 상부 전극(Cst2r, Cst2g)과 평면상 중첩되며, 제1 절연막(170)에 형성되어 상부 전극(Cst2r, Cst2g)을 노출할 수 있다.
상기 제1 절연막(170)은 더미홀(DH1, DH2, DH3) 이외에 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)와 유기 발광 소자(OLED)의 화소 전극(210r, 210g, 210b)를 전기적으로 연결하기 위한 제1 내지 제3 콘택홀(CH1, CH2, CH3)을 포함할 수 있다.
상기 제1 절연막(170) 상에는 제3 도전층(L4)이 배치될 수 있으며, 제3 도전층(L4)은 데이터 배선(DLm), 구동 전압선(PL) 및 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)의 드레인 전극(DE6r, DE6g, DE6b)을 포함할 수 있다. 도 2를 참조하면, 구동 전압선(PL)은 커패시터(Cstr, Cstg, Cstb)의 상부 전극(Cst2r, Cst2g, Cst2b)과 제1 절연막(170)에 형성된 콘택홀(CNT)을 통해 전기적으로 연결될 수 있다.
상기 제1 절연막(170) 상에는, 제3 도전층(L4)을 덮는 제2 절연막(190)이 배치될 수 있으며, 제2 절연막(190)은 제1 절연막(170)에 포함된 제1 내지 제3 더미홀(DH1, DH2, DH3)에 매립될 수 있다. 일 실시예에 따르면, 제2 절연막(190)은 아크릴계 유기물, 폴리이미드(polyimide) 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 제2 절연막(190)은 제2 절연막(190)의 하부에 배치된 박막트랜지스터 등의 소자를 보호하는 역할 및 상면을 평탄화시키는 역할을 할 수 있다.
상기 제1 절연막(170)과 제2 절연막(190)은 서로 다른 물질로 구성될 수 있다. 즉, 더미홀(DH1, DH2, DH3)을 포함하는 제1 절연막(170)은 무기 절연 물질을 포함하고, 더미홀(DH1, DH2, DH3)에 매립되는 제2 절연막(190)은 유기 절연 물질을 포함할 수 있다.
제2 절연막(190)은 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)의 드레인 전극(DE6r, DE6g, DE6b)을 노출하는 비아홀(VIA)을 포함할 수 있다.
제1 절연막(170)에 포함된 더미홀(DH1, DH2, DH3)에는 제2 절연막(190)이 매립되며, 상기 더미홀(DH1, DH2, DH3)을 통해 주변의 어떠한 소자 및 배선들이 서로 연결되지 않는다. 반면, 제1 절연막(170)에 포함된 콘택홀(CH1, CH2, CH3)에는 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)의 드레인 전극(DE6r, DE6g, DE6b)이 매립된다. 또한, 비아홀(VIA)을 통해 드레인 전극(DE6r, DE6g, DE6b)과 유기 발광 소자(OLED)의 화소 전극(210r, 210g, 210b)은 전기적으로 연결될 수 있다. 즉, 콘택홀(CH1, CH2, CH3) 및 비아홀(VIA)을 통해 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)와 유기 발광 소자(OLED)의 화소 전극(210r, 210g, 210b)은 전기적으로 연결될 수 있다.
도 2에서는, 더미홀(DH1, DH2, DH3)이 원형으로 도시되어 있지만, 본 발명은이에 한정되지 않으며, 더미홀(DH1, DH2, DH3)은 사각 형상, 타원 형상 또는 다각 형상 등 다양한 형태로 형성될 수 있다. 또한, 더미홀(DH1, DH2, DH3)의 위치 및 개수도 도 2, 도 3a 내지 도 3c에 의해 한정되지 않는다. 다만, 제2 더미홀(DH2)의 개수는 제1 더미홀(DH1)의 개수보다 많아야 된다.
일 실시예에 따르면, 제3 더미홀(DH3)의 개수는 제1 및 제2 더미홀(DH1, DH2)의 개수보다 적을 수 있으며, 다른 실시예에 따르면, 제3 더미홀(DH3)은 존재하지 않을 수도 있다. 즉, 제3 부화소 영역(B)에는 더미홀이 위치하지 않을 수도 있다.
제2 절연막(190) 상에는 유기 발광 소자(OLED)의 화소 전극(210r, 210g, 210b), 유기 발광층(230r, 230g, 230b) 및 공통 전극(250)이 배치될 수 있으며, 화소 전극(210r, 210g, 210b)과 공통 전극(250) 사이에는 유기 발광층(230r, 230g, 230b) 이외에 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 일 실시예에 따르면, 화소 전극(210r, 210g, 210b)과 공통 전극(250) 사이에는 상술한 층들 외에 기타 다양한 기능층이 더 배치될 수 있다.
유기 발광 소자(OLED)의 화소 전극(210r, 210g, 210b)은 비아홀(VIA) 및 콘택홀(CH1, CH2, CH3)을 통해 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)와 전기적으로 연결될 수 있으며, 결과적으로 제2 발광 제어 박막트랜지스터(T6r, T6g, T6b)와 전기적으로 연결된 구동 박막트랜지스터(T1, 도 1)인 제1 내지 제3 박막트랜지스터(T1r, T1g, T1b)와 전기적으로 연결될 수 있다.
상기 유기 발광층(230r, 230g, 230b)은 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 각각 배치된 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)을 포함할 수 있다. 상기 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다.
상기 화소 전극(210r, 210g, 210b)은 높은 일함수를 갖는 물질로 형성될 수 있으며, 베이스 기판(110)의 하부 방향으로 화상을 표시하는 배면 발광형일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전막으로 구성될 수 있다. 다른 실시예로, 베이스 기판(110)의 상부 방향으로 화상을 표시하는 전면 발광일 경우, 상기 화소 전극(210r, 210g, 210b)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전막으로 구성될 수 있다.
제2 절연막(190) 상에는 각각의 부화소를 구획하는 화소 정의막(270)이 배치될 수 있다. 화소 정의막(270)은 화소 전극(210r, 210g, 210b)의 상면을 노출하도록 화소 전극(210r, 210g, 210b)의 둘레를 덮도록 형성될 수 있다.
화소 정의막(270)에 의해 노출된 화소 전극(210r, 210g, 210b) 상에는 유기 발광층(230r, 230g, 230b)이 배치되며, 유기 발광층(230r, 230g, 230b) 상에는 제1 내지 제3 부화소 영역(R, G, B)에 공통되도록 배치된 공통 전극(250)이 배치될 수 있다. 상기 공통 전극(250)은 투명 전극 또는 반사형 전극으로 형성될 수 있다.
도면에 도시되지는 않았지만, 공통 전극(250) 상에는 봉지 기판(미도시) 또는 봉지층(미도시)이 배치될 수 있다.
도 2에 도시된, 참조 부호 T2r, T2g 및 T2b는 각각 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 배치된 데이터 전달 박막트랜지스터(T2, 도 1)이며, 참조 부호 T3r, T3g 및 T3b는 각각 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 배치된 보상 박막트랜지스터(T3, 도 1)이며, 참조 부호 T4r, T4g 및 T4b는 각각 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 배치된 제1 초기화 박막트랜지스터(T4, 도 1)이며, 참조 부호 T5r, T5g 및 T5b는 각각 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 배치된 제1 발광 제어 박막트랜지스터(T5, 도 1)이며, 참조 부호 T7r, T7g 및 T7b는 각각 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 배치된 제2 초기화 박막트랜지스터(T7, 도 1)를 지칭한다.
도 4a는 적색광, 녹색광, 및 청색광을 방출하는 유기 발광층의 전류 밀도(current density)에 따른 휘도(luminance)를 나타낸 그래프이고, 도 4b는 더미홀이 있는 경우와 더미홀이 없는 경우 각각에 대한 박막트랜지스터의 전압(VGS)에 따른 전류(IDS)를 나타낸 그래프이다.
도 4a는 적색광, 녹색광, 및 청색광 각각을 방출하는 유기 발광층의 재료별 전류 밀도(current density)에 따른 휘도(luminance)를 나타낸 그래프이다.
예를 들면, 적색광, 녹색광, 및 청색광을 방출하는 유기 발광층은 각각 도 3a 내지 도 3c의 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)에 대응될 수 있다. 광을 방출하는 유기 재료들은 재료마다 고유한 화학 구조 및 특징을 가지며, 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)는 각각 다른 색상의 광을 방출하는 서로 다른 재료이므로 다른 특성을 가질 수 있다.
일 실시예에 따르면, 동일한 전류 밀도에서 휘도는 녹색광을 방출하는 제2 유기 발광층(230g)에서 가장 크고, 청색광을 방출하는 제3 유기 발광층(230b)에서 가장 작을 수 있다.
도 4b를 참조하면, 박막트랜지스터 주변에 더미홀(DH1, DH2, DH3)이 있는 경우와 더미홀(DH1, DH2, DH3)이 없는 경우 각각에 대한 박막트랜지스터의 게이트 전극 및 소스 전극 사이의 전압(VGS)에 따른 드레인 전극 및 소스 전극 사이에 흐르는 전류(IDS)를 나타낸 그래프이다.
더미홀(DH1, DH2, DH3)이 있는 경우의 전압-전류(V-I) 특성 곡선의 기울기는 더미홀(DH1, DH2, DH3)이 없는 경우의 기울기보다 작을 수 있다. 이러한 기울기의 차이는 더미홀(DH1, DH2, DH3)의 위치 및 개수에 따라 더 작아지거나 커질 수 있다.
도 2, 도 4a 및 도 4b를 참조하면, 각각 적색광, 녹색광 및 청색광을 방출하는 광이 동일한 휘도로 방출되게 하기 위해서, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)에 각각 서로 다른 개수의 더미홀(DH1, DH2, DH3)을 형성한 후 동일 전압을 인가일 수 있다.
동일 전압이 인가되더라도, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B) 각각에 포함된 제1 박막트랜지스터(T1r), 제2 박막트랜지스터(T1g) 및 제3 박막트랜지스터(T1b)의 전압-전류 특성 곡선의 기울기가 서로 다르므로, 서로 다른 전류가 흐를 수 있다.
따라서, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B) 각각에 포함된 제1 유기 발광층(230r), 제2 유기 발광층(230g) 및 제3 유기 발광층(230b)의 전류 밀도-휘도 특성 곡선의 기울기가 서로 다르더라도 서로 다른 개수의 더미홀(DH1, DH2, DH3)에 의해 이러한 차이를 보상할 수 있다.
즉, 단독 감마 구동 방식에 의하더라도 더미홀(DH1, DH2, DH3)을 이용하여, 제1 부화소 영역(R), 제2 부화소 영역(G) 및 제3 부화소 영역(B)로부터 실질적으로 동일한 휘도의 광이 방출되도록 조절할 수 있다.
상기 적색, 녹색 및 청색은 예시적인 것으로 본 발명은 이에 제한되지 않으며, 결합에 의해 백색광을 구현할 수 있다면 다른 색상의 조합도 가능할 수 있다. 또한, 더미홀의 수는 동일한 전류 밀도에서 가장 큰 휘도의 광을 방출하는 유기 발광층이 배치된 부화소 영역에 가장 많이 배치되고, 가장 작은 휘도의 광을 방출하는 유기 발광층이 배치된 부화소 영역에 가장 적게 배치될 수 있다.
일 실시예에서는 가장 큰 휘도의 광을 방출하는 유기 발광층이 녹색광을 방출하는 유기 발광층이고, 가장 작은 휘도의 광을 방출하는 유기 발광층이 청색광인 경우를 예시하였지만, 본 발명은 이에 제한되지 않는다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
R: 제1 부화소 영역 G: 제2 부화소 영역
B: 제3 부화소 영역 T1r: 제1 박막트랜지스터
T1g: 제2 박막트랜지스터 T1b: 제3 박막트랜지스터
DH1: 제1 더미홀 DH2: 제2 더미홀
DH3: 제3 더미홀 OLED: 유기 발광 소자
110: 기판 170: 제1 절연막
190: 제2 절연막

Claims (20)

  1. 제1 부화소 영역 및 제2 부화소 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 박막트랜지스터 및 제2 박막트랜지스터;
    상기 제1 박막트랜지스터의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀과, 상기 제2 박막트랜지스터의 상부 또는 주변부에 배치된 상기 제1 더미홀보다 많은 수의 제2 더미홀을 포함하는 제1 절연막; 및
    적어도 일부가 상기 제1 더미홀 및 상기 제2 더미홀에 매립되며, 상기 제1 절연막과 상이한 물질로 구성된 제2 절연막;을 포함하는, 박막트랜지스터 어레이 기판.
  2. 삭제
  3. 제1 항에 있어서,
    상기 기판은 상기 제1 부화소 영역 및/또는 상기 제2 부화소 영역에 인접하도록 배치된 제3 부화소 영역을 더 포함하며,
    상기 기판 상의 상기 제3 부화소 영역에는 제3 박막트랜지스터가 배치되고, 상기 제1 절연막은 상기 제3 박막트랜지스터의 상부 및 주변부에 배치된 제3 더미홀을 더 포함하며,
    상기 제3 더미홀의 수는, 상기 제1 더미홀 및 상기 제2 더미홀의 수보다 적은, 박막트랜지스터 어레이 기판.
  4. 제3 항에 있어서,
    상기 제1 부화소 영역, 상기 제2 부화소 영역, 및 상기 제3 부화소 영역은 각각 적색 부화소 영역, 녹색 부화소 영역, 및 청색 부화소 영역에 대응되는, 박막트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 제1 절연막은 무기 절연 물질을 포함하고 상기 제2 절연막은 유기 절연 물질을 포함하는, 박막트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 하나는,
    상기 기판 상의 액티브 패턴; 및
    상기 액티브 패턴의 적어도 일부 상에 배치된 게이트 전극을 포함하는 제1 도전층;을 포함하며,
    상기 박막트랜지스터 어레이 기판은,
    상기 제1 도전층의 상부에 배치되어, 상기 게이트 전극과 함께 커패시터를 구성하는 상부 전극을 포함하는 제2 도전층; 및
    상기 제1 절연막에 형성된 콘택홀을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 구동 전압선을 포함하는 제3 도전층;을 더 포함하는, 박막트랜지스터 어레이 기판.
  7. 제6 항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극의 사이에 개재된 하부 게이트 절연막; 및
    상기 게이트 전극과 상기 제2 도전층의 사이에 개재된 상부 게이트 절연막;을 더 포함하며,
    상기 제1 절연막은 상기 상부 게이트 절연막 상에 상기 제2 도전층을 덮도록 배치되며, 상기 제2 절연막은 상기 제1 절연막 상에 상기 제3 도전층을 덮도록 배치된, 박막트랜지스터 어레이 기판.
  8. 제7 항에 있어서,
    상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는, 박막트랜지스터 어레이 기판.
  9. 제7 항에 있어서,
    상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 전극의 상부 표면까지 연장되는, 박막트랜지스터 어레이 기판.
  10. 제7 항에 있어서,
    상기 하부 게이트 절연막은,
    실리콘 산화물을 포함하는 제1 하부 게이트 절연막; 및
    상기 제1 하부 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는 제2 하부 게이트 절연막;을 포함하는, 박막트랜지스터 어레이 기판.
  11. 제10 항에 있어서,
    상기 게이트 전극은 알루미늄(Al)을 포함하는, 박막트랜지스터 어레이 기판.
  12. 제1 부화소 영역 및 제2 부화소 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 박막트랜지스터 및 제2 박막트랜지스터; 및
    상기 제1 박막트랜지스터의 상부 또는 주변부에 배치된 적어도 하나의 제1 더미홀과, 상기 제2 박막트랜지스터의 상부 또는 주변부에 배치된 상기 제1 더미홀보다 많은 수의 제2 더미홀을 포함하는 제1 절연막;
    적어도 일부가 상기 제1 더미홀 및 상기 제2 더미홀에 매립되며, 상기 제1 절연막과 상이한 물질로 구성된 제2 절연막;
    상기 제2 절연막 상의 상기 제1 부화소 영역 및 상기 제2 부화소 영역에 각각 배치된 제1 화소 전극 및 제2 화소 전극;
    상기 제1 화소 전극 및 상기 제2 화소 전극 상에 각각 배치되며 서로 다른 색상의 광을 방출하는 제1 유기 발광층 및 제2 유기 발광층; 및
    상기 제1 유기 발광층 및 상기 제2 유기 발광층 상에 배치된 공통 전극;을 더 포함하는, 유기 발광 표시 장치.
  13. 제12 항에 있어서,
    상기 기판은 상기 제1 부화소 영역 및/또는 상기 제2 부화소 영역에 인접하도록 배치된 제3 부화소 영역을 더 포함하고,
    상기 기판 상의 상기 제3 부화소 영역에는 제3 박막트랜지스터가 배치되고, 상기 제1 절연막은 상기 제3 박막트랜지스터의 상부 및 주변부에 배치된 제3 더미홀을 더 포함하며, 상기 제2 절연막은 상기 제3 더미홀에 매립되고,
    상기 제2 절연막 상의 제3 부화소 영역에는, 제3 화소 전극 및 제3 화소 전극 상에 배치된 제3 유기 발광층이 배치되며,
    상기 제3 더미홀의 수는, 상기 제1 더미홀 및 상기 제2 더미홀의 수보다 적은, 유기 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 부화소 영역, 상기 제2 부화소 영역, 및 상기 제3 부화소 영역은 각각 적색 부화소 영역, 녹색 부화소 영역, 및 청색 부화소 영역에 대응되며,
    상기 제1 유기 발광층, 상기 제2 유기 발광층, 및 상기 제3 유기 발광층은 각각 적색광, 녹색광, 및 청색광을 방출하는, 유기 발광 표시 장치.
  15. 제12 항에 있어서,
    상기 제1 절연막은 무기 절연 물질을 포함하고 상기 제2 절연막은 유기 절연 물질을 포함하는, 유기 발광 표시 장치.
  16. 제12 항에 있어서,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 하나는,
    상기 기판 상의 액티브 패턴; 및
    상기 액티브 패턴의 적어도 일부 상에 배치된 게이트 전극을 포함하는 제1 도전층;을 포함하며,
    상기 유기 발광 표시 장치는,
    상기 제1 도전층의 상부에 배치되어, 상기 게이트 전극과 함께 커패시터를 구성하는 상부 전극을 포함하는 제2 도전층; 및
    상기 제1 절연막에 형성된 콘택홀을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 구동 전압선을 포함하는 제3 도전층;을 더 포함하는, 유기 발광 표시 장치.
  17. 제16 항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극의 사이에 개재된 하부 게이트 절연막; 및
    상기 게이트 전극과 상기 제2 도전층의 사이에 개재된 상부 게이트 절연막;을 더 포함하며,
    상기 제1 절연막은 상기 상부 게이트 절연막 상에 상기 제2 도전층을 덮도록 배치되며, 상기 제2 절연막은 상기 제1 절연막 상에 상기 제3 도전층을 덮도록 배치된, 유기 발광 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는, 유기 발광 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 더미홀 및 상기 제2 더미홀 중 적어도 하나는 상기 상부 전극의 상부 표면까지 연장되는, 유기 발광 표시 장치.
  20. 제17 항에 있어서,
    상기 하부 게이트 절연막은,
    실리콘 산화물을 포함하는 제1 하부 게이트 절연막; 및
    상기 제1 하부 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는 제2 하부 게이트 절연막;을 포함하는, 유기 발광 표시 장치.
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