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KR102446134B1 - 반도체 장치, 표시 시스템, 및 전자 기기 - Google Patents

반도체 장치, 표시 시스템, 및 전자 기기 Download PDF

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KR102446134B1
KR102446134B1 KR1020170091716A KR20170091716A KR102446134B1 KR 102446134 B1 KR102446134 B1 KR 102446134B1 KR 1020170091716 A KR1020170091716 A KR 1020170091716A KR 20170091716 A KR20170091716 A KR 20170091716A KR 102446134 B1 KR102446134 B1 KR 102446134B1
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KR
South Korea
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circuit
transistor
layer
gamma correction
metal oxide
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타카시 나카가와
유키 오카모토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은 신규 반도체 장치, 소비전력이 낮은 반도체 장치, 품질이 높은 영상의 표시를 가능하게 하는 반도체 장치, 또는 면적이 작은 반도체 장치의 제공을 과제로 한다.
화상 처리부와 구동 회로를 가지고, 화상 처리부는 프로세서와 보정 회로를 가지고, 보정 회로는 PLD를 가지고, 보정 회로는 PLD를 사용하여 프로세서로부터 입력된 데이터를 보정하는 기능을 가지고, 프로세서는 보정 회로에 의하여 보정된 데이터를 영상 신호로서 구동 회로에 출력하는 기능을 가지고, PLD는 제 1 컨피규레이션 데이터의 입력에 의하여 제 1 감마 보정을 행하는 기능을 가지고, PLD는 제 2 컨피규레이션 데이터의 입력에 의하여 제 2 가마 보정을 행하는 기능을 가지고, 제 1 감마 보정은 제 2 감마 보정과 내용이 상이한 반도체 장치.

Description

반도체 장치, 표시 시스템, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY SYSTEM, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 표시 시스템, 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술 분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치, 기억 장치 등은 반도체 장치의 일 형태이다. 또한 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
액정 표시 장치나 발광 표시 장치로 대표되는 평판 디스플레이는 영상을 표시하는 데 널리 사용되고 있다. 이들 표시 장치에 사용되는 트랜지스터로서는 주로 실리콘 반도체 등이 사용되지만, 근년에 들어 실리콘 반도체 대신에 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 예를 들어 특허문헌 1, 2에는 반도체층에 산화 아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 표시 장치의 화소에 사용하는 기술이 개시되고 있다.
일본 공개특허공보 특개 2007-96055호 일본 공개특허공보 특개 2007-123861호
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 소비전력이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 품질이 높은 영상의 표시를 가능하게 하는 반도체 장치를 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 면적이 작은 반도체 장치를 제공하는 것을 과제로 한다.
다만, 본 발명의 일 형태는 상술한 모든 과제를 반드시 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 화상 처리부와 구동 회로를 가지고, 화상 처리부는 프로세서와 보정 회로를 가지고, 보정 회로는 프로그래머블 로직 디바이스를 가지고, 보정 회로는 프로그래머블 로직 디바이스를 사용하여 프로세서로부터 입력된 데이터를 보정하는 기능을 가지고, 프로세서는 보정 회로에 의하여 보정된 데이터를 영상 신호로서 구동 회로에 출력하는 기능을 가지고, 프로그래머블 로직 디바이스는 제 1 컨피규레이션 데이터의 입력에 의하여 제 1 감마 보정을 행하는 기능을 가지고, 프로그래머블 로직 디바이스는 제 2 컨피규레이션 데이터의 입력에 의하여 제 2 감마 보정을 행하는 기능을 가지고, 제 1 감마 보정은 제 2 감마 보정과 내용이 상이한 반도체 장치이다.
또한 본 발명의 일 형태에 따른 반도체 장치에서 프로그래머블 로직 디바이스는 제 1 컨텍스트와 제 2 컨텍스트를 구성하는 기능을 가지고, 제 1 컨텍스트는 제 1 감마 보정을 행하는 회로를 구성하는 기능을 가지고, 제 2 컨텍스트는 제 2 감마 보정을 행하는 회로를 구성하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서 제 1 감마 보정에는 테이블 근사가 사용되고, 제 2 감마 보정에는 꺾은선 근사가 사용되어도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서 보정 회로는 기억 장치와 스위치 회로를 가지고, 기억 장치는 제 1 감마 보정에 사용되는 룩업 테이블을 저장하는 기능을 가지고, 스위치 회로는 제 2 감마 보정이 행해지는 기간에, 기억 장치에 대한 전력의 공급을 정지하는 기능을 가지고, 기억 장치는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 프로그래머블 로직 디바이스는 컨피규레이션 메모리를 가지고, 컨피규레이션 메모리는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 가져도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템은 상기 반도체 장치를 사용한 제어부와 표시부를 가지고, 제어부는 제어부에 입력된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고, 표시부는 제어부에서 생성된 영상 신호를 사용하여 표시를 행하는 기능을 가지는 표시 시스템이다.
또한 본 발명의 일 형태에 따른 표시 시스템에서 표시부는 복수의 제 1 화소에 의하여 구성되는 제 1 화소 군과 복수의 제 2 화소에 의하여 구성되는 제 2 화소 군을 가지고, 제 1 화소는 발광 소자를 가지고, 제 2 화소는 반사형의 액정 소자를 가지고, 제 1 화소 군에는 테이블 근사를 사용한 제 1 감마 보정이 행해진 영상 신호가 공급되고, 제 2 화소 군에는 꺾은선 근사를 사용한 제 2 감마 보정이 행해진 영상 신호가 공급되어도 좋다.
또한 본 발명의 일 형태에 따른 전자 기기는 상기 표시 시스템을 가지고, 표시부에 제공된 터치 센서를 사용함으로써 문자, 도형, 또는 이미지를 식별하는 기능을 가지는 전자 기기이다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 품질이 높은 영상의 표시를 가능하게 하는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 면적이 작은 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 모든 효과를 반드시 가질 필요는 없다. 이들 외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 표시 시스템의 구성예를 나타낸 도면.
도 2는 감마 보정의 예를 나타낸 도면.
도 3은 보정 회로의 구성예를 나타낸 도면.
도 4는 보정 회로의 구성예를 나타낸 도면.
도 5는 PLD의 동작예를 나타낸 도면.
도 6은 PLD의 동작예를 나타낸 도면.
도 7은 표시 시스템의 구성예를 나타낸 도면.
도 8은 화상 처리부의 동작예를 나타낸 도면.
도 9는 PLD의 구성예를 나타낸 도면.
도 10은 LE의 구성예를 나타낸 도면.
도 11은 기억 회로의 구성예를 나타낸 도면.
도 12는 기억 회로의 구성예를 나타낸 도면.
도 13은 회로의 구성예를 나타낸 도면.
도 14는 기억 장치의 구성예를 나타낸 도면.
도 15는 메모리 셀의 구성예를 나타낸 도면.
도 16은 표시 시스템의 구성예를 나타낸 도면.
도 17은 표시 장치의 구성예를 나타낸 도면.
도 18은 화소의 구성예를 나타낸 도면.
도 19는 화소의 구성예를 나타낸 도면.
도 20은 표시 장치의 구성예를 나타낸 도면.
도 21은 표시 장치의 구성예를 나타낸 도면.
도 22는 트랜지스터의 구성예를 나타낸 도면.
도 23은 에너지 밴드 구조를 나타낸 도면.
도 24는 회로의 구성예를 나타낸 도면.
도 25는 표시 모듈의 구성예를 나타낸 도면.
도 26은 전자 기기의 구성예를 나타낸 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은, 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 발명의 일 형태에는 반도체 장치, 기억 장치, 표시 장치, 촬상 장치, RF(Radio Frequency) 태그 등, 다양한 장치가 그 범주에 포함된다. 또한 표시 장치에는 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 가진 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이 그 범주에 포함된다.
또한 본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 표현에서의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 이 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 이것을 줄여서 OS라고 부를 수 있다. 이하, 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 OS 트랜지스터라고도 표기한다.
또한 본 명세서 등에서 질소를 함유하는 금속 산화물도 금속 산화물(metal oxide)이라고 부르는 경우가 있다. 또한 질소를 함유하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면 또는 문장으로 기재된 접속 관계 외의 것도 도면 또는 문장으로 기재되어 있는 것으로 한다. 여기서 X와 Y는, 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않으며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우를 들 수 있다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한 스위치는 온/오프가 제어되는 기능을 가진다. 즉 스위치는 온 상태 또는 오프 상태가 되어 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한 일례로서 X와 Y 사이에 다른 회로를 끼워 있어도 X로부터 출력된 신호가 Y로 전달되는 경우는 X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한 X와 Y가 기능적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우와 X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한 X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉 X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우), X와 Y가 기능적으로 접속되어 있는 경우(즉 X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되어 있는 경우), 및 X와 Y가 직접 접속되어 있는 경우(즉 X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고, 접속되어 있는 경우)가, 본 명세서 등에 개시되어 있는 것으로 한다. 즉, '전기적으로 접속되어 있다'라고 명시적으로 기재되어 있는 경우에는 단순히 '접속되어 있다'라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한 상이한 도면 사이에서 같은 부호가 부기되어 있는 구성 요소는, 특별한 설명이 없는 한 같은 것을 가리킨다.
또한 도면상 독립되어 있는 구성 요소들이 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선 및 전극의 기능 중 양쪽 구성 요소의 기능을 겸한다. 따라서 본 명세서에서 '전기적으로 접속'이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 시스템에 대하여 설명한다.
<표시 시스템의 구성예>
도 1에 프로세서(11), 제어부(12), 표시부(13)를 가지는 표시 시스템(10)의 구성예를 나타내었다. 표시 시스템(10)은 소정의 영상을 표시하기 위한 신호(이하, 영상 신호라고도 함)를 생성하고, 상기 영상 신호에 기초하여 영상을 표시하는 기능을 가지는 시스템이다.
프로세서(11)는 표시 시스템(10)의 호스트에 상당하고, 제어부(12)에 데이터(Di)를 출력하는 기능을 가진다. 데이터(Di)는 표시부(13)에 표시하는 영상에 대응하는 데이터(이하 화상 데이터라고도 함)이고, 제어부(12)에서의 영상 신호의 생성에 사용된다.
제어부(12)는 영상 신호를 생성하는 기능과 표시부(13)에 표시되는 영상을 제어하는 기능을 가진다. 제어부(12)는 반도체 장치에 의하여 구성할 수 있기 때문에 이하, 제어부(12)를 반도체 장치(12)라고도 한다. 반도체 장치(12)는 화상 처리부(20), 구동 회로(30), 타이밍 컨트롤러(40)를 가진다.
표시부(13)는 제어부(12)로부터 입력되는 영상 신호를 사용하여 영상을 표시하는 기능을 가진다. 표시부(13)는 복수의 화소(51)를 가지는 화소 군(50), 구동 회로(60)를 가진다.
화상 처리부(20)는 데이터(Di)에 기초하여 영상 신호를 생성하는 기능을 가진다. 화상 처리부(20)는 데이터(Di)가 입력되는 프로세서(21)와, 프로세서(21)와 접속된 보정 회로(22)를 가진다.
프로세서(21)는 화상 처리부(20)에 포함되는 각종 회로의 동작을 제어하여 영상 신호를 생성하는 기능을 가진다. 프로세서(21)에 의하여 생성된 영상 신호는 신호(SD)로서 구동 회로(30)에 출력된다.
보정 회로(22)는 프로세서(21)로부터 입력되는 데이터(Din)에 대하여 보정 처리를 행하는 기능을 가진다. 구체적으로는 보정 회로(22)는 감마 보정을 행하는 기능을 가진다. 그리고 보정 회로(22)에서 감마 보정이 행해진 데이터는 데이터(Dout)로서 프로세서(21)에 출력된다. 이에 의하여 프로세서(21)는 감마 보정이 행해진 영상 신호를 구동 회로(30)에 출력할 수 있다.
구동 회로(30)는 신호(SD)를 표시부(13)에 공급하는 기능을 가진다. 화상 처리부(20)로부터 구동 회로(30)에 신호(SD)가 입력되면 신호(SD)가 구동 회로(30)로부터 화소 군(50)에 정해진 타이밍에 맞춰 출력된다. 표시부(13)에 신호(SD)가 입력되면 표시부(13)는 신호(SD)에 기초하여 소정의 영상을 표시한다. 또한 구동 회로(30)는 표시부(13)에 제공되어도 좋다.
타이밍 컨트롤러(40)는 타이밍 신호를 생성하는 기능을 가진다. 타이밍 컨트롤러(40)에서 생성된 타이밍 신호는 구동 회로(30)가 신호(SD)를 출력하는 타이밍의 제어나 구동 회로(60)가 신호(GS)를 출력하는 타이밍의 제어 등에 사용된다.
화소 군(50)은 복수의 화소(51)에 의하여 구성되고 영상을 표시하는 기능을 가진다. 화소(51)는 각각 표시 소자를 가지고 소정의 계조를 표시하는 기능을 가진다. 복수의 화소(51)가 소정의 계조를 표시함으로써 화소 군(50)에 소정의 영상이 표시된다.
화소(51)가 가지는 표시 소자의 예로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형의 액정 소자, 반사형의 액정 소자, 반투과형의 액정 소자 등을 사용할 수 있다. 또한 표시 소자로서 셔터 방식의 MEMS(Micro Electro Mechanical Systems) 소자, 광 간섭 방식의 MEMS 소자, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
또한 발광 소자의 예로서는 OLED(Organic Light Emitting Diode), LED(Light Emitting Diode), QLED(Quantum-dot Light Emitting Diode), 반도체 레이저 등의 자발광성의 발광 소자를 들 수 있다.
구동 회로(60)는 소정의 화소(51)를 선택하기 위한 신호(이하 선택 신호라고도 함)인 신호(GS)를 공급하는 기능을 가진다. 선택 신호가 공급된 화소(51)에 영상 신호가 공급됨으로써 화소(51)에 소정의 계조가 표시된다.
여기서 신호(SD)의 값과 화소(51)에 표시되는 계조의 관계는 화소(51)의 회로 구성이나 표시 소자의 특성 등의 영향에 의하여 반드시 비례 관계가 되는 것은 아니다. 즉 신호(SD)가 나타내는 값이 직접적으로 화소(51)의 계조의 값에 반영되지 않는 경우가 있다. 그러므로 화소(51)의 계조를 정확하게 제어하기 위해서는 보정 회로(22)에서 감마 보정을 행함으로써 화소(51)의 특성을 신호(SD)에 반영시키는 것이 바람직하다.
도 2에 감마 보정의 예를 나타내었다. 도 2의 (A)는 보정 회로(22)에 입력되는 데이터(Din)와 보정 회로(22)로부터 출력되는 데이터(Dout)의 관계를 나타낸 그래프이다. 보정 회로(22)는 데이터(Din)에 감마 보정을 행함으로써 데이터(Dout)로 변환하는 기능을 가진다. 도 2의 (A)에서의 파선은 감마 보정을 행하지 않은 경우의 그래프이고, 실선은 감마 보정을 행한 경우의 그래프의 예를 나타내었다. 도 2의 (A)의 실선으로 나타내어진 특성을 얻기 위한 구체적인 감마 보정의 방법을 도 2의 (B), (C)에 나타내었다.
도 2의 (B)는 보정 회로(22)에 입력될 수 있는 데이터(Din)의 값 각각에 대응하는 데이터(Dout)의 값을 보정 회로(22)에 미리 저장해 두고, 입력된 데이터(Din)에 따라 특정한 값의 데이터(Dout)를 출력하는 방법이다. 이 방법을 이용하는 경우, 입력 데이터와 출력 데이터의 대응을 나타내는 룩업 테이블이, 보정 회로(22)에 제공된 기억 장치에 저장되어 있다. 그리고 도 2의 (B)에 나타낸 바와 같이, 입력된 데이터(Din) 각각의 값이 룩업 테이블에 따라 소정의 값으로 보정되고(도면 중의 흰 동그라미에서 검은 동그라미로 보정), 데이터(Dout)로서 출력된다. 이하 이와 같은 감마 보정을 테이블 근사라고 한다.
테이블 근사를 행하기 위해서는 데이터(Din)의 값과 데이터(Dout)의 값을 대응시키는 룩업 테이블을 기억 장치에 저장할 필요가 있고, 기억 장치에서 판독/기록이 행해지는 데이터 양이 비교적 많아진다. 그러므로 기억 장치의 소비전력의 증가 또는 면적의 증대를 일으키는 경우가 있다. 그러나 데이터(Din)의 값을 개별적으로 보정할 수 있기 때문에 높은 정밀도의 감마 보정을 행할 수 있다. 따라서 표시부(13)에 표시되는 영상의 품질을 향상시킬 수 있다.
한편 도 2의 (C)는 보정 회로(22)에 입력될 수 있는 데이터(Din)의 범위를 복수의 영역으로 구분하고, 입력된 데이터(Din)의 값을 각 영역의 근사 직선으로부터 산출되는 값으로 보정하는 방법이다. 구체적으로는 우선, 도 2의 (A)에 나타낸 실선을 복수의 영역(여기서는 4개의 영역 A 내지 D)으로 구분하고 각 영역의 곡선을 직선(여기서는 4개의 직선 a 내지 d)으로 근사한다. 그리고 보정 회로(22)에 입력된 데이터(Din)의 값은 데이터(Din)가 속하는 영역의 근사 직선에 대입되고, 데이터(Dout)가 출력된다. 이하, 이와 같은 보정을 꺾은선 근사라고 한다.
또한 영역의 구분 수에 특별한 한정은 없다. 구분 수가 많을수록 보정의 정밀도는 향상되고 구분 수가 적을수록 쉽게 보정할 수 있다.
꺾은선 근사는 데이터(Dout)의 값을 근사 직선으로부터 산출하는 방법이기 때문에 보정의 정밀도는, 데이터(Din)의 값에 따른 데이터(Dout)의 값을 직접 출력하는 테이블 근사보다 뒤떨어진다. 그러나 보정에 필요한 데이터 양은 테이블 근사보다 적고 데이터의 판독/기록에 필요한 전력을 삭감할 수 있어 보정 회로(22)의 소비전력을 억제할 수 있다.
여기서 본 발명의 일 형태에서 보정 회로(22)는 회로 구성을 변경할 수 있는 회로인 프로그래머블 로직 디바이스(PLD)를 가진다. PLD로서는 SPLD, CPLD, GAL, FPGA 등을 자유롭게 사용할 수 있다. 그리고 PLD를 재구성함으로써 보정 회로(22)에서 복수의 종류의 감마 보정을 행할 수 있다. 이에 의하여 예를 들어 테이블 근사와 꺾은선 근사를 선택적으로 사용할 수 있어 영상의 품질 향상과 소비전력의 저감을 양립할 수 있다.
또한 보정 회로(22)에 상이한 종류의 감마 보정 회로를 독립적으로 복수 제공하는 경우, 보정 회로(22)의 면적이 증대된다. 그러나 본 발명의 일 형태에서는 PLD를 재구성함으로써 복수 종류의 감마 보정 회로를 구현할 수 있어 면적이 증대되는 것을 억제할 수 있다.
보정 회로(22)에서 2종 이상의 감마 보정을 행하는 경우, 보정 회로(22)에 제공된 PLD에는 멀티 컨텍스트 방식을 이용하는 것이 바람직하다. 구체적으로는 감마 보정 회로의 구성에 대응하는 컨피규레이션 데이터의 세트를 복수 준비해 두고, PLD에 저장하는 컨피규레이션 데이터의 세트를 전환함으로써 감마 보정 회로의 구성을 고속으로 전환하는 방식을 이용하는 것이 바람직하다. 도 3에 멀티 컨텍스트 방식을 이용한 PLD의 구성예를 나타내었다.
도 3의 (A)에 복수의 컨텍스트를 가지는 PLD를 가진 보정 회로(22)를 나타내었다. 여기서는 PLD가 2개의 컨텍스트(context[0], context[1])를 가지는 구성예를 나타낸다. PLD에는 테이블 근사를 사용한 감마 보정을 행하는 감마 보정 회로를 구성하기 위한 컨피규레이션 데이터(Dtab) 또는 꺾은선 근사를 사용한 감마 보정을 행하는 감마 보정 회로를 구성하기 위한 컨피규레이션 데이터(Dlin)가 선택적으로 입력된다. 데이터(Dtab)와 데이터(Dlin)의 선택은 멀티플렉서(MUX)에 의하여 행해진다.
context[0]가 선택되고 PLD에 데이터(Dtab)가 입력되면 PLD는 context[0]를 사용하여 테이블 근사를 사용하는 감마 보정 회로로서 기능한다. 한편 context[1]가 선택되고 PLD에 데이터(Dlin)가 입력되면 PLD는 context[1]를 사용하여 꺾은선 근사를 사용하는 감마 보정 회로로서 기능한다. 이에 의하여 PLD가 행하는 감마 보정의 전환을 행할 수 있다.
또한 PLD에서 행해지는 복수의 감마 보정은 보정 내용이 상이하면 좋고, 테이블 근사와 꺾은선 근사에 한정되지 않는다. 예를 들어 도 3의 (B)에 나타낸 바와 같이 특성이 상이한 2종의 테이블 근사에 대응하는 컨피규레이션 데이터(Dtab_a 또는 Dtab_b)가 PLD에 입력되는 구성으로 할 수도 있다. 또한 도 3의 (C)에 나타낸 바와 같이 구분 수가 상이한 2종의 꺾은선 근사에 대응하는 컨피규레이션 데이터(Dlin_a 또는 Dlin_b)가 PLD에 입력되는 구성으로 할 수도 있다. 또한 PLD의 컨텍스트의 개수를 3 이상으로 하고, PLD에 의하여 3종 이상의 감마 보정 회로를 구성할 수도 있다.
도 1에 나타낸 프로세서(11)에서 보정 회로(22)에는 PLD의 컨피규레이션 데이터에 대응하는 데이터(Dcon), PLD의 컨텍스트를 선택하는 신호에 대응하는 신호(Scon), 보정 회로(22)가 가지는 기억 회로에 기억되는 데이터에 대응하는 데이터(Dmem)가 입력된다. 테이블 근사에 사용되는 룩업 테이블에 포함되는 데이터는 데이터(Dmem)에 대응한다.
이상과 같이 보정 회로(22)에 PLD를 제공함으로써 PLD에 입력되는 컨피규레이션 데이터에 따라 내용이 상이한 감마 보정을 행할 수 있다. 이에 의하여 복수의 종류의 감마 보정을 구별하여 사용할 수 있어 영상의 품질 향상과 소비전력의 저감을 도모할 수 있다. 또한 보정 회로(22)의 면적 삭감을 도모할 수 있다.
<보정 회로의 구성예>
이하에 보정 회로(22)의 구체적인 구성예에 대하여 설명한다. 도 4에 보정 회로(22)의 구성예를 나타내었다.
보정 회로(22)는 PLD(100), 기억 장치(160), 스위치 회로(170)를 가진다. PLD(100)는 데이터(Din)에 대하여 감마 보정을 행하고, 데이터(Dout)로서 출력하는 기능을 가진다.
기억 장치(160)는 감마 보정에 사용되는 데이터를 기억하는 기능을 가진다. 기억 장치(160)에 기억되는 데이터(Dmem)는 프로세서(11)로부터 입력된다. 테이블 근사를 행할 때의 룩업 테이블 등이 데이터(Dmem)로서 기억 장치(160)에 입력된다.
스위치 회로(170)는 기억 장치(160)로의 전력 공급을 제어하는 기능을 가진다. PLD(100)로부터 입력되는 제어 신호(신호(Spc))에 기초하여 기억 장치(160)로 전력을 공급할지 여부를 결정한다. 기억 장치(160)를 사용하지 않는 기간에서는 신호(Spc)에 의하여 스위치 회로(170)를 오프 상태로 하여 기억 장치(160)로의 전력 공급을 정지할 수 있다. 이에 의하여 보정 회로(22)의 소비전력을 저감시킬 수 있다.
또한 OS 트랜지스터를 사용하여 기억 장치(160)를 구성함으로써 기억 장치(160)로의 전력 공급이 정지된 기간에서도 데이터를 유지할 수 있다. OS 트랜지스터를 사용한 기억 장치의 구성예의 자세한 사항에 대해서는 실시형태 2에서 설명한다.
PLD(100)는 제어 회로(110), 어레이(120), 구동 회로(130), 구동 회로(140), 입출력 회로(150)를 가진다. 제어 회로(110)는 어레이(120)의 구성을 제어하는 기능을 가진다. 구체적으로는 제어 회로(110)는 프로세서(11)로부터 입력되는 데이터(Dcon), 신호(Scon)에 기초하여 PLD(100)를 재구성할 필요가 있을지의 판별, 보정에 사용하는 컨텍스트의 지정, 및 구동 회로(140)로의 컨피규레이션 데이터의 송신 등을 행하는 기능을 가진다.
어레이(120)는 복수의 프로그램 가능한 논리 소자(LE)와 LE 사이에 제공된 프로그램 가능한 스위치(RS)를 가진다. LE가 가지는 기억 소자에 저장된 데이터를 변경함으로써 LE의 기능을 변경할 수 있다. 또한 RS가 가지는 기억 소자에 저장된 데이터를 변경함으로써 LE 사이의 접속 상태를 변경할 수 있다.
또한 본 명세서 등에서 LE의 기능을 제어하는 데이터 또는 LE 사이의 접속 상태를 제어하는 데이터를 컨피규레이션 데이터라고 하고, 컨피규레이션 데이터가 기억되는 기억 소자를 컨피규레이션 메모리라고 한다. 또한 컨피규레이션 메모리에 기억된 컨피규레이션 데이터를 갱신하는 것을 재구성이라고 한다.
또한 OS 트랜지스터를 사용하여 컨피규레이션 메모리를 구성함으로써 PLD로의 전력 공급이 정지된 기간에서도 데이터를 유지할 수 있다. 따라서 PLD의 파워 게이팅을 행할 수 있다. OS 트랜지스터를 사용한 컨피규레이션 메모리의 구성예의 자세한 사항에 대해서는 실시형태 2에서 설명한다.
구동 회로(130)는 LE 또는 RS를 선택하기 위한 신호를 생성하는 기능을 가진다. 구동 회로(140)는 제어 회로(110)로부터 입력된 컨텍스트를 선택하는 신호 또는 컨피규레이션 데이터를 어레이(120)에 출력하는 기능을 가진다. 컨텍스트를 선택하는 신호가 어레이(120)에 입력됨으로써 어레이(120)에 포함되는 컨텍스트의 선택이 행해진다. 또한 구동 회로(130)에 의하여 선택된 LE 또는 RS에 컨피규레이션 데이터가 입력됨으로써 PLD(100)의 재구성이 행해진다.
입출력 회로(150)는 보정 회로(22)와 프로세서(21) 사이의 데이터의 입출력 및 어레이(120)와 기억 장치(160) 사이의 데이터의 입출력을 행하는 기능을 가진다. 또한 입출력 회로(150)는 스위치 회로(170)에 신호(Spc)를 출력함으로써 기억 장치(160)로의 전력의 공급을 제어하는 기능을 가진다.
어레이(120) 내에 복수의 컨텍스트(context[0], context[1])를 구성하고, 각각의 컨텍스트가, 상이한 내용의 감마 보정 회로를 구성하는 기능을 가짐으로써 다양한 감마 보정을 행하는 기능을 가지는 보정 회로(22)가 구성된다.
<PLD의 동작예>
다음에 PLD(100)를 사용하여 상이한 감마 보정을 행하는 경우의 동작예를 도 5를 참조하여 설명한다. 또한 도 5에는 스위치 회로(170)로서 트랜지스터(171)를 사용한 예를 나타내었다. 또한 여기서는 2개의 컨텍스트(context[0], context[1])를 사용하여 테이블 근사와 꺾은선 근사를 행하는 경우의 동작예에 대하여 설명한다.
[테이블 근사]
도 5의 (A)에 context[0]를 사용하여 테이블 근사를 행할 때의 PLD(100)의 동작예를 나타내었다. 이때 PLD(100)에는 context[0]를 지정하는 신호(Scon)가 입력된다. 또한 데이터(Dcon)로서 테이블 근사를 행하는 회로에 context[0]를 재구성하기 위한 컨피규레이션 데이터(Dtab)가 입력된다.
기억 장치(160)에는 테이블 근사를 행하기 위한 룩업 테이블이 데이터(Dmem)로서 입력되고 저장된다. 또한 트랜지스터(171)의 게이트에는 트랜지스터(171)를 온 상태로 하는 신호(Spc)가 입력된다. 이에 의하여 기억 장치(160)에 전원 전위(VDD)가 공급된다.
신호(Scon)에 의하여 context[0]가 선택되고 PLD(100)에 데이터(Dtab)가 입력되면 PLD(100)가 재구성되고 어레이(120)에 블록(121), 블록(122)이 구성된다. 그리고 프로세서(21)로부터 입출력 회로(150)를 통하여 블록(121)에 데이터(Din)가 입력된다. 여기서 블록(121)은 데이터(Din)에 대응하는 액세스 신호를 입출력 회로(150)를 통하여 기억 장치(160)에 출력한다. 액세스 신호가 입력된 기억 장치(160)는 데이터(Din)에 대응하는 데이터(Dout)를 룩업 테이블에 의하여 결정하고 블록(122)에 출력한다. 그리고 블록(122)으로부터 입출력 회로(150)를 통하여 프로세서(21)에 데이터(Dout)가 출력된다. 이에 의하여 프로세서(21)에 테이블 근사가 행해진 데이터를 출력할 수 있다.
[꺾은선 근사]
도 5의 (B)에 context[1]를 사용하여 꺾은선 근사를 행할 때의 PLD(100)의 동작예를 나타내었다. 이때 PLD(100)에는 context[1]를 지정하는 신호(Scon)가 입력된다. 또한 데이터(Dcon)로서 꺾은선 근사를 사용한 감마 보정을 행하는 회로에 context[1]를 재구성하기 위한 컨피규레이션 데이터(Dlin)가 입력된다.
신호(Scon)에 의하여 context[1]가 선택되고, PLD(100)에 데이터(Dlin)가 입력되면 PLD(100)가 재구성되고 어레이(120)에 블록(123), 블록(124), 블록(125)이 구성된다. 그리고 프로세서(21)로부터 입출력 회로(150)를 통하여 블록(123)에 데이터(Din)가 입력된다. 여기서 블록(123)은 데이터(Din)가 속하는 꺾은선 근사의 구분에 대응하는 신호를 블록(124)에 출력한다. 또한 블록(123)은 데이터(Din)를 블록(125)에 출력한다.
블록(124)은 블록(123)으로부터 입력된 신호에 기초하여 데이터(Din)가 속하는 구분의 근사 직선에 대응하는 데이터를 블록(125)에 출력한다. 구체적으로는 꺾은선 근사에서의 근사 직선은 y=ax+b의 식으로 나타내어지고, 블록(124)에는 꺾은선 근사에서의 영역의 구분 수와 같은 개수의 파라미터 세트(a, b의 값의 세트)가 유지되고 있다. 그리고 블록(123)으로부터 신호가 입력되면 블록(124)은 데이터(Din)가 속하는 구분의 근사 곡선의 a, b의 값을 블록(125)에 출력한다.
블록(125)은, 보정 후의 데이터의 값을 블록(123)으로부터 입력된 데이터(Din)와 블록(124)으로부터 입력된 a, b의 값으로부터 계산한다. 그리고 그 계산 결과에 대응하는 값을 데이터(Dout)로서 입출력 회로(150)를 통하여 프로세서(21)에 출력한다. 이에 의하여 프로세서(21)에 꺾은선 근사가 행해진 데이터를 출력할 수 있다.
또한 꺾은선 근사를 행할 때는, 룩업 테이블과 같은 큰 사이즈의 데이터를 필요로 하지 않고 블록(124)에 유지된 근사 직선의 파라미터인 a, b의 값에 따라 감마 보정을 행할 수 있어 기억 장치(160)에서의 데이터의 판독/기록은 행해지지 않는다. 그러므로 꺾은선 근사가 행해지고 있는 기간에서는 트랜지스터(171)의 게이트에 트랜지스터(171)가 오프 상태가 되는 신호(Spc)를 입력함으로써 기억 장치(160)로의 전력의 공급을 정지할 수 있다. 이에 의하여 보정 회로(22)의 소비전력을 저감시킬 수 있다.
이상의 동작에 의하여 PLD(100)의 컨텍스트를 전환하고 2종류의 감마 보정을 행할 수 있다.
또한 트랜지스터(171)에는 OS 트랜지스터를 사용하는 것이 바람직하다. 금속 산화물은 실리콘 등의 반도체보다 에너지 갭이 크고 소수(少數) 캐리어 밀도를 낮게 할 수 있으므로 금속 산화물을 사용한 트랜지스터의 오프 전류는 매우 작다. 그러므로 트랜지스터(171)에 OS 트랜지스터를 사용한 경우, 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하 Si 트랜지스터라고도 함) 등을 사용하는 경우와 비교하여 전력의 누설을 억제할 수 있다. 따라서 보정 회로(22)의 소비전력을 더 효과적으로 저감시킬 수 있다.
[동적 재구성(Dynamic reconfiguration)]
도 5에 나타낸 어레이(120)는 일부의 영역마다 재구성을 행할 수도 있다. 예를 들어 도 5의 (B)에 나타낸 블록(123) 내지 블록(125)을 각각 상이한 영역에 배치하고 블록마다 재구성할 수 있다. 이 경우, 도 6의 (A)에 나타낸 바와 같이 블록(125)이 데이터(Dout)의 산출 및 출력을 행하고 있는 기간에, 새로운 a, b의 값을 블록(124)에 입력하여 근사 직선을 갱신할 수 있다. 이에 의하여 PLD(100)의 동적 재구성을 행할 수 있다.
또한 어떤 컨텍스트를 사용하여 감마 보정이 행해지고 있는 기간에 다른 컨텍스트의 재구성을 행할 수도 있다. 예를 들어 도 6의 (B)에 나타낸 바와 같이 context[0]가 선택되고, 테이블 근사가 행해지고 있는 기간에 context[1]를 구성하는 LE 및 RS에 저장된 컨피규레이션 데이터를 갱신하여 감마 보정의 내용을 변경할 수 있다.
이상과 같이 멀티 컨텍스트 방식을 사용한 PLD(100)에 의하여 복수 종류의 감마 보정을 행할 수 있다.
<표시 시스템의 변형예>
이하에 표시 시스템의 변형예에 대하여 설명한다. 여기서는 표시부가 복수의 화소 군(50)을 가지는 구성에 대하여 설명한다.
도 7에 나타낸 표시 시스템(10)은 구동 회로(30), 화소 군(50), 구동 회로(60)가 복수 제공된다는 점에서 도 1과 상이하다. 여기서는 일례로서 반도체 장치(12)가 2개의 구동 회로(30(30a, 30b))를 가지고, 표시부(13)가 2개의 화소 군(50(50a, 50b)), 2개의 구동 회로(60(60a, 60b))를 가지는 구성에 대하여 설명하지만 이들 회로의 개수는 3 이상이어도 좋다.
화상 처리부(20)는 구동 회로(30a)에 출력하는 신호(SD(SDa))와 구동 회로(30b)에 출력하는 신호(SD(SDb))를 개별적으로 생성한다. 그리고 신호(SDa)는 화소 군(50a)에 공급되고 신호(SDb)는 화소 군(50b)에 공급된다. 또한 구동 회로(30a), 구동 회로(30b)에는 타이밍 컨트롤러(40)로부터 타이밍 신호가 공급된다.
화소 군(50a)은 복수의 화소(51a)를 가지고 화소 군(50b)은 복수의 화소(51b)를 가진다. 또한 구동 회로(60a)는 화소 군(50a)에 선택 신호(신호(GSa))를 공급하는 기능을 가지고 구동 회로(60b)는 화소 군(50b)에 선택 신호(신호(GSb))를 공급하는 기능을 가진다. 또한 구동 회로(60a), 구동 회로(60b)에는 타이밍 컨트롤러(40)로부터 타이밍 신호가 공급된다.
이와 같이 구동 회로(30), 화소 군(50), 구동 회로(60)를 복수 제공함으로써 복수의 화소 군(50)을 사용하여 영상을 표시할 수 있다.
여기서 화소(51a), 화소(51b)는 표시 소자를 가진다. 화소(51a), 화소(51b)가 가지는 표시 소자는 같은 종류의 것이어도 좋고 상이한 종류의 것이어도 좋다. 또한 화소(51a)와 화소(51b)는 각각 복수의 부화소를 가져도 좋다.
영상의 표시에는 화소 군(50a)과 화소 군(50b) 양쪽을 사용하여도 좋고 한쪽만 사용하여도 좋다. 양쪽을 사용하는 경우, 화소 군(50a)과 화소 군(50b)을 사용하여 하나의 영상을 표시하여도 좋고 화소 군(50a)과 화소 군(50b)에 각각 상이한 영상을 표시하여도 좋다.
영상의 표시에 화소 군(50a)과 화소 군(50b) 중 한쪽만을 사용하는 경우는 자동 또는 수동으로 영상을 표시하는 화소 군(50)을 전환할 수 있다. 여기서 화소(51a)와 화소(51b)에 상이한 표시 소자를 제공함으로써 화소 군(50a)과 화소 군(50b)에 표시되는 영상의 특성이나 품질 등을 상이하게 할 수 있다. 이 경우, 표시를 행하는 화소 군(50)을 주변의 환경, 표시되는 영상의 내용 등에 맞춰 선택할 수 있다.
예를 들어 화소(51a)에 반사형의 액정 소자를 제공하고 화소(51b)에 발광 소자를 제공할 수 있다. 이 경우, 맑은 날씨의 낮의 야외 등 외광이 강한 환경에서는 발광 소자를 발광시키지 않고, 외광에 의하여 표시를 행할 수 있는 반사형의 액정 소자만으로 표시를 행함으로써 소비전력을 저감시킬 수 있다. 한편 밤이나 어두운 곳 등 외광이 약한 환경에서는 발광 소자를 발광시켜 표시를 행함으로써 시인성이 높은 영상을 표시할 수 있다.
또한 반사형의 액정 소자에 의한 영상의 표시에 발광 소자의 발광을 사용함으로써 색조를 보정할 수 있다. 예를 들어 해 질 녘의 붉은 빛을 받은 환경에서 표시부(13)에 영상을 표시하는 경우, 반사형의 액정 소자에 의한 표시만으로는 B(청색) 성분이 부족할 수 있다. 이때 발광 소자를 발광시킴으로써 색조를 보정할 수 있다.
또한 반사형의 액정 소자는 표시할 때 외광 외의 광원이 불필요하기 때문에 저소비전력으로 영상의 표시를 행할 수 있다. 한편 발광 소자는 액정 소자와 비교하여 동작 속도가 빠르기 때문에 표시를 고속으로 전환할 수 있다. 여기서, 예를 들어 반사형의 액정 소자에는 배경이 되는 정지화나 문자 등을 표시하고 발광 소자에는 동영상 등을 표시할 수 있다. 이에 의하여 소비전력의 저감과 품질이 높은 영상의 표시를 둘 다 구현할 수 있는 표시 시스템을 구성할 수 있다. 이와 같은 구성은 표시 시스템을 교과서 등의 교재 또는 노트 등으로서 사용하는 경우에 적합하다.
또한 반사형의 액정 소자를 사용하여 영상의 표시를 행할 때, 표시되는 영상의 재기록 빈도를 줄이고 영상의 재기록이 행해지지 않는 기간에서 구동 회로(30a)나 구동 회로(60a)의 동작을 정지할 수 있다. 이에 의하여 소비전력을 더 저감시킬 수 있다.
상술한 바와 같은 구성을 사용하는 경우, 화상 처리부(20)는 반사형의 액정 소자용의 영상 신호(신호(SDa))와 발광 소자용의 영상 신호(신호(SDb))를 생성한다. 또한 화상 처리부(20)는 외광의 밝기에 따라, 화소 군(50a)만을 사용하여 표시를 행하기 위한 영상 신호, 화소 군(50b)만을 사용하여 표시를 행하기 위한 영상 신호, 화소 군(50a), 화소 군(50b)을 조합하여 표시를 행하기 위한 영상 신호 중 어느 것을 선택하여 생성할 수 있다.
영상 신호를 생성할 때 보정 회로(22)에서의 감마 보정은 화소의 특성에 맞춰 행하는 것이 바람직하다. 구체적으로는 반사형의 액정 소자를 가지는 화소(51a)의 특성에 적합한 감마 보정을 행함으로써 신호(SDa)를 생성하고 발광 소자를 가지는 화소(51b)의 특성에 적합한 감마 보정을 행함으로써 신호(SDb)를 생성하는 것이 바람직하다. 그러므로 보정 회로(22)는 상이한 2종류의 감마 보정을 행하는 기능을 가지는 것이 바람직하다.
여기서 화상 처리부(20)는 PLD를 사용하여 복수의 감마 보정을 행하는 기능을 가진다. 도 8에 화상 처리부(20)의 동작예를 나타내었다. 예를 들어 신호(SDa)를 생성할 때에는 도 8의 (A)에 나타낸 바와 같이 context[1]를 사용하여 감마 보정을 행하고 신호(SDb)를 생성할 때에는 도 8의 (B)에 나타낸 바와 같이 context[0]를 사용하여 감마 보정을 행할 수 있다. 이에 의하여 화소 군(50a), 화소 군(50b)에 적합한 감마 보정을 행할 수 있다.
또한 반사형의 액정 소자를 가지는 화소 군(50a)을 사용하여 정지화나 문자 등을 표시하고 발광 소자를 가지는 화소 군(50b)을 사용하여 동영상 등을 표시하는 경우는 신호(SDa)의 생성에는 소비전력이 작은 꺾은선 근사를 사용하고, 신호(SDb)의 생성에는 보정의 정밀도가 높은 테이블 근사를 사용하는 것이 바람직하다. 이에 의하여 반사형의 액정 소자에 의한 소비전력의 저감과 발광 소자에 의한 표시 품질의 향상을 촉진할 수 있다.
또한 여기서는 일례로서 화소(51a)에 반사형의 액정 소자를 제공하고 화소(51b)에 발광 소자를 제공하는 경우에 대하여 설명하였지만 화소(51a), 화소(51b)에 제공하는 표시 소자는 특별히 한정되지 않고 자유롭게 선택할 수 있다. 예를 들어 화소(51a), 화소(51b)의 한쪽에 투과형의 액정 소자를 제공하고, 다른 쪽에 반사형의 액정 소자를 제공할 수도 있다. 이 경우, 화소(51a), 화소(51b)를 사용하여 반 투과형의 액정 소자를 구현할 수 있다. 또한 화소(51a), 화소(51b)에 각각 상이한 종류의 발광 소자를 제공할 수도 있다.
이상과 같이 본 발명의 일 형태에 따른 표시 시스템은 PLD를 사용하여 영상 신호의 보정을 행할 수 있다. 이에 의하여 복수 종류의 보정을 행할 수 있고, 표시부(13)에 표시되는 영상의 내용이나 주변의 환경에 맞춰 적합한 보정을 선택적으로 행할 수 있다. 또한 복수의 보정 회로를 독립적으로 제공할 필요가 없기 때문에 보정 회로의 면적의 증가를 억제할 수 있다. 또한 본 발명의 일 형태에 따른 표시 시스템은, 표시부에 종류가 상이한 복수의 표시 소자를 제공하는 경우에서, 각각의 표시 소자에 적합한 보정을 행할 수 있다.
또한 본 발명의 일 형태에 따른 표시 시스템은 반도체 장치에 OS 트랜지스터를 사용함으로써 소비전력을 저감시킬 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치에 사용할 수 있는 PLD 및 기억 장치의 구성예에 대하여 설명한다.
<PLD의 구성예>
도 9에 PLD(200)의 구성을 나타내었다. PLD(200)는 상기 실시형태에서의 PLD(100)로서 사용할 수 있다. 또한 PLD(200)에는 멀티 컨텍스트 방식을 적용할 수 있다.
PLD(200)는 로직부, 입출력부, 및 주변 회로부를 가진다. 로직부는 로직 어레이(LA)(211), 로직 어레이(212), 스위치 어레이(SWA)(221) 내지 스위치 어레이(223)를 가진다. 입출력부는 입출력 어레이(IOA)(224), 입출력 어레이(225)를 가진다. 주변 회로부는 로직부 및 입출력부를 구동하는 기능을 가지는 회로를 가진다. 예를 들어 주변 회로부는 클록 신호 생성 장치(230), 컨피규레이션 컨트롤러(231), 컨텍스트 컨트롤러(232), 열 드라이버 회로(234), 행 드라이버 회로(235)를 가진다.
또한 컨피규레이션 컨트롤러(231), 컨텍스트 컨트롤러(232)는 도 4에서의 제어 회로(110)에 상당하고, 열 드라이버 회로(234), 행 드라이버 회로(235)는 각각 도 4에서의 구동 회로(140), 구동 회로(130)에 상당한다.
LA(211), LA(212)는 각각 복수의 LE(240)를 가진다. 도 9에는 LA(211)가 10개의 LE(240)(LE<00> 내지 LE<09>)를 가지고, LA(212)가 10개의 LE(240)(LE<10> 내지 LE<19>)를 가지는 구성예를 나타내었지만 LE(240)의 개수는 자유롭게 설정할 수 있다. IOA(224), IOA(225)는 PLD(200)의 외부 단자와 LA(211), LA(212) 사이의 신호의 입출력을 제어하는 기능을 가진다.
IOA(224), IOA(225)는 각각 복수의 입출력 회로(IO)를 가진다. 도 9에는 IOA(224)가 10개의 입출력 회로(IO<00> 내지 IO<09>)를 가지고 IOA(225)가 10개의 입출력 회로(IO<10> 내지 IO<19>)를 가지는 구성예를 나타내었다. IO<00> 내지 IO<19>는 각각 상이한 외부 단자와 접속된다.
SWA(221) 내지 SWA(223)는 각각 복수의 RS(280)를 가진다. RS(280) 내의 표기는 그 기능을 가지는 부분을 나타낸다. 예를 들어 'LE0＊ to IO00'이란, RS(280)가 LE<00> 내지 LE<09>의 출력 노드와 IO<00>의 입력 노드 사이의 스위치로서의 기능을 가지는 것을 나타내며 RS(280)는 컨피규레이션 데이터 및 컨텍스트를 선택하는 데이터(이하, 컨텍스트 데이터라고도 함)에 따라 LE<00> 내지 LE<09>와 IO<00>의 접속 관계를 결정한다.
클록 신호 생성 장치(230)는 PLD(200) 내에서 사용되는 1 또는 복수의 클록 신호를 생성하는 기능을 가진다. 열 드라이버 회로(234)는 컨피규레이션 데이터를 생성하는 기능을 가진다. 행 드라이버 회로(235)는 컨피규레이션 메모리를 선택하는 신호를 생성하는 기능을 가진다. 컨피규레이션 컨트롤러(231)는 열 드라이버 회로(234) 및 행 드라이버 회로(235)를 제어하는 기능을 가진다. 컨텍스트 컨트롤러(232)는 컨텍스트 데이터를 생성하는 기능을 가진다.
[LE의 구성예]
도 10에 LE(240)의 구성예를 나타내었다. LE(240)는 프로그램 가능한 논리 회로이며, 컨피규레이션 메모리부(250), 로직 셀(LCELL)(260)을 가진다.
컨피규레이션 메모리부(250)는 컨피규레이션 데이터를 저장하는 기능을 가진다. LE(240)의 기능은 컨피규레이션 메모리부(250)에 저장된 컨피규레이션 데이터에 따라 결정된다.
LE(240)는 입력 데이터(IN)에 소정의 논리 연산을 행한 데이터를 생성하고, 이것을 출력 데이터(OUT)로서 출력하는 기능을 가진다. LE(240)는 배타적 논리합(XOR) 회로 군(261), LUT(262), 캐리 로직(263), 실렉터(SEL)(264), 플립플롭(FF)(265), 실렉터(SEL)(266)를 가진다. FF(265)는 레지스터로서의 기능을 가진다. FF(265)는 데이터가 입력되는 단자(D), 리셋 신호(RST)가 입력되는 단자(XR), 클록 신호(CLK)가 입력되는 단자, 데이터를 출력하는 단자(Q)를 가진다. 컨피규레이션 메모리부(250)로부터 출력되는 컨피규레이션 데이터에 의하여 LCELL(260)의 논리 기능이 제어된다.
데이터(IN)는 RS(280)로부터 입력된다. 또한 데이터(OUT)는 RS(280)에 출력된다. 복수의 LE(240)로 캐리 체인을 형성하기 위하여 복수의 LE(240) 사이에서 캐리 신호(carry signal)의 입출력이 행해진다. 또한 복수의 LE(240)에 의하여 레지스터 체인을 형성하기 위하여 인접한 LE(240) 사이에서 레지스터 체인 신호(register chain signal)의 입출력이 행해진다.
[컨피규레이션 메모리의 구성예]
PLD(200)가 가지는 LE(240) 및 RS(280)는 각각 컨피규레이션 메모리를 가진다. 이하, LE(240) 및 RS(280)에 사용할 수 있는 컨피규레이션 메모리의 구성예에 대하여 설명한다.
컨피규레이션 메모리는 컨피규레이션 데이터를 기억하는 기능을 가지는 기억 회로를 가진다. 컨피규레이션 메모리가 가지는 기억 회로는 휘발성이어도 좋고 비휘발성이어도 좋다. 휘발성의 기억 회로로서는 예를 들어 SRAM 등이 있다. 또한 비휘발성의 기억 회로로서는 예를 들어 플래시 메모리, 강유전체 메모리(FeRAM), 자기 저항 메모리(MRAM), 상변화 메모리(PRAM), 저항 변화형 메모리(ReRAM) 등이 있다.
여기서 기억 회로에는 OS 트랜지스터를 사용하는 것이 특히 바람직하다. 컨피규레이션 메모리에 OS 트랜지스터를 사용함으로써 컨피규레이션 데이터를 매우 장시간에 걸쳐 유지할 수 있다.
도 11의 (A)에 컨피규레이션 메모리에 사용할 수 있는 기억 회로의 구성예를 나타내었다. 기억 회로(300)는 복수의 회로(310)를 가진다. 또한 도 11의 (A)에는 일례로서 2개의 회로(310)(회로(310[0]), 회로(310[1]))를 나타내었지만 회로(310)의 개수는 이에 한정되지 않는다. 회로(310)에 소정의 컨피규레이션 데이터를 저장함으로써 배선(IN)과 배선(OUT) 사이의 접속 상태를 제어할 수 있다. 그러므로 기억 회로(300)는 RS(280)에 적용할 수 있다.
회로(310)는 트랜지스터(311), 트랜지스터(312), 트랜지스터(313), 용량 소자(314)를 가진다. 여기서는 트랜지스터(311), 트랜지스터(312), 트랜지스터(313)를 n채널형으로 하였지만 이들 트랜지스터는 각각 p채널형이어도 좋다. 또한 'OS'의 부호가 부기된 트랜지스터는 OS 트랜지스터이다.
트랜지스터(311)의 게이트는 배선(WL)과 접속되고 소스 및 드레인 중 한쪽은 트랜지스터(312)의 게이트 및 용량 소자(314)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 트랜지스터(312)의 소스 및 드레인 중 한쪽은 배선(IN)과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(313)의 소스 및 드레인 중 한쪽과 접속된다. 트랜지스터(313)의 게이트는 배선(CTX)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(OUT)과 접속된다. 용량 소자(314)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속된다. 여기서 트랜지스터(311)의 소스 및 드레인 중 한쪽, 트랜지스터(312)의 게이트, 및 용량 소자(314)의 한쪽 전극과 접속된 노드를 노드(N1)로 한다.
다음에 회로(310)의 동작에 대하여 설명한다. 우선 배선(WL)의 전위를 제어하여 트랜지스터(311)를 온 상태로 한다. 이에 의하여 배선(BL)의 전위가 노드(N1)에 인가된다(컨피규레이션 데이터의 기록). 또한 배선(WL)은 행 드라이버 회로(235)(도 9 참조)와 접속되고 배선(WL)의 전위는 행 드라이버 회로(235)에 의하여 제어할 수 있다.
그 후, 배선(WL)의 전위를 제어하여 트랜지스터(311)를 오프 상태로 한다. 이에 의하여 노드(N1)가 부유 상태가 되어 노드(N1)의 전위가 유지된다(컨피규레이션 데이터의 유지). 여기서 배선(IN)과 배선(OUT) 사이에 제공된 트랜지스터(312)의 도통 상태는 노드(N1)의 전위에 의하여 결정된다. 그러므로 노드(N1)의 전위를 제어함으로써 배선(IN)과 배선(OUT) 사이의 도통 상태를 제어할 수 있다. 이와 같은 회로(310)를 가지는 기억 회로(300)는 배선 사이의 도통 상태를 제어하는 스위치로서의 기능을 가지기 때문에 RS(280)의 컨피규레이션 메모리에 사용할 수 있다. 기억 회로(300)를 RS(280)의 컨피규레이션 메모리에 사용하는 경우, 배선(IN)과 배선(OUT)은 각각 IO 또는 LE(240)와 접속된다.
또한 기억 회로(300)는 회로(310[0]) 및 회로(310[1])를 가지고, 이들은 배선(OUT)을 공유한다. 그리고 배선(CTX[0]), 배선(CTX[1])에 소정의 전위를 공급함으로써 회로(310[0]) 및 회로(310[1]) 중 한쪽을 선택할 수 있다. 이에 의하여 기억 회로(300)를 멀티 컨텍스트 방식의 컨피규레이션 메모리로서 사용할 수 있다.
구체적으로는 context[0]를 선택하는 경우, 배선(CTX[0])을 제어하여 회로(310[0])의 트랜지스터(313)를 온 상태로 한다. 또한 배선(CTX[1])을 제어하여 회로(310[1])의 트랜지스터(313)를 오프 상태로 한다. 이에 의하여 배선(IN)과 배선(OUT) 사이의 도통 상태는 회로(310[0])의 노드(N1)의 전위에 의하여 제어된다. 한편 context[1]를 선택하는 경우는 배선(CTX[0])을 제어하여 회로(310[0])의 트랜지스터(313)를 오프 상태로 한다. 또한 배선(CTX[1])을 제어하여 회로(310[1])의 트랜지스터(313)를 온 상태로 한다. 이에 의하여 배선(IN)과 배선(OUT) 사이의 도통 상태는 회로(310[1])의 노드(N1)의 전위에 의하여 제어된다. 이와 같이 배선(CTX[0]), 배선(CTX[1])의 전위를 제어함으로써 배선(IN)과 배선(OUT) 사이의 도통 상태를 제어하는 컨텍스트를 선택할 수 있다.
여기서 트랜지스터(311)는 OS 트랜지스터이고, 오프 전류가 매우 작다. 그러므로 트랜지스터(311)가 오프 상태인 기간에서 노드(N1)의 전위를 장시간에 걸쳐 유지할 수 있다. 이에 의하여 컨피규레이션 데이터의 갱신 빈도를 대폭 줄일 수 있어 PLD(200)의 소비전력을 삭감할 수 있다. 또한 회로(310)로의 전력의 공급이 정지된 기간에서도 컨피규레이션 데이터를 장시간에 걸쳐 유지할 수 있다.
또한 OS 트랜지스터를 사용함으로써 적은 개수의 트랜지스터(회로(310)에서는 3개)로 회로(310)를 구성할 수 있다. 이에 의하여 PLD(200)의 면적을 축소할 수 있다. 또한 OS 트랜지스터는 다른 트랜지스터 위에 적층할 수 있다. 그러므로 트랜지스터(311)를 트랜지스터(312) 또는 트랜지스터(313) 위에 적층하여 회로(310)의 면적을 축소할 수 있다. 이에 의하여 PLD(200)의 면적을 더 축소할 수 있다.
또한 PLD(200)에 멀티 컨텍스트 방식을 사용하는 경우, 컨피규레이션 메모리에는 복수의 컨텍스트에 대응하는 컨피규레이션 데이터를 저장할 필요가 있으므로 컨피규레이션 메모리의 면적이 대폭으로 증대될 가능성이 있다. 그러나 상술한 바와 같이 OS 트랜지스터를 가지는 기억 회로(300)를 사용함으로써 컨피규레이션 메모리의 면적 증대를 억제할 수 있다. 그러므로 OS 트랜지스터를 멀티 컨텍스트 방식의 PLD(200)에 사용하는 것은 특히 바람직하다.
또한 도 11의 (A)에서 OS 트랜지스터 외의 트랜지스터의 재료는 특별히 한정되지 않는다. 예를 들어, 채널 형성 영역이 단결정 반도체를 가지는 기판의 일부에 형성되는 트랜지스터(이하, 단결정 트랜지스터라고도 함)를 사용하여도 좋다. 단결정 반도체를 가지는 기판으로서는 단결정 실리콘 기판이나 단결정 저마늄 기판 등을 들 수 있다. 단결정 트랜지스터는 고속으로 동작할 수 있기 때문에 기억 회로에 단결정 트랜지스터를 사용함으로써 기억 회로의 동작 속도를 향상시킬 수 있다. 또한 OS 트랜지스터 외의 트랜지스터에는 금속 산화물 외의 재료를 포함하는 막에 채널 형성 영역이 형성되는 트랜지스터를 사용할 수도 있다. 금속 산화물 외의 재료로서는 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체 등을 들 수 있다. 이들의 반도체는 단결정 반도체이어도 좋고 비정질 반도체, 미결정 반도체, 다결정 반도체 등의 비단결정 반도체이어도 좋다. 이들의 트랜지스터는 이하의 설명에서의 OS 트랜지스터 외의 트랜지스터에도 사용할 수 있다.
또한 도 11의 (B)에 회로(310)의 다른 구성예를 나타내었다. 도 11의 (B)에 나타낸 회로(310)는 도 11의 (A)에서의 용량 소자(314) 대신에 회로(315)가 제공된 구성을 가진다. 회로(315)는 인버터 루프를 구성하고, 노드(N1)의 전위는 회로(315)에 의하여 하이 레벨 또는 로 레벨로 유지된다. 또한 트랜지스터(311)에는 상술한 OS 트랜지스터 외의 트랜지스터를 사용할 수 있다. 이 경우, 회로(310)는 휘발성이다.
또한 도 12에 컨피규레이션 메모리에 사용할 수 있는 다른 기억 회로의 구성예를 나타내었다. 기억 회로(301)는 회로(320)를 가진다. 또한 도 12에는 일례로서 2개의 회로(320)(회로(320[0]), 회로(320[1]))를 나타내었지만 회로(320)의 개수는 이에 한정되지 않는다.
회로(320)는 트랜지스터(321), 트랜지스터(322), 용량 소자(323), 트랜지스터(324), 트랜지스터(325), 용량 소자(326), 트랜지스터(327)를 가진다. 여기서는 트랜지스터(321), 트랜지스터(322), 트랜지스터(324), 트랜지스터(325), 트랜지스터(327)를 n채널형으로 하였지만 트랜지스터(321), 트랜지스터(322), 트랜지스터(324), 트랜지스터(325), 트랜지스터(327)는 각각 p채널형이어도 좋다.
트랜지스터(321)의 게이트는 배선(WL)과 접속되고 소스 및 드레인 중 한쪽은 트랜지스터(322)의 게이트 및 용량 소자(323)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 트랜지스터(322)의 소스 및 드레인 중 한쪽은 소정의 전위(여기서는 고전원 전위(VDD))가 공급되는 배선과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(327)의 소스 및 드레인 중 한쪽과 접속된다. 용량 소자(323)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속된다. 또한 트랜지스터(324)의 게이트는 배선(WL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(325)의 게이트 및 용량 소자(326)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BLb)과 접속된다. 트랜지스터(325)의 소스 및 드레인 중 한쪽은 소정의 전위(여기서는 저전원 전위(VSS), 예를 들어 접지 전위)가 공급되는 배선과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(327)의 소스 및 드레인 중 한쪽과 접속된다. 용량 소자(326)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속된다. 트랜지스터(327)의 게이트는 배선(CTX)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(OUT)과 접속된다.
여기서 트랜지스터(321)의 소스 및 드레인 중 한쪽, 트랜지스터(322)의 게이트, 및 용량 소자(323)의 한쪽 전극과 접속된 노드를 노드(N2)로 한다. 또한 트랜지스터(324)의 소스 및 드레인 중 한쪽, 트랜지스터(325)의 게이트, 및 용량 소자(326)의 한쪽 전극과 접속된 노드를 노드(N3)로 한다. 또한 배선(BLb)에는 배선(BL)에 공급되는 신호의 반전 신호가 공급된다.
노드(N2) 및 노드(N3) 중 한쪽에는 하이 레벨의 전위, 다른 쪽에는 로 레벨의 전위가 컨피규레이션 데이터로서 저장된다. 그러므로 트랜지스터(322) 및 트랜지스터(325) 중 한쪽은 온 상태가 되고 다른 쪽은 오프 상태가 된다. 따라서 하이 레벨 또는 로 레벨의 전위를 배선(OUT)에 선택적으로 공급할 수 있다. 이와 같은 회로(320)를 가지는 기억 회로(301)는 배선(OUT)에 출력되는 논리 값을 제어하는 기능을 가지기 때문에 LE(240)의 컨피규레이션 메모리에 사용할 수 있다. 기억 회로(301)를 LE(240)의 컨피규레이션 메모리에 사용하는 경우, 배선(OUT)은 다른 논리 회로나 RS(280) 등에 접속된다. 또한 노드(N2) 및 노드(N3)로의 컨피규레이션 데이터의 저장은 도 11의 (A)의 회로(310)와 같은 동작에 의하여 행할 수 있다.
또한 기억 회로(301)는 회로(320[0]) 및 회로(320[1])를 가지고, 이들은 배선(OUT)을 공유한다. 그리고 배선(CTX[0]), 배선(CTX[1])에 소정의 전위를 공급함으로써 회로(320[0]) 및 회로(320[1]) 중 한쪽을 선택할 수 있다. 이에 의하여 기억 회로(300)를 멀티 컨텍스트 방식의 컨피규레이션 메모리로서 사용할 수 있다.
구체적으로는 context[0]를 선택하는 경우, 배선(CTX[0])을 제어하여 회로(320[0])의 트랜지스터(327)를 온 상태로 한다. 또한 배선(CTX[1])을 제어하여 회로(320[1])의 트랜지스터(327)를 오프 상태로 한다. 이에 의하여 배선(OUT)의 전위는 회로(320[0])의 노드(N2) 및 노드(N3)의 전위에 의하여 제어된다. 한편, context[1]를 선택하는 경우는 배선(CTX[0])을 제어하여 회로(320[0])의 트랜지스터(327)를 오프 상태로 한다. 또한 배선(CTX[1])을 제어하여 회로(320[1])의 트랜지스터(327)를 온 상태로 한다. 이에 의하여 배선(OUT)의 전위는 회로(320[1])의 노드(N2) 및 노드(N3)의 전위에 의하여 제어된다. 이와 같이 배선(CTX[0]), 배선(CTX[1])의 전위를 제어함으로써 배선(OUT)의 전위를 제어하는 컨텍스트를 선택할 수 있다.
회로(320)에는 트랜지스터(321), 트랜지스터(324)로서 OS 트랜지스터가 사용된다. 그러므로 회로(320)에서도 회로(310)와 마찬가지로 소비전력의 저감 및 면적의 축소를 도모할 수 있다.
또한 기억 회로(301)는 회로(330)를 가져도 좋다. 회로(330)는 인버터(331), 트랜지스터(332)를 가진다. 인버터(331)의 입력 단자는 배선(OUT)과 접속되고 출력 단자는 트랜지스터(332)의 게이트와 접속된다. 트랜지스터(332)의 소스 및 드레인 중 한쪽은 배선(OUT)과 접속되고 다른 쪽은 소정의 전위가 공급되는 배선(여기서는 고전원 전위(VDD))과 접속된다. 회로(330)는 배선(OUT)의 전위를 유지하는 기능을 가지고, 배선(OUT)이 플로팅 상태가 되는 것을 방지할 수 있다. 이에 의하여 배선(OUT)의 전위가 중간 전위가 되는 것을 방지할 수 있어 배선(OUT)과 접속된 회로 소자에서의 관통 전류의 발생을 방지할 수 있다.
또한 도 12에서는 트랜지스터(321)의 게이트와 트랜지스터(324)의 게이트는 같은 배선(WL)과 접속되지만 상이한 배선(WL)과 접속되어도 좋다.
또한 본 실시형태에서 설명한 OS 트랜지스터는 한 쌍의 게이트를 가져도 좋다. 도 11의 (A)에서의 회로(310)를 예로서 OS 트랜지스터에 한 쌍의 게이트가 제공된 구성을 도 13에 나타내었다. 또한 트랜지스터가 한 쌍의 게이트를 가지는 경우, 한쪽 게이트를 프런트 게이트 또는 단순히 게이트라고 부르고 다른 쪽 게이트를 백 게이트라고 부를 수 있다.
도 13의 (A)에 나타낸 트랜지스터(311)는 백 게이트를 가지고 백 게이트는 프런트 게이트와 접속된다. 이 경우, 프런트 게이트의 전위와 백 게이트의 전위는 같게 되어 트랜지스터(311)의 온 전류가 향상된다.
도 13의 (B)에 나타낸 트랜지스터(311)는 백 게이트가 배선(BGL)과 접속된다. 배선(BGL)은 백 게이트에 소정의 전위를 공급하는 기능을 가지는 배선이다. 배선(BGL)의 전위를 제어함으로써 트랜지스터(311)의 문턱 전압을 제어할 수 있다. 또한 배선(BGL)은 행 드라이버 회로(235)(도 9 참조)와 접속될 수 있고 배선(BGL)의 전위는 행 드라이버 회로(235)에 의하여 제어할 수 있다. 또한 배선(BGL)은 같은 행의 회로(310)에서 공유된다.
또한 도 13에는 일례로서 회로(310)가 가지는 트랜지스터(311)에 백 게이트가 제공된 구성을 나타내었지만, 본 실시형태의 모든 OS 트랜지스터에는 마찬가지로 백 게이트를 제공할 수 있다.
상술한 바와 같이 본 발명의 일 형태에서는 OS 트랜지스터를 컨피규레이션 메모리에 사용함으로써 PLD의 면적의 축소 및 소비전력의 저감을 구현할 수 있다.
<기억 장치의 구성예>
다음에 상기 실시형태에서 사용할 수 있는 기억 장치의 구성예에 대하여 설명한다.
도 14의 (A)에 기억 장치(350)의 구성예를 나타내었다. 기억 장치(350)는 상기 실시형태에서의 기억 장치(160)로서 사용할 수 있다. 기억 장치(350)는 셀 어레이(360), 구동 회로(370), 구동 회로(380)를 가진다. 또한 셀 어레이(360)는 복수의 메모리 셀(390)을 가진다. 여기서는 셀 어레이(360)가 (n+1)×(m+1)개의 메모리 셀(390)(390[0, 0] 내지 390[n, m])을 가지는 구성을 나타내었다(n, m은 자연수).
도 4에 나타낸 기억 장치(160)는 스위치 회로(170)가 오프 상태인 기간에서 전력의 공급이 정지된다. 그러므로 메모리 셀(390)은 전력의 공급이 정지된 기간에서도 데이터를 유지할 수 있는 구성으로 하는 것이 바람직하다.
여기서 OS 트랜지스터는 오프 전류가 매우 작기 때문에 메모리 셀(390)에 사용하는 트랜지스터로서 적합하다. 구체적으로는 도 14의 (B)에 나타낸 바와 같이, OS 트랜지스터인 트랜지스터(391), 용량 소자(392)를 메모리 셀(390)에 제공하는 것이 바람직하다.
트랜지스터(391)의 소스 또는 드레인은 용량 소자(392)와 접속된다. 여기서 트랜지스터(391)의 소스 및 드레인 중 한쪽 및 용량 소자(392)의 한쪽 전극과 접속된 노드를 노드(N11)로 한다.
노드(N11)에는 메모리 셀(390)에 유지되는 전위가 트랜지스터(391)를 통하여 배선(BL) 등으로부터 공급된다. 그리고, 트랜지스터(391)가 오프 상태가 되면, 노드(N11)가 부유 상태가 되어, 노드(N11)의 전위가 유지된다. 여기서, OS 트랜지스터인 트랜지스터(391)의 오프 전류는 매우 작기 때문에, 노드(N11)의 전위를 장시간에 걸쳐 유지할 수 있다. 또한 트랜지스터(391)의 게이트와 접속된 배선에 소정의 전위를 공급함으로써, 트랜지스터(391)의 도통 상태를 제어할 수 있다.
노드(N11)에 유지되는 전위는 2레벨(하이 레벨 및 로 레벨)의 전위이어도 좋고, 3레벨 이상의 전위이어도 좋다. 특히 노드(N11)에 유지되는 전위가 3레벨 이상의 전위인 경우, 유지되는 전위의 간격이 좁아지기 때문에 미소한 전하의 누설이 데이터 변동의 원인이 될 수 있다. 그러나 OS 트랜지스터는 오프 전류가 매우 작기 때문에, 노드(N11)로부터의 전하의 누설을 매우 작게 억제할 수 있다. 따라서, 노드(N11)에 3레벨 이상의 전위를 유지하는 경우, 트랜지스터(391)를 OS 트랜지스터로 하는 것은 특히 바람직하다.
또한 OS 트랜지스터는 Si 트랜지스터 등과 비교하여 내압성이 높다. 그러므로 트랜지스터(391)를 OS 트랜지스터로 함으로써, 노드(N11)에 유지되는 전위의 범위를 넓힐 수 있다. 따라서, 메모리 셀(390)에 유지되는 데이터의 수를 증가시킬 수 있다. 예를 들어 노드(N11)에는 16레벨의 전위를 유지할 수 있다. 이 경우 메모리 셀에는 4비트의 데이터를 기억할 수 있다.
또한 OS 트랜지스터에는 백 게이트를 제공하여도 좋다. 도 14의 (C), (D)에 트랜지스터(391)에 백 게이트를 제공한 구성예를 나타내었다. 도 14의 (C)에 나타낸 트랜지스터(391)의 백 게이트는 트랜지스터(391)의 프런트 게이트와 접속되어 있다. 도 14의 (D)에 도시된 트랜지스터(391)의 백 게이트는 소정의 전위가 공급되는 배선과 접속된다.
이와 같이 메모리 셀(390)에 OS 트랜지스터를 사용함으로써, 메모리 셀(390)에 기억된 데이터를 장시간에 걸쳐 유지할 수 있기 때문에 신뢰성이 높은 반도체 장치를 제공할 수 있다. 이하, 메모리 셀(390)의 구체적인 구성예에 대하여 설명한다.
도 15의 (A)에 메모리 셀(390)의 구성예를 나타내었다. 도 15의 (A)에 나타낸 메모리 셀(390)은, 트랜지스터(393), 트랜지스터(394), 및 용량 소자(395)를 가진다. 또한 트랜지스터(393)는 OS 트랜지스터로 한다. 또한 여기서는 트랜지스터(394)를 n채널형 트랜지스터로 하였지만 p채널형 트랜지스터이어도 좋다.
트랜지스터(393)의 게이트는 배선(WWL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(394)의 게이트 및 용량 소자(395)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 트랜지스터(394)의 소스 및 드레인 중 한쪽은 배선(SL)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)과 접속된다. 용량 소자의 다른 쪽 전극은 배선(RWL)과 접속된다. 여기서 트랜지스터(393)의 소스 및 드레인 중 한쪽, 트랜지스터(394)의 게이트, 및 용량 소자(395)의 한쪽 전극과 접속된 노드를 노드(N12)로 한다.
배선(WWL)은 기록을 행하는 메모리 셀(390)에 선택 신호를 전달하는 기능을 가지는 배선이고, 배선(RWL)은 판독을 행하는 메모리 셀(390)에 선택 신호를 전달하는 기능을 가지는 배선이고, 배선(BL)은 메모리 셀(390)에 기록하는 데이터에 대응하는 전위(이하 기록 전위라고도 함) 또는 메모리 셀(390)에 기억된 데이터에 대응하는 전위(이하 판독 전위라고도 함)를 전달하는 기능을 가지는 배선이고, 배선(SL)은 소정의 전위가 공급되는 배선이다. 소정의 전위는 고정 전위이어도 좋고 상이한 2 이상의 전위이어도 좋다. 또한 배선(WWL) 및 배선(RWL)은 도 14의 (A)에서의 배선(WL)에 대응하고 구동 회로(370)와 접속된다. 배선(SL)은 구동 회로(370) 또는 구동 회로(380)와 접속되어도 좋고 구동 회로(370)나 구동 회로(380)와는 별도로 제공된 전원선과 접속되어도 좋다.
트랜지스터(393)에 OS 트랜지스터를 사용함으로써 트랜지스터(393)를 오프 상태로 하였을 때, 노드(N12)의 전위를 매우 장시간에 걸쳐 유지할 수 있다.
다음에 도 15의 (A)에 나타낸 메모리 셀(390)의 동작에 대하여 설명한다. 우선 배선(WWL)의 전위를 트랜지스터(393)가 온 상태가 되는 전위로 하여 트랜지스터(393)를 온 상태로 한다. 이에 의하여 배선(BL)의 전위가 노드(N12)에 인가된다. 즉 트랜지스터(394)의 게이트 전극에는 소정의 전하가 인가된다(데이터의 기록).
그 후, 배선(WWL)의 전위를 트랜지스터(393)가 오프 상태가 되는 전위로 하여 트랜지스터(393)를 오프 상태로 함으로써 노드(N12)가 부유 상태가 되어 노드(N12)의 전위가 유지된다(데이터의 유지).
다음에 배선(SL)의 전위를 일정한 전위로 유지한 후에 배선(RWL)의 전위를 소정의 전위로 하면, 노드(N12)에 유지된 전하의 양에 따라 배선(BL)은 상이한 전위가 된다. 일반적으로, 트랜지스터(394)를 n채널형 트랜지스터로 하면 트랜지스터(394)의 게이트의 전위가 하이 레벨인 경우의 외견상 문턱 전압(Vth _H)은, 트랜지스터(394)의 게이트의 전위가 로 레벨인 경우의 외견상 문턱 전압(Vth_L)보다 낮아지기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(394)를 온 상태로 하기 위하여 필요한 배선(RWL)의 전위를 말한다. 따라서, 배선(RWL)의 전위를 Vth _H와 Vth _L 사이의 전위(V0)로 함으로써, 노드(N12)의 전위를 판별할 수 있다. 예를 들어 노드(N12)의 전위가 하이 레벨인 경우에는, 배선(RWL)의 전위가 V0(>Vth _H)이 되면, 트랜지스터(394)는 온 상태가 된다. 한편, 노드(N12)의 전위가 로 레벨인 경우에는 배선(RWL)의 전위가 V0(<Vth _L)이 되더라도, 트랜지스터(394)는 오프 상태가 유지된다. 따라서, 배선(BL)의 전위를 판독함으로써 메모리 셀(390)에 기억되어 있는 데이터를 판독할 수 있다.
데이터의 판독을 행하지 않는 경우에는, 노드(N12)의 전위에 상관없이 트랜지스터(394)가 오프 상태가 되는 전위, 즉 Vth _H보다 작은 전위를 배선(RWL)에 인가하면 좋다.
또한 데이터의 재기록은, 상기 데이터의 기록 및 유지와 같은 동작에 의하여 행할 수 있다. 구체적으로는, 배선(WWL)의 전위를 트랜지스터(393)가 온 상태가 되는 전위로 하여 트랜지스터(393)를 온 상태로 한다. 이로써 재기록되는 데이터에 대응하는 배선(BL)의 전위가 노드(N12)에 대하여 인가된다. 그 후, 배선(WWL)의 전위를 트랜지스터(393)가 오프 상태가 되는 전위로 하여 트랜지스터(393)를 오프 상태로 함으로써 노드(N12)가 부유 상태가 되어, 노드(N12)에는 재기록된 데이터에 대응하는 전위가 유지된다.
트랜지스터(393)는 OS 트랜지스터이고, 오프 전류가 매우 작기 때문에, 유지 기간에 노드(N12)의 전위를 장시간에 걸쳐 유지할 수 있다. 따라서, 메모리 셀(390)로의 전력의 공급이 정지된 기간에도 데이터를 유지할 수 있다.
또한, 트랜지스터(393)의 소스 및 드레인 중 한쪽은, 트랜지스터(394)의 게이트와 접속됨으로써 비휘발성 메모리로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 같은 기능을 가진다. 따라서 도 15의 (A)에서, 트랜지스터(393)의 소스 및 드레인 중 한쪽과, 트랜지스터(394)의 게이트가 접속된 부분을 플로팅 게이트부라고 부를 수도 있다. 트랜지스터(393)가 오프 상태인 경우, 플로팅 게이트부는 절연체 내에 매설된 것으로 간주할 수 있고, 플로팅 게이트부에는 전하가 유지된다. 트랜지스터(393)의 오프 전류는, Si 트랜지스터의 오프 전류의 10만분의 1 이하이기 때문에, 트랜지스터(393)의 누설로 인하여 플로팅 게이트부에 축적된 전하가 소실되는 양은 매우 적다. 또는 플로팅 게이트부에 축적된 전하의 소실을 장시간에 걸쳐 무시할 수 있다. 따라서 OS 트랜지스터인 트랜지스터(393)를 사용함으로써, 전력 공급이 정지된 기간에도 장시간에 걸쳐 데이터를 유지할 수 있는 기억 장치를 구현할 수 있다.
또한, 도 15의 (A)의 메모리 셀(390)은, 데이터를 다시 기록함으로써 직접적으로 데이터를 재기록할 수 있다. 따라서 플래시 메모리 등에서 필요한 소거 동작이 불필요하며, 소거 동작으로 인한 동작 속도의 저하를 억제할 수 있다. 즉 반도체 장치의 고속 동작을 구현할 수 있다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉 종래부터 문제시되고 있던, 전자를 플로팅 게이트에 주입할 때에 게이트 절연막이 열화되는 것을 해결할 수 있다. 이것은, 원리적인 기록 횟수의 제한이 존재하지 않는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기록이나 소거 시에 필요하였던 고전압도 불필요하다.
또한 여기서는, 노드(N12)에 2레벨의 전위를 유지하는 경우에 대하여 설명하였지만, 3레벨 이상의 전위를 유지하는 구성으로 하여도 좋다. 이로써 메모리 셀(390)에 멀티 레벨 데이터를 기억할 수 있다.
예를 들어 노드(N12)에 1비트(2레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전위를 2V 이상 3.5V 이하, 용량 소자(395)의 용량을 21fF, 유지 전위의 허용 변동량을 0.5V 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N12)로부터의 누설 전류는 33×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설 전류가 더 작고 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 350nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 93×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(390)을 상술한 구성으로 함으로써 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한, 노드(N12)에 4비트(16레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전위를 2V 이상 3.5V 이하, 용량 소자(395)의 용량을 0.1fF, 유지 전위의 분포 폭을 30mV 미만, 유지 전위의 허용 변동량을 80mV 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N12)로부터의 누설 전류는 0.025×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설 전류가 더 작고 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 60nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 0.423×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(390)을 상술한 구성으로 함으로써 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한 노드(N12)에 8비트(256레벨)의 데이터를 10년 동안 유지시키는 경우를 생각한다. 전원 전위를 2V 이상 3.5V 이하, 유지 용량을 0.1fF, 유지 전위의 분포 폭을 2mV 미만, 유지 전위의 허용 변동량을 5mV 미만으로 한 경우, 85℃에서 10년 동안 유지 전위를 허용 변동량 미만으로 하기 위해서는, 노드(N12)로부터의 누설 전류는 0.0016×10-24A 미만인 것이 필요하게 된다. 다른 것으로부터의 누설 전류가 더 작고, 누설되는 개소가 대부분 OS 트랜지스터인 경우, OS 트랜지스터의 채널 폭이 60nm일 때, OS 트랜지스터의 단위 면적당 누설 전류를 0.026×10-24A/μm 미만으로 하는 것이 바람직하다. 메모리 셀(390)을 상술한 구성으로 함으로써, 85℃에서 10년 동안 데이터를 유지할 수 있다.
또한 도 15의 (A)에서는 데이터의 기록과 판독을 같은 배선(BL)을 사용하여 행하는 구성을 나타내었지만, 데이터의 기록과 판독은 각각 다른 배선을 사용하여 행하여도 좋다. 즉 트랜지스터(393)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(394)의 소스 및 드레인 중 다른 쪽은 서로 다른 배선과 접속되어도 좋다. 또한, 트랜지스터(394)와 배선(BL)은 다른 트랜지스터를 통하여 접속되어도 좋고, 트랜지스터(394)와 배선(SL)은 다른 트랜지스터를 통하여 접속되어도 좋다. 도 15의 (A)에서의 메모리 셀(390)의 변형예를 도 15의 (B)에 나타내었다.
도 15의 (B)에 나타낸 메모리 셀(390)은 트랜지스터(393), 트랜지스터(394), 용량 소자(395)에 더하여 트랜지스터(396)를 가진다. 또한 여기서는 트랜지스터(394), 트랜지스터(396)를 n채널형 트랜지스터로 하였지만, p채널형 트랜지스터이어도 좋다.
트랜지스터(393)의 게이트는 배선(WWL)과 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(394)의 게이트 및 용량 소자(395)의 한쪽 전극과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(WBL)과 접속된다. 트랜지스터(394)의 소스 및 드레인 중 한쪽은 배선(SL)과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(396)의 소스 및 드레인 중 한쪽과 접속된다. 트랜지스터(396)의 게이트는 배선(RWL)과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(RBL)과 접속된다. 용량 소자(395)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속된다.
또한 도 15의 (B)에서의 메모리 셀(390)에서는, 배선(BL)이 배선(WBL)과 배선(RBL)으로 분할된다. 배선(WBL)은 기록 전위를 전달하는 기능을 가지는 배선이고, 배선(RBL)은 판독 전위를 전달하는 기능을 가지는 배선이다.
도 15의 (B)에서는 배선(RWL)의 전위를 트랜지스터(396)가 온 상태가 되는 전위로 하여 트랜지스터(396)를 온 상태로 함으로써, 배선(RBL)에 대하여 판독 전위를 출력할 수 있다. 즉 배선(RBL)에 공급하는 신호에 의하여, 메모리 셀(390)로부터의 데이터의 판독을 제어할 수 있다.
또한 도 15의 (B)에서 배선(WBL)과 배선(RBL)을 같은 배선(BL)으로 하여도 좋다. 이와 같은 메모리 셀(390)의 구성을 도 15의 (C)에 나타내었다. 도 15의 (C)에서 트랜지스터(393)와 트랜지스터(396)는 배선(BL)과 접속된다. 또한 용량 소자(395)는 배선(SL)과 접속된다.
또한 도 15에서 트랜지스터(393)와 트랜지스터(394)(및 트랜지스터(396))는 적층될 수 있다. 예를 들어 트랜지스터(394) 상방에 절연층을 제공하고, 이 절연층 상방에 OS 트랜지스터인 트랜지스터(393) 및 용량 소자(395)를 제공한 구성으로 할 수 있다. 이로써 메모리 셀(390)의 면적을 축소할 수 있다.
상술한 바와 같이 메모리 셀(390)에 OS 트랜지스터를 사용함으로써, 메모리 셀(390)에 기억된 데이터를 장시간에 걸쳐 유지할 수 있다. 또한 메모리 셀(390)에 대한 전력의 공급이 정지된 상태에서도 메모리 셀(390)에 기억된 데이터를 유지할 수 있다.
또한 도 15에서 'OS'라는 기호를 붙인 트랜지스터 외의 트랜지스터의 재료는 특별히 한정되지 않는다. 또한 도 15에 나타낸 트랜지스터는 한 쌍의 게이트를 가져도 좋다.
이상과 같이 PLD 또는 기억 회로에 OS 트랜지스터를 사용함으로써 반도체 장치의 소비전력을 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에서 설명한 표시 시스템의 더 구체적인 구성예에 대하여 설명한다. 여기서는 특히 도 7에 나타낸 바와 같이 표시부가 복수의 화소 군을 가지는 경우의 구성에 대하여 설명한다.
도 16에 표시부(410), 제어부(420)를 가지는 표시 시스템(400)의 구성예를 나타내었다. 표시부(410), 제어부(420)는 각각 상기 실시형태에서의 표시부(13), 반도체 장치(12)에 상당한다.
제어부(420)는 인터페이스(421), 프레임 메모리(422), 디코더(423), 센서 컨트롤러(424), 컨트롤러(425), 클록 생성 회로(426), 화상 처리부(430), 기억 장치(441), 타이밍 컨트롤러(442), 레지스터(443), 구동 회로(450), 터치 센서 컨트롤러(461)를 가진다. 화상 처리부(430)는 상기 실시형태에서의 화상 처리부(20)에 상당한다.
표시부(410)는 제어부(420)로부터 입력된 영상 신호를 사용하여 표시 유닛(411)에 영상을 표시하는 기능을 가진다. 또한 표시부(410)는 터치의 유무, 터치 위치 등의 정보를 얻는 기능을 가지는 터치 센서 유닛(412)을 가져도 좋다. 표시부(410)가 터치 센서 유닛(412)을 가지지 않는 경우, 터치 센서 컨트롤러(461)는 생략할 수 있다.
표시 유닛(411)에는 액정 소자를 사용하여 표시를 행하는 표시 유닛이나 발광 소자를 사용하여 표시를 행하는 표시 유닛 등을 사용할 수 있다. 또한 표시부(410)에 제공되는 표시 유닛(411)은 하나이어도 2개 이상이어도 좋다. 도 16에는 일례로서 표시부(410)가 반사형의 액정 소자를 사용하여 표시를 행하는 표시 유닛(411a)과 발광 소자를 사용하여 표시를 행하는 표시 유닛(411b)을 가지는 구성을 나타내었다. 표시 유닛(411a), 표시 유닛(411b)은 각각 도 7에서의 화소 군(50a)과 구동 회로(60a)로 구성되는 유닛, 화소 군(50b)과 구동 회로(60b)로 구성되는 유닛에 상당한다.
구동 회로(450)는 소스 드라이버(451)를 가진다. 소스 드라이버(451)는 표시 유닛(411)에 영상 신호를 공급하는 기능을 가지는 회로이다. 도 16에서는 표시부(410)가 표시 유닛(411a), 표시 유닛(411b)을 가지기 때문에 구동 회로(450)는 소스 드라이버(451a), 소스 드라이버(451b)를 가진다. 소스 드라이버(451a), 소스 드라이버(451b)는 각각 도 7에서의 구동 회로(30a), 구동 회로(30b)에 상당한다.
제어부(420)와 호스트(470)의 통신은 인터페이스(421)를 통하여 행해진다. 호스트(470)로부터 제어부(420)에는 화상 데이터, 각종 제어 신호 등이 전달된다. 또한 제어부(420)로부터 호스트(470)에는 터치 센서 컨트롤러(461)가 취득한 터치의 유무, 터치 위치 등의 정보가 전달된다. 또한 제어부(420)가 가지는 각각의 회로는 호스트(470)의 규격, 표시부(410)의 사양 등에 따라 적절히 취사선택된다. 호스트(470)는 상기 실시형태에서의 프로세서(11)에 상당한다.
프레임 메모리(422)는 제어부(420)에 입력된 화상 데이터를 기억하는 기능을 가지는 기억 회로이다. 호스트(470)로부터 제어부(420)에 압축된 화상 데이터가 송신되는 경우, 프레임 메모리(422)는 압축된 화상 데이터를 저장할 수 있다. 디코더(423)는 압축된 화상 데이터를 연장하기 위한 회로이다. 화상 데이터를 연장할 필요가 없는 경우, 디코더(423)는 처리를 행하지 않는다. 또한 디코더(423)는 프레임 메모리(422)와 인터페이스(421) 사이에 배치할 수도 있다.
화상 처리부(430)는 프레임 메모리(422) 또는 디코더(423)로부터 입력된 화상 데이터에 대하여 각종 화상 처리를 행하고, 영상 신호를 생성하는 기능을 가진다. 예를 들어 화상 처리부(430)는 감마 보정 회로(431), 조광 회로(432), 조색 회로(433)를 가진다.
또한 소스 드라이버(451b)가, 표시 유닛(411b)이 가지는 발광 소자에 흐르는 전류를 검출하는 기능을 가지는 회로(전류 검출 회로)를 가지는 경우, 화상 처리부(430)에는 EL 보정 회로(434)를 제공하여도 좋다. EL 보정 회로(434)는 전류 검출 회로로부터 송신되는 신호에 기초하여 발광 소자의 휘도를 조절하는 기능을 가진다.
화상 처리부(430)에서 생성된 영상 신호는 기억 장치(441)를 거쳐 구동 회로(450)에 출력된다. 기억 장치(441)는 화상 데이터를 일시적으로 저장하는 기능을 가진다. 소스 드라이버(451a), 소스 드라이버(451b)는 각각 기억 장치(441)로부터 입력된 영상 신호에 대하여 각종 처리를 행하여 표시 유닛(411a), 표시 유닛(411b)에 출력하는 기능을 가진다.
타이밍 컨트롤러(442)는 구동 회로(450), 터치 센서 컨트롤러(461), 표시 유닛(411)이 가지는 구동 회로에서 사용되는 타이밍 신호 등을 생성하는 기능을 가진다.
터치 센서 컨트롤러(461)는 터치 센서 유닛(412)의 동작을 제어하는 기능을 가진다. 터치 센서 유닛(412)에서 검출된 터치 정보를 포함하는 신호는 터치 센서 컨트롤러(461)에서 처리된 후, 인터페이스(421)를 통하여 호스트(470)로 송신된다. 호스트(470)는 터치 정보를 반영한 화상 데이터를 생성하고, 제어부(420)로 송신한다. 또한 제어부(420)가 화상 데이터에 터치 정보를 반영시키는 기능을 가져도 좋다. 또한 터치 센서 컨트롤러(461)는 터치 센서 유닛(412)에 제공되어도 좋다.
클록 생성 회로(426)는 제어부(420)에서 사용되는 클록 신호를 생성하는 기능을 가진다. 컨트롤러(425)는 인터페이스(421)를 통하여 호스트(470)로부터 전달되는 각종 제어 신호를 처리하여 제어부(420) 내의 각종 회로를 제어하는 기능을 가진다. 또한 컨트롤러(425)는 제어부(420) 내의 각종 회로로의 전원 공급을 제어하는 기능을 가진다. 예를 들어 컨트롤러(425)는 정지 상태의 회로로의 전원 공급을 일시적으로 차단할 수 있다.
레지스터(443)는 제어부(420)의 동작에 사용되는 데이터를 저장하는 기능을 가진다. 레지스터(443)가 저장하는 데이터로서는, 화상 처리부(430)가 보정 처리를 행하기 위하여 사용하는 파라미터, 타이밍 컨트롤러(442)가 각종 타이밍 신호의 파형 생성에 사용하는 파라미터 등을 들 수 있다. 레지스터(443)는 복수의 레지스터로 구성되는 스캔 체인 레지스터에 의하여 구성할 수 있다.
또한 제어부(420)에는 광 센서(480)와 접속된 센서 컨트롤러(424)를 제공할 수 있다. 광 센서(480)는 외광(481)을 검지하여 검지 신호를 생성하는 기능을 가진다. 센서 컨트롤러(424)는 검지 신호에 기초하여 제어 신호를 생성하는 기능을 가진다. 센서 컨트롤러(424)에서 생성된 제어 신호는 예를 들어 컨트롤러(425)에 출력된다.
표시 유닛(411a)과 표시 유닛(411b)이 같은 영상을 표시하는 경우, 화상 처리부(430)는 표시 유닛(411a)의 영상 신호와 표시 유닛(411b)의 영상 신호를 나눠 생성하는 기능을 가진다. 이 경우, 광 센서(480) 및 센서 컨트롤러(424)를 사용하여 측정한 외광(481)의 밝기에 따라 표시 유닛(411a)이 가지는 반사형의 액정 소자의 반사 강도와 표시 유닛(411b)이 가지는 발광 소자의 발광 강도를 조정할 수 있다. 여기서는 이 조정을 조광 또는 조광 처리라고 부른다. 또한 이 처리를 실행하는 회로를 조광 회로라고 부른다.
화상 처리부(430)는 표시부(410)의 사양에 따라 RGB-RGBW 변환 회로 등, 다른 처리 회로를 가져도 좋다. RGB-RGBW 변환 회로란, RGB(적색, 녹색, 청색)의 화상 데이터를 RGBW(적색, 녹색, 청색, 백색)의 화상 신호로 변환하는 기능을 가지는 회로이다. 즉 표시부(410)가 RGBW 4색의 화소를 가지는 경우, 화상 데이터 내의 W(백색) 성분을 W(백색) 화소를 사용하여 표시함으로써 소비전력을 저감시킬 수 있다. 또한 화상 처리부(430)가 RGBY 4색의 화소를 가지는 경우, 예를 들어 RGB-RGBY(적색, 녹색, 청색, 황색) 변환 회로를 사용할 수 있다.
도 16에서의 감마 보정 회로(431)에는 상기 실시형태에서 설명한 보정 회로(22)를 사용할 수 있다. 이에 의하여 표시 유닛(411a), 표시 유닛(411b)에 적합한 감마 보정을 개별적으로 행할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 설명한 표시 시스템에 사용할 수 있는 표시 장치의 구성예에 대하여 설명한다.
이하에 설명하는 표시 장치는 상기 실시형태에서 설명한 표시 시스템에 사용할 수 있다. 여기서는 특히 반사형의 소자와 발광 소자를 사용하여 표시를 행할 수 있는 표시 장치에 대하여 설명한다.
도 17의 (A)는 표시부에 사용할 수 있는 표시 장치(500)의 구성의 일례를 나타낸 블록도이다. 표시 장치(500)는 화소부(501)에 매트릭스 형태로 배열된 복수의 화소 유닛(502)을 가진다. 또한 표시 장치(500)는 구동 회로(503a), 구동 회로(503b), 구동 회로(504a), 구동 회로(504b)를 가진다. 또한 표시 장치(500)는 방향 R에 배열된 복수의 화소 유닛(502), 구동 회로(503a)와 접속된 복수의 배선(GLa)과, 방향 R에 배열된 복수의 화소 유닛(502), 및 구동 회로(503b)와 접속된 복수의 배선(GLb)을 가진다. 또한 표시 장치(500)는 방향 C에 배열된 복수의 화소 유닛(502), 구동 회로(504a)와 접속된 복수의 배선(SLa)과, 방향 C에 배열된 복수의 화소 유닛(502), 및 구동 회로(504b)와 접속된 복수의 배선(SLb)을 가진다.
구동 회로(503a), 구동 회로(503b)는 각각 도 7에서의 구동 회로(60a), 구동 회로(60b)에 대응한다. 또한 구동 회로(504a), 구동 회로(504b)는 각각 도 7에서의 구동 회로(30a), 구동 회로(30b)에 대응한다. 즉 표시 장치(500)는 도 7에서의 구동 회로(30a), 구동 회로(30b)가 표시부(13)에 제공된 구성에 대응한다. 다만 구동 회로(504a), 구동 회로(504b)는 도 7에서의 반도체 장치(12)에 제공되어도 좋다.
화소 유닛(502)은 반사형의 액정 소자와 발광 소자를 가진다. 화소 유닛(502)에서 액정 소자와 발광 소자는 서로 중첩되는 부분을 가진다.
도 17의 (B1)에는 화소 유닛(502)이 가지는 도전층(530b)의 구성예를 나타내었다. 도전층(530b)은 화소 유닛(502)에서의 액정 소자의 반사 전극으로서 기능한다. 또한 도전층(530b)에는 개구(540)가 제공된다.
도 17의 (B1)에는 도전층(530b)과 중첩되는 영역에 위치하는 발광 소자(520)를 파선(破線)으로 나타내었다. 발광 소자(520)는 도전층(530b)이 가지는 개구(540)와 중첩되어 배치된다. 이에 의하여 발광 소자(520)가 발하는 광은 개구(540)를 통하여 표시면 측으로 사출된다.
도 17의 (B1)에서는 방향 R과 인접한 화소 유닛(502)이 상이한 색에 대응하는 화소이다. 이때 도 17의 (B1)에 나타낸 바와 같이 방향 R과 인접한 2개의 화소에서 개구(540)가 1열로 배치되지 않도록 도전층(530b)의 상이한 위치에 제공되는 것이 바람직하다. 이에 의하여 2개의 발광 소자(520)를 멀리할 수 있어 발광 소자(520)가 발하는 광이, 인접한 화소 유닛(502)이 가지는 착색층에 입사되는 현상(크로스토크라고도 함)을 억제할 수 있다. 또한 인접한 2개의 발광 소자(520)를 멀리 배치할 수 있어 발광 소자(520)의 EL층을 섀도마스크 등으로 나누어 제작하는 경우에도 높은 정밀도의 표시 장치를 구현할 수 있다.
또한 도 17의 (B2)에 나타낸 바와 같은 배열로 하여도 좋다.
비개구부의 총면적에 대한 개구(540)의 총면적의 비의 값이 지나치게 크면, 액정 소자를 사용한 표시가 어두워진다. 또한, 비개구부의 총면적에 대한 개구(540)의 총면적의 비의 값이 지나치게 작으면, 발광 소자(520)를 사용한 표시가 어두워진다.
또한 반사 전극으로서 기능하는 도전층(530b)에 제공하는 개구(540)의 면적이 지나치게 작으면, 발광 소자(520)가 사출되는 광으로부터 추출할 수 있는 광의 효율이 저하된다.
개구(540)의 형상은 예를 들어 다각형, 사각형, 타원형, 원형, 또는 십자 등의 형상으로 할 수 있다. 또한 가늘고 긴 줄무늬, 슬릿 형상, 체크 무늬의 형상으로 하여도 좋다. 또한 개구(540)를 인접한 화소에 가깝게 배치하여도 좋다. 바람직하게는 개구(540)와 같은 색을 나타내는 다른 화소에 가깝게 배치한다. 이에 의하여 크로스토크를 억제할 수 있다.
<화소의 구성예>
도 18은 화소 유닛(502)의 구성예를 나타낸 회로도이다. 도 18에서는 인접한 2개의 화소 유닛(502)을 나타내었다. 화소 유닛(502)은 각각 화소(505a)와 화소(505b)를 가진다. 화소(505a), 화소(505b)는 각각 도 7에서의 화소(51a), 화소(51b)에 상당한다.
화소(505a)는 스위치(SW1), 용량 소자(C10), 액정 소자(510)를 가지고, 화소(505b)는 스위치(SW2), 트랜지스터(M), 용량 소자(C20), 및 발광 소자(520)를 가진다. 또한 화소(505a)는 배선(SLa), 배선(GLa), 배선(CSCOM)과 접속되고, 화소(505b)는 배선(GLb), 배선(SLb), 배선(ANO)과 접속된다. 또한 도 18에는 액정 소자(510)와 접속된 배선(VCOM1) 및 발광 소자(520)와 접속된 배선(VCOM2)을 나타내었다. 또한 도 18에, 스위치(SW1) 및 스위치(SW2)에 트랜지스터를 사용한 경우의 예를 나타내었다.
스위치(SW1)의 게이트는 배선(GLa)과 접속되고, 소스 및 드레인 중 한쪽은 배선(SLa)과 접속되고, 소스 및 드레인 중 다른 쪽은 용량 소자(C10)의 한쪽 전극 및 액정 소자(510)의 한쪽 전극과 접속된다. 용량 소자(C10)의 다른 쪽 전극은 배선(CSCOM)과 접속된다. 액정 소자(510)의 다른 쪽 전극은 배선(VCOM1)과 접속된다.
스위치(SW2)의 게이트는 배선(GLb)과 접속되고, 소스 및 드레인 중 한쪽은 배선(SLb)과 접속되고, 소스 및 드레인 중 다른 쪽은 용량 소자(C20)의 한쪽 전극, 트랜지스터(M)의 게이트와 접속된다. 용량 소자(C20)의 다른 쪽 전극은 트랜지스터(M)의 소스 및 드레인 중 한쪽, 배선(ANO)과 접속된다. 트랜지스터(M)의 소스 및 드레인 중 다른 쪽은 발광 소자(520)의 한쪽 전극과 접속된다. 발광 소자(520)의 다른 쪽 전극은 배선(VCOM2)과 접속된다.
도 18에서는 트랜지스터(M)가 한 쌍의 게이트를 가지고, 이들이 접속되는 예를 나타내었다. 이에 의하여 트랜지스터(M)가 흘릴 수 있는 전류를 증대시킬 수 있다.
배선(VCOM1) 및 배선(CSCOM)에는 각각 소정의 전위를 공급할 수 있다. 또한 배선(VCOM2) 및 배선(ANO)에는 각각 발광 소자(520)를 발광시킬 수 있는 전위차를 발생시키기 위한 전위를 공급할 수 있다.
도 18에 나타낸 화소 유닛(502)은 예를 들어 반사 모드의 표시를 행하는 경우는 배선(GLa) 및 배선(SLa)에 공급되는 신호에 의하여 화소(505a)를 구동함으로써 액정 소자(510)에 의한 광학 변조를 이용하여 영상을 표시할 수 있다. 또한 투과 모드로 표시를 행하는 경우는 배선(GLb) 및 배선(SLb)에 공급되는 신호에 의하여 화소(505b)를 구동함으로써 발광 소자(520)를 발광시켜 영상을 표시할 수 있다. 또한 양쪽 모드를 구동하는 경우는 배선(GLa), 배선(GLb), 배선(SLa), 및 배선(SLb) 각각에 공급되는 신호에 의하여 화소(505a) 및 화소(505b)를 구동할 수 있다.
또한 도 18에서는 하나의 화소 유닛(502)에 하나의 액정 소자(510)와 하나의 발광 소자(520)를 가지는 예를 나타내었지만 이에 한정되지 않는다. 예를 들어 도 19의 (A)에 나타낸 바와 같이 화소(505b)가 복수의 부화소(506b)(부화소(506br, 506bg, 506bb, 506bw))를 가져도 좋다. 부화소(506br, 506bg, 506bb, 506bw)는 각각 발광 소자(520r, 520g, 520b, 520w)를 가진다. 도 19의 (A)에 나타낸 화소 유닛(502)은 도 18과는 달리, 하나의 화소 유닛으로 풀 컬러의 표시를 행할 수 있는 화소이다.
도 19의 (A)에서는 화소(505b)에 배선(GLba, GLbb, SLba, SLbb)이 접속된다.
도 19의 (A)에 나타낸 예에서는 예를 들어 4개의 발광 소자(520)로서 각각 적색(R), 녹색(G), 청색(B), 백색(W)을 나타내는 발광 소자를 사용할 수 있다. 또한 액정 소자(510)로서 백색을 나타내는 반사형의 액정 소자를 사용할 수 있다. 이에 의하여 반사 모드의 표시를 행하는 경우에는 반사율이 높은 백색의 표시를 행할 수 있다. 또한 투과 모드로 표시를 행하는 경우에는 연색성이 높은 표시를 낮은 전력으로 행할 수 있다.
또한 도 19의 (B)에는 화소 유닛(502)의 구성예를 나타내었다. 화소 유닛(502)은 도전층(530)이 가지는 개구부와 중첩되는 발광 소자(520w)와 도전층(530) 주위에 배치된 발광 소자(520r), 발광 소자(520g), 및 발광 소자(520b)를 가진다. 발광 소자(520r), 발광 소자(520g), 및 발광 소자(520b)는 발광 면적이 거의 같은 것이 바람직하다.
또한 스위치(SW1) 및 스위치(SW2)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터를 사용함으로써 용량 소자(C10), 용량 소자(C20)에 유지된 전하를 매우 장시간에 걸쳐 유지할 수 있다. 그러므로 반도체 장치(12)에 의하여 영상 신호가 생성되지 않는 기간에서도 화소 유닛에 표시된 영상을 장시간에 걸쳐 유지할 수 있다. 이에 의하여 상술한 실시형태에서 설명한 반도체 장치(12)에서 파워 게이팅을 장시간에 걸쳐 행할 수 있다.
<표시 장치의 구성예>
도 20은 본 발명의 일 형태의 표시 장치(500)의 사시 개략도이다. 표시 장치(500)는 기판(551)과 기판(561)이 접합된 구성을 가진다. 도 20에서는 기판(561)을 파선으로 나타내었다.
표시 장치(500)는 표시 영역(562), 회로(564), 배선(565) 등을 가진다. 기판(551)에는 예를 들어 회로(564), 배선(565), 및 화소 전극으로서 기능하는 도전층(530b) 등이 제공된다. 또한 도 20에서는 기판(551) 위에 IC(573)와 FPC(572)가 실장된 예를 나타내었다. 그러므로 도 20에 나타낸 구성은 표시 장치(500)와 FPC(572) 및 IC(573)를 가지는 표시 모듈이라고 할 수도 있다.
회로(564)는 예를 들어 구동 회로(504)로서 기능하는 회로를 사용할 수 있다.
배선(565)은 표시 영역(562)이나 회로(564)에 신호나 전력을 공급하는 기능을 가진다. 이 신호나 전력은 FPC(572)를 통하여 외부 또는 IC(573)로부터 배선(565)에 입력된다.
또한 도 20에서는 COG(Chip On Glass) 방식 등에 의하여 기판(551)에 IC(573)가 제공된 예를 나타내었다. IC(573)는 예를 들어 구동 회로(503) 또는 구동 회로(504) 등으로서의 기능을 가지는 IC를 적용할 수 있다. 또한 표시 장치(500)가 구동 회로(503) 및 구동 회로(504)로서 기능하는 회로를 가지는 경우나, 구동 회로(503)나 구동 회로(504)로서 기능하는 회로를 외부에 제공하고, FPC(572)를 통하여 표시 장치(500)를 구동하기 위한 신호를 입력하는 경우 등에서는 IC(573)를 제공하지 않는 구성으로 하여도 좋다. 또한 IC(573)를 COF(Chip On Film)방식 등에 의하여 FPC(572)에 실장하여도 좋다.
도 20에는 표시 영역(562)의 일부의 확대도를 나타내었다. 표시 영역(562)에는 복수의 표시 소자가 가지는 도전층(530b)이 매트릭스 형태로 배치된다. 도전층(530b)은 가시광을 반사하는 기능을 가지고, 후술하는 액정 소자(510)의 반사 전극으로서 기능한다.
또한 도 20에 나타낸 바와 같이 도전층(530b)은 개구를 가진다. 또한 도전층(530b)보다 기판(551) 측에 발광 소자(520)를 가진다. 발광 소자(520)로부터의 광은 도전층(530b)의 개구를 통과하여 기판(561) 측에 사출된다.
도 20에 예시된 표시 장치의 FPC(572)를 포함하는 영역의 일부, 회로(564)를 포함하는 영역의 일부, 및 표시 영역(562)을 포함하는 영역의 일부를 각각 절단하였을 때의 단면의 일례를 도 21에 나타내었다.
표시 장치(500)는 기판(551)과 기판(561) 사이에 절연층(720)을 가진다. 또한 기판(551)과 절연층(720) 사이에 발광 소자(520), 트랜지스터(701), 트랜지스터(705), 트랜지스터(706), 착색층(634) 등을 가진다. 또한, 절연층(720)과 기판(561) 사이에 액정 소자(510), 착색층(631) 등을 가진다. 또한 기판(561)과 절연층(720)은 접착층(641)을 개재(介在)하여 접착되고, 기판(551)과 절연층(720)은 접착층(642)을 개재하여 접착된다.
트랜지스터(706)는 액정 소자(510)와 접속되고, 트랜지스터(705)는 발광 소자(520)와 접속된다. 트랜지스터(705)와 트랜지스터(706)의 양쪽 모두가 절연층(720)의 기판(551) 측의 면 위에 형성되기 때문에 이들을 같은 공정을 거쳐 제작할 수 있다.
기판(561)에는 착색층(631), 차광층(632), 절연층(621), 및 액정 소자(510)의 공통 전극으로서 기능하는 도전층(613), 배향막(633b), 절연층(617) 등이 제공된다. 절연층(617)은 액정 소자(510)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연층(720)의 기판(551) 측에는 절연층(711), 절연층(712), 절연층(713), 절연층(714), 절연층(715), 절연층(716) 등의 절연층이 제공된다. 절연층(711)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(712), 절연층(713), 및 절연층(714)은 각 트랜지스터를 덮어 제공된다. 또한 절연층(714)을 덮어 절연층(716)이 제공된다. 절연층(714) 및 절연층(716)은 평탄화층으로서의 기능을 가진다. 또한 여기서는 트랜지스터 등을 덮는 절연층으로서 절연층(712), 절연층(713), 절연층(714)의 3층을 가지는 경우에 대하여 나타내었지만, 이에 한정되지 않고 4층 이상이어도 좋고, 단층 또는 2층이어도 좋다. 또한 평탄화층으로서 기능하는 절연층(714)은 불필요하면 제공하지 않아도 된다.
또한 트랜지스터(701), 트랜지스터(705), 및 트랜지스터(706)는 일부가 게이트로서 기능하는 도전층(721), 일부가 소스 또는 드레인으로서 기능하는 도전층(722), 반도체층(731)을 가진다. 여기서는 같은 막을 가공하여 얻어지는 복수의 층에 같은 해칭 패턴을 붙인다.
액정 소자(510)는 반사형의 액정 소자이다. 액정 소자(510)는 도전층(530a), 액정(612), 도전층(613)이 적층된 적층 구조를 가진다. 또한 도전층(530a)의 기판(551) 측과 접촉하고, 가시광을 반사하는 도전층(530b)이 제공된다. 도전층(530b)은 개구(540)를 가진다. 또한 도전층(530a) 및 도전층(613)은 가시광을 투과하는 재료를 포함한다. 또한, 액정(612)과 도전층(530a) 사이에 배향막(633a)이 제공되고, 액정(612)과 도전층(613) 사이에 배향막(633b)이 제공된다. 또한 기판(561) 외측 면에는 편광판(630)을 제공한다.
액정 소자(510)에서, 도전층(530b)은 가시광을 반사하는 기능을 가지고, 도전층(613)은 가시광을 투과하는 기능을 가진다. 기판(561) 측으로부터 입사된 광은 편광판(630)에 의하여 편광되고, 도전층(613), 액정(612)을 투과하고 도전층(530b)에서 반사한다. 그리고 액정(612) 및 도전층(613)을 다시 투과하고 편광판(630)으로 도달한다. 이때 도전층(530b)과 도전층(613) 사이에 인가되는 전압에 의하여 액정의 배향을 제어하여 광의 광학 변조를 제어할 수 있다. 즉 편광판(630)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한 착색층(631)에 의하여 특정한 파장 영역 외의 광이 흡수됨으로써, 추출되는 광은 예를 들어 적색을 나타내는 광이 된다.
발광 소자(520)는 보텀 이미션형의 발광 소자이다. 발광 소자(520)는 절연층(720) 측으로부터 도전층(691), EL층(692), 및 도전층(693b)의 순서로 적층된 적층 구조를 가진다. 또한 도전층(693b)을 덮어 도전층(693a)이 제공된다. 도전층(693b)은 가시광을 반사하는 재료를 포함하고, 도전층(691) 및 도전층(693a)은 가시광을 투과하는 재료를 포함한다. 발광 소자(520)가 발하는 광은 착색층(634), 절연층(720), 개구(540), 도전층(613) 등을 통하여 기판(561) 측에 사출된다.
여기서 도 21에 나타낸 바와 같이, 개구(540)에는 가시광을 투과하는 도전층(530a)이 제공되는 것이 바람직하다. 이로써 개구(540)와 중첩되는 영역에서도 그 외의 영역과 마찬가지로 액정(612)이 배향되기 때문에, 이들 영역의 경계부에서 액정의 배향 불량이 발생되어 의도하지 않은 광이 누설되는 것을 억제할 수 있다.
여기서 기판(561) 외측 면에 배치되는 편광판(630)으로서 직선 편광판을 사용하여도 좋지만, 원 편광판을 사용할 수도 있다. 원 편광판으로서는 예를 들어, 직선 편광판과 1/4파장 위상차판을 적층한 것을 사용할 수 있다. 이로써 외광 반사를 억제할 수 있다. 또한 편광판의 종류에 따라, 액정 소자(510)에 사용되는 액정 소자의 셀 갭, 배향, 구동 전압 등을 조정함으로써 원하는 콘트라스트가 구현되도록 하면 좋다.
또한 도전층(691)의 단부를 덮는 절연층(716) 위에는 절연층(717)이 제공된다. 절연층(717)은 절연층(720)과 기판(551)이 필요 이상으로 접근하는 것을 억제하는 스페이서로서의 기능을 가진다. 또한 EL층(692)이나 도전층(693a)을 차폐 마스크(메탈 마스크)를 사용하여 형성하는 경우에는, 상기 차폐 마스크가 피형성면과 접촉되는 것을 억제하는 기능을 가져도 좋다. 또한 절연층(717)은 불필요하면 제공하지 않아도 된다.
트랜지스터(705)의 소스 및 드레인 중 한쪽은 도전층(724)을 통하여 발광 소자(520)의 도전층(691)과 전기적으로 접속된다.
트랜지스터(706)의 소스 및 드레인 중 한쪽은 접속부(707)를 통하여 도전층(530b)과 접속된다. 도전층(530b)과 도전층(530a)은 서로 접촉되어 제공되고, 이들은 접속된다. 여기서 접속부(707)는 절연층(720)에 제공된 개구를 통과하여 절연층(720)의 양면에 제공되는 도전층끼리를 접속하는 부분이다.
기판(551)과 기판(561)이 중첩되지 않는 영역에는 접속부(704)가 제공된다. 접속부(704)는 접속층(742)을 개재하여 FPC(572)와 접속된다. 접속부(704)는 접속부(707)와 같은 구성을 가진다. 접속부(704)의 상면은 도전층(530a)과 같은 도전막을 가공하여 얻어진 도전층이 노출된다. 이로써 접속층(742)을 개재하여 접속부(704)와 FPC(572)를 접속할 수 있다.
접착층(641)이 제공되는 일부의 영역에는 접속부(752)가 제공된다. 접속부(752)에서 도전층(530a)과 같은 도전막을 가공하여 얻어진 도전층과, 도전층(613)의 일부가 접속체(743)에 의하여 접속된다. 따라서 기판(561) 측에 형성된 도전층(613)에, 기판(551) 측과 접속된 FPC(572)로부터 입력되는 신호 또는 전위를, 접속부(752)를 통하여 공급할 수 있다.
접속체(743)로서는 예를 들어, 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 유기 수지 또는 실리카 등 입자의 표면을 금속 재료로 피복한 것을 사용할 수 있다. 금속 재료로서 니켈이나 금을 사용하면, 접촉 저항을 저감시킬 수 있기 때문에 바람직하다. 또한 니켈을 금으로 더 피복하는 등, 2종류 이상의 금속 재료를 층상으로 피복시킨 입자를 사용하는 것이 바람직하다. 또한 접속체(743)로서 탄성 변형 또는 소성 변형하는 재료를 사용하는 것이 바람직하다. 이때 도전성 입자인 접속체(743)는 도 21에 나타낸 바와 같이 상하 방향으로 찌부러진 형상이 되는 경우가 있다. 이로써 접속체(743)와, 이와 전기적으로 접속되는 도전층의 접촉 면적이 증대되어, 접촉 저항을 저감시킬 수 있을 뿐만 아니라 접속 불량 등의 문제가 발생하는 것을 억제할 수 있다.
접속체(743)는 접착층(641)으로 덮이도록 배치되는 것이 바람직하다. 예를 들어 경화하기 전의 접착층(641)에 접속체(743)를 분산시켜 두면 좋다.
도 21에는 회로(564)의 예로서 트랜지스터(701)가 제공되는 예를 나타내었다.
도 21에서는 트랜지스터(701) 및 트랜지스터(705)의 예로서, 채널이 형성되는 반도체층(731)을 한 쌍의 게이트로 끼우는 구성이 적용된다. 한쪽 게이트는 도전층(721)에 의하여 구성되고, 다른 쪽 게이트는 절연층(712)을 개재하여 반도체층(731)과 중첩되는 도전층(723)에 의하여 구성된다. 이러한 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이때 2개의 게이트를 접속하고 이들에 같은 신호를 공급함으로써 트랜지스터를 구동하여도 좋다. 이러한 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있고, 온 전류를 증대시킬 수 있다. 그 결과 고속으로 구동할 수 있는 회로를 제작할 수 있다. 또한 회로부의 점유 면적을 축소할 수 있다. 온 전류가 큰 트랜지스터를 적용함으로써 표시 장치를 대형화 또는 고정밀화하였을 때에 배선수가 증대되더라도 각 배선에서의 신호 지연을 저감시킬 수 있어 표시의 불균일을 억제할 수 있다.
또한 회로(564)가 가지는 트랜지스터와 표시 영역(562)이 가지는 트랜지스터는 같은 구조이어도 좋다. 또한 회로(564)가 가지는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시 영역(562)이 가지는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다.
각 트랜지스터를 덮는 절연층(712), 절연층(713) 중 적어도 한쪽은, 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉 절연층(712) 또는 절연층(713)은 배리어막으로서 기능시킬 수 있다. 이러한 구성으로 함으로써 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있어 신뢰성이 높은 표시 장치를 구현할 수 있다.
기판(561) 측에서 착색층(631), 차광층(632)을 덮어 절연층(621)이 제공된다. 절연층(621)은 평탄화층으로서의 기능을 가져도 좋다. 절연층(621)에 의하여 도전층(613) 표면을 실질적으로 평탄화할 수 있어 액정(612)의 배향 상태를 균일하게 할 수 있다.
표시 장치(500)를 제작하는 방법의 일례에 대하여 설명한다. 예를 들어 박리층을 가지는 지지 기판 위에 도전층(530a), 도전층(530b), 절연층(720)을 이 순서대로 형성하고, 그 후 트랜지스터(705), 트랜지스터(706), 발광 소자(520) 등을 형성한 후, 접착층(642)을 사용하여 기판(551)과 지지 기판을 접착시킨다. 그 후, 박리층과 절연층(720), 및 박리층과 도전층(530a) 각각의 계면에서 박리함으로써 지지 기판 및 박리층을 제거한다. 또한 이와 별도로 착색층(631), 차광층(632), 도전층(613) 등을 미리 형성한 기판(561)을 준비한다. 그리고 기판(551) 또는 기판(561)에 액정(612)을 적하하고, 접착층(641)에 의하여 기판(551)과 기판(561)을 접착시킴으로써 표시 장치(500)를 제작할 수 있다.
박리층으로서는 절연층(720) 및 도전층(530a)과의 계면에서 박리가 생기는 재료를 적절히 선택할 수 있다. 특히 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연층(720)으로서 질화 실리콘이나 산화질화 실리콘, 질화산화 실리콘 등을 복수 적층한 층을 사용하는 것이 바람직하다. 박리층에 고융점 금속 재료를 사용하면, 이보다 나중에 형성되는 층의 형성 온도를 높일 수 있음으로 불순물 농도가 저감되어 신뢰성이 높은 표시 장치를 구현할 수 있다.
도전층(530a)으로서는 금속 산화물이나 금속 질화물 등을 사용하는 것이 바람직하다. 금속 산화물을 사용하는 경우에는, 수소, 붕소, 인, 질소, 및 그 외의 불순물의 농도 및 산소 결손량의 적어도 하나가 트랜지스터에 사용되는 반도체층과 비교하여 높인 재료를 도전층(530a)에 사용하면 좋다.
이하에서는 상술한 각 구성 요소에 대하여 설명한다.
[기판]
표시 장치가 가지는 기판에는 평탄 면을 가지는 재료를 사용할 수 있다. 표시 소자로부터의 광을 추출하는 측의 기판에는 상기 광을 투과하는 재료를 사용한다. 예를 들어 유리, 석영, 세라믹, 사파이어, 유기 수지 등의 재료를 사용할 수 있다.
얇은 두께의 기판을 사용함으로써 표시 장치의 경량화, 박형화를 도모할 수 있다. 또한 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 가지는 표시 장치를 구현할 수 있다.
또한 발광을 추출하지 않는 측의 기판은 투광성을 가지지 않아도 되기 때문에, 상기에 든 기판 외에 금속 기판 등을 사용할 수도 있다. 금속 기판은 열 전도성이 높고 기판 전체에 열을 용이하게 전도할 수 있기 때문에, 표시 장치의 국소적인 온도 상승을 억제할 수 있어 바람직하다. 가요성이나 굽힘성을 얻기 위해서는, 금속 기판의 두께는 10μm 이상 200μm 이하가 바람직하고, 20μm 이상 50μm 이하인 것이 더 바람직하다.
금속 기판을 구성하는 재료로서는 특별한 한정은 없지만 예를 들어 알루미늄, 구리, 니켈 등의 금속, 또는 알루미늄 합금 또는 스테인리스 등의 합금 등을 적합하게 사용할 수 있다.
또한 금속 기판의 표면을 산화시키거나 또는 표면에 절연막을 형성하는 것 등에 의하여, 절연 처리가 수행된 기판을 사용하여도 좋다. 예를 들어 스핀 코팅법이나 디핑법(dipping method) 등의 도포법, 전착법, 증착법, 또는 스퍼터링법 등을 사용하여 절연막을 형성하여도 좋고, 산소 분위기에서 방치하거나 가열하는 것 외에도, 양극 산화법 등에 의하여, 기판의 표면에 산화막을 형성하여도 좋다.
가요성 및 가시광에 대한 투과성을 가지는 재료로서는 예를 들어 가요성을 가질 정도의 두께의 유리나, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리염화바이닐 수지, 폴리테트라플루오로에틸렌(PTFE) 수지 등이 있다. 특히 열팽창 계수가 낮은 재료를 사용하는 것이 바람직하고, 예를 들어 열팽창 계수가 30×10-6/K 이하인 폴리아마이드이미드 수지, 폴리이미드 수지, PET 등을 적합하게 사용할 수 있다. 또한 유리 섬유에 유기 수지를 함침(含浸)시킨 기판이나 무기 필러(filler)를 유기 수지에 섞음으로써 열팽창 계수를 저감시킨 기판을 사용할 수도 있다. 이러한 재료를 사용한 기판은 중량이 가볍기 때문에, 상기 기판을 사용한 표시 장치도 경량으로 할 수 있다.
상기 재료 중에 섬유체가 포함되는 경우, 섬유체는 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한다. 고강도 섬유란, 구체적으로는 인장 탄성률(tensile elastic modulus) 또는 영(Young)률이 높은 섬유를 말하고, 대표적인 예로서는 폴리바이닐알코올계 섬유, 폴리에스터계 섬유, 폴리아마이드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유를 들 수 있다. 유리 섬유로서는, E유리, S유리, D유리, Q유리 등을 사용한 유리 섬유를 들 수 있다. 이들은 직포(織布) 또는 부직포(不織布)의 상태에서 사용하고, 이 섬유체에 수지를 함침시키고 경화시킨 구조물을 가요성을 가지는 기판으로서 사용하여도 좋다. 가요성을 가지는 기판으로서, 섬유체 및 수지로 이루어지는 구조물을 사용하면, 굽힘이나 국소적인 압압(押壓)으로 인한 파손에 대한 신뢰성이 향상되기 때문에 바람직하다.
또는 가요성을 가질 정도로 얇은 유리, 금속 등을 기판에 사용할 수도 있다. 또는 유리와 수지 재료가 접착층에 의하여 접합된 복합 재료를 사용하여도 좋다.
가요성을 가지는 기판에, 표시 장치의 표면을 손상 등으로부터 보호하는 하드 코트층(예를 들어 질화 실리콘, 산화 알루미늄 등)이나 압압을 분산시킬 수 있는 재질의 층(예를 들어 아라미드 수지 등) 등이 적층되어도 좋다. 또한 수분 등에 의한 표시 소자의 수명 저하 등을 억제하기 위하여, 가요성을 가지는 기판에 투수성이 낮은 절연막이 적층되어도 좋다. 예를 들어 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연 재료를 사용할 수 있다.
기판은 복수의 층을 적층하여 사용할 수도 있다. 특히 유리층을 가지는 구성으로 하면 물이나 산소에 대한 배리어성이 향상되어 신뢰성이 높은 표시 장치로 할 수 있다.
[트랜지스터]
트랜지스터는 게이트 전극으로서 기능하는 도전층, 반도체층, 소스 전극으로서 기능하는 도전층, 드레인 전극으로서 기능하는 도전층, 및 게이트 절연층으로서 기능하는 절연층을 가진다. 상기에는 보텀 게이트 구조의 트랜지스터를 적용한 경우를 나타내었다.
또한 본 발명의 일 형태에 따른 표시 장치가 가지는 트랜지스터의 구조는 특히 한정되지 않는다. 예를 들어, 플레이너(planar)형의 트랜지스터로 하여도 좋고, 스태거형의 트랜지스터로 하여도 좋고, 역스태거형의 트랜지스터로 하여도 좋다. 또한 톱 게이트 구조 또는 보텀 게이트 구조 중 어느 쪽 구조를 가지는 트랜지스터로 하여도 좋다. 또는 채널의 상하에 게이트 전극이 제공되어도 좋다.
트랜지스터에 사용되는 반도체 재료의 결정성에 대해서도 특히 한정되지 않고, 비정질 반도체, 결정성을 가지는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 가지는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 가지는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
또한 트랜지스터에 사용되는 반도체 재료로서는, 예를 들어 14족 원소(실리콘, 저마늄 등), 또는 금속 산화물을 반도체층에 사용할 수 있다. 대표적으로는 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 금속 산화물 등을 적용할 수 있다.
특히 실리콘보다 밴드 갭이 큰 금속 산화물을 적용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태에서의 전류를 저감시킬 수 있기 때문에 바람직하다.
또한 실리콘보다 밴드 갭이 넓은 금속 산화물을 사용한 트랜지스터는 오프 전류가 낮기 때문에, 트랜지스터와 직렬로 접속된 용량에 축적된 전하가 장기간에 걸쳐 유지될 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써 각 표시 영역에 표시된 화상의 계조를 유지하면서 구동 회로를 정지시키는 것도 가능해진다. 그 결과 소비전력이 매우 저감된 표시 장치를 구현할 수 있다.
반도체층은 예를 들어 적어도 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한 이 산화물 반도체층을 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는 상기 M에서 기재한 금속에 더하여, 예를 들어 갈륨, 주석, 하프늄, 알루미늄, 또는 지르코늄 등이 있다. 또한 다른 스태빌라이저로서는, 란타노이드인 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 터븀, 디스프로슘, 홀뮴, 어븀, 툴륨, 이터븀, 또는 루테튬 등을 들 수 있다.
반도체층을 구성하는 산화물 반도체로서 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물을 뜻하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 외의 금속 원소가 포함되어도 좋다.
또한 반도체층 및 도전층은, 상기 산화물 중 같은 금속 원소를 가져도 좋다. 반도체층 및 도전층을 같은 금속 원소로 함으로써, 제작 비용을 저감시킬 수 있다. 예를 들어 같은 금속 조성의 금속 산화물 타깃을 사용함으로써 제작 비용을 저감시킬 수 있다. 또한 반도체층 및 도전층을 가공할 때의 에칭 가스 또는 에칭액을 공통적으로 사용할 수 있다. 다만 반도체층 및 도전층은 같은 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어 트랜지스터 및 용량 소자의 제작 공정 중에, 막 중의 금속 원소가 탈리되어 상이한 금속 조성이 되는 경우가 있다.
반도체층을 구성하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다.
반도체층을 구성하는 금속 산화물이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 바람직하다. 또한, 성막되는 반도체층의 원자수비는 각각 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40％의 변동을 포함한다.
반도체층에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상의 캐리어 밀도의 금속 산화물을 사용할 수 있다. 이와 같은 반도체층은 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에 안정된 특성을 가진다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 금속 산화물에서, 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 반도체층에서 산소 결손이 증가되어 n형화되는 경우가 있다. 이 때문에 반도체층에 있어서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 하는 것이 바람직하다.
또한 알칼리 금속 및 알칼리 토금속은 금속 산화물과 결합하면 캐리어를 생성하는 경우가 있고 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에 반도체층에서의 이차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 가장 결함 준위 밀도가 높다.
비정질 구조의 금속 산화물은 예를 들어 원자 배열이 무질서하고, 결정 성분을 가지지 않는다. 또는 비정질 구조의 산화물막은 예를 들어 완전한 비정질 구조이고 결정부를 가지지 않는다.
또한 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, 단결정 구조의 영역 중 2개 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2개 이상의 영역을 포함하는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
또는 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하는 것이 바람직하다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만, 특히 결정성을 가지는 실리콘을 사용하는 것이 바람직하다. 예를 들어 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히 다결정 실리콘은 단결정 실리콘과 비교하여 저온으로 형성할 수 있고, 또한 비정질 실리콘과 비교하여 높은 전계 효과 이동도 및 높은 신뢰성을 가진다. 이러한 다결정 반도체를 화소에 적용함으로써, 화소의 개구율을 향상시킬 수 있다. 또한 매우 고정밀도의 표시부로 하는 경우에도, 구동 회로를 화소와 같은 기판 위에 형성할 수 있게 되고, 전자 기기를 구성하는 부품의 개수를 저감시킬 수 있다.
본 실시형태에 예시된 보텀 게이트 구조의 트랜지스터는, 제작 공정을 삭감할 수 있어 바람직하다. 또한 이때 비정질 실리콘을 사용함으로써, 다결정 실리콘보다 저온으로 형성할 수 있어 반도체층보다 하층의 배선이나 전극의 재료, 기판의 재료로서 내열성이 낮은 재료를 사용할 수 있기 때문에, 재료의 선택의 폭을 넓힐 수 있다. 예를 들어 매우 대면적의 유리 기판 등을 적합하게 사용할 수 있다. 한편 톱 게이트 구조의 트랜지스터는 자기정합적으로 불순물 영역이 형성되기 쉽기 때문에, 특성의 편차 등을 저감시킬 수 있어 바람직하다. 이때 다결정 실리콘이나 단결정 실리콘 등을 사용하는 것이 특히 적합하다.
[도전층]
트랜지스터의 게이트, 소스, 및 드레인, 그리고 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금 등을 들 수 있다. 또한 이들 재료를 포함하는 막을 단층 구조로서 또는 적층 구조로서 사용할 수 있다. 예를 들어 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연 등의 산화물을 사용하여도 좋다. 또한 망가니즈를 포함하는 구리를 사용하면, 에칭에 의한 형상의 제어성이 높아지기 때문에 바람직하다.
또한 투광성을 가지는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나, 상기 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는 상기 금속 재료의 질화물(예를 들어 질화 타이타늄) 등을 사용하여도 좋다. 또한 금속 재료, 합금 재료(또는 그들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면 도전성을 높일 수 있기 때문에 바람직하다. 이들은 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층이나, 표시 소자가 가지는 도전층(화소 전극이나 공통 전극으로서 기능하는 도전층)에도 사용할 수 있다.
[절연층]
각 절연층에 사용할 수 있는 절연 재료로서는, 예를 들어 아크릴, 에폭시 등의 수지, 실리콘(silicone) 등의 실록산 결합을 가지는 수지 외에 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
또한 발광 소자는 한 쌍의 투수성이 낮은 절연막 사이에 제공되는 것이 바람직하다. 이에 의하여 발광 소자에 물 등의 불순물이 침입하는 것을 억제할 수 있어 장치의 신뢰성 저하를 억제할 수 있다.
투수성이 낮은 절연막으로서는 질화 실리콘막, 질화산화 실리콘막 등의 질소와 실리콘을 포함하는 막이나 질화 알루미늄막 등의 질소와 알루미늄을 포함하는 막 등을 들 수 있다. 또한 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등을 사용하여도 좋다.
투수성이 낮은 절연막의 수증기 투과량으로서는 예를 들어, 1×10-5[g/(m2·day)] 이하, 바람직하게는 1×10-6[g/(m2·day)] 이하, 더 바람직하게는 1×10-7[g/(m2·day)] 이하, 더욱 바람직하게는 1×10-8[g/(m2·day)] 이하로 한다.
[액정 소자]
액정 소자로서는 예를 들어 수직 배향(VA: Vertical Alignment) 모드가 적용된 액정 소자를 사용할 수 있다. 수직 배향 모드로서는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
또한 액정 소자에는 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어 VA 모드 외에 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한 액정 소자는 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 경사 방향의 전계를 포함함)에 의하여 제어된다. 또한 액정 소자에 사용되는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: polymer dispersed liquid crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형의 액정 및 네거티브형의 액정 중 어느 것을 사용하여도 좋고, 적용되는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한 액정의 배향을 제어하기 위하여 배향막을 제공할 수 있다. 또한 가로 전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭 상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여, 수중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧으며, 광학적 등방성이다. 또한 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되기 때문에, 러빙 처리도 불필요해져, 러빙 처리로 인하여 발생하는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한 액정 소자로서 투과형의 액정 소자, 반사형의 액정 소자, 또는 반투과형의 액정 소자 등을 사용할 수 있다. 본 발명의 일 형태에서는 특히 반사형의 액정 소자를 사용하는 것이 바람직하다.
투과형 또는 반투과형의 액정 소자를 사용하는 경우, 한 쌍의 기판을 끼우도록 2개의 편광판을 제공한다. 또한 편광판보다 외측에 백라이트를 제공한다. 백라이트로서는 직하형의 백라이트이어도 좋고, 에지 라이트형의 백라이트이어도 좋다. LED(Light Emitting Diode)를 가지는 직하형의 백라이트를 사용하면, 로컬 디밍이 용이해지고, 콘트라스트를 높일 수 있어 바람직하다. 또한 에지 라이트형의 백라이트를 사용하면, 백라이트를 포함한 모듈의 두께를 줄일 수 있어 바람직하다.
반사형의 액정 소자를 사용하는 경우에는 표시면 측에 편광판을 제공한다. 또한 이와 별도로 표시면 측에 광 확산판을 배치하면, 시인성을 향상시킬 수 있어 바람직하다.
또한 반사형 또는 반투과형의 액정 소자를 사용하는 경우, 편광판보다 외측에 프런트 라이트를 제공하여도 좋다. 프런트 라이트로서는, 에지 라이트형의 프런트 라이트를 사용하는 것이 바람직하다. LED(Light Emitting Diode)를 가지는 프런트 라이트를 사용하면 소비전력을 저감시킬 수 있어 바람직하다.
[발광 소자]
발광 소자는 톱 이미션형, 보텀 이미션형, 듀얼 이미션형 등이 있다. 광을 추출하는 측의 전극에는 가시광을 투과하는 도전막을 사용한다. 또한 광을 추출하지 않는 측의 전극에는 가시광을 반사하는 도전막을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 특히 보텀 이미션형의 발광 소자를 사용하는 것이 바람직하다.
EL층은 적어도 발광층을 가진다. EL층은 발광층 외의 층으로서 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블록재, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 바이폴러성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함하는 층을 더 가져도 좋다.
EL층에는 저분자계 화합물 및 고분자계 화합물 중 어느 것도 사용할 수 있고, 무기 화합물을 포함하여도 좋다. EL층을 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
음극과 양극 사이에 발광 소자의 문턱 전압보다 높은 전압을 인가하면, EL층에 양극 측에서 정공이 주입되고, 음극 측에서 전자가 주입된다. 주입된 전자와 정공은 EL층에서 재결합되고, EL층에 포함되는 발광 물질이 발광한다.
발광 소자로서 백색 발광의 발광 소자를 적용하는 경우에는, EL층에 2종류 이상의 발광 물질을 포함하는 구성으로 하는 것이 바람직하다. 예를 들어 2종류 이상의 발광 물질 각각의 발광이 보색의 관계가 되도록 발광 물질을 선택함으로써 백색 발광을 얻을 수 있다. 예를 들어 각각 R(적색), G(녹색), B(청색), Y(황색), O(주황색) 등의 발광을 나타내는 발광 물질, 또는 R, G, B 중 2색 이상의 스펙트럼 성분을 포함하는 발광을 나타내는 발광 물질 중, 2개 이상을 포함하는 것이 바람직하다. 또한 발광 소자로부터의 발광 스펙트럼이 가시광 영역의 파장(예를 들어 350nm 이상 750nm 이하)의 범위 내에 2개 이상의 피크를 가지는 발광 소자를 적용하는 것이 바람직하다. 또한 황색의 파장 영역에 피크를 가지는 재료의 발광 스펙트럼은 녹색 및 적색의 파장 영역에도 스펙트럼 성분을 가지는 재료인 것이 바람직하다.
EL층은 1색을 발광하는 발광 재료를 포함하는 발광층과 다른 색을 발광하는 발광 재료를 포함하는 발광층이 적층된 구성으로 하는 것이 바람직하다. 예를 들어 EL층에서의 복수의 발광층은 서로 접하여 적층되어도 좋고, 어느 발광 재료도 포함하지 않는 영역을 개재하여 적층되어도 좋다. 예를 들어 형광 발광층과 인광 발광층 사이에 상기 형광 발광층 또는 인광 발광층과 같은 재료(예를 들어 호스트 재료, 어시스트 재료)를 포함하고, 또한 어느 발광 재료도 포함하지 않는 영역을 제공하는 구성으로 하여도 좋다. 이에 의하여 발광 소자의 제작이 용이해지고, 또한 구동 전압이 저감된다.
또한 발광 소자는 EL층을 하나 가지는 싱글 소자이어도 좋고, 복수의 EL층이 전하 발생층을 개재하여 적층된 탠덤 소자이어도 좋다.
가시광을 투과시키는 도전막은 예를 들어, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등을 사용하여 형성할 수 있다. 또한 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료, 이들 금속 재료를 포함하는 합금, 또는 이들 금속 재료의 질화물(예를 들어 질화 타이타늄) 등도 투광성을 가질 정도로 얇게 형성함으로써 사용할 수 있다. 또한 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다. 또한 그래핀 등을 사용하여도 좋다.
가시광을 반사하는 도전막에는 예를 들어, 알루미늄, 금, 백금, 은, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료, 또는 이들 금속 재료를 포함하는 합금을 사용할 수 있다. 또한, 상기 금속 재료나 합금에 란타넘, 네오디뮴, 또는 저마늄 등이 첨가되어도 좋다. 또한, 타이타늄, 니켈, 또는 네오디뮴과, 알루미늄을 포함하는 합금(알루미늄 합금)을 사용하여도 좋다. 또한, 구리, 팔라듐, 마그네슘, 및 은을 포함하는 합금을 사용하여도 좋다. 은 및 구리를 포함하는 합금은 내열성이 높아 바람직하다. 또한 알루미늄막 또는 알루미늄 합금막에 접촉되어 금속막 또는 금속 산화물막을 적층함으로써, 산화를 억제할 수 있다. 이러한 금속막, 금속 산화물막의 재료로서는, 타이타늄이나 산화 타이타늄 등을 들 수 있다. 또한 상기 가시광을 투과시키는 도전막과 금속 재료로 이루어지는 막을 적층하여도 좋다. 예를 들어 은과 인듐 주석 산화물의 적층막, 은과 마그네슘의 합금과 인듐 주석 산화물의 적층막 등을 사용할 수 있다.
전극은 각각 증착법이나 스퍼터링 법을 사용하여 형성하면 좋다. 그 외에 잉크젯법 등의 토출법, 스크린 인쇄법 등의 인쇄법, 또는 도금법을 사용하여 형성할 수 있다.
또한 상술한 발광층 및 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 및 전자 주입성이 높은 물질, 바이폴라성 물질 등을 포함하는 층은 각각 퀀텀닷(quantum dot) 등의 무기 화합물이나 고분자 화합물(올리고머, 덴드리머, 폴리머 등)을 가져도 좋다. 예를 들어 퀀텀닷을 발광층에 사용함으로써 발광 재료로서 기능시킬 수도 있다.
또한 퀀텀닷 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어·쉘형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 사용할 수 있다. 또한, 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소 군을 포함하는 재료를 사용하여도 좋다. 또는 카드뮴, 셀레늄, 아연, 황, 인, 인듐, 텔루륨, 납, 갈륨, 비소, 알루미늄 등의 원소를 포함하는 퀀텀닷 재료를 사용하여도 좋다.
[접착층]
접착층으로서는 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히, 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형의 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
또한 상기 수지에 건조제를 포함하여도 좋다. 예를 들어 알칼리 토금속의 산화물(산화 칼슘이나 산화 바륨 등)과 같이, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는, 제올라이트나 실리카 겔 등과 같이, 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제가 포함되면, 수분 등의 불순물이 소자에 들어가는 것을 억제할 수 있기 때문에 표시 장치의 신뢰성이 향상되어 바람직하다.
또한 상기 수지에 굴절률이 높은 필러나 광 산란 부재를 혼합함으로써, 광 추출 효율을 향상시킬 수 있다. 예를 들어 산화 타이타늄, 산화 바륨, 제올라이트, 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료로서는 금속 재료, 수지 재료, 안료 또는 염료가 포함된 수지 재료 등을 들 수 있다.
[차광층]
차광층에 사용할 수 있는 재료로서는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 들 수 있다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등의 무기 재료의 박막이어도 좋다. 또한 차광층에, 착색층의 재료를 포함하는 막의 적층막을 사용할 수도 있다. 예를 들어 어떤 색의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막과, 다른 색의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막과의 적층 구조를 사용할 수 있다. 착색층과 차광층의 재료를 공통화함으로써, 장치를 공통화할 수 있고, 또한 공정을 간략화할 수 있기 때문에 바람직하다.
이상이 각 구성 요소에 대한 설명이다.
[제작 방법예]
다음으로 가요성을 가지는 기판을 사용한 표시 장치의 제작 방법에 대하여 설명한다.
여기서는 표시 소자, 회로, 배선, 전극, 착색층이나 차광층 등의 광학 부재, 및 절연층 등이 포함되는 층을 합쳐 소자층이라고 부르기로 한다. 예를 들어 소자층은 표시 소자를 포함하고, 표시 소자 외에 표시 소자와 전기적으로 접속되는 배선, 화소나 회로에 사용되는 트랜지스터 등의 소자를 가져도 좋다.
또한 여기서는, 표시 소자가 완성된(제작 공정이 종료된) 단계에서 소자층을 지지하고, 가요성을 가지는 부재를 기판이라고 부르기로 한다. 예를 들어 기판에는, 두께가 10nm 이상 300μm 이하인, 매우 얇은 필름 등도 포함된다.
가요성을 가지고, 절연 표면을 구비하는 기판 위에 소자층을 형성하는 방법으로서는, 대표적으로 이하에 드는 2개의 방법이 있다. 한쪽은 기판 위에 직접 소자층을 형성하는 방법이다. 다른 쪽은 기판과는 상이한 지지 기재 위에 소자층을 형성한 후, 소자층과 지지 기재를 박리하고, 소자층을 기판으로 전치하는 방법이다. 또한, 여기서는 자세히 설명하지 않지만, 상기 2개의 방법에 더하여, 가요성을 가지지 않는 기판 위에 소자층을 형성하고, 상기 기판을 연마 등에 의하여 얇게 함으로써 가요성을 가지게 하는 방법도 있다.
기판을 구성하는 재료가 소자층의 형성 공정에서 가해지는 열에 대하여 내열성을 가지는 경우에는, 기판 위에 직접 소자층을 형성하면, 공정이 간략화되기 때문에 바람직하다. 이때, 기판을 지지 기재에 고정한 상태에서 소자층을 형성하면, 장치 내, 및 장치 사이에서의 반송이 용이해지기 때문에 바람직하다.
또한 소자층을 지지 기재 위에 형성한 후에 기판으로 전치하는 방법을 사용하는 경우, 우선 지지 기재 위에 박리층과 절연층을 적층하고, 상기 절연층 위에 소자층을 형성한다. 이어서, 지지 기재와 소자층 사이에서 박리하고 소자층을 기판으로 전치한다. 이때 지지 기재와 박리층 계면, 박리층과 절연층 계면, 또는 박리층 중에서 박리가 발생되도록 재료를 선택하면 좋다. 이 방법으로는, 지지 기재나 박리층에 내열성이 높은 재료를 사용함으로써, 소자층을 형성할 때에 가해지는 온도의 상한을 높일 수 있기 때문에 신뢰성이 더 높은 소자를 가지는 소자층을 형성할 수 있어 바람직하다.
예를 들어 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연층으로서, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 복수 적층한 층을 사용하는 것이 바람직하다. 또한 본 명세서 중에서 산화질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
소자층과 지지 기재를 박리하는 방법으로서는, 기계적인 힘을 가하는 것, 박리층을 에칭하는 것, 또는 박리 계면에 액체를 침투시키는 것 등을 일례로서 들 수 있다. 또는, 박리 계면을 형성하는 2층의 열 팽창 계수의 차이를 이용하여 가열 또는 냉각함으로써 박리를 행하여도 좋다.
또한 지지 기판과 절연층 계면에서 박리가 가능한 경우에는 박리층을 제공하지 않아도 된다.
예를 들어 지지 기재로서 유리를 사용하고, 절연층으로서 폴리이미드 등의 유기 수지를 사용할 수 있다. 이때 레이저 광 등을 사용하여 유기 수지의 일부를 국소적으로 가열하는 것, 또는 예리한 부재에 의하여 물리적으로 유기 수지의 일부를 절단 또는 관통하는 것 등에 의하여 박리의 기점을 형성하고, 유리와 유기 수지의 계면에서 박리를 행하여도 좋다.
또는 지지 기재와, 유기 수지로 이루어지는 절연층 사이에 발열층을 제공하고, 상기 발열층을 가열함으로써 상기 발열층과 절연층의 계면에서 박리를 수행하여도 좋다. 발열층으로서는, 전류를 흘림으로써 발열하는 재료, 광을 흡수함으로써 발열하는 재료, 자기장을 인가함으로써 발열하는 재료 등 다양한 재료를 사용할 수 있다. 예를 들어 발열층으로서는, 반도체, 금속, 절연체로부터 선택하여 사용할 수 있다.
또한 상술한 방법에서, 유기 수지로 이루어지는 절연층은 박리 후에 기판으로서 사용할 수 있다.
이상이 가요성을 가지는 표시 장치를 제작하는 방법에 대한 설명이다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 사용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다.
<트랜지스터의 구성예>
도 22의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 22의 (B)는 도 22의 (A)에서의 X1-X2선을 따라 자른 단면도이고, 도 22의 (C)는 Y1-Y2선을 따라 자른 단면도이다. 여기서는 X1-X2선 방향을 채널 길이 방향이라고 부르고, Y1-Y2선 방향을 채널 폭 방향이라고 부르는 경우가 있다. 도 22의 (B)는 트랜지스터의 채널 길이 방향의 단면 구조를 나타내는 도면이고, 도 22의 (C)는 트랜지스터의 채널 폭 방향의 단면 구조를 나타낸 도면이다. 또한 디바이스 구조를 명확하게 하기 위하여 도 22의 (A)에서는 일부의 구성 요소를 생략하였다.
본 발명의 일 형태에 따른 반도체 장치는 절연층(812) 내지 절연층(820), 금속 산화물막(821) 내지 금속 산화물막(824), 도전층(850) 내지 도전층(853)을 가진다. 트랜지스터(801)는 절연 표면에 형성된다. 도 22에서는 트랜지스터(801)가 절연층(811) 위에 형성되는 경우를 나타내었다. 트랜지스터(801)는 절연층(818) 및 절연층(819)으로 덮여 있다.
또한 트랜지스터(801)를 구성하는 절연층, 금속 산화물막, 도전층 등은 단층이어도 좋고, 복수의 막이 적층된 것이어도 좋다. 이들의 제작에는 스퍼터링법, 분자선 에피택시법(MBE법), 펄스 레이저 어블레이션법(PLA법), CVD법, 원자층 퇴적법(ALD법) 등 각종 성막 방법을 사용할 수 있다. 또한 CVD법으로서는, 플라스마 CVD법, 열 CVD법, 유기 금속 CVD법 등이 있다.
도전층(850)은 트랜지스터(801)의 게이트 전극으로서 기능하는 영역을 가진다. 도전층(851), 도전층(852)은 소스 전극 또는 드레인 전극으로서 기능하는 영역을 가진다. 도전층(853)은 백 게이트 전극으로서 기능하는 영역을 가진다. 절연층(817)은 게이트 전극(프런트 게이트 전극) 측의 게이트 절연층으로서 기능하는 영역을 가지고, 절연층(814) 내지 절연층(816) 사이에서 구성되는 절연층은 백 게이트 전극 측의 게이트 절연층으로서 기능하는 영역을 가진다. 절연층(818)은 층간 절연층으로서의 기능을 가진다. 절연층(819)은 배리어층으로서의 기능을 가진다.
금속 산화물막(821) 내지 금속 산화물막(824)을 합쳐서 금속 산화물층(830)이라고 부른다. 도 22의 (B) 및 (C)에 나타낸 바와 같이, 금속 산화물층(830)은 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824)이 이 순서대로 적층된 영역을 가진다. 또한 한 쌍의 금속 산화물막(823)은 각각 도전층(851), 도전층(852) 위에 위치한다. 트랜지스터(801)가 온 상태일 때, 채널 형성 영역은 산화물층(830) 중 주로 금속 산화물막(822)에 형성된다.
금속 산화물막(824)은 금속 산화물막(821) 내지 금속 산화물막(823), 도전층(851), 도전층(852)을 덮고 있다. 절연층(817)은 금속 산화물막(823)과 도전층(850) 사이에 위치한다. 도전층(851), 도전층(852)은 각각 금속 산화물막(823), 금속 산화물막(824), 절연층(817)을 개재하여 도전층(850)과 중첩되는 영역을 가진다.
도전층(851) 및 도전층(852)은 금속 산화물막(821) 및 금속 산화물막(822)을 형성하기 위한 하드마스크로부터 형성된다. 그러므로 도전층(851) 및 도전층(852)은 금속 산화물막(821) 및 금속 산화물막(822) 측면에 접하는 영역을 가지지 않는다. 예를 들어 다음과 같은 공정을 거쳐 금속 산화물막(821), 금속 산화물막(822), 도전층(851), 및 도전층(852)을 제작할 수 있다. 우선, 적층된 2층의 금속 산화물막 위에 도전막을 형성한다. 이 도전막을 원하는 형상으로 가공(에칭)하여 하드마스크를 형성한다. 하드마스크를 사용하여 2층의 금속 산화물막의 형상을 가공하여 적층된 금속 산화물막(821) 및 금속 산화물막(822)을 형성한다. 다음으로 하드마스크를 원하는 형상으로 가공하여 도전층(851) 및 도전층(852)을 형성한다.
절연층(811) 내지 절연층(818)에 사용되는 절연 재료에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등이 있다. 절연층(811) 내지 절연층(818)은 이들의 절연 재료로 이루어지는 단층 또는 적층으로 구성된다. 절연층(811) 내지 절연층(818)을 구성하는 층은 복수의 절연 재료를 포함하여도 좋다.
또한 본 명세서 등에서 산화질화물이란, 산화의 함유량이 질소보다 많은 화합물이고, 질화산화물이란, 질소의 함유량이 산소보다 많은 화합물을 의미한다.
산화물층(830)의 산소 결손의 증가를 억제하기 위하여 절연층(816) 내지 절연층(818)은 산소를 포함하는 절연층인 것이 바람직하다. 절연층(816) 내지 절연층(818)은 가열에 의하여 산소가 방출되는 절연막(이하, '과잉 산소를 포함하는 절연막'이라고도 함)으로 형성되는 것이 더 바람직하다. 과잉 산소를 포함하는 절연막으로부터 산화물층(830)에 산소를 공급함으로써 산화물층(830)의 산소 결손을 보상할 수 있다. 따라서 트랜지스터(801)의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
과잉 산소를 포함하는 절연층이란, TDS(Thermal Desorption Spectroscopy:열 탈착 분광법)에서의 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 막을 말한다. 산소 분자의 방출량은 3.0×1020분자/cm3 이상인 것이 더 바람직하다.
과잉 산소를 포함하는 절연막은, 절연막에 산소를 첨가하는 처리를 행하여 형성할 수 있다. 산소를 첨가하는 처리는 산소 분위기하의 열 처리, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여 행할 수 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스, 또는 오존 가스 등을 사용할 수 있다.
산화물층(830)의 수소 농도의 증가를 방지하기 위하여, 절연층(812) 내지 절연층(819)의 수소 농도를 저감시키는 것이 바람직하다. 특히, 절연층(813) 내지 절연층(818)의 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는, 수소 농도를 2×1020atoms/cm3 이하로 하고, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다.
상술한 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정된 값이다.
트랜지스터(801)에서 산소 및 수소에 대하여 배리어성을 가지는 절연층(이하, 배리어층이라고도 함)에 의하여 산화물층(830)이 둘러싸이는 구조인 것이 바람직하다. 이와 같은 구조를 가짐으로써 산화물층(830)으로부터 산소가 방출되는 것, 산화물층(830)에 수소가 침입하는 것을 억제할 수 있다. 트랜지스터(801)의 신뢰성, 전기적 특성을 향상시킬 수 있다.
예를 들어 절연층(819)을 배리어층으로서 기능시키고, 또한 절연층(811), 절연층(812), 절연층(814) 중 적어도 하나를 배리어층으로서 기능시키면 좋다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 질화 실리콘 등의 재료로 형성할 수 있다.
절연층(811) 내지 절연층(818)의 구성예를 나타낸다. 이 예에서는 절연층(811), 절연층(812), 절연층(815), 절연층(819)은 각각 배리어층으로서 기능한다. 절연층(816) 내지 절연층(818)은 과잉 산소를 포함하는 산화물층이다. 절연층(811)은 질화 실리콘이고, 절연층(812)은 산화 알루미늄이고, 절연층(813)은 산화질화 실리콘이다. 백 게이트 전극 측의 게이트 절연층으로서의 기능을 가지는 절연층(814) 내지 절연층(816)은 산화 실리콘, 산화 알루미늄, 산화 실리콘의 적층이다. 프런트 게이트 측의 게이트 절연층으로서의 기능을 가지는 절연층(817)은 산화질화 실리콘이다. 층간 절연층으로서의 기능을 가지는 절연층(818)은 산화 실리콘이다. 절연층(819)은 산화 알루미늄이다.
도전층(850) 내지 도전층(853)에 사용되는 도전 재료에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 등의 금속, 또는 상술한 금속을 성분으로 한 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 질화 텅스텐) 등이 있다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
도전층(850) 내지 도전층(853)의 구성예를 나타낸다. 도전층(850)은 질화 탄탈럼 또는 텅스텐 단층, 또는 질화 탄탈럼과 텅스텐의 적층(도전층(850a), 도전층(850b))이다. 또는 도전층(850)은 질화 탄탈럼, 탄탈럼, 및 질화 탄탈럼으로 이루어지는 적층이다. 도전층(851)은 질화 탄탈럼 단층 또는 질화 탄탈럼과 텅스텐의 적층이다. 도전층(852)의 구성은 도전층(851)과 같다. 도전층(853)은 질화 탄탈럼 단층, 또는 질화 탄탈럼과 텅스텐의 적층(도전층(853a), 도전층(853b))이다.
트랜지스터(801)의 오프 전류를 저감시키기 위하여 금속 산화물막(822)은 예를 들어 에너지 갭이 큰 것이 바람직하다. 금속 산화물막(822)의 에너지 갭은 2.5eV 이상 4.2eV 이하이고, 2.8eV 이상 3.8eV 이하가 바람직하고, 3eV 이상 3.5eV 이하가 더 바람직하다.
산화물층(830)은 결정성을 가지는 것이 바람직하다. 적어도 금속 산화물막(822)은 결정성을 가지는 것이 바람직하다. 상기 구성에 의하여 신뢰성 및 전기적 특성이 좋은 트랜지스터(801)를 구현할 수 있다.
금속 산화물막(822)에 적용할 수 있는 산화물은 예를 들어 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn)이다. 금속 산화물막(822)은 인듐을 포함하는 산화물층에 한정되지 않는다. 금속 산화물막(822)은 예를 들어 Zn-Sn 산화물, Ga-Sn 산화물, Zn-Mg 산화물 등으로 형성할 수 있다. 금속 산화물막(821), 금속 산화물막(823), 금속 산화물막(824)도 금속 산화물막(822)과 같은 산화물로 형성할 수 있다. 특히 금속 산화물막(821), 금속 산화물막(823), 금속 산화물막(824)은 각각 Ga 산화물로 형성할 수 있다.
금속 산화물막(822)과 금속 산화물막(821) 계면에 계면 준위가 형성되면 계면 근방의 영역에도 채널 형성 영역이 형성되기 때문에 트랜지스터(801)의 문턱 전압이 변동된다. 그러므로 금속 산화물막(821)은 구성 요소로서 금속 산화물막(822)을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하다. 이에 의하여 금속 산화물막(822)과 금속 산화물막(821) 계면에는 계면 준위가 형성되기 어려워지고 트랜지스터(801)의 문턱 전압 등의 전기적 특성의 편차를 저감시킬 수 있다.
금속 산화물막(824)은 구성 요소로서, 금속 산화물막(822)을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하다. 이에 의하여 금속 산화물막(822)과 금속 산화물막(824)의 계면에서는 계면 산란이 일어나기 어려워지고 캐리어의 움직임이 저해되기 어려워지기 때문에, 트랜지스터(801)의 전계 효과 이동도를 높일 수 있다.
금속 산화물막(821) 내지 금속 산화물막(824) 중 금속 산화물막(822)의 캐리어 이동도가 가장 높은 것이 바람직하다. 이에 의하여 절연층(816), 절연층(817)에서 떨어져 있는 금속 산화물막(822)에 채널을 형성할 수 있다.
예를 들어 In-M-Zn 산화물 등의 In 함유 금속 산화물은 In 함유율을 높임으로써, 캐리어 이동도를 높일 수 있다. In-M-Zn 산화물에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, 보다 많은 s궤도가 중첩되기 때문에 인듐의 함유율이 많은 산화물은 인듐의 함유율이 적은 산화물과 비교하여 이동도가 높아진다. 그러므로 금속 산화물막에 인듐의 함유량이 많은 산화물을 사용함으로써 캐리어 이동도를 높일 수 있다.
따라서 예를 들어 In-Ga-Zn 산화물로 금속 산화물막(822)을 형성하고 Ga 산화물로 금속 산화물막(821), 금속 산화물막(823), 금속 산화물막(824)을 형성한다. 예를 들어 In-M-Zn 산화물로 금속 산화물막(821) 내지 금속 산화물막(824)을 형성하는 경우, 금속 산화물막(822)의 In 함유율을, 금속 산화물막(821), 금속 산화물막(823), 금속 산화물막(824)보다 높게 한다. In-M-Zn 산화물을 스퍼터링법으로 형성하는 경우, 타깃의 금속 원소의 원자수비를 변경함으로써 In 함유율을 변화시킬 수 있다.
예를 들어 금속 산화물막(822)을 형성하기 위하여 사용되는 타깃의 금속 원소의 원자수비 In:M:Zn은 1:1:1, 3:1:2, 또는 4:2:4.1이 바람직하다. 예를 들어 금속 산화물막(821), 금속 산화물막(823)을 형성할 때에 사용되는 타깃의 금속 원소의 원자수비 In:M:Zn은 1:3:2 또는 1:3:4가 바람직하다. In:M:Zn=4:2:4.1의 타깃으로 성막한 In-M-Zn 산화물의 원자수비는 약 In:M:Zn=4:2:3이다.
트랜지스터(801)에 안정된 전기적 특성을 부여하기 위해서는 산화물층(830)의 불순물 농도를 저감시키는 것이 바람직하다. 금속 산화물에서 수소, 질소, 탄소, 실리콘, 및 주된 성분 외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위의 형성에 기여하여 캐리어 밀도를 증대시킨다. 또한 실리콘 및 탄소는 금속 산화물 중에서 불순물 준위의 형성에 기여한다. 불순물 준위는 트랩이 되어 트랜지스터의 전기 특성을 열화시키는 경우가 있다.
예를 들어 산화물층(830)은 실리콘 농도가 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하의 영역을 가진다. 산화물층(830)의 탄소 농도도 마찬가지이다.
산화물층(830)은 알칼리 금속 농도가 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하의 영역을 가진다. 금속 산화물층(830)의 알칼리 토금속의 농도에 대해서도 마찬가지이다.
산화물층(830)은 수소 농도가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만의 영역을 가진다.
상술한 금속 산화물층(830)의 불순물 농도는 SIMS에 의하여 얻어지는 값이다.
금속 산화물막(822)이 산소 결손을 가지는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 결과적으로 트랜지스터(801)의 온 전류를 저하시키는 요인이 된다. 또한 산소 결손의 사이트는 수소가 들어가는 것보다 산소가 들어가는 것이 더 안정된다. 따라서, 금속 산화물막(822) 내의 산소 결손을 저감시킴으로써, 트랜지스터(801)의 온 전류를 크게 할 수 있는 경우가 있다. 따라서, 금속 산화물막(822) 중의 수소를 저감시킴으로써 산소 결손의 사이트에 수소가 들어가지 않도록 하는 것이 온 전류 특성에 효과적이다.
금속 산화물에 포함되는 수소는 금속 원자와 결합된 산소와 반응함으로써 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 금속 산화물막(822)에 채널 형성 영역이 제공되므로, 금속 산화물막(822)에 수소가 포함되어 있으면 트랜지스터(801)는 노멀리 온 특성을 가지기 쉽다. 이로써 금속 산화물막(822) 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다.
도 22는 산화물층(830)이 4층 구조의 예이지만 이에 한정되지 않는다. 예를 들어 산화물층(830)을 금속 산화물막(821) 또는 금속 산화물막(823)이 없는 3층 구조로 할 수 있다. 또는 산화물층(830)의 임의의 층 사이, 산화물층(830) 위, 산화물층(830) 아래 중 어느 2군데 이상에 금속 산화물막(821) 내지 금속 산화물막(824)과 같은 금속 산화물막을 1층 또는 복수 제공할 수 있다.
도 23을 참조하여 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824)의 적층에 의하여 얻어지는 효과를 설명한다. 도 23은 트랜지스터(801)의 채널 형성 영역의 에너지 밴드 구조의 모식도이다.
도 23 중, Ec816e, Ec821e, Ec822e, Ec824e, Ec817e는 각각 절연층(816), 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824), 절연층(817)의 전도대 하단의 에너지를 나타낸다.
여기서 진공 준위와 전도대 하단의 에너지와의 차이('전자 친화력'이라고도 함)는, 진공 준위와 가전자대 상단의 에너지와의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한 에너지 갭은 분광 타원계(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
절연층(816), 절연층(817)은 절연체이기 때문에 Ec816e, Ec817e는 Ec821e, Ec822e, 및 Ec824e보다 진공 준위에 가깝다(전자 친화력이 작다).
금속 산화물막(822)은 금속 산화물막(821), 금속 산화물막(824)보다 전자 친화력이 크다. 예를 들어 금속 산화물막(822)과 금속 산화물막(821)의 전자 친화력의 차이, 및 금속 산화물막(822)과 금속 산화물막(824)의 전자 친화력의 차이는 각각 0.07eV 이상 1.3eV 이하이다. 전자 친화력의 차이는 0.1eV 이상 0.7eV 이하가 바람직하고, 0.15eV 이상 0.4eV 이하가 더 바람직하다. 또한 전자 친화력은 진공 준위와 전도대 하단의 에너지와의 차이이다.
트랜지스터(801)의 게이트 전극(도전층(850))에 전압을 인가하면 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824) 중 전자 친화력이 큰 금속 산화물막(822)에 주로 채널이 형성된다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 블록성이 높다. 그러므로 금속 산화물막(824)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
또한 금속 산화물막(821)과 금속 산화물막(822) 사이에는 금속 산화물막(821)과 금속 산화물막(822)의 혼합 영역이 존재하는 경우가 있다. 또한 금속 산화물막(824)과 금속 산화물막(822) 사이에는 금속 산화물막(824)과 금속 산화물막(822)의 혼합 영역이 존재하는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아지기 때문에 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824)이 적층되는 영역은 계면 근방마다 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조가 된다.
이와 같은 에너지 밴드 구조를 가지는 산화물층(830)에서 전자는 주로 금속 산화물막(822)을 이동한다. 그러므로 금속 산화물막(821)과 절연층(816)의 계면 또는 금속 산화물막(824)과 절연층(817)의 계면에 준위가 존재하더라도, 이들 계면 준위에 의하여 산화물층(830) 중을 이동하는 전자의 이동이 저해되기 어려워지기 때문에, 트랜지스터(801)의 온 전류를 높게 할 수 있다.
또한 도 23에 나타낸 바와 같이 금속 산화물막(821)과 절연층(816) 계면 근방 및 금속 산화물막(824)과 절연층(817)의 계면 근방에는 각각 불순물이나 결함에 기인한 트랩 준위 Et826e, 트랩 준위 Et827e가 형성될 수 있지만, 금속 산화물막(821), 금속 산화물막(824)을 제공함으로써, 금속 산화물막(822)을 트랩 준위 Et826e, 트랩 준위 Et827e로부터 멀리할 수 있다.
또한 Ec821e와 Ec822e의 차이가 작으면, 금속 산화물막(822)의 전자가 이 에너지 차이를 넘어 트랩 준위 Et826e에 도달하는 경우가 있다. 트랩 준위 Et826e에 전자가 포획됨으로써 절연막의 계면에 음의 고정 전하가 발생되어, 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. Ec822e와 Ec824e의 에너지 차이가 작은 경우도 마찬가지이다.
트랜지스터(801)의 문턱 전압의 변동이 저감되고 트랜지스터(801)의 전기적 특성을 양호한 것으로 하기 위하여 Ec821e와 Ec822e의 차이, Ec824e와 Ec822e의 차이를 각각 0.1eV 이상으로 하는 것이 바람직하고, 0.15eV 이상으로 하는 것이 더 바람직하다.
또한 트랜지스터(801)는 백 게이트 전극을 가지지 않는 구조로 할 수도 있다.
<적층 구조의 예>
다음에 OS 트랜지스터와 다른 트랜지스터를 적층한 구조에 대하여 설명한다. 이하에서 설명하는 적층 구조는 상기 실시형태에서 설명한 각종 회로에 적용할 수 있다.
도 24에 Si 트랜지스터인 트랜지스터(Tr22)와 OS 트랜지스터인 트랜지스터(Tr11)와 용량 소자(C100)가 적층된 회로(860)의 적층 구조의 예를 나타내었다.
메모리 셀(MC)은 CMOS층(871), 배선층(W1) 내지 배선층(W5), 트랜지스터층(872), 배선층(W6), 배선층(W7)의 적층으로 구성된다.
CMOS층(871)에는 트랜지스터(Tr22)가 제공된다. 트랜지스터(Tr22)의 채널 형성 영역은 단결정 실리콘 웨이퍼(870)에 제공된다. 트랜지스터(Tr22)의 게이트 전극(873)은 배선층(W1) 내지 배선층(W5)을 통하여 용량 소자(C100)의 한쪽 전극(875)과 접속된다.
트랜지스터층(872)에는 트랜지스터(Tr11)가 제공된다. 도 24에서는 트랜지스터(Tr11)가 트랜지스터(801)(도 22참조)와 같은 구조를 가진다. 트랜지스터(Tr11)의 소스 및 드레인 중 한쪽에 상당하는 전극(874)은 용량 소자(C100)의 한쪽 전극(875)과 접속된다. 또한 도 24에는 트랜지스터(Tr11)가 백 게이트 전극을 배선층(W5)에 가지는 경우를 예시하였다. 또한 배선층(W6)에는 용량 소자(C100)가 제공된다.
회로(860)의 구성은 예를 들어 도 11 내지 도 13, 도 15에 나타낸 회로에서 OS 트랜지스터 외의 트랜지스터를 Si 트랜지스터로 한 경우 등에 사용할 수 있다. 또한 도 11 내지 도 13에 나타낸 회로와 도 15에 나타낸 회로의 양쪽 모두에 도 24의 적층 구조를 적용하는 경우, Si 트랜지스터, OS 트랜지스터, 용량 소자를 각각 같은 공정에서 형성할 수 있다. 이에 의하여 PLD와 기억 장치를 동시에 제작할 수 있다.
상술한 바와 같이 OS 트랜지스터와 그 외의 소자를 적층함으로써 회로의 면적을 축소시킬 수 있다.
<금속 산화물>
이하에서는 상기 OS 트랜지스터에 사용할 수 있는 금속 산화물에 대하여 설명한다. 특히 금속 산화물과 CAC(Cloud-Aligned Composite)의 상세한 사항에 대하여 설명한다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 스위칭 기능(On/Off시키는 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각 기능을 분리시킴으로써 양쪽 모두의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 재료는 상술한 절연성의 기능을 가진다. 또한 재료 중에서, 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 중에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 경계가 흐릿해져 구름처럼(cloud-like) 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 사이즈로 재료 중에 분산되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분에 의하여 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁(narrow gap)은 갭을 가지는 성분으로 구성된다. 이 구성인 경우, 캐리어를 흘릴 때에 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이 넓은 갭을 가지는 성분에 상보적으로 작용함으로써 좁은 갭을 가지는 성분에 연동되어 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 따라서 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
CAC-OS는 예를 들어, 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재한 구조를 가진다. 또한 이하에서는, 금속 산화물에 하나 또는 하나 이상의 금속 원소가 편재하여 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이 근방의 사이즈로 혼합한 상태를, 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등으로부터 선택된 1종 또는 복수의 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함), 및 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 중에 균일하게 분포된 구성(이하, 클라우드상(구름처럼 분포된 구성)이라고도 함)이다.
즉 CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재하는 구성을 가지는 복합 금속 산화물이다. 또한 본 명세서에서 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 '제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다'라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성의 화합물은 단결정 구조, 다결정 구조, 또는 CAAC(c-axis aligned crystal) 구조를 가진다. 또한 CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
한편 CAC-OS는 금속 산화물의 재료 구성에 관한 것이다. CAC-OS란 In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역 및 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다. 따라서 CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막 및 Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계를 관찰할 수 없는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등으로부터 선택된 1종 또는 복수의 종류가 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역 및 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다.
CAC-OS는 예를 들어, 기판을 의도적으로 가열하지 않는 조건으로 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중으로부터 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한, 성막할 때의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고 예를 들어, 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는, X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때에, 명확한 피크가 확인되지 않다는 특징을 가진다. 즉 X선 회절로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한, CAC-OS는 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역이 관측되어 상기 링 영역에 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서, 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되고 혼재되는 구조를 가지는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉 CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 구현될 수 있다.
한편 GaOX3 등이 주성분인 영역은, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써 누설 전류가 억제되어, 양호한 스위칭 동작을 구현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성 및 InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용됨으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치에 적합하다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 상기 실시형태에서 설명한 표시 장치를 사용한 표시 모듈의 구성예에 대하여 설명한다.
도 25에 나타낸 표시 모듈(1000)은 상부 커버(1001)와 하부 커버(1002) 사이에 FPC(1003)에 접속된 터치 패널(1004), FPC(1005)에 접속된 표시 장치(1006), 프레임(1009), 프린트 기판(1010), 및 배터리(1011)를 가진다.
상기 실시형태에서 설명한 표시 장치를 표시 장치(1006)로서 사용할 수 있다.
상부 커버(1001) 및 하부 커버(1002)는 터치 패널(1004) 및 표시 장치(1006)의 사이즈에 맞춰 형상이나 사이즈를 적절히 변경할 수 있다.
터치 패널(1004)로서는 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 장치(1006)에 중첩하여 사용할 수 있다. 또한 터치 패널(1004)을 제공하지 않고, 표시 장치(1006)에 터치 패널 기능을 가지게 하는 것도 가능하다.
프레임(1009)은 표시 장치(1006)의 보호 기능 외에, 프린트 기판(1010)의 동작으로 인해 발생하는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가진다. 또한 프레임(1009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(1010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고 별도 제공한 배터리(1011)에 의한 전원이어도 좋다. 배터리(1011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
또한 표시 모듈(1000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 시스템을 적용할 수 있는 전자 기기에 대하여 설명한다.
본 발명의 일 형태의 표시 장치는 외광의 강도에 상관없이 높은 시인성을 구현할 수 있다. 그러므로 휴대형의 전자 기기, 장착형 전자 기기(웨어러블 기기), 및 전자 서적 단말 등에 적합하게 사용할 수 있다. 도 26에 본 발명의 일 형태에 따른 표시 장치를 사용한 전자 기기의 예를 나타내었다.
도 26의 (A), (B)에 휴대 정보 단말(2000)의 일례를 나타내었다. 휴대 정보 단말(2000)은 하우징(2001), 하우징(2002), 표시부(2003), 표시부(2004), 및 힌지부(2005) 등을 가진다.
하우징(2001)과 하우징(2002)은 힌지부(2005)로 연결된다. 휴대 정보 단말(2000)은 도 26의 (A)에 나타낸 바와 같이, 접은 상태로부터 도 26의 (B)에 나타낸 바와 같이 하우징(2001)과 하우징(2002)을 펼칠 수 있다.
예를 들어 표시부(2003) 및 표시부(2004)에 문서 정보를 표시할 수 있고 전자 서적 단말로서도 사용할 수 있다. 또한 표시부(2003) 및 표시부(2004)에 정지화나 동영상을 표시할 수도 있다. 또한 표시부(2003)는 터치 패널을 가져도 좋다.
이와 같이 휴대 정보 단말(2000)은, 접은 상태로 가지고 다닐 수 있어 범용성이 우수하다.
또한 하우징(2001) 및 하우징(2002)에는 전원 버튼, 조작 버튼, 외부 접속 포트, 스피커, 마이크로폰 등을 가져도 좋다.
또한 휴대 정보 단말(2000)은 표시부(2003)에 제공된 터치 센서를 사용하여 문자, 도형, 이미지를 식별하는 기능을 가져도 좋다. 이 경우, 예를 들어 수학 또는 언어 등을 배우기 위한 문제집 등을 표시하는 정보 단말에 대하여 손가락 또는 스타일러스 펜 등으로 답을 적고, 휴대 정보 단말(2000)로 맞는지 틀리는지 판단하는 등의 학습이 가능하다. 또한 휴대 정보 단말(2000)은 음성 해독을 행하는 기능을 가져도 좋다. 이 경우, 예를 들어 휴대 정보 단말(2000)을 사용하여 외국어 학습 등을 할 수 있다. 이와 같은 휴대 정보 단말은 교과서 등의 교재 또는 노트 등으로서 이용하는 데 적합하다.
도 26의 (C)에 휴대 정보 단말의 일례를 나타내었다. 도 26의 (C)에 나타낸 휴대 정보 단말(2010)은 하우징(2011), 표시부(2012), 조작 버튼(2013), 외부 접속 포트(2014), 스피커(2015), 마이크로폰(2016), 카메라(2017) 등을 가진다.
휴대 정보 단말(2010)은 표시부(2012)에 터치 센서를 가진다. 전화를 걸거나 또는 문자를 입력하는 등의 다양한 조작은 손가락이나 스타일러스 등으로 표시부(2012)를 터치함으로써 행할 수 있다.
또한 조작 버튼(2013)의 조작에 의하여 전원의 온/오프 동작이나 표시부(2012)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어 메일 작성 화면에서 메인 메뉴 화면으로 전환할 수 있다.
또한 휴재 정보 단말(2010) 내부에 자이로 센서 또는 가속도 센서 등의 검출 장치를 제공함으로써 휴대 정보 단말(2010)의 방향(세로인지 가로인지)을 판단하여 표시부(2012)의 화면 표시 방향을 자동적으로 전환하도록 할 수 있다. 또한 화면 표시 방향의 전환은, 표시부(2012)를 터치하거나, 조작 버튼(2013)을 조작하거나, 또는 마이크로폰(2016)을 사용한 음성 입력 등에 의하여 행할 수 있다.
휴대 정보 단말(2010)은 예를 들어 전화기, 수첩, 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 가진다. 예를 들어 휴대 정보 단말(2010)은 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말(2010)은 예를 들어 이동 전화, 전자 메일, 문장 열람 및 작성, 음향 재생, 동영상 재생, 인터넷 통신, 게임 등 다양한 애플리케이션을 실행할 수 있다.
도 26의 (D)에 카메라의 일례를 나타내었다. 카메라(2020)는 하우징(2021), 표시부(2022), 조작 버튼(2023), 셔터 버튼(2024) 등을 가진다. 또한 카메라(2020)에는 착탈할 수 있는 렌즈(2026)가 제공된다.
여기서는 카메라(2020)로서 렌즈(2026)를 하우징(2021)에서 떼서 교환할 수 있는 구성으로 하였지만, 렌즈(2026)와 하우징이 일체가 되어도 좋다.
카메라(2020)는 셔터 버튼(2024)을 눌러 정지화 또는 동영상을 촬상할 수 있다. 또한 표시부(2022)는 터치 패널로서의 기능을 가지고, 표시부(2022)를 터치함으로써 촬상할 수도 있다.
또한 카메라(2020)는 스트로보 장치나 파인더 등을 별도 장착할 수 있다. 또는 이들이 하우징(2021)에 제공되어도 좋다.
도 26에 나타낸 전자 기기에는 상술한 실시형태에서 설명한 표시 시스템을 제공할 수 있다. 또한 도 26에 나타낸 전자 기기의 표시부로서 상술한 실시형태에서 설명한 표시부를 사용할 수 있다. 이에 의하여 전자 기기에 본 발명의 일 형태에 따른 표시 시스템을 탑재할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 사용할 수 있다.
10: 표시 시스템
11: 프로세서
12: 반도체 장치
13: 표시부
20: 화상 처리부
21: 프로세서
22: 보정 회로
30: 구동 회로
30a: 구동 회로
30b: 구동 회로
40: 타이밍 컨트롤러
50: 화소 군
50a: 화소 군
50b: 화소 군
51: 화소
51a: 화소
51b: 화소
60: 구동 회로
60a: 구동 회로
60b: 구동 회로
100: PLD
110: 제어 회로
120: 어레이
121: 블록
122: 블록
123: 블록
124: 블록
125: 블록
140: 구동 회로
150: 입출력 회로
160: 기억 장치
170: 스위치 회로
171: 트랜지스터
200: PLD
211: LA
212: LA
221: SWA
222: SWA
223: SWA
224: IOA
225: IOA
230: 클록 신호 생성 장치
231: 컨피규레이션 컨트롤러
232: 컨텍스트 컨트롤러
234: 열 드라이버 회로
235: 행 드라이버 회로
240: LE
250: 컨피규레이션 메모리부
260: 로직 셀
261: 회로 군
262: LUT
263: 캐리 로직
265: 플립플롭
280: RS
300: 기억 회로
301: 기억 회로
310: 회로
311: 트랜지스터
312: 트랜지스터
313: 트랜지스터
314: 용량 소자
315: 회로
320: 회로
321: 트랜지스터
322: 트랜지스터
323: 용량 소자
324: 트랜지스터
325: 트랜지스터
326: 용량 소자
327: 트랜지스터
330: 회로
331: 인버터
332: 트랜지스터
350: 기억 장치
360: 셀 어레이
370: 구동 회로
380: 구동 회로
390: 메모리 셀
391: 트랜지스터
392: 용량 소자
393: 트랜지스터
394: 트랜지스터
395: 용량 소자
396: 트랜지스터
400: 표시 시스템
410: 표시부
411: 표시 유닛
411a: 표시 유닛
411b: 표시 유닛
412: 터치 센서 유닛
415: 트랜지스터
420: 제어부
421: 인터페이스
422: 프레임 메모리
423: 디코더
424: 센서 컨트롤러
425: 컨트롤러
426: 클록 생성 회로
430: 화상 처리부
431: 감마 보정 회로
432: 조광 회로
433: 조색 회로
434: EL 보정 회로
441: 기억 장치
442: 타이밍 컨트롤러
443: 레지스터
450: 구동 회로
451: 소스 드라이버
451a: 소스 드라이버
451b: 소스 드라이버
461: 터치 센서 컨트롤러
470: 호스트
480: 광 센서
481: 외광
500: 표시 장치
501: 화소부
502: 화소 유닛
503: 구동 회로
503a: 구동 회로
503b: 구동 회로
504: 구동 회로
504a: 구동 회로
504b: 구동 회로
505a: 화소
505b: 화소
506b: 부화소
506bb: 부화소
506bg: 부화소
506br: 부화소
506bw: 부화소
510: 액정 소자
518: 절연층
520: 발광 소자
520b: 발광 소자
520g: 발광 소자
520r: 발광 소자
520w: 발광 소자
523: 금속 산화물막
530: 도전층
530a: 도전층
530b: 도전층
540: 개구
551: 기판
561: 기판
562: 표시 영역
564: 회로
565: 배선
572: FPC
573: IC
612: 액정
613: 도전층
617: 절연층
621: 절연층
630: 편광판
631: 착색층
632: 차광층
633a: 배향막
633b: 배향막
634: 착색층
641: 접착층
642: 접착층
691: 도전층
692: EL층
693a: 도전층
693b: 도전층
701: 트랜지스터
704: 접속부
705: 트랜지스터
706: 트랜지스터
707: 접속부
711: 절연층
712: 절연층
713: 절연층
714: 절연층
715: 절연층
716: 절연층
717: 절연층
720: 절연층
721: 도전층
722: 도전층
723: 도전층
724: 도전층
731: 반도체층
742: 접속층
743: 접속체
752: 접속부
801: 트랜지스터
810: 휴대 정보 단말
811: 절연층
812: 절연층
813: 절연층
814: 절연층
815: 절연층
816: 절연층
817: 절연층
818: 절연층
819: 절연층
820: 절연층
821: 금속 산화물막
822: 금속 산화물막
823: 금속 산화물막
824: 금속 산화물막
830: 산화물층
850: 도전층
851: 도전층
852: 도전층
853: 도전층
860: 회로
870: 단결정 실리콘 웨이퍼
871: CMOS층
872: 트랜지스터층
873: 게이트 전극
874: 전극
875: 전극
1000: 표시 모듈
1001: 상부 커버
1002: 하부 커버
1003: FPC
1004: 터치 패널
1005: FPC
1006: 표시 장치
1009: 프레임
1010: 프린트 기판
1011: 배터리
2000: 휴대 정보 단말
2001: 하우징
2002: 하우징
2003: 표시부
2004: 표시부
2005: 힌지부
2010: 휴대 정보 단말
2011: 하우징
2012: 표시부
2013: 조작 버튼
2014: 외부 접속 포트
2015: 스피커
2016: 마이크로폰
2017: 카메라
2020: 카메라
2021: 하우징
2022: 표시부
2023: 조작 버튼
2024: 셔터 버튼
2026: 렌즈

Claims (18)

  1. 반도체 장치로서,
    보정 회로를 포함하는 화상 처리부를 포함하고,
    상기 보정 회로는 프로그래머블 로직 디바이스를 포함하고,
    상기 프로그래머블 로직 디바이스는 제 1 컨피규레이션 데이터의 입력에 의하여 제 1 감마 보정을 행할 수 있고,
    상기 프로그래머블 로직 디바이스는 제 2 컨피규레이션 데이터의 입력에 의하여 제 2 감마 보정을 행할 수 있고,
    테이블 근사는 상기 제 1 감마 보정에 사용되고,
    꺾은선 근사는 상기 제 2 감마 보정에 사용되는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 보정 회로는 기억 장치와 스위치 회로를 포함하고,
    상기 기억 장치는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 포함하는, 반도체 장치.
  4. 삭제
  5. 반도체 장치로서,
    화상 처리부; 및
    구동 회로를 포함하고,
    상기 화상 처리부는 프로세서와 보정 회로를 포함하고,
    상기 보정 회로는 프로그래머블 로직 디바이스를 포함하고,
    상기 보정 회로는 상기 프로그래머블 로직 디바이스를 사용하여 상기 프로세서로부터 입력된 데이터를 보정할 수 있고,
    상기 프로세서는 상기 보정 회로에 의하여 보정된 데이터를 영상 신호로서 상기 구동 회로에 출력할 수 있고,
    상기 프로그래머블 로직 디바이스는 제 1 컨피규레이션 데이터의 입력에 의하여 제 1 감마 보정을 행할 수 있고,
    상기 프로그래머블 로직 디바이스는 제 2 컨피규레이션 데이터의 입력에 의하여 제 2 감마 보정을 행할 수 있고,
    테이블 근사는 상기 제 1 감마 보정에 사용되고,
    꺾은선 근사는 상기 제 2 감마 보정에 사용되는, 반도체 장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 프로그래머블 로직 디바이스는 제 1 컨텍스트와 제 2 컨텍스트를 포함하고,
    상기 제 1 컨텍스트는 상기 제 1 감마 보정을 행하는 회로를 구성할 수 있고,
    상기 제 2 컨텍스트는 상기 제 2 감마 보정을 행하는 회로를 구성할 수 있는, 반도체 장치.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 프로그래머블 로직 디바이스는 컨피규레이션 메모리를 포함하고,
    상기 컨피규레이션 메모리는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 포함하는, 반도체 장치.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 보정 회로는 기억 장치와 스위치 회로를 포함하고,
    상기 기억 장치는 상기 제 1 감마 보정에 사용되는 룩업 테이블을 저장할 수 있고,
    상기 스위치 회로는 상기 제 2 감마 보정이 행해지는 기간에, 상기 기억 장치에 대한 전력의 공급을 정지할 수 있고,
    상기 기억 장치는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 포함하는, 반도체 장치.
  10. 표시부와 제 5 항에 따른 반도체 장치를 포함하는 표시 장치로서,
    상기 표시부는 복수의 제 1 화소를 포함하는 제 1 화소 군과 복수의 제 2 화소를 포함하는 제 2 화소 군을 포함하고,
    상기 복수의 제 1 화소는 각각 발광 소자를 포함하고,
    상기 복수의 제 2 화소는 각각 반사형의 액정 소자를 포함하고,
    상기 구동 회로는 테이블 근사를 사용한 상기 제 1 감마 보정이 행해진 영상 신호를 상기 제 1 화소 군에 공급하고,
    상기 구동 회로는 꺾은선 근사를 사용한 상기 제 2 감마 보정이 행해진 영상 신호를 상기 제 2 화소 군에 공급하는, 표시 장치.
  11. 표시부와 제 5 항에 따른 반도체 장치를 포함하는, 표시 장치.
  12. 표시 시스템으로서,
    화상 처리부와 구동 회로를 포함하는 제어부; 및
    표시부를 포함하고,
    상기 화상 처리부는 프로세서와 보정 회로를 포함하고,
    상기 보정 회로는 프로그래머블 로직 디바이스를 포함하고,
    상기 보정 회로는 상기 프로그래머블 로직 디바이스를 사용하여 상기 프로세서로부터 입력된 데이터를 보정할 수 있고,
    상기 프로세서는 상기 보정 회로에 의하여 보정된 데이터를 영상 신호로서 상기 구동 회로에 출력할 수 있고,
    상기 프로그래머블 로직 디바이스는 제 1 컨피규레이션 데이터의 입력에 의하여 제 1 감마 보정을 행할 수 있고,
    상기 프로그래머블 로직 디바이스는 제 2 컨피규레이션 데이터의 입력에 의하여 제 2 감마 보정을 행할 수 있고,
    상기 제 1 감마 보정의 내용은 상기 제 2 감마 보정의 내용과 상이하고,
    상기 제어부는 상기 제어부에 입력된 화상 데이터를 사용하여 상기 영상 신호를 생성할 수 있고,
    상기 보정 회로는 기억 장치와 스위치 회로를 포함하고,
    상기 기억 장치는 상기 제 1 감마 보정에 사용되는 룩업 테이블을 저장할 수 있고,
    상기 스위치 회로는 상기 제 2 감마 보정이 행해지는 기간에, 상기 기억 장치에 대한 전력의 공급을 정지할 수 있고,
    상기 기억 장치는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 포함하는, 표시 시스템.
  13. 제 12 항에 있어서,
    상기 프로그래머블 로직 디바이스는 제 1 컨텍스트와 제 2 컨텍스트를 포함하고,
    상기 제 1 컨텍스트는 상기 제 1 감마 보정을 행하는 회로를 구성할 수 있고,
    상기 제 2 컨텍스트는 상기 제 2 감마 보정을 행하는 회로를 구성할 수 있는, 표시 시스템.
  14. 제 12 항에 있어서,
    테이블 근사는 상기 제 1 감마 보정에 사용되고,
    꺾은선 근사는 상기 제 2 감마 보정에 사용되는, 표시 시스템.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 표시부는 복수의 제 1 화소를 포함하는 제 1 화소 군과 복수의 제 2 화소를 포함하는 제 2 화소 군을 포함하고,
    상기 복수의 제 1 화소는 각각 발광 소자를 포함하고,
    상기 복수의 제 2 화소는 각각 반사형의 액정 소자를 포함하고,
    테이블 근사를 사용한 상기 제 1 감마 보정이 행해진 영상 신호가 상기 제 1 화소 군에 공급되고,
    꺾은선 근사를 사용한 상기 제 2 감마 보정이 행해진 영상 신호가 상기 제 2 화소 군에 공급되는, 표시 시스템.
  17. 제 12 항에 있어서,
    상기 프로그래머블 로직 디바이스는 컨피규레이션 메모리를 포함하고,
    상기 컨피규레이션 메모리는 채널 형성 영역에 금속 산화물을 포함하는 트랜지스터를 포함하는, 표시 시스템.
  18. 제 12 항에 따른 표시 시스템을 포함하는 전자 기기로서,
    문자, 도형, 또는 이미지는 상기 표시부에 제공된 터치 센서를 사용하여 식별되는, 전자 기기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290348B1 (en) * 2018-02-12 2019-05-14 Sandisk Technologies Llc Write-once read-many amorphous chalcogenide-based memory
JP7410935B2 (ja) 2018-05-24 2024-01-10 ザ リサーチ ファウンデーション フォー ザ ステイト ユニバーシティー オブ ニューヨーク 容量性センサ
TWI849815B (zh) * 2023-03-23 2024-07-21 友達光電股份有限公司 亮度校正方法及顯示系統
US20240402006A1 (en) * 2023-06-02 2024-12-05 International Business Machines Corporation Flexible ultraviolet sensor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120154462A1 (en) * 2010-12-17 2012-06-21 Kevin Hempson Regulation of gamma characteristic in a display
US20140334227A1 (en) * 2011-11-30 2014-11-13 Sharp Kabushiki Kaisha Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061504B1 (en) * 1999-03-18 2006-06-13 Ati International Srl Method and apparatus for configurable gamma correction in a video graphics circuit
JP3898012B2 (ja) * 2001-09-06 2007-03-28 シャープ株式会社 表示装置
JP2005260405A (ja) * 2004-03-10 2005-09-22 Matsushita Electric Ind Co Ltd 画像処理装置および画像処理方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP4380617B2 (ja) * 2005-10-12 2009-12-09 セイコーエプソン株式会社 階調変換特性決定装置、階調変換特性決定方法、階調変換特性決定プログラム、画像処理装置、及び画像表示装置
US8854294B2 (en) * 2009-03-06 2014-10-07 Apple Inc. Circuitry for independent gamma adjustment points
JP5772289B2 (ja) * 2011-06-24 2015-09-02 カシオ計算機株式会社 情報表示装置及びプログラム
JP6081162B2 (ja) * 2011-11-30 2017-02-15 株式会社半導体エネルギー研究所 駆動回路及び該駆動回路を具備する表示装置
WO2013164958A1 (en) 2012-05-02 2013-11-07 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR102112364B1 (ko) 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6352070B2 (ja) 2013-07-05 2018-07-04 株式会社半導体エネルギー研究所 半導体装置
JP6541360B2 (ja) 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
US9294096B2 (en) 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG11201606645VA (en) 2014-03-07 2016-09-29 Semiconductor Energy Lab Co Ltd Method for driving semiconductor device
US9793905B2 (en) 2014-10-31 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102264710B1 (ko) * 2014-11-12 2021-06-16 삼성전자주식회사 디스플레이 구동 방법, 디스플레이 구동 회로, 이를 포함하는 전자 장치
EP3026645A1 (en) 2014-11-26 2016-06-01 Thomson Licensing Apparatus and method for activity monitoring
CN107072512A (zh) * 2015-01-28 2017-08-18 奥林巴斯株式会社 信号处理装置和内窥镜系统
TWI662792B (zh) 2015-01-29 2019-06-11 日商半導體能源研究所股份有限公司 半導體裝置、電子組件及電子裝置
US9954531B2 (en) 2015-03-03 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Electronic device
KR20170001882A (ko) * 2015-06-26 2017-01-05 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20180081732A (ko) 2015-11-13 2018-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP2017135698A (ja) 2015-12-29 2017-08-03 株式会社半導体エネルギー研究所 半導体装置、コンピュータ及び電子機器
TWI753908B (zh) 2016-05-20 2022-02-01 日商半導體能源硏究所股份有限公司 半導體裝置、顯示裝置及電子裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120154462A1 (en) * 2010-12-17 2012-06-21 Kevin Hempson Regulation of gamma characteristic in a display
US20140334227A1 (en) * 2011-11-30 2014-11-13 Sharp Kabushiki Kaisha Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device

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