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KR102431927B1 - 패시베이션막을 구비하는 박막 트랜지스터 - Google Patents

패시베이션막을 구비하는 박막 트랜지스터 Download PDF

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KR102431927B1
KR102431927B1 KR1020200157308A KR20200157308A KR102431927B1 KR 102431927 B1 KR102431927 B1 KR 102431927B1 KR 1020200157308 A KR1020200157308 A KR 1020200157308A KR 20200157308 A KR20200157308 A KR 20200157308A KR 102431927 B1 KR102431927 B1 KR 102431927B1
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김성진
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Publication date
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Abstract

본 발명은 박막 트랜지스터에 관한 것으로서, 게이트 하부 전극의 기능을 포함하는 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 상기 활성층 상에 형성되는 소스 전극과 드레인 전극 및 상기 활성층, 소스 전극 및 드레인 전극 상에 형성되는 패시베이션막(passivation layer)을 포함한다.
본 발명에 의하면, 불소계 패시베이션 레이어(passivation layer)을 적용한 박막 트랜지스터를 제공함으로써, 공기 중 노출 방지 및 소자의 안정성을 확보할 수 있는 효과가 있다.

Description

패시베이션막을 구비하는 박막 트랜지스터 {Thin film transistor with passivation film}
본 발명은 산화물 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는 산화물 박막 반도체(Oxide thin-film transistors), 디스플레이 백플레인 전자 소자(Display backplane electronic device), 차세대 전자 소자(Next generation electronic device), 전기적, 환경적 안정성이 높은 산화물 박막 트랜지스터에 관한 것이다.
액정표시장치(liquid crystal display, LCD)와 같은 평판표시장치(flat panel display, FPD)에서는 각각의 화소에 박막 트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동한다. 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(active matrix) 구동방식이라 하는데 상기 액티브 매트릭스방식에서는 상기 박막 트랜지스터가 각각의 화소에 배치되어 해당 화소를 구동하게 된다.
한편, 일반적인 박막 트랜지스터는 반도체층으로 비정질 실리콘을 이용하여 왔으나, 비정질 실리콘은 전자 이동속도가 느려서 초대형 화면에서는 고해상도 및 고속구동 능력을 실현하기가 어려웠다. 그래서 비정질 실리콘보다 전자 이동속도가 10배 이상 빠른 산화물 박막 트랜지스터가 등장하였고 이것은 최근 UD(ultra definition) 이상의 고해상도 및 240 Hz 이상의 고속구동에 적합한 소자로 각광받고 있다.
액정표시장치는 포토리소그래피와 같은 공정에 의해 제작되는데, 포토리소그래피 공정은 패턴 대상 물질 및 포토레지스트의 증착, 마스크를 이용한 노광, 포토레지스트의 현상, 에칭 등의 일련의 과정을 통해 진행되는 공정이다.
최근, 규소 기반 반도체 소자를 대신할 산화물 반도체에 대한 연구가 널리 진행되고 있다. 재료적인 측면에서는 인듐 산화물(In2O3), 아연 산화물(ZnO), 갈륨 산화물(Ga2O3) 기반의 단일, 이성분계, 삼성분계 화합물에 대한 연구 결과가 보고되고 있다. 한편, 공정적인 측면에서 기존의 진공 증착을 대신한 액상기반 공정에 대한 연구가 진행되고 있다.
산화물 반도체는 수소화된 비정질 규소에 비하여 똑같이 비정질 상을 보이지만, 매우 우수한 이동도(mobility)를 보이기 때문에 고화질 액정표시장치(LCD)와 능동 유기 발광 다이오드(AMOLED)에 적합하다. 또한, 액상기반 공정을 이용한 산화물 반도체 제조 기술은 고비용의 진공 증착 방법에 비해서 저비용이라는 이점이 있다.
현재 박막 트랜지스터는 차세대 대면적 디스플레이에 적용하기에는 아직 성능이 낮다. 또한, RMS(Root-mean square) 값이 높고 표면상의 결함이 존재하는 활성층을 포함하고 있다. 또한, 종래 박막 트랜지스터는 전기 부하에 약하고, 공기 중 노출에 약하고, 시간이 지남에 따라 특성 열화가 심하다는 문제점이 있다.
대한민국 공개특허 10-2008-0082616
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 공기 중 노출 방지 및 소자의 안정성을 확보하기 위하여 불소계 패시베이션 레이어(passivation layer)을 적용한 박막 트랜지스터를 제공하는데 그 목적이 있다.
또한, 본 발명은 활성층 표면 공기 노출을 최소화하여 소자 특성 열화 방지 및 표면 거칠기를 감소시킬 수 있는 박막 트랜지스터를 제공하는데 그 다른 목적이 있다.
또한, 본 발명은 RF 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 통해 증착된 a-IGZO 산화물 트랜지스터를 제작하는데 그 다른 목적이 있다.
또한, 본 발명은 전압이 0 V에 가깝게 Vth를 유지하며, 네가티브(negative) 혹은 포지티브(positive) 방향으로 시프트(shift) 되지 않는 안정성이 높은 a-IGZO 산화물 트랜지스터를 제작하는데 그 다른 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 박막 트랜지스터에 관한 것으로서, 게이트 하부 전극의 기능을 포함하는 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 활성층, 상기 활성층 상에 형성되는 소스 전극과 드레인 전극 및 상기 활성층, 소스 전극 및 드레인 전극 상에 형성되는 패시베이션막(passivation layer)을 포함한다.
상기 패시베이션막은 PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 형성될 수 있다.
상기 활성층은 IGZO(Indium-Gallium-Zinc oxide) 채널층으로 형성될 수 있다.
본 발명의 일 실시예에서 상기 활성층은 상기 절연층의 상부 표면에서 중앙 면적의 일부분에 형성되고, 상기 소스 전극은 상기 절연층의 상부 표면에서 상기 중앙 면적을 제외한 일측 면적과 상기 활성층 상부 표면의 일측 일부 면적 상에 형성되고, 상기 드레인 전극은 상기 절연층의 상부 표면에서 상기 중앙 면적을 제외한 타측 면적과 상기 활성층 상부 표면의 타측 일부 면적 상에 형성되고, 상기 패시베이션막은 상기 소스 전극 및 드레인 전극의 상부 표면 전부와, 상기 활성층 상부 표면의 중앙 일부 면적에 형성될 수 있다.
본 발명에 의하면, 불소계 패시베이션 레이어(passivation layer)을 적용한 박막 트랜지스터를 제공함으로써, 공기 중 노출 방지 및 소자의 안정성을 확보할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 활성층 표면 공기 노출을 최소화하여 소자 특성 열화 방지 및 표면 거칠기를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면, RF 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 통해 증착된 a-IGZO 산화물 트랜지스터를 통해 안정성을 향상시킬 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 적층 구조를 도시한 것이다.
도 2는 페시베이션막이 없는 TFT와 페이베이션막이 있는 TFT의 출력 특성 곡선과 전달 특성 곡선을 도시한 그래프이다.
도 3은 페시베이션막이 없는 TFT와 페이베이션막이 있는 TFT의 AFM 결과를 도시한 것이다.
도 4는 PTFE 패시베이션 레이어를 구비한 a-IGZO TFT의 리텐션 측정 결과를 도시한 그래프이다.
도 5는 PTFE 패시베이션 레이어를 구비한 a-IGZO TFT의 전달 특성 곡선을 측정한 결과를 도시한 그래프이다.
도 6 (a)는 1.0 wt%의 PTFE용액을 spin-coating한 a-IGZO TFT에 대하여 VTC (Voltage Transfer characteristc) curve를 측정한 결과이고, (b)는 VTC curve에 따른 gain 값을 나타낸 그래프이다.
도 7은 1.0 wt%의 PTFE 용액을 스핀 코팅한 a-IGZO TFT에 대하여 주파수를 달리한 입력 전압의 펄스에 따른 출력 전압을 보여주는 동적 인버터 테스트(dynamic inverter test) 결과를 보여주는 그래프이다.
본 명세서에서 개시된 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 개시에서 제안하고자 하는 실시 예는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 당해 기술분야에서 통상의 지식을 가진 자에게 실시 예들의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시 예에 대해 구체적으로 설명하기로 한다.
본 명세서에서 사용되는 용어는 개시된 실시 예들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 상세한 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 적층 구조를 도시한 것이다.
도 1을 참조하면, 본 발명의 박막 트랜지스터는 기판(10), 절연층(110), 활성층(120), 소스 전극(130), 드레인 전극(140), 패시베이션막(passivation layer)(150)을 포함한다.
본 발명의 일 실시예에서 박막 트랜지스터는 탑 컨택트 바텀 게이트(top-contact bottom-gate) 구조로 제작된다.
기판(10)은 게이트 하부 전극의 기능을 포함한다. 본 발명의 일 실시예에서 기판(10)은 N형(N-type)으로 헤비하게(heavily) 도핑된(doped) 600 μm 두께의 실리콘(Si) 웨이퍼 기판으로 구현되며, 게이트 하부 전극으로 사용된다.
절연층(110)은 기판(10) 상에 형성된다. 본 발명의 일 실시예에서 절연층(110)은 기판 상에 SiO2를 성장시키는 방식으로 형성될 수 있다. 예를 들어, 퍼니스(furnace)에서 열 산화(thermal oxidation) 공정을 통해 100 nm의 SiO2를 성장시키는 방식으로 형성될 수 있다.
활성층(120)은 절연층(110) 상에 형성된다. 본 발명의 일 실시예에서 활성층(120)은 IGZO(Indium-Gallium-Zinc oxide) 채널층으로 형성될 수 있다.
소스 전극(130)과 드레인 전극(140)은 활성층(120) 상에 형성된다.
패시베이션막(150)은 활성층(120), 소스 전극(130) 및 드레인 전극(140) 상에 형성된다.
본 발명의 일 실시예에서 패시베이션막(150)은 PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 형성될 수 있다.
도 1의 실시예에서, 활성층(120)은 절연층(110)의 상부 표면에서 중앙 면적의 일부분에 형성된다.
그리고 소스 전극(130)은 절연층(110)의 상부 표면에서 중앙 면적을 제외한 일측 면적과 활성층(120) 상부 표면의 일측 일부 면적 상에 형성된다.
그리고, 드레인 전극(140)은 절연층(110)의 상부 표면에서 중앙 면적을 제외한 타측 면적과 활성층(120) 상부 표면의 타측 일부 면적 상에 형성된다.
그리고, 패시베이션막(150)은 소스 전극(130) 및 드레인 전극(140)의 상부 표면 전부와, 활성층(120) 상부 표면의 중앙 일부 면적에 형성된다.
도 1은 본 발명의 일 실시예에 따라 제작한 비가연성 불소계 수지인 PTFE(Polytetrafluoroethylene, 폴리테트라플루오로에틸렌) 패시베이션(passivation) 기반 a-IGZO TFT의 구조를 나타낸다. 두께가 약 600 μm의 고농도로 도핑된 n형(n-type) 실리콘 웨이퍼 기판이자 게이트 컨택(gate contact)을 위한 하부 전극으로 사용하였다. 기판 위에 100 nm 두께의 SiO2 절연막 형성을 위해 열 산화(thermal oxidation) 공정을 진행하였다.
표면상의 유기물과 무기물의 불순물들을 제거하기 위해 H2SO4와 H2O2를 3:1 비율로 하여 60 ℃의 온도로 20분 동안 sulfuric acid hydrogen peroxide mixture solution(SPM) 클리닝(cleaning)을 진행하였으며, 샘플을 탈이온수(deionized water)와 acetone, isopropyl alcohol(IPA) solution에 담가 각각 20분 동안 ultra-sonication을 마친 후, 진공 오븐(vacuum oven)에서 1시간 동안 건조시켰다.
이후 SPM 클리닝을 마친 SiO2 절연 층 위에 IGZO 채널층을 형성하기 위하여 RF 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 스퍼터링(sputtering) 공정을 진행하였다. 타겟으로는 직경 3 인치(inch)의 1:1:1 비율(In2O3:Ga2O3:ZnO)의 IGZO 타겟을 사용하였으며, 타겟과 기판 간의 거리를 8 cm로 설정하였다. 챔버(Chamber) 내 불순물을 제거하기 위해 로터리 펌프(rotary pump)와 TMP를 이용하여 챔버 내의 초기 진공도를 3 × 10-6 torr이하로 설정하였으며, 이후 30 sccm의 Ar 가스를 주입하여 챔버 내 진공도를 1.5 × 10-2 torr로 유지하였다. 박막의 균일한 증착을 위해 기판을 7 rpm의 속도로 회전시켰으며, RF 파워 제너레이터(power generator)의 RF 파워를 150 W로 인가하여 플라즈마를 발생시켜 6분 40초 동안 50 nm의 a-IGZO 채널 층을 증착하였다.
스퍼터링 공정을 통해 a-IGZO 채널 층을 증착한 후, a-IGZO 채널 층 박막의 결정화 및 박막 내부에 존재하는 결함을 감소시켜 표면을 평탄화 해주기 위한 후열처리 공정을 진행하였다. 후열처리 공정은 대기 분위기에서 350 ℃의 온도로 1시간 동안 진행하였다. 그 후, DC 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 채널 길이(channel length) (L) 200 μm, 폭(width) (W) 2,000 μm의 MoW 소스/드레인(source/drain) 전극을 증착하였다. 챔버 내 진공 플라즈마를 발생시키기 위해 DC 파워 서플라이에 DC 150 W를 인가하여 3분 20초 동안 100 nm의 MoW 소스/드레인 전극을 증착하였다.
이후 PTFE 패시베이션 레이어(passivation layer)의 농도에 따른 a-IGZO TFT의 전기적 성능 변화를 분석하기 위하여 각각 농도가 다른 PTFE 용액을 제작하여 MoW 소스/드레인 전극 증착을 마친 a-IGZO TFT에 3000 RPM의 속도로 30초 동안 스핀 코팅(spin-coating)하였다. 각각의 PTFE 용액은 KEM-7500를 용매로 하여 KEM-2704를 0.5, 1.0, 2.0 wt%의 농도로 녹여 제작하였다.
본 발명의 실험에서는 MoW 소스/드레인 전극 증착을 마친 a-IGZO TFT에 0.5, 1.0, 2.0 wt%의 농도로 달리 제작한 PTFE 용액을 a-IGZO TFT의 패시베이션 레이어로 코팅하였다. 이렇게 제작한 TFT의 분석을 위해서 실온의 암실에서 반도체 파라미터 분석기(KEITHLEY, KEITHLEY 2636)를 이용하여 TFT의 전기적 성능과 안정성을 평가하였다. 또한 PTFE 농도에 따른 패시베이션 레이어(passivation layer)가 a-IGZO 채널층 표면에 미치는 영향을 분석하기 위해 원자간력 현미경 (BRUKER, ICON)을 사용하여 a-IGZO 채널층 표면의 미세 구조를 분석하였으며, 시간이 지남에 따른 제작한 소자의 전류 지속성과 안정성을 평가하기 위해 반도체 파라미터 분석기(KEITHLEY, KEITHLEY 4200)를 이용하여 시간에 따른 리텐션 커런트 스테빌러티(retention current stability)를 측정하였으며, 패시베이션 레이어가 소자의 표면을 보호하고 재현성을 나타내는지 평가하기 위하여, 공기 중에서 소자를 둔 상태에서 0, 5, 10, 15일 후에 전달특성곡선(transfer curve)을 측정하였다. 최종적으로 인버터 회로를 구성하여 백플레인 디스플레이 소자로의 응용을 확인하기 위해 디바이스의 스위칭 특성을 분석하였다.
본 발명의 실험에서는 a-IGZO TFT 위에 비가연성 불소계 수지 PTFE를 패시베이션 레이어(passivation layer)로 사용하여 a-IGZO 채널층의 알칼리 이온 및 수분침투를 막음으로써, 기계적, 화학적 손상을 줄이고 소자의 안정성과 재현성을 높일 수 있는 최적의 PTFE 농도에 대하여 조사하였다.
도 2는 페시베이션막이 없는 TFT와 페이베이션막이 있는 TFT의 출력 특성 곡선과 전달 특성 곡선을 도시한 그래프이다. 도 2는 as-deposited a-IGZO TFT와 0.5, 1.0, 2.0 wt% 농도의 PTFE를 패시베이션 레이어로 스핀 코팅(spin-coating)한 a-IGZO TFT의 출력 특성 곡선과 전달 특성 곡선을 나타낸다.
도 2에서 출력 특성 곡선은 드레인 전압(Vd)을 0~30V까지 0.5 스텝(step)으로 스윕(sweep)하였을 때의 드레인 전류(Id)를 측정하였으며, 게이트 바이어스 전압(gate bias voltage)은 0, 10, 20, 30 V 인가하였다. 전달 특성 곡선은 드레인 전압을 30 V로 인가한 상태에서 게이트 전압(Vg)을 -20~30 V까지 0.5 스텝으로 스윕하였을 때의 드레인 전류를 측정하였다. 전달 특성 곡선으로 트랜지스터의 주요 성능 지표 4가지를 계산하였다.
도 2에서 (a)의 경우, PTFE 패시베이션 레이어를 코팅하지 않은 as-deposited a-IGZO TFT이며, (b), (c), (d)의 경우 PTFE를 0.5, 1.0, 2.0 wt% 농도의 용액으로 스핀 코팅한 a-IGZO TFT이다.
도 2에서 보는 바와 같이, PTFE를 코팅한 소자는 그렇지 않은 소자에 비하여 모빌리티(mobility), 문턱값 전압(Vth)이 개선되지 않았으나, (b) 소자의 경우 on/off ratio와 subthreshold swing (S/S)가 as-deposited에 비하여 개선된 것을 확인할 수 있다.
도 3은 페시베이션막이 없는 TFT와 페이베이션막이 있는 TFT의 AFM 결과를 도시한 것이다.
도 3은 PTFE 농도에 따른 패시베이션 레이어가 a-IGZO 채널 층에 미치는 영향을 분석하기 위해 as-deposited a-IGZO TFT와 0.5, 1.0, 2.0 wt%의 PTFE 용액을 spin-coating한 a-IGZO TFT의 표면 모폴로지(*morphology)를 2 μm × 2 μm 크기로 측정한 AFM(Atomic force microscopy) 결과이다. 또한 산소 주입량에 따른 RMS(root mean square) 값의 변화를 측정하였다.
도 3을 참조하면, (b)와 (c) 샘플인 0.5, 1.0 wt%의 PTFE 용액으로 코팅한 소자는 as-deposited 소자에 비해 표면 단차와 표면 거칠기가 줄어들었으나, (d) 샘플의 경우, 표면 단차와 RMS 값이 급격하게 증가하였다. 이는 PTFE 용액의 농도가 증가함에 따라 점성이 커지게 되어 스핀 코팅(spin-coating)시 두께가 급격하게 증가한 것으로 보인다. 표면의 거칠기가 증가할수록 전자의 이동을 방해하는 트랩 차지(trap charge)를 유발시킨다. 트랩 차지가 발생하면, 누설 전류를 유발하게 되어 트랜지스터의 전하 이동도를 감소시키는 주된 원인이 된다.
도 4는 PTFE 패시베이션 레이어를 구비한 a-IGZO TFT의 리텐션 측정 결과를 도시한 그래프이다. 도 4는 PTFE 패시베이션 레이어의 전류 안정성 및 지속성을 평가하기 위한 리텐션 커런트 스태빌러티(retenion current stability) 측정 결과이다.
도 4의 실험에서 게이트에 일정한 전압을 인가하여 바이어스 테스트(bias test)를 진행하였으며, Vgs와 Vds에 각각 30 V를 인가하였을 때, Ids의 값을 초기 측정 값인 Ids0로 나누어 1000초 동안 리텐션 커런트 스태빌러티(retenion current stability)를 측정하였다.
도 4를 참조하면, PTFE 패시베이션 레이어를 코팅하지 않은 소자의 경우, 시간이 지남에 따라 측정되는 전류 값이 초기 전류 값에 비해 급격하게 줄어들었으며, 1000초가 지난 후 Ids는 초기 값인 Ids0의 70 %까지 하락하였다. 0.5, 2.0 wt%의 PTFE 용액을 코팅한 소자들도 마찬가지로 Ids0의 70%까지 하락하였으나, 1.0 wt%의 PTFE 용액을 코팅한 소자는 초기 전류 값을 지속적으로 유지하여 1000초가 지난 후 초기 전류의 90% 이상 유지하였다.
도 5는 PTFE 패시베이션 레이어를 구비한 a-IGZO TFT의 전달 특성 곡선을 측정한 결과를 도시한 그래프이다.
도 5의 실험에서 PTFE 패시베이션 레이어가 공기 중에 노출된 소자를 보호하여 특성 저하가 일어나지 않는지를 확인하기 위하여, PTFE 패시베이션 레이어를 코팅한 소자를 15일 동안 공기 중에 둔 후, 5일 마다 전달 특성 곡선을 측정하여 비교하였다.
도 5를 참조하면 0.5 wt% 농도의 PTFE 용액을 코팅한 소자 (a)는 10일까지 전달 특성 곡선이 유지되는 것을 보였으며, 15일 측정결과 특성 열화가 많이 발생하였다. 1.0 wt% 농도의 PTFE 용액을 coating한 소자 (b)는 첫날에 비해 5일 후 특성이 안정화된 결과를 보였으며, 10일, 15일이 지난 후에도 그 결과를 유지했다. 2.0 wt% 농도의 PTFE 용액을 coating한 소자 (c)는 첫날에 비해 5일 후 특성이 비교적 안정화된 결과를 보였으나, 15일이 지난 후 특성 변화가 일어났다. PTFE 패시베이션 레이어를 코팅하고 공기 중에 소자를 노출시켰을 때, 1.0 wt%의 PTFE 용액을 스핀 코팅한 소자가 특성 저하가 일어나지 않았으며, 안정한 특성을 보였으므로, a-IGZO TFT의 패시베이션 레이어 코팅용 PTFE 용액의 최적의 농도는 1.0 wt%라고 할 수 있다.
도 6 (a)는 1.0 wt%의 PTFE용액을 spin-coating한 a-IGZO TFT에 대하여 VTC (Voltage Transfer characteristc) curve를 측정한 결과이고, (b)는 VTC curve에 따른 gain 값을 나타낸 그래프이다.
도 6의 실험에서 입력 전압 Vin은 -10 ~ 20 V로 인가하였으며, 출력되는 Vout을 측정하였다. 그리고, 회로의 부하 저항은 1 МΩ, VDD는 5, 10, 15, 20 V씩 인가하였다.
도 6을 참조하면, 문턱전압 근처인 10 V에서 상변이가 일어났으며, 도 6 (b)에 VTC 커브에 따른 게인(gain) 값을 나타내었다. 게인은 DC 전압의 게인 값과 AC 전압의 게인 값을 포함하여 회로의 Vout과 Vin의 비율이다. VDD가 20 V일 때, 약 3.8의 게인 값을 보였다.
도 7은 1.0 wt%의 PTFE 용액을 스핀 코팅한 a-IGZO TFT에 대하여 주파수를 달리한 입력 전압의 펄스에 따른 출력 전압을 보여주는 동적 인버터 테스트(dynamic inverter test) 결과를 보여주는 그래프이다.
도 7의 실험에서 파워 서플라이와 오실로스코프, 함수발생기를 이용하여 회로를 구성하였으며, 회로의 부하 저항은 1 М, 주파수를 각각 1~1kHz로 하여 입력 저항을 인가하였다.
도 7을 참조하면, 입력 전압(Input voltage)(Vin)이 -10 V일 때, 게이트가 쇼트(short)됨으로써 전류가 전부 출력 전압(output voltage)(Vout)으로 흐르게 되어 Vout에서 5 V가 출력되고, Vin이 10 V일 때는 게이트가 오픈되어 전류가 그라운드(ground)로 흐르게 되어 Vout에서 0 V가 출력되게 된다. 동적 인버터 테스트(Dynamic inverter test) 결과 1~10 kHz에서 입력(input) 전압에 대한 스위칭 특성을 보였으므로, 능동 구동 디스플레이용 백플레인 소자로의 응용 가능성이 존재한다.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
10 기판 110 절연층
120 활성층 130 소스 전극
140 드레인 전극 150 패시베이션막

Claims (4)

  1. 게이트 하부 전극의 기능을 포함하는 기판;
    상기 기판 상에 형성되는 절연층;
    상기 절연층 상에 형성되는 활성층;
    상기 활성층 상에 형성되는 소스 전극과 드레인 전극; 및
    상기 활성층, 소스 전극 및 드레인 전극 상에 형성되는 패시베이션막(passivation layer)을 포함하며,
    상기 패시베이션막은 PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 형성되고,
    상기 활성층은 IGZO(Indium-Gallium-Zinc oxide) 채널층으로 형성되고,
    상기 활성층은 상기 절연층의 상부 표면에서 중앙 면적의 일부분에 형성되고,
    상기 소스 전극은 상기 절연층의 상부 표면에서 상기 중앙 면적을 제외한 일측 면적과 상기 활성층 상부 표면의 일측 일부 면적 상에 형성되고,
    상기 드레인 전극은 상기 절연층의 상부 표면에서 상기 중앙 면적을 제외한 타측 면적과 상기 활성층 상부 표면의 타측 일부 면적 상에 형성되고,
    상기 패시베이션막은 상기 소스 전극 및 드레인 전극의 상부 표면 전부와, 상기 활성층 상부 표면의 중앙 일부 면적에 형성되며,
    상기 패시베이션막은 1.0 wt% 농도의 PTFE 용액을 3000 RPM의 속도로 30초 동안 스핀 코팅하는 방식으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
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